JPH04293021A - アクティブマトリックス型液晶表示素子の製造方法 - Google Patents
アクティブマトリックス型液晶表示素子の製造方法Info
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- JPH04293021A JPH04293021A JP3059082A JP5908291A JPH04293021A JP H04293021 A JPH04293021 A JP H04293021A JP 3059082 A JP3059082 A JP 3059082A JP 5908291 A JP5908291 A JP 5908291A JP H04293021 A JPH04293021 A JP H04293021A
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】この発明は、アクティブマトリッ
クス型液晶表示素子の製造方法に係り、特にそのTFT
アレイ基板の製造方法に関する。
クス型液晶表示素子の製造方法に係り、特にそのTFT
アレイ基板の製造方法に関する。
【0002】
【従来の技術】一般に電子機器の小形化、軽量化および
低消費電力化が進む中で、ディスプレイの分野において
もCRT(Cathode Ray Tube) に代
わるものとして、フラットパネル・ディスプレイの研究
・開発が活発に行なわれている。この中でも、液晶ディ
スプレイは大面積表示が可能であること、フルカラ−化
が可能であること、および低電流・低電圧動作であるこ
と等の点で注目を集めている。
低消費電力化が進む中で、ディスプレイの分野において
もCRT(Cathode Ray Tube) に代
わるものとして、フラットパネル・ディスプレイの研究
・開発が活発に行なわれている。この中でも、液晶ディ
スプレイは大面積表示が可能であること、フルカラ−化
が可能であること、および低電流・低電圧動作であるこ
と等の点で注目を集めている。
【0003】液晶ディスプレイには、その目的に応じて
様々な動作方式があるが、アクティブマトリックス方式
は、フルカラ−の動画表示を高解像度で行なうことが可
能であることが特徴である。このアクティブマトリック
ス方式は、マトリックス状に配置した電極の交点を一画
素とし、その一画素毎にスイッチング素子を設ける方式
である。更に、アクティブマトリックス方式は、非線形
ダイオ−ド型と薄膜トランジスタ(以下、TFTと略称
)型に分類出来るが、このうち特に後者の研究・開発が
活発に行なわれている。
様々な動作方式があるが、アクティブマトリックス方式
は、フルカラ−の動画表示を高解像度で行なうことが可
能であることが特徴である。このアクティブマトリック
ス方式は、マトリックス状に配置した電極の交点を一画
素とし、その一画素毎にスイッチング素子を設ける方式
である。更に、アクティブマトリックス方式は、非線形
ダイオ−ド型と薄膜トランジスタ(以下、TFTと略称
)型に分類出来るが、このうち特に後者の研究・開発が
活発に行なわれている。
【0004】さて、従来のTFTを使用したアレイ基板
の概略は図4に示すようになり、TFTは等価回路で示
してある。この図4において、ガラス基板1上にはほぼ
平行に等間隔で配設された信号電極線2と、この信号電
極線2とほぼ直交し且つ窒化シリコン等の層間絶縁膜で
信号電極線2と電気的に絶縁された走査電極線3と、信
号電極線2と走査電極線3との交点付近に配置され全体
としてマトリックス状になった表示画素部4とから構成
されている。
の概略は図4に示すようになり、TFTは等価回路で示
してある。この図4において、ガラス基板1上にはほぼ
平行に等間隔で配設された信号電極線2と、この信号電
極線2とほぼ直交し且つ窒化シリコン等の層間絶縁膜で
信号電極線2と電気的に絶縁された走査電極線3と、信
号電極線2と走査電極線3との交点付近に配置され全体
としてマトリックス状になった表示画素部4とから構成
されている。
【0005】この表示画素部4の一例を示すと図5のよ
うになり、TFTはガラス基板10上にゲ−ト電極11
、ゲ−ト絶縁膜12、半導体膜13、半導体保護膜14
、低抵抗半導体膜15、ソ−ス電極16、およびドレイ
ン電極17とから構成されている。このTFTは、ソ−
ス電極16の部分で画素電極18に電気的に接続されて
いる。ここで、ゲ−ト電極11は図4における走査電極
線3と同一であり、ドレイン電極17は図4における信
号電極線2と同一である。
うになり、TFTはガラス基板10上にゲ−ト電極11
、ゲ−ト絶縁膜12、半導体膜13、半導体保護膜14
、低抵抗半導体膜15、ソ−ス電極16、およびドレイ
ン電極17とから構成されている。このTFTは、ソ−
ス電極16の部分で画素電極18に電気的に接続されて
いる。ここで、ゲ−ト電極11は図4における走査電極
線3と同一であり、ドレイン電極17は図4における信
号電極線2と同一である。
【0006】次に、図5で示した従来のアクティブマト
リックス型液晶表示素子用のTFTアレイ基板の製造方
法について述べると、先ずガラス基板10上に走査電極
線3とゲ−ト電極11を形成し、次にゲ−ト絶縁膜12
、半導体膜13、半導体保護膜14を順次形成する。 その後、半導体保護膜14をパタ−ニングし低抵抗半導
体膜15を成膜した後、半導体膜13および低抵抗半導
体膜15を所定の形状にパタ−ニングする。次に、画素
電極18を形成し、ソ−ス電極16、ドレイン電極17
および信号電極線2を形成する。こられの所望のパタ−
ンを得る方法としては、従来よりフォトリソグラフィ−
技術が一般的である。又、エッチングの際に用いるレジ
ストとしては、ポジレジストあるいはネガレジストが一
般的であるが、レジストの剥離が容易で且つ使い易いと
いった点から、ポジレジストが現在主流となっている。 そして、TFTを保護するために、この上部を窒化シリ
コン等の絶縁膜(図示せず)で覆うと共に、この上に配
向膜20を形成している。一方、ガラス基板21上には
、TFTと対向するように遮光膜22が形成されており
、更に対向電極23および配向膜24が順次形成されて
いる。そして、2つのガラス基板10、21の間には液
晶25を封入し、アクティブマトリックス型液晶表示素
子を構成する。
リックス型液晶表示素子用のTFTアレイ基板の製造方
法について述べると、先ずガラス基板10上に走査電極
線3とゲ−ト電極11を形成し、次にゲ−ト絶縁膜12
、半導体膜13、半導体保護膜14を順次形成する。 その後、半導体保護膜14をパタ−ニングし低抵抗半導
体膜15を成膜した後、半導体膜13および低抵抗半導
体膜15を所定の形状にパタ−ニングする。次に、画素
電極18を形成し、ソ−ス電極16、ドレイン電極17
および信号電極線2を形成する。こられの所望のパタ−
ンを得る方法としては、従来よりフォトリソグラフィ−
技術が一般的である。又、エッチングの際に用いるレジ
ストとしては、ポジレジストあるいはネガレジストが一
般的であるが、レジストの剥離が容易で且つ使い易いと
いった点から、ポジレジストが現在主流となっている。 そして、TFTを保護するために、この上部を窒化シリ
コン等の絶縁膜(図示せず)で覆うと共に、この上に配
向膜20を形成している。一方、ガラス基板21上には
、TFTと対向するように遮光膜22が形成されており
、更に対向電極23および配向膜24が順次形成されて
いる。そして、2つのガラス基板10、21の間には液
晶25を封入し、アクティブマトリックス型液晶表示素
子を構成する。
【0007】
【発明が解決しようとする課題】しかしながら、上記の
ような従来のアクティブマトリックス型液晶表示素子の
製造方法においては、画素電極18として用いているI
TO(Indium Tin Oxide) とソ−ス
電極16とする金属が必ず直接接続する。そのため、信
号電極線抵抗をより低抵抗にするためにアルミニウム(
以下、Alと略称)を電極材料として選択した場合、ポ
ジレジストの現像液がアルカリ系であることからAlの
パタ−ニング特にその現像工程でレジストと共にAlも
浸蝕されてしまい、AlとITOが現像液を電解液とし
た電気化学反応(電池作用)を起こしITOが還元され
、画素電極18の不良を招いていた。又、電池作用を防
ぐために、上層あるいは下層にのみ他の金属を設けAl
との積層構造としても、金属の粒界を通して電池として
作用し、同様の不良が発生する問題を有していた。更に
、AlとITOの電池作用を防ぐために、他の金属でA
lをサンドイッチした積層構造としても、Alの上層に
他の金属が残っている状態では、後工程で対向基板と貼
り合わせてセル化した場合、接着剤との付着強度が弱く
なるため水分の染み込みが発生する。その結果、表示不
良を招いたり、外部電極との接続の際に、その付着強度
の弱さから外部電極が剥がれてしまったり、又、接触抵
抗が大きくなるなどの問題を有していた。
ような従来のアクティブマトリックス型液晶表示素子の
製造方法においては、画素電極18として用いているI
TO(Indium Tin Oxide) とソ−ス
電極16とする金属が必ず直接接続する。そのため、信
号電極線抵抗をより低抵抗にするためにアルミニウム(
以下、Alと略称)を電極材料として選択した場合、ポ
ジレジストの現像液がアルカリ系であることからAlの
パタ−ニング特にその現像工程でレジストと共にAlも
浸蝕されてしまい、AlとITOが現像液を電解液とし
た電気化学反応(電池作用)を起こしITOが還元され
、画素電極18の不良を招いていた。又、電池作用を防
ぐために、上層あるいは下層にのみ他の金属を設けAl
との積層構造としても、金属の粒界を通して電池として
作用し、同様の不良が発生する問題を有していた。更に
、AlとITOの電池作用を防ぐために、他の金属でA
lをサンドイッチした積層構造としても、Alの上層に
他の金属が残っている状態では、後工程で対向基板と貼
り合わせてセル化した場合、接着剤との付着強度が弱く
なるため水分の染み込みが発生する。その結果、表示不
良を招いたり、外部電極との接続の際に、その付着強度
の弱さから外部電極が剥がれてしまったり、又、接触抵
抗が大きくなるなどの問題を有していた。
【0008】この発明は、上記事情に鑑みなされたもの
で、AlとITOの電気化学反応を防ぎ、且つ対向基板
や外部電極との付着強度の強いAlを露出させ、歩留ま
りの高いアクティブマトリックス型液晶表示素子の製造
方法を提供することを目的とする。
で、AlとITOの電気化学反応を防ぎ、且つ対向基板
や外部電極との付着強度の強いAlを露出させ、歩留ま
りの高いアクティブマトリックス型液晶表示素子の製造
方法を提供することを目的とする。
【0009】
【課題を解決するための手段】この発明は、絶縁性基板
上に設けたゲ−ト電極、このゲ−ト電極を被覆するゲ−
ト絶縁膜、このゲ−ト絶縁膜上の半導体膜、ソ−ス・ド
レイン電極からなる薄膜トランジスタを複数本の走査電
極線と信号電極線の交点付近に配置してマトリックス状
に形成し、且つ各々の薄膜トランジスタに透明導電膜よ
りなる画素電極を少なくとも有するアクティブマトリッ
クス型液晶表示素子の製造方法において、上記信号電極
線およびソ−ス・ドレイン電極が少なくともそのレジス
トパタ−ニングの現像工程まではアルミニウムを他の高
融点金属でサンドイッチした積層構造とし、その後の工
程で上層の高融点金属をエッチング除去しアルミニウム
を露出させることを特徴とするアクティブマトリックス
型液晶表示素子の製造方法である。
上に設けたゲ−ト電極、このゲ−ト電極を被覆するゲ−
ト絶縁膜、このゲ−ト絶縁膜上の半導体膜、ソ−ス・ド
レイン電極からなる薄膜トランジスタを複数本の走査電
極線と信号電極線の交点付近に配置してマトリックス状
に形成し、且つ各々の薄膜トランジスタに透明導電膜よ
りなる画素電極を少なくとも有するアクティブマトリッ
クス型液晶表示素子の製造方法において、上記信号電極
線およびソ−ス・ドレイン電極が少なくともそのレジス
トパタ−ニングの現像工程まではアルミニウムを他の高
融点金属でサンドイッチした積層構造とし、その後の工
程で上層の高融点金属をエッチング除去しアルミニウム
を露出させることを特徴とするアクティブマトリックス
型液晶表示素子の製造方法である。
【0010】
【作用】この発明によれば、AlとITOの電気化学反
応が防止され、且つ対向基板や外部電極との付着強度が
強く、歩留まりが高い。
応が防止され、且つ対向基板や外部電極との付着強度が
強く、歩留まりが高い。
【0011】
【実施例】以下、図面を参照して、この発明の一実施例
を詳細に説明する。図1はこの発明の製造方法により得
られたアクティブマトリックス型液晶表示素子を示した
もので、従来例(図5)と同一箇所は同一符号を付して
ある。
を詳細に説明する。図1はこの発明の製造方法により得
られたアクティブマトリックス型液晶表示素子を示した
もので、従来例(図5)と同一箇所は同一符号を付して
ある。
【0012】即ち、図中の符号10、21はガラス基板
、11はゲ−ト電極、12はゲ−ト絶縁膜、13は半導
体膜、14は半導体保護膜、15は低抵抗半導体膜、1
6はソ−ス電極、17はドレイン電極、18は画素電極
、20、24は配向膜、22は遮光膜、23は対向電極
、25は液晶11である。
、11はゲ−ト電極、12はゲ−ト絶縁膜、13は半導
体膜、14は半導体保護膜、15は低抵抗半導体膜、1
6はソ−ス電極、17はドレイン電極、18は画素電極
、20、24は配向膜、22は遮光膜、23は対向電極
、25は液晶11である。
【0013】このように構成されたアクティブマトリッ
クス型液晶表示素子のTFTアレイ基板は、図2(a)
、(b)および図3(c)、(d)に示す工程により製
造する。
クス型液晶表示素子のTFTアレイ基板は、図2(a)
、(b)および図3(c)、(d)に示す工程により製
造する。
【0014】先ず、図2(a)に示すように、例えば第
1のガラス基板10上に、例えばモリブデン・タンタル
合金をスパッタ法等により約2000オングストロ−ム
成膜し、フォトリソグラフィ−法によりストライプ状の
走査電極線3(図4参照)と、この走査電極線3に電気
的に接続しているゲ−ト電極11を形成する。続いて、
全面に例えばプラズマCVD法等によりゲ−ト絶縁膜1
2として例えば約4000オングストロ−ムの酸化硅素
(SiOx) と、半導体膜13として例えば約500
オングストロ−ムのアモルファスシリコン(a−Si)
および半導体保護膜14として例えば約4000オング
ストロ−ムの窒化硅素(SiNx)を順次成膜した後、
フォトリソグラフィ−法により例えばゲ−ト電極11の
概略内側に半導体保護膜14を形成する。
1のガラス基板10上に、例えばモリブデン・タンタル
合金をスパッタ法等により約2000オングストロ−ム
成膜し、フォトリソグラフィ−法によりストライプ状の
走査電極線3(図4参照)と、この走査電極線3に電気
的に接続しているゲ−ト電極11を形成する。続いて、
全面に例えばプラズマCVD法等によりゲ−ト絶縁膜1
2として例えば約4000オングストロ−ムの酸化硅素
(SiOx) と、半導体膜13として例えば約500
オングストロ−ムのアモルファスシリコン(a−Si)
および半導体保護膜14として例えば約4000オング
ストロ−ムの窒化硅素(SiNx)を順次成膜した後、
フォトリソグラフィ−法により例えばゲ−ト電極11の
概略内側に半導体保護膜14を形成する。
【0015】次に、例えばプラズマCVD法により不純
物ド−プ・アモルファスシリコン(n+a−Si)から
なる低抵抗半導体膜15を約500オングストロ−ム成
膜し、半導体膜13および低抵抗半導体膜15をフォト
リソグラフィ−法により例えば信号電極線2(図4参照
)とほぼ同一形状に成形する。次に、透明導電膜層とし
て例えばITOを全面に約1000オングストロ−ム成
膜し、フォトリソグラフィ−法により画素電極18を形
成する。
物ド−プ・アモルファスシリコン(n+a−Si)から
なる低抵抗半導体膜15を約500オングストロ−ム成
膜し、半導体膜13および低抵抗半導体膜15をフォト
リソグラフィ−法により例えば信号電極線2(図4参照
)とほぼ同一形状に成形する。次に、透明導電膜層とし
て例えばITOを全面に約1000オングストロ−ム成
膜し、フォトリソグラフィ−法により画素電極18を形
成する。
【0016】次に、図2(b)に示すように、例えばA
lとエッチング選択性のある約500オングストロ−ム
のクロミウム(Cr)と約1μmのAl、更に約300
オングストロ−ムのCrをスパッタ法等で成膜、積層構
造とする。次に、図3(c)に示すように、フォトリソ
グラフィ−法により上層のCr、続いてAlをエッチン
グする。その後、レジスト26剥離を行なう。
lとエッチング選択性のある約500オングストロ−ム
のクロミウム(Cr)と約1μmのAl、更に約300
オングストロ−ムのCrをスパッタ法等で成膜、積層構
造とする。次に、図3(c)に示すように、フォトリソ
グラフィ−法により上層のCr、続いてAlをエッチン
グする。その後、レジスト26剥離を行なう。
【0017】次に、図3(d)に示すように、上層のA
lをマスクとして下層のCrをエッチングすると同時に
上層のCrをエッチングし、ストライプ状の信号電極線
2とこの信号電極線2に電気的に接続しているドレイン
電極17と、ソ−ス電極16を同時に形成する。上層お
よび下層のCrを膜厚を薄くしておくことにより、下層
のCrのサイドエッチングを発生することなく、上層の
Crの除去を行なうことが出来る。こうすることにより
、AlとITOの電気化学反応を防ぎ、且つ対向基板お
よび外部電極との接続が容易で低抵抗なAlを露出させ
ることが出来る。そして、ソ−ス電極16およびドレイ
ン電極17と半導体保護膜14をマスクとして、この半
導体保護膜14上の低抵抗半導体膜15の除去を行なう
。最後に、例えば窒化硅素のような絶縁膜(図示せず)
を約5000オングストロ−ムから1μm成膜し、TF
Tアレイ基板の保護膜とする。
lをマスクとして下層のCrをエッチングすると同時に
上層のCrをエッチングし、ストライプ状の信号電極線
2とこの信号電極線2に電気的に接続しているドレイン
電極17と、ソ−ス電極16を同時に形成する。上層お
よび下層のCrを膜厚を薄くしておくことにより、下層
のCrのサイドエッチングを発生することなく、上層の
Crの除去を行なうことが出来る。こうすることにより
、AlとITOの電気化学反応を防ぎ、且つ対向基板お
よび外部電極との接続が容易で低抵抗なAlを露出させ
ることが出来る。そして、ソ−ス電極16およびドレイ
ン電極17と半導体保護膜14をマスクとして、この半
導体保護膜14上の低抵抗半導体膜15の除去を行なう
。最後に、例えば窒化硅素のような絶縁膜(図示せず)
を約5000オングストロ−ムから1μm成膜し、TF
Tアレイ基板の保護膜とする。
【0018】この後、図示はしないが絶縁性基板の同じ
面上に例えばポリミイドからなる配向膜を例えばスピン
ナ−コ−ト法等により塗布し、約100℃から約180
℃の間の適当な温度で焼成してからラビングを行なう。 こうして所望のアレイ基板が得られる。
面上に例えばポリミイドからなる配向膜を例えばスピン
ナ−コ−ト法等により塗布し、約100℃から約180
℃の間の適当な温度で焼成してからラビングを行なう。 こうして所望のアレイ基板が得られる。
【0019】又、他方の絶縁性基板上にはTFTに対向
するように光遮蔽膜を形成し、例えばITOからなる対
向電極を形成する。そして、この後は前述と同様に、絶
縁性基板の同じ面上に例えばポリミイドからなる配向膜
を例えばスピンナ−コ−ト法等により塗布し、約100
℃から約180℃の間の適当な温度で焼成してからラビ
ングを行なう。こうして所望の対向電極が得られる。
するように光遮蔽膜を形成し、例えばITOからなる対
向電極を形成する。そして、この後は前述と同様に、絶
縁性基板の同じ面上に例えばポリミイドからなる配向膜
を例えばスピンナ−コ−ト法等により塗布し、約100
℃から約180℃の間の適当な温度で焼成してからラビ
ングを行なう。こうして所望の対向電極が得られる。
【0020】次に、アレイ基板と対向電極を、スペ−サ
−である例えば約10μmのアルミナのビ−ズを介して
配向膜が対向した状態で一体となるように、液晶の注入
口となる部分を除いて、例えばエポキシ系の接続剤から
なる封着剤でほぼ10μm離して概略平行に貼り合わせ
る。次に、前述の注入口より液晶を注入した後、例えば
エポキシ系の接続剤からなる封止材で注入口を封止する
。こうしてアレイ基板と対向電極との間に液晶を挾持し
てなる所望のアクティブマトリクス型液晶表示素子(図
1)が得られる。
−である例えば約10μmのアルミナのビ−ズを介して
配向膜が対向した状態で一体となるように、液晶の注入
口となる部分を除いて、例えばエポキシ系の接続剤から
なる封着剤でほぼ10μm離して概略平行に貼り合わせ
る。次に、前述の注入口より液晶を注入した後、例えば
エポキシ系の接続剤からなる封止材で注入口を封止する
。こうしてアレイ基板と対向電極との間に液晶を挾持し
てなる所望のアクティブマトリクス型液晶表示素子(図
1)が得られる。
【0021】以上のような構成により、AlとITOの
電気化学反応によるITOの還元を防いで画素電極の不
良を無くし、且つ対向基板および外部電極との接続が容
易で低抵抗なAlを露出させることが出来、歩留まりの
高いアクティブマトリクス型液晶表示素子用のTFTア
レイ基板が製造出来る。
電気化学反応によるITOの還元を防いで画素電極の不
良を無くし、且つ対向基板および外部電極との接続が容
易で低抵抗なAlを露出させることが出来、歩留まりの
高いアクティブマトリクス型液晶表示素子用のTFTア
レイ基板が製造出来る。
【0022】
【発明の効果】この発明によれば、信号電極線およびソ
−ス・ドレイン電極が少なくともそのレジストパタ−ニ
ングの現像工程まではアルミニウムを他の高融点金属で
サンドイッチした積層構造としているので、AlとIT
Oの電気化学反応を防ぎ画素電極の不良をなくすことが
出来る。そして、その後の工程で上層の高融点金属をエ
ッチング除去しアルミニウムを露出させているので、対
向基板や外部電極との付着強度を強く出来、歩留まりの
高いTFTアレイ基板が得られる。
−ス・ドレイン電極が少なくともそのレジストパタ−ニ
ングの現像工程まではアルミニウムを他の高融点金属で
サンドイッチした積層構造としているので、AlとIT
Oの電気化学反応を防ぎ画素電極の不良をなくすことが
出来る。そして、その後の工程で上層の高融点金属をエ
ッチング除去しアルミニウムを露出させているので、対
向基板や外部電極との付着強度を強く出来、歩留まりの
高いTFTアレイ基板が得られる。
【図1】この発明の一実施例に係る製造方法により得ら
れたアクティブマトリックス型液晶表示素子を示す断面
図。
れたアクティブマトリックス型液晶表示素子を示す断面
図。
【図2】この発明の一実施例に係るアクティブマトリッ
クス型液晶表示素子(TFTアレイ基板)の製造方法を
示す工程説明図。
クス型液晶表示素子(TFTアレイ基板)の製造方法を
示す工程説明図。
【図3】この発明の一実施例に係るアクティブマトリッ
クス型液晶表示素子(TFTアレイ基板)の製造方法を
示す工程説明図。
クス型液晶表示素子(TFTアレイ基板)の製造方法を
示す工程説明図。
【図4】従来のアクティブマトリックス型液晶表示素子
を示す概略平面図。
を示す概略平面図。
【図5】図4の要部を拡大して示す断面図。
2…信号電極線、3…走査電極線、10、21…ガラス
基板、11…ゲ−ト電極、12…ゲ−ト絶縁膜、13…
半導体膜、14…半導体保護膜、15…低抵抗半導体膜
、16…ソ−ス電極、17…ドレイン電極、18…画素
電極、20、24…配向膜、22…遮光膜、23…対向
電極、25…液晶。
基板、11…ゲ−ト電極、12…ゲ−ト絶縁膜、13…
半導体膜、14…半導体保護膜、15…低抵抗半導体膜
、16…ソ−ス電極、17…ドレイン電極、18…画素
電極、20、24…配向膜、22…遮光膜、23…対向
電極、25…液晶。
Claims (1)
- 【請求項1】 絶縁性基板上に設けたゲ−ト電極、こ
のゲ−ト電極を被覆するゲ−ト絶縁膜、このゲ−ト絶縁
膜上の半導体膜、ソ−ス・ドレイン電極からなる薄膜ト
ランジスタを複数本の走査電極線と信号電極線の交点付
近に配置してマトリックス状に形成し、且つ各々の薄膜
トランジスタに透明導電膜よりなる画素電極を少なくと
も有するアクティブマトリックス型液晶表示素子の製造
方法において、上記信号電極線およびソ−ス・ドレイン
電極が少なくともそのレジストパタ−ニングの現像工程
まではアルミニウムを他の高融点金属でサンドイッチし
た積層構造とし、その後の工程で上層の高融点金属をエ
ッチング除去しアルミニウムを露出させることを特徴と
するアクティブマトリックス型液晶表示素子の製造方法
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3059082A JPH04293021A (ja) | 1991-03-22 | 1991-03-22 | アクティブマトリックス型液晶表示素子の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3059082A JPH04293021A (ja) | 1991-03-22 | 1991-03-22 | アクティブマトリックス型液晶表示素子の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04293021A true JPH04293021A (ja) | 1992-10-16 |
Family
ID=13103071
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3059082A Pending JPH04293021A (ja) | 1991-03-22 | 1991-03-22 | アクティブマトリックス型液晶表示素子の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04293021A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0603622A1 (en) * | 1992-12-22 | 1994-06-29 | Matsushita Electric Industrial Co., Ltd. | Thin-film transistor array and method of fabricating the same |
KR100434310B1 (ko) * | 1998-09-02 | 2004-06-05 | 엘지.필립스 엘시디 주식회사 | 저저항 배선으로써 알루미늄을 이용한 박막트랜지스터기판 및 그것을 이용한 액정표시장치. |
-
1991
- 1991-03-22 JP JP3059082A patent/JPH04293021A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0603622A1 (en) * | 1992-12-22 | 1994-06-29 | Matsushita Electric Industrial Co., Ltd. | Thin-film transistor array and method of fabricating the same |
KR100434310B1 (ko) * | 1998-09-02 | 2004-06-05 | 엘지.필립스 엘시디 주식회사 | 저저항 배선으로써 알루미늄을 이용한 박막트랜지스터기판 및 그것을 이용한 액정표시장치. |
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