JPH0797639B2 - 表示パネル基板 - Google Patents
表示パネル基板Info
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- JPH0797639B2 JPH0797639B2 JP60029134A JP2913485A JPH0797639B2 JP H0797639 B2 JPH0797639 B2 JP H0797639B2 JP 60029134 A JP60029134 A JP 60029134A JP 2913485 A JP2913485 A JP 2913485A JP H0797639 B2 JPH0797639 B2 JP H0797639B2
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- film
- display panel
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は，液晶ディスプレイ装置に適用される薄膜トラ
ンジスタ（以下の明細書においては、必要に応じてTFT
の略字を用いるものとする）に関するものである。
ンジスタ（以下の明細書においては、必要に応じてTFT
の略字を用いるものとする）に関するものである。
（従来の技術） 薄膜トランジスタの従来構造の一例を第６図（ａ）
（ｂ）に示す。
（ｂ）に示す。
図面におい,aは絶縁性基板,bはゲート電極,cはゲート絶
縁膜,dは半導体膜,eはn+−アモルファスSi膜,fはソース
電極,gはドレイン電極,hは絵素電極,iはチャンネル開口
部である。絵素電極ｈはドレイン電極ｇの上面の一部を
覆うように形成されている。
縁膜,dは半導体膜,eはn+−アモルファスSi膜,fはソース
電極,gはドレイン電極,hは絵素電極,iはチャンネル開口
部である。絵素電極ｈはドレイン電極ｇの上面の一部を
覆うように形成されている。
この薄膜トランジスタの構造は，半導体膜ｄがチャンネ
ル開口部ｉを除いてソース電極ｆおよびドレイン電極ｇ
と同じパターンであるため，ストレー容量を最小限に押
えることができるとともに，半導体膜ｄとソース電極ｆ
およびドレイン電極ｇとの接触部分を，製造工程におい
て発生する汚染から保護することができるという利点が
ある。
ル開口部ｉを除いてソース電極ｆおよびドレイン電極ｇ
と同じパターンであるため，ストレー容量を最小限に押
えることができるとともに，半導体膜ｄとソース電極ｆ
およびドレイン電極ｇとの接触部分を，製造工程におい
て発生する汚染から保護することができるという利点が
ある。
しかしながら，表示パネルの解像度を向上させるために
は絵素電極を増加する必要があり，必然的にソース電極
幅ｌの短縮化が要求される。
は絵素電極を増加する必要があり，必然的にソース電極
幅ｌの短縮化が要求される。
この場合，ソースバスラインの抵抗の増加を押えるとと
もに，表示パネルの製造の歩留りを向上させるため，ソ
ース電極ｆの断線対策および製造工程の簡素化が必要で
ある。
もに，表示パネルの製造の歩留りを向上させるため，ソ
ース電極ｆの断線対策および製造工程の簡素化が必要で
ある。
（発明の目的） 本発明は，ソース電極の断線不良を防止するとともに，
ホトエッチング工程の短縮化を図り，安定で特性の優れ
た新規構造の薄膜トランジスタを提供することを目的と
している。
ホトエッチング工程の短縮化を図り，安定で特性の優れ
た新規構造の薄膜トランジスタを提供することを目的と
している。
（発明の構成） 本発明は、表示パネルを構成する絶縁性基板面上にゲー
ト電極、ゲート絶縁膜及び半導体膜が順次堆積されかつ
該半導体膜上に金属薄膜からなるソース電極とドレイン
電極が並設されてなる複数の薄膜トランジスタ、ドレイ
ン電極に個別接続された透明導電膜からなる絵素電極並
びにソース電極と電気的に接続された上記金属薄膜から
成るソースバスラインが配列されてなる表示パネル基板
において、ドレイン電極、ソース電極並びにソースバス
ライン面上に絵素電極を構成する透明導電膜を延設させ
てほぼ全域に被着したことを特徴とするものである。
ト電極、ゲート絶縁膜及び半導体膜が順次堆積されかつ
該半導体膜上に金属薄膜からなるソース電極とドレイン
電極が並設されてなる複数の薄膜トランジスタ、ドレイ
ン電極に個別接続された透明導電膜からなる絵素電極並
びにソース電極と電気的に接続された上記金属薄膜から
成るソースバスラインが配列されてなる表示パネル基板
において、ドレイン電極、ソース電極並びにソースバス
ライン面上に絵素電極を構成する透明導電膜を延設させ
てほぼ全域に被着したことを特徴とするものである。
（作用） ソース電極およびドレイン電極が金属薄膜と透明導電膜
の二層構造になるとともに，ソース電極，ドレイン電
極，および絵素電極が同じホトエッチング工程によって
同時にパターン化される。
の二層構造になるとともに，ソース電極，ドレイン電
極，および絵素電極が同じホトエッチング工程によって
同時にパターン化される。
また，本発明の薄膜トランジスタは，ゲート絶縁膜を，
個々のTFT領域のみに区画して個別に形成している。
個々のTFT領域のみに区画して個別に形成している。
ところで、薄膜トランジスタは，ゲート電極に印加され
る電界に応答してスイッチング動作する。この薄膜トラ
ンジスタが絶縁性基板上にマトリクス状に多数配置され
た場合、その構造によっては隣接する薄膜トランジスタ
間で，例えば一方のゲート電極に印加された閾値以上の
オン電界と他方に印加された閾値以下のオフ電界とのそ
れぞれによって誘起されるゲート絶縁膜内の内部分極
が，その間に位置する絵素電極に印加される駆動電圧に
よって誘起される内部分極により，互いに連結されると
いう内部分極のブリッジ現象を生じる。そのため，オン
電界が印加されている薄膜トランジスタがオフ状態にな
ったり，逆にオフ電界が印加されている薄膜トランジス
タがオン状態になったりするといった，クロストークに
起因する薄膜トランジスタの誤動作が生じることにな
る。
る電界に応答してスイッチング動作する。この薄膜トラ
ンジスタが絶縁性基板上にマトリクス状に多数配置され
た場合、その構造によっては隣接する薄膜トランジスタ
間で，例えば一方のゲート電極に印加された閾値以上の
オン電界と他方に印加された閾値以下のオフ電界とのそ
れぞれによって誘起されるゲート絶縁膜内の内部分極
が，その間に位置する絵素電極に印加される駆動電圧に
よって誘起される内部分極により，互いに連結されると
いう内部分極のブリッジ現象を生じる。そのため，オン
電界が印加されている薄膜トランジスタがオフ状態にな
ったり，逆にオフ電界が印加されている薄膜トランジス
タがオン状態になったりするといった，クロストークに
起因する薄膜トランジスタの誤動作が生じることにな
る。
しかしながら、本願発明の薄膜トランジスタは、上述し
たように，ゲート絶縁膜を，個々のTFT領域のみに区画
して個別に形成しており，内部分極に対して互いに独立
した構造としているので，薄膜トランジスタ相互間に印
加されるゲート電界に起因する薄膜トランジスタの誤動
作という問題は発生しない。
たように，ゲート絶縁膜を，個々のTFT領域のみに区画
して個別に形成しており，内部分極に対して互いに独立
した構造としているので，薄膜トランジスタ相互間に印
加されるゲート電界に起因する薄膜トランジスタの誤動
作という問題は発生しない。
（実施例） 第１図（ａ）（ｂ）は本発明にかかる薄膜トランジスタ
の構造を示している。
の構造を示している。
この薄膜トランジスタ１は，絵素電極９を兼ねる透明導
電膜10が，ソース電極７およびドレイン電極８の全面に
形成されたもので，その他の構造は前記した従来構造と
同様である。すなわち,2は絶縁性基板,3はゲート電極,4
はゲート絶縁膜,5は半導体膜（アモルファスSi膜）,6は
n+−アモルファスSi膜である。また，ゲート絶縁膜４
は，個々のTFT領域のみに区画して個別に形成されてい
る。そのため，本発明の薄膜トランジスタ１を絶縁性基
板２上にマトリクス状に多数配置した場合でも，内部分
極に対して互いに独立した構造となるので，薄膜トラン
ジスタ相互間に印加されるゲート電界に起因する薄膜ト
ランジスタの誤動作という問題は生じない。
電膜10が，ソース電極７およびドレイン電極８の全面に
形成されたもので，その他の構造は前記した従来構造と
同様である。すなわち,2は絶縁性基板,3はゲート電極,4
はゲート絶縁膜,5は半導体膜（アモルファスSi膜）,6は
n+−アモルファスSi膜である。また，ゲート絶縁膜４
は，個々のTFT領域のみに区画して個別に形成されてい
る。そのため，本発明の薄膜トランジスタ１を絶縁性基
板２上にマトリクス状に多数配置した場合でも，内部分
極に対して互いに独立した構造となるので，薄膜トラン
ジスタ相互間に印加されるゲート電界に起因する薄膜ト
ランジスタの誤動作という問題は生じない。
次に，第２図（ａ）（ｂ）〜第５図（ａ）（ｂ）を参照
して前記した薄膜トランジスタ１の製造工程を説明す
る。
して前記した薄膜トランジスタ１の製造工程を説明す
る。
ガラス基板等からなる絶縁性基板２の全面にスパッ
タリングもしくは電子ビーム蒸着によりTaもしくはAl等
の金属薄膜を形成し，ホトエッチングによりパターン化
してゲート電極３を形成する〔第２図（ａ）（ｂ）参
照〕。
タリングもしくは電子ビーム蒸着によりTaもしくはAl等
の金属薄膜を形成し，ホトエッチングによりパターン化
してゲート電極３を形成する〔第２図（ａ）（ｂ）参
照〕。
次に，このゲート電極３を含む絶縁性基板２の全面
に，ゲート絶縁膜４となるSi3N4膜4aをプラズマCVDによ
り1000Åの厚みに形成し，続いて，半導体膜５となるア
モルファスSi膜5aをプラズマCVDにより1500Åの厚みに
形成し，さらに,n+−アモルファスSi膜6,およびソース
電極7,ドレイン電極８となる金属薄膜7aをプラズマCVD
もしくはスパッタリングによりそれぞれ形成する〔第３
図（ａ）（ｂ）参照〕。
に，ゲート絶縁膜４となるSi3N4膜4aをプラズマCVDによ
り1000Åの厚みに形成し，続いて，半導体膜５となるア
モルファスSi膜5aをプラズマCVDにより1500Åの厚みに
形成し，さらに,n+−アモルファスSi膜6,およびソース
電極7,ドレイン電極８となる金属薄膜7aをプラズマCVD
もしくはスパッタリングによりそれぞれ形成する〔第３
図（ａ）（ｂ）参照〕。
次に，金属薄膜7a,n+−アモルファスSi膜6,アモル
ファスSi膜5a,Si3N4膜4aを上層部から連続してエッチン
グして,TFT領域のみとする。すなわち，ゲート絶縁膜４
となるSi3N4膜4aを，個々のTFT領域のみに区画して個別
に形成している。
ファスSi膜5a,Si3N4膜4aを上層部から連続してエッチン
グして,TFT領域のみとする。すなわち，ゲート絶縁膜４
となるSi3N4膜4aを，個々のTFT領域のみに区画して個別
に形成している。
この後，金属薄膜7aをチャンネル開口部12〔第１図
（ｂ）参照〕がまだ形成されていないソース・ドレイン
電極パターン13に形成する〔第４図（ａ）（ｂ）参
照〕。
（ｂ）参照〕がまだ形成されていないソース・ドレイン
電極パターン13に形成する〔第４図（ａ）（ｂ）参
照〕。
次に，ソース・ドレイン電極パターン13を含む絶縁
性基板２の全面に，絵素電極９となる透明導電膜（In2O
3）10をスパッタリングもしくは電子ビーム蒸着により
形成する〔第５図（ａ）（ｂ）参照〕。その後，透明導
電膜10の全面にホトレジストを塗布し，一枚のホトマス
クで，ソース電極7,ドレイン電極8,および絵素電極９の
パターンにホトレジスト11をパターン化し，つづいて透
明導電膜10,ソース・ドレイン電極パターン13,n+−アモ
ルファスSi膜６の順にそれぞれエッチングして，第１図
（ａ）（ｂ）に示す構造の薄膜トランジスタ１を形成す
る。
性基板２の全面に，絵素電極９となる透明導電膜（In2O
3）10をスパッタリングもしくは電子ビーム蒸着により
形成する〔第５図（ａ）（ｂ）参照〕。その後，透明導
電膜10の全面にホトレジストを塗布し，一枚のホトマス
クで，ソース電極7,ドレイン電極8,および絵素電極９の
パターンにホトレジスト11をパターン化し，つづいて透
明導電膜10,ソース・ドレイン電極パターン13,n+−アモ
ルファスSi膜６の順にそれぞれエッチングして，第１図
（ａ）（ｂ）に示す構造の薄膜トランジスタ１を形成す
る。
（発明の効果） 以上説明したように，本発明の薄膜トランジスタによれ
ば，ソースバスライン、ソース電極およびドレイン電極
の全面に形成される透明導電膜と絵素電極となる透明導
電膜を同時にパターン化することができるので，従来四
枚必要であったホトマスクを三枚に減らすことができ
る。また，ソース電極が金属薄膜と透明導電膜の二層構
造になるので，ソース電極の断線が減少し，薄膜トラン
ジスタの歩留りを向上することができる。さらに、金属
薄膜からなるソースバスライン、ソース電極およびドレ
イン電極上に絵素電極と同じ透明導電膜が被着されてい
るので、表示パネルとして組み立てた場合、透明導電膜
のコーティング作用により金属薄膜で反射される外部入
射光の反射光強度が大幅に低減され、表示品位が向上す
る。またこの反射光は内部でさらに反射されて薄膜トラ
ンジスタの半導体膜に入射され、その結果薄膜トランジ
スタがターンオンしてオフ電流が流れる原因となるが、
本発明の構造によれば、このような薄膜トランジスタの
誤動作を防ぐことも可能であり、表示パネルとしての信
頼性向上に寄与し得る。
ば，ソースバスライン、ソース電極およびドレイン電極
の全面に形成される透明導電膜と絵素電極となる透明導
電膜を同時にパターン化することができるので，従来四
枚必要であったホトマスクを三枚に減らすことができ
る。また，ソース電極が金属薄膜と透明導電膜の二層構
造になるので，ソース電極の断線が減少し，薄膜トラン
ジスタの歩留りを向上することができる。さらに、金属
薄膜からなるソースバスライン、ソース電極およびドレ
イン電極上に絵素電極と同じ透明導電膜が被着されてい
るので、表示パネルとして組み立てた場合、透明導電膜
のコーティング作用により金属薄膜で反射される外部入
射光の反射光強度が大幅に低減され、表示品位が向上す
る。またこの反射光は内部でさらに反射されて薄膜トラ
ンジスタの半導体膜に入射され、その結果薄膜トランジ
スタがターンオンしてオフ電流が流れる原因となるが、
本発明の構造によれば、このような薄膜トランジスタの
誤動作を防ぐことも可能であり、表示パネルとしての信
頼性向上に寄与し得る。
第１図（ａ）（ｂ）は本発明の薄膜トランジスタの平面
図および縦断面図，第２図（ａ）（ｂ）〜第５図（ａ）
（ｂ）は第１図（ａ）（ｂ）に示す薄膜トランジスタの
製造工程を説明する工程図で，第２図（ａ），第３図
（ａ），第４図（ａ），第５図（ａ）は平面図，第２図
（ｂ），第３図（ｂ），第４図（ｂ），第５図（ｂ）は
縦断面図，第６図（ａ）（ｂ）は従来の薄膜トランジス
タの平面図および縦断面図である。 １……薄膜トランジスタ、５……半導体膜 ６……n+−アモルファスSi膜 ７……ソース電極、7a……金属薄膜 ８……ドレイン電極、９……絵素電極 10……透明導電膜
図および縦断面図，第２図（ａ）（ｂ）〜第５図（ａ）
（ｂ）は第１図（ａ）（ｂ）に示す薄膜トランジスタの
製造工程を説明する工程図で，第２図（ａ），第３図
（ａ），第４図（ａ），第５図（ａ）は平面図，第２図
（ｂ），第３図（ｂ），第４図（ｂ），第５図（ｂ）は
縦断面図，第６図（ａ）（ｂ）は従来の薄膜トランジス
タの平面図および縦断面図である。 １……薄膜トランジスタ、５……半導体膜 ６……n+−アモルファスSi膜 ７……ソース電極、7a……金属薄膜 ８……ドレイン電極、９……絵素電極 10……透明導電膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岸 幸平 大阪府大阪市阿倍野区長池町22番22号 シ ヤープ株式会社内 (56)参考文献 特開 昭61−51878（ＪＰ，Ａ) 特開 昭61−164268（ＪＰ，Ａ)
Claims (1)
- 【請求項１】表示パネルを構成する絶縁性基板面上にゲ
ート電極、ゲート絶縁膜及び半導体膜が順次堆積されか
つ該半導体膜上に金属薄膜からなるソース電極とドレイ
ン電極が並設されてなる複数の薄膜トランジスタ、前記
ドレイン電極に個別接続された透明導電膜からなる絵素
電極並びに前記ソース電極と電気的に接続された前記金
属薄膜から成るソースバスラインが配列されてなる表示
パネル基板において、前記ドレイン電極、前記ソース電
極並びに前記ソースバスライン面上には前記絵素電極を
構成する透明導電膜が延設されてほぼ全域に被着されて
いることを特徴とする表示パネル基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60029134A JPH0797639B2 (ja) | 1985-02-15 | 1985-02-15 | 表示パネル基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60029134A JPH0797639B2 (ja) | 1985-02-15 | 1985-02-15 | 表示パネル基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61188967A JPS61188967A (ja) | 1986-08-22 |
| JPH0797639B2 true JPH0797639B2 (ja) | 1995-10-18 |
Family
ID=12267818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60029134A Expired - Lifetime JPH0797639B2 (ja) | 1985-02-15 | 1985-02-15 | 表示パネル基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797639B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5075674A (en) * | 1987-11-19 | 1991-12-24 | Sharp Kabushiki Kaisha | Active matrix substrate for liquid crystal display |
| JPH0814668B2 (ja) * | 1988-02-16 | 1996-02-14 | シャープ株式会社 | マトリックス型液晶表示パネル |
| JP3413000B2 (ja) * | 1996-01-25 | 2003-06-03 | 株式会社東芝 | アクティブマトリックス液晶パネル |
| JP2001257350A (ja) | 2000-03-08 | 2001-09-21 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP3516441B2 (ja) | 2000-07-10 | 2004-04-05 | インターナショナル・ビジネス・マシーンズ・コーポレーション | アクティブマトリックス基板、表示装置、およびアクティブマトリックス基板の製造方法 |
| JP4693219B2 (ja) * | 2000-10-05 | 2011-06-01 | 三菱電機株式会社 | 液晶表示装置のｔｆｔアレイ基板およびその製造方法 |
| JP2008209931A (ja) * | 2008-03-12 | 2008-09-11 | Semiconductor Energy Lab Co Ltd | 液晶表示装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0682839B2 (ja) * | 1984-08-21 | 1994-10-19 | セイコー電子工業株式会社 | 表示用パネルの製造方法 |
| JPS61164268A (ja) * | 1985-01-17 | 1986-07-24 | Nec Corp | 薄膜トランジスタの製造方法 |
-
1985
- 1985-02-15 JP JP60029134A patent/JPH0797639B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61188967A (ja) | 1986-08-22 |
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| EXPY | Cancellation because of completion of term |