KR100368961B1 - 박막 트랜지스터, 액정 표시 패널, 박막 트랜지스터의제조 방법 - Google Patents
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Abstract
박막 트랜지스터의 제조 공정에 있어서의 필요한 공정수를 줄임과 동시에, 다른 데이터선으로부터의 누설 전류에 의한 이상 전위의 발생을 방지한다.
소정 기판에 대하여 적재되는 동시에, 소정의 패턴으로 형성되는 게이트 전극(30)과, 이 게이트 전극(30)의 패터닝에 대응하여 형성되는 반도체층과, 이 반도체층을 통해 형성되는 화소 전극(25)과, 반도체층을 통해 형성되는 동시에, 화소 전극(25)으로부터 소정의 간극을 이격하여 배치되는 신호 전극(26)을 구비하고, 이 신호 전극(26)은 인접하는 신호 전극(32b, 32c)으로부터 상기 반도체층을 통해 화소 전극(25)으로 흐르는 크로스토크를 저지하는 위치에 배치되는 박막 트랜지스터.
Description
본 발명은 액티브 매트릭스 방식의 액정 디스플레이 등에 이용되는 박막 트랜지스터 및 이 박막 트랜지스터의 제조 방법, 그리고 이 박막 트랜지스터를 이용한 액정 표시 패널에 관한 것이다.
박막 트랜지스터를 이용한 액티브 매트릭스 방식의 액정 디스플레이 장치는 게이트 전극(Y 전극)과 데이터 전극(Ⅹ 전극)을 매트릭스형으로 배치하여, 그 교점에 박막 트랜지스터(TFT)가 배치된 TFT 어레이 기판과, 그 기판과 간극을 두고 겹치는 대향 기판 사이에 액정을 봉입하고, 액정에 부여하는 전압을 박막 트랜지스터에 의해 제어하여, 액정의 전기 광학 효과를 이용하여 표시할 수 있게 하고 있다.
여기서, 박막 트랜지스터의 구조로서는 종래부터, 정(正) 스태거형(상부 게이트형)과, 역(逆) 스태거형(하부 게이트형)의 구조가 알려져 있다. 여기서, 정 스태거형(상부 게이트형)에 있어서의 박막 트랜지스터의 대표적인 구조를 도 7에 나타낸다. 도 7에 나타낸 바와 같이, 상부 게이트형의 박막 트랜지스터는 유리 기판 등의 절연 기판(101) 상에 차광막(102)이 구비되고, 그 위에 산화 실리콘(SiOx)이나 질화 실리콘(SiNx) 등으로 이루어지는 절연막(103)이 형성된다. 그 위에 ITO(인듐·주석 산화물)막에 의한 드레인 전극(104)과 소스 전극(105)이 채널 간격을 두고서 구비되고, 그 양 전극 위를 덮는 아모르퍼스 실리콘막(a-Si막 : 106)과 그 위에 SiOx나 SiNx 등으로 이루어지는 게이트 절연막(107), 그 위에 게이트 전극(108)이 설치되고, a-Si 아일런드라고 불리는 섬 형상의 영역이 형성되어 있다.
이 박막 트랜지스터를 제조하는 공정으로서, 소위 7PEP[PEP(Photo Engraving Process) : 사진 식각 공정] 구조가 일반적으로 존재한다. 이 7PEP 구조에서는 ITO막의 드레인 전극(104) 및 소스 전극(105)을 패터닝한 후, a-Si막(106)을 CVD(Chemical Vapour Deposition : 화학적 기상 성장) 기술로 착막하여, 섬 형상으로 패터닝한다. 그 후, 게이트 절연막(107)을 CVD 기술로 착막하여 소정의 형상으로 패터닝하고 있다. 또 그 후, 게이트 전극(108)으로서의 예컨대 알루미늄(Al)을 스퍼터링으로 착막하여 패터닝함으로써 TFT를 완성시키고 있다.
그러나, 이 7PEP 구조에서는 공정수가 복잡해지기 때문에, 공정수를 줄인 차세대 4PEP 구조의 제안이 이루어져 있다. 이 4PEP 구조는 게이트 전극(108)의 아래에 있는 게이트 절연막(107) 및 a-Si막(106)을 한번에 에칭하는 것이다. 즉, 게이트 전극의 도금 패턴을 마스크로 하여 1회의 패터닝 공정으로, 게이트 전극(108), 게이트 절연막(107) 및 a-Si막(106)을 연속해서 에칭하는 것으로, 제조 프로세스를 단축할 수 있다는 점에서 매우 우수하다.
또한, 제조 프로세스의 단축과는 전혀 관계는 없지만, 본 발명의 전극 구조에 관련된 선행 기술로서 일본 특허 공개 공보 특개평1-68968호가 있고, 이러한 공보에는 소스 전극과 드레인 전극을 서로 평행하게 배치하고, 또한 이들 전극을 게이트 전극에 직교시키는 박막 트랜지스터 기술이 개시되어 있다.
한편, 박막 트랜지스터와 접속되는 드레인선 및 게이트선에는 외부로부터의 표시 데이터 신호와 주사 신호가 주어지고 있는데, 일반적으로, 게이트 전극에 접속되는 게이트선에서는 절연 기판 상에 SiOx나 SiNx의 절연막을 지니고, 그 위에 게이트선이 접속되어 있다. 그 때문에, 박막 트랜지스터 구조에 있어서의 게이트 전극(108)의 하부에 있는 게이트 절연막(107)이나 a-Si막(106)에 해당하는 부분은 a-Si 아일런드를 제외한 게이트선의 구조하에서는 제거되는 것이 일반적이다.
그러나, 공정수의 삭감을 도모하기 위해서 전술한 4PEP 구조를 채용하면, 삼층의 막을 1회의 패터닝 공정으로 에칭하여 형성하기 때문에, 게이트선에 대해서도 a-Si 아일런드와 같은 식의 구조가 형성된다. 즉, a-Si 아일런드를 넘은 게이트선에 대하여도, 그 구성에 필요가 없는 a-Si막(106)이나 게이트 절연막(107)을 제거할 수 없어 그대로 형성된다.
도 8은 이러한 상태에 있어서의 박막 트랜지스터의 단면도이다. 액정 표시 패널로서 필요한 TFT는 게이트선(109)의 돌출부인 게이트 전극(108)에 형성되는 a-Si 아일런드(111)이지만, 전술한 4PEP 구조에 의해 a-Si 아일런드(111) 이외의 게이트선(109)에 다른 TFT가 존재하게 된다. 그 때문에, 인접하는 다른 데이터선(110)이나 인접하는 별도의 드레인 전극(104) 등으로부터 도 8의 화살표에 나타낸 바와 같은 누설 전류가 생겨 소스 전극(105)에 유입되어, 표시 전극(112)에 대해 불필요한 전류가 흐르게 된다. 그 결과, 다른 데이터선으로부터 기록되는 불필요한 전류(크로스토크) 때문에 화소에 충분한 전위가 기록되지 않고, 이러한 기록 부족에 의해 표시 이미지가 현저히 열화하게 된다.
본 발명은 이상의 기술적 과제를 해결하기 위해서 이루어진 것으로, 박막 트랜지스터의 제조 공정에 있어서의 필요한 공정수를 줄이는 동시에, 다른 데이터선으로부터의 누설 전류에 의한 이상 전위의 발생을 방지하는 것을 목적으로 한다.
또 다른 목적은 게이트선과 신호선의 패턴 어긋남이 있더라도, 게이트-소스 사이의 용량(Cgs)의 변화에 의한 플리커나 소부(燒付)를 방지할 수 있는 박막 트랜지스터를 제공하는 것을 목적으로 한다.
도 1은 본 실시 형태에 있어서의 박막 트랜지스터 구조를 나타내는 단면도.
도 2는 도 1에 있어서의 AA'의 단면도.
도 3은 종래의 TFT 구조에 있어서의 구동 파형을 나타내는 그래프.
도 4는 본 실시 형태에 있어서의 TFT 구조에 있어서의 구동 파형을 나타내는 그래프.
도 5의 (a)∼(d)는 본 실시 형태에 있어서의 TFT의 제조 공정을 나타내는 설명도.
도 6의 (a), (b)는 얼라이먼트 어긋남이 생긴 경우의 TFT 구조를 나타내는 단면도.
도 7은 종래부터의 박막 트랜지스터의 대표적인 구조를 나타내는 설명도.
도 8은 본 발명을 구성하지 않은 박막 트랜지스터 구조를 설명하기 위한 단면도.
<도면의 주요부분에 대한 부호의 설명>
21 : 절연 기판
22 : 차광막(라이트 실드)
23 : 절연막
24 : 화소 전극(표시 전극)
25 : 소스 전극
26 : 드레인 전극
27 : a-Si막
28 : 제1 질화 실리콘막(제1 SiNx막)
29 : 제2 질화 실리콘막(제2 SiNx막)
30 : 게이트 전극
31 : 게이트선
32 : 신호선(데이터선)
41 : 게이트선의 구동 파형
42 : 데이터선의 파형
43, 44 : 화소의 파형
상기 과제를 해결하기 위해서, 본 발명의 박막 트랜지스터는 소정 기판에 대해 적재되는 동시에, 소정의 패턴으로 형성되는 게이트 전극과, 이 게이트 전극의 패터닝에 대응하여 형성되는 반도체층과, 이 반도체층을 통해 형성되는 화소 전극과, 반도체층을 통해 형성되는 동시에, 화소 전극으로부터 소정의 간극을 이격하여 배치되는 신호 전극을 구비하고, 이 신호 전극은 인접하는 신호 전극으로부터 반도체층을 통해 화소 전극으로 흐르는 크로스토크를 저지하는 위치에 배치되는 것을 특징으로 한다.
여기서, 이 반도체층와 함께 게이트 절연막에 관해서도 게이트 전극의 패터닝에 대응하여 패턴 형성하는 것이 가능하며, 구체적으로는, 반도체층 및 게이트 절연막은 게이트 전극의 패터닝과 대략 동일한 패턴으로 형성되도록 구성하는 것이 바람직하다.
또, 본 발명에 있어서의 박막 트랜지스터의 구조로서는 정 스태거형(상부 게이트형)에 한하지 않고 역 스태거형(하부 게이트형)이라도 문제는 없으며, 역 스태거형(하부 게이트형)이라면, 게이트 전극은 기판 상에 설치되고 반도체층은 게이트 절연막을 통해 이 게이트 전극 위에 성막되는 동시에, 게이트 전극의 패터닝에 대응하여 패턴 형성되는 것을 특징으로 할 수 있다. 한편, 정 스태거형(상부 게이트형)이라면, 반도체층은 게이트 전극의 하층에 성막되는 게이트 절연막을 통해 더욱 하층에 성막되는 것을 특징으로 할 수 있고, 정 스태거형(상부 게이트형)에의 적용은 포토마스크 공정의 삭감이 용이한 점에서 특히 우수하다.
더욱이, 인접하는 신호 전극으로부터 반도체층을 통해 화소 전극으로 흐르는 크로스토크를 저지하는 위치에 신호 전극을 배치하면, 원래 그 화소 전극에 대해 유입하지 않아야 할, 다른 신호선으로부터의 누설 전류를 방지할 수 있고, 보다 구체적으로는, 형성되는 a-Si 아일런드에 있어서의 게이트 전극을 게이트선으로부터 고립시키도록 신호 전극을 배치시키는 것이 바람직하다.
또, 본 발명의 박막 트랜지스터는 소정의 절연 기판 상에 설치된 소스 전극과, 이 소스 전극에 대하여 소정의 간극을 이격하여 배치된 드레인 전극과, 소스 전극 및 이 드레인 전극에 접하여, 양자를 연결하도록 배치된 반도체층과, 이 반도체층을 피복하는 게이트 절연막과, 이 게이트 절연막에 접하여 설치된 게이트 전극을 지니고, 이 게이트 전극은 소스 전극 및 드레인 전극에 교차하는 돌출부를 설치하여 패터닝되는 동시에, 반도체층 및 게이트 절연막은 이 게이트 전극의 패터닝에 기초하여 패턴 형성되고, 드레인 전극은 소스 전극에 비해 게이트 전극에 있어서의 돌출부의 뿌리쪽에 가깝게 배치되는 것을 특징으로 한다.
여기서, 이 반도체층 및 게이트 절연막은 게이트 전극과 동일한 패터닝 공정으로 형성되는 것을 특징으로 하면, 인접하는 신호선(데이터선)으로부터 게이트선을 통해 유입되는 불필요한 전류가 소스 전극으로 유입되는 것을 저지할 수 있게 되어 표시 이미지의 열화를 방지할 수 있다는 점에서 우수하다.
또, 이 소스 전극 및 드레인 전극은 소정의 선폭으로 서로 평행하게 배치되는 것을 특징으로 하면, 크로스토크의 유입을 방지할 수 있는 동시에, 게이트선과 신호선의 패턴 어긋남이 있더라도 부유 용량의 변동이 없는 박막 트랜지스터를 제공할 수 있다는 점에서 바람직하다.
또한, 본 발명의 액정 표시 패널은, 화소 전극과 이 화소 전극에 전압을 인가하는 박막 트랜지스터 채널 구조를 갖는 액정 표시 패널에 있어서, 이 박막 트랜지스터 채널 구조에 있어서의 게이트 전극을 형성하는 게이트선과, 박막 트랜지스터 채널 구조에 있어서의 신호 전극에 접속되는 신호선과, 박막 트랜지스터 채널 구조를 넘어 게이트선을 따르는 상태로 패터닝되는 반도체층을 구비하고, 신호 전극은 이 화소 전극과 인접하는 화소 전극에 대하여 전압을 인가하기 위한 인접 신호선으로부터 반도체층을 통해 유입되는 전류를 저지하도록 구성되는 것을 특징으로 한다.
여기서, 이 반도체층은 게이트선 상에 남는 동시에, 인접 신호선과 박막 트랜지스터 채널 구조 사이에 기생 박막 트랜지스터를 존재시키는 것을 특징으로 하면, 게이트 전극을 그대로 게이트 배선으로서 사용한 패널 구조에 있어서, 게이트선 레지스트 또는 게이트선의 도금 패턴을 마스크로 반도체층의 에칭을 했을 때, 인접하는 화소 전극으로부터의 크로스토크를 유효하게 방지할 수 있는 점에서 작용 효과가 크다.
더욱이, 본 발명의 액정 표시 패널은 상부 게이트형에 한하지 않고 하부 게이트형의 박막 트랜지스터 구조에도 적용된다. 하부 게이트형이라면, 이 게이트 전극은 기판 상에 형성되는 동시에, 반도체층은 이 게이트 전극의 상층에 성막된 게이트 절연막을 통해 더욱 상층에 성막되는 것을 특징으로 하고 있고, 또한 상부 게이트형이라면, 반도체층은 게이트 전극의 하층에 성막되는 게이트 절연막을 통해더 하층에 성막되는 것을 특징으로 한다.
또, 본 발명에 있어서의 박막 트랜지스터의 제조 방법은 기판 상에 소정의 형상으로 이루어지는 차광막을 착막하는 차광막 공정과, 이 차광막을 덮도록 기판 상에 절연막을 형성하는 절연막 공정과, 형성된 이 절연막 상에, 소정의 선폭 및 길이를 지니고 소정의 간격을 이격시킨 금속막으로 이루어지는 소스 전극 및 드레인 전극을 형성하는 소스·드레인 전극 형성 공정과, 이 소스 전극 및 이 드레인 전극의 상측에서 절연막 상에 반도체층 및 게이트 절연막층을 순차로 성막하는 반도체·절연막층 성막 공정과, 이 게이트 절연막층 상에 게이트 전극용의 금속막을 착막하는 게이트 전극 착막 공정과, 반도체층, 게이트 절연막층 및 게이트 전극용의 금속막을 패터닝하여 박막 트랜지스터 채널 구조를 갖는 돌출 TFT부를 형성하는 동시에, 이 돌출 TFT부를 넘은 게이트 전극의 위치에 반도체층 및 게이트 절연막층이 형성되는 패턴 형성 공정을 지니고, 이 소스·드레인 전극 형성 공정은 적어도 신호 전극이 되는 소스 전극 및 드레인 전극의 어느 한쪽을, 패턴 형성 공정에 의해 형성된 돌출 TFT부를 가로지르도록 형성하는 것을 특징으로 한다.
더욱이, 이 박막 트랜지스터의 제조 방법에 있어서, 패턴 형성 공정은 반도체층, 게이트 절연막층 및 게이트 전극용의 금속막을 동일 패터닝 공정으로 패턴 형성하는 것을 특징으로 하고 있고, 또, 관점을 달리하면, 본 발명의 패턴 형성 공정은 반도체층, 게이트 절연막층 및 게이트 전극용의 금속막을 대략 동일 형상으로 패턴 형성하는 것을 특징으로 할 수 있다. 이 특징에 따르면, 다른 데이터선으로부터의 누설 전류에 의한 이상 전위의 발생을 방지할 수 있는 박막 트랜지스터의제조 공정에 있어서, 필요한 공정수를 줄일 수 있는 점에서 우수하다.
◎ 실시 형태 1
이하, 첨부 도면에 나타내는 실시 형태에 기초하여 본 발명을 상세히 설명한다.
도 1은 본 실시 형태에 있어서의 박막 트랜지스터의 구조를 나타내는 단면도, 도 2는 도 1에 있어서의 AA'의 단면도이다. 본 실시 형태에 있어서의 박막 트랜지스터는 도 2에 나타낸 바와 같이, 무알칼리 유리나 석영 등의 절연 기판(21) 상에, Mo나 MoCr 등의 Mo 합금으로 이루어지는 차광막(라이트 실드 : 22)이 설치되고, 그 상부를 덮도록 산화 실리콘(SiOx)이나 질화 실리콘(SiNx) 등으로 이루어지는 언더코트층으로서의 절연막(23)이 갖추어져 있다. 그 위에, 투명 도전막인 인듐·주석 산화물(ITO)로 이루어지는 화소 전극(표시 전극 : 24)이 형성되고, 또한 이 화소 전극(24)과 일체적으로 형성되고, ITO막의 상층에 Mo나 Ti, Ta, Cr, Nb, W, Ag 등을 이용한 몰리브덴·텅스텐(Mo-W) 합금 등의 금속막이 적층되어 이루어지는 소스 전극(25)과 드레인 전극(26)이 패턴 형성되어 있다.
또, 이 패턴 형성된 소스 전극(25)과 드레인 전극(26)의 상층에는 반도체층을 형성하는 a-Si막(27)이 착막되고, 더욱이 그 상층에는 게이트 절연막으로서의 제1 질화 실리콘막(제1 SiNx막 : 28) 및 TFT 채널의 패시베이션막으로서의 게이트 절연막인 제2 질화 실리콘막(제2 SiNx막 : 29)이 착막되어 있다. 또한 이들 게이트 절연막의 상층에는 Cr나 Al 등의 금속으로 이루어지는 게이트 전극(30)이 형성되어 있다.
더욱이, 도 1에 나타낸 바와 같이, 소스 전극(25)과 드레인 전극(26)은 소정의 선폭으로 소정의 간격을 이격하고, 또 서로 대략 평행하게 되도록 배치되어 있다. 이 드레인 전극(26)은 신호선(데이터선 : 32)과 일체적으로 패턴 형성되고, 또, 이 소스 전극(25)은 화소 전극(24)에 접하도록 형성되어 있다. 한편, 게이트 전극(30)은 게이트선(31)으로부터 돌출된 부분에 의해서 구성되어 게이트 전극을 그대로 게이트 배선으로서 사용하고 있다. 본 실시 형태에서는 이 게이트선(31)으로부터 돌출된 부분인 게이트 전극(30)에 대하여 실질적으로 직교하는 형태로 소스 전극(25)과 드레인 전극(26)이 배치되어 박막 트랜지스터(TFT)의 소위 a-Si 아일런드를 형성하고 있다. 이 드레인 전극(26)은 도 1에 나타낸 바와 같이 소스 전극(25)보다도 게이트선(31)에 가까운 위치에서 게이트 전극(30)에 직교하고 있고, 게이트선(31)으로부터 a-Si 아일런드를 형성하는 게이트 전극(30)을 분단할 수 있도록 구성되어 있다. 또한, 부호 32b, 32c는 인접하는 데이터선을 나타내고 있다.
여기서, 본 실시 형태에 있어서의 박막 트랜지스터에서는 공정 단축을 목적으로 하여, 후술하는 바와 같이 a-Si막(27), 게이트 절연막인 제1 SiNx막(28) 및 제2 SiNx막(29)을 게이트 전극(30)의 패턴을 마스크로 하여 한번에 에칭하고 있다. 그 결과, 도 2에 나타낸 바와 같이, 게이트선(31)의 하부 모든 부분에 대하여 a-Si막(27), 제1 SiNx막(28) 및 제2 SiNx막(29)이 남은 상태가 되어, a-Si 아일런드 이외인 게이트선(31)의 아래에 불필요한 반도체층이 잔존한 상태가 된다.
도 3은 게이트선(31)의 아래에 반도체층이 잔존된 상태에 있어서, 드레인 전극이 게이트선(31)으로부터 a-Si 아일런드를 형성하는 게이트 전극(30)을 분단하는 위치에 존재하지 않는 종래의 상태(예컨대 전술한 도 8의 상태)에 있어서의 구동 파형을 나타내고 있다. 한편, 도 4는 게이트선(31)의 아래에 반도체층이 잔존한 상태에 있어서, 본 실시 형태에 있어서의 드레인 전극(26)이 게이트선(31)으로부터 a-Si 아일런드를 형성하는 게이트 전극(30)을 분단하는 위치에 존재하고 있는 상태를 나타내고 있다.
도 3 및 도 4에 있어서, 종축은 전위(Volt)를, 횡축은 시간(msec)을 나타내고 있고, 점선은 게이트선의 구동 파형(41), 이점 쇄선은 데이터선의 파형(42), 부호 43, 44는 각각 화소의 파형을 나타내고 있다. 또한, 도 3 및 도 4에서는 이해하기 쉽도록 게이트 ON 시간을 과장하여 길게 하고 있다.
여기서, 게이트가 ON으로 될 때마다 화소에 전하가 기록되므로, 원래, 화소의 전위는 데이터선의 파형(42)에 나타내는 데이터선의 전위에 추종하는 것이 바람직하다. 그러나, 도 3에서는 전위 V1, V2, V3이라는 값만 화소의 파형(43)이 둔화되고 있음을 이해할 수 있다. 이것은 게이트선(31)의 하부 전체에 반도체층이 잔존하하고 있으므로, 게이트가 ON으로 되는 동안에 인접하는 데이터선으로부터의 누설 전류가 생기고 있기 때문이다. 즉, 인접하는 데이터선과 TFT 사이에 반도체층이 개재하여 기생 TFT가 존재하는 상태가 되고, TFT 액정 디스플레이 장치의 구동상, 불필요하거나 바람직하지 못한 전류가 게이트 전극의 스위칭에 의해 생기고 있어, 이것이 원인으로 화소의 파형이 둔화되어 버리는 것이다.
한편, 도 1에 나타낸 바와 같이 소스 전극(25)과 드레인 전극(26)을 배치하면, 인접하는 데이터선(32b, 32c)으로부터의 불필요한 전류(크로스토크)는 데이터선의 돌출부에 유입하려고 하지만, 드레인 전극(26)의 존재에 의해 소스 전극(25)에는 도달하지 않는다. 그 결과, 도 4에 나타낸 바와 같이, 화소의 파형(44)으로서 정상적인 전하가 기록된 상태를 유지할 수 있게 된다. 즉, 데이터선(32)과 인접하는 데이터선(32b)이나 데이터선(32c) 사이에서 위상이 반전하여 전위차를 발생시키고 있는 통상의 상태에 있더라도, 다른 데이터선으로부터 기록되는 크로스토크의 영향을 받지 않고 화소에 충분한 전위를 기록할 수 있어, 기록 부족에 의한 표시 이미지의 현저한 열화를 방지할 수 있게 된다.
또한, 이상의 설명에서는 정 스태거형(상부 게이트형)의 박막 트랜지스터 구조를 예로 들어 설명했지만, 역 스태거형(하부 게이트형)의 구조에 있어서도 마찬가지로 적용할 수 있고, 동일한 작용 효과를 얻을 수 있다.
이어서, 본 실시 형태에 있어서의 박막 트랜지스터(TFT)를 제조하는 제조 공정에 관해서 상부 게이트형의 TFT를 예로 들어 도 5(a)∼(d)를 이용하여 설명한다. 도 5(a)에 나타낸 바와 같이, 우선 유리 기판 등의 절연 기판(21)을 브러시 세정(스크럽 세정) 등의 기계적 세정이나 산 또는 유기 용액 등에 의한 화학적 세정 등을 이용하여 세정한 후, 라이트 실드용의 Mo 합금을 마그네트론 스퍼터링을 이용하여 소정의 막압으로 착막시키고, 도시하지 않은 포토레지스트를 마스크로 하여 포토에칭 가공하는 포토리소그래피 기술을 이용하여 차광막(라이트 실드 : 22)을 형성한다.
계속해서, 도 5(b)에 나타낸 바와 같이, 층간 절연막으로서, 밀착력이 강한 산화 실리콘막(SiOx)으로 이루어지는 절연막(23)을 플라즈마 CVD법에 의해 성막한다. 그 후, 드레인·소스 전극용 ITO와 데이터 버스 라인용의 Mo 합금의 착막을 마그네트론 스퍼터링으로 연속 성막하고, 착막후에 데이터 버스 라인 및 드레인·소스 전극을 포토리소그래피 기술에 의해 패터닝하여 소스 전극(25) 및 드레인 전극(26)을 형성한다. 더욱이, 게이트 전극과 마찬가지로 화소 전극용 ITO를 착막하여 패터닝에 의해 화소 전극(24)을 형성한다. 여기서, 본 실시 형태에서는 소스 전극(25)과 드레인 전극(26)은 각각 소정의 선폭으로 소정의 간격을 이격하여 서로 대략 평행하게 되고, 또한, 전술한 게이트선(31)으로부터 돌출된 부분에 의해서 구성되는 게이트 전극(30)에 실질적으로 직교하도록 배려되며, 더욱이 드레인 전극(26)을 뚫고 나온 부분의 뿌리 부근에 배치할 수 있도록 패터닝되어 있다.
다음에, 도 5(c)에 나타낸 바와 같이, 반도체 재료로서의 a-Si막(27)을 플라즈마 CVD으로 착막하고, 그 후 게이트 절연막인 제1 SiNx막(28) 및 제2 SiNx막(29)을 플라즈마 CVD으로 순차로 착막한다. 더욱이, 이들 에칭을 생략하고 게이트 전극(30)용의 Al 및 게이트선(31)용의 Al을 마그네트론 스퍼터링으로 착막시킨다. 본 실시 형태에서는 a-Si막(27), 제1 SiNx막(28) 및 제2 SiNx막(29)을 착막한 후의 단독에 의한 에칭 공정을 생략하고 있고, 그 결과, Al을 착막했을 때, a-Si막(27), 제1 SiNx막(28) 및 제2 SiNx막(29)은 전술한 a-Si 아일런드를 넘어 Al의 하층에 전면에 걸쳐 배치된 상태로 있다.
계속해서, 도 5(d)에 나타낸 바와 같이, 리소그래피 기술을 이용하여 게이트 전극(30) 및 게이트선(31)을 형성한다. 본 실시 형태에서는, 이 때, 게이트 전극(30) 및 게이트선(31)을 마스크로 하여 a-Si막(27), 제1 SiNx막(28) 및 제2 SiNx막(29)을 한번에 에칭하고 있다. 그 결과, 1회의 리소그래피 공정으로 이들을 연속하여 에칭할 수 있기 때문에, 제조 공정을 크게 단축할 수 있다. 여기서, 공정을 단축한 결과, 원래, TFT로서 필요한 게이트 전극(30)의 주변인 a-Si 아일런드의 영역 외에 게이트선(31)의 하층에도 불필요한 반도체층을 제거할 수 없고 남은 상태로 TFT 어레이가 완성된다. 단, 도 5(b)에 나타내는 공정에서 드레인 전극(26)을 이 게이트 전극(30)의 뿌리 부근을 타고 넘도록 패터닝했으므로, 인접하는 데이터선으로부터의 크로스토크에 의한 전위의 둔화를 방지할 수 있다.
이상 설명한 바와 같이, 본 실시 형태에 의한 TFT의 구조 및 TFT의 제조 공정에 따르면, 전술한 우수한 작용 효과를 얻을 수 있는데, 본 실시 형태에서는 부차적 효과로서 얼라이먼트 어긋남의 영향을 최소한으로 멈추게 할 수 있는 점을 들 수 있다.
도 6(a), (b)는 이 얼라이먼트 어긋남이 생긴 경우의 TFT 구조를 나타내는 단면도이며, 도 6(a)는 게이트 전극(30)과 게이트선(31)이 크게 우측으로 틀어진 상태를 나타내고, 도 6(b)는 게이트 전극(30)과 게이트선(31)이 크게 좌측으로 틀어진 상태를 나타내고 있다. Printing/Plating 기술을 이용한 TFT에 있어서는 패터닝시에 열 압축, 화학 압축, 맞춤 어긋남이 생기기 때문에, 도 6(a), (b)에 나타낸 바와 같이 게이트선(31)과 데이터선(32)에 어긋남이 생긴다. 이러한 어긋남은 게이트·소스 사이의 용량(Cgs)의 변화를 생기게 하기 때문에, 플리커나 소부를 생기게 한다. 또한, 소스 전극(25)이나 드레인 전극(26)이 게이트 전극(30)으로부터 떨어진 경우에는 화소 전극(24)에 전혀 전하가 기록되지 않기 때문에, 패널이 전혀 구동되지 않게 되므로, 큰 수율의 저하를 초래하게 된다. 본 실시 형태에서는, 소스 전극(25)이나 드레인 전극(26)을 대략 평행하게 하고 게이트 전극(30)이 형성된 돌출부에 대하여 실질적으로 직교하도록 구성함으로써, 도 6(a), (b)에 나타낸 바와 같은 얼라이먼트 에러가 생긴 경우에 있어서도 Cgs의 값이 전혀 변하지 않으므로, 표시 품위의 열화를 방지할 수 있다. 또한 더욱이, 얼라이먼트 에러가 생긴 경우라도, 드레인 전극(26)에 의해 인접하는 데이터선으로부터의 크로스토크를 방지하는 것이 가능하여 안정된 표시 이미지를 얻을 수 있게 된다.
이상 설명한 바와 같이, 본 발명에 따르면, 박막 트랜지스터의 제조 공정에 있어서의 필요한 공정수를 줄이는 것이 가능한 동시에, 다른 데이터선으로부터의 누설 전류에 의한 이상 전위의 발생을 유효하게 방지할 수 있다.
Claims (14)
- 소정 기판에 대하여 적재되는 동시에, 소정의 패턴으로 형성되어 돌출부를 포함하는 게이트 전극과,상기 게이트 전극의 패터닝에 대응하여 형성되는 반도체층과,상기 반도체층을 통해 형성되는 화소 전극과,상기 반도체층을 통해 형성되는 동시에, 상기 화소 전극으로부터 소정의 간극을 이격하여 배치되는 신호 전극을 구비하고,상기 신호 전극은 상기 화소 전극에 비해 상기 게이트 전극의 상기 돌출부의 뿌리쪽에 가깝게 배치되는 것을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서, 상기 반도체층은 상기 게이트 전극의 패터닝과 실질적으로 동일한 패턴에 의해 형성되는 것을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서, 상기 게이트 전극은 상기 기판 상에 설치되고,상기 반도체층은 게이트 절연막을 통해 상기 게이트 전극 상에 성막되는 동시에, 상기 게이트 전극의 패터닝에 대응하여 패턴 형성되는 것을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서, 상기 반도체층은 상기 게이트 전극의 하층에 성막되는 게이트 절연막을 통해 더 하층에 성막되는 것을 특징으로 하는 박막 트랜지스터.
- 소정의 절연 기판 상에 설치된 소스 전극과,상기 소스 전극에 대하여 소정의 간격을 이격하여 배치된 드레인 전극과,상기 소스 전극 및 상기 드레인 전극에 접하여 양자를 연결하도록 배치된 반도체층과,상기 반도체층을 피복하는 게이트 절연막과,상기 게이트 절연막에 접하여 설치된 게이트 전극을 갖고,상기 게이트 전극은 상기 소스 전극 및 상기 드레인 전극과 실질적으로 직교하는 돌출부를 설치하여 패터닝되는 동시에, 상기 반도체층 및 상기 게이트 절연막은 상기 게이트 전극의 상기 패터닝에 기초하여 패턴 형성되고,상기 드레인 전극은 상기 소스 전극에 비해 상기 게이트 전극에 있어서의 상기 돌출부의 뿌리쪽에 가깝게 배치되는 것을 특징으로 하는 박막 트랜지스터.
- 제5항에 있어서, 상기 반도체층 및 상기 게이트 절연막은 상기 게이트 전극과 동일한 패터닝 공정으로 형성되는 것을 특징으로 하는 박막 트랜지스터.
- 제5항에 있어서, 상기 소스 전극 및 상기 드레인 전극은 소정의 선폭으로 서로 평행하게 배치되는 것을 특징으로 하는 박막 트랜지스터.
- 화소 전극과 상기 화소 전극에 전압을 인가하는 박막 트랜지스터 채널 구조를 갖는 액정 표시 패널에 있어서,상기 박막 트랜지스터 채널 구조에 있어서의 게이트 전극 - 상기 게이트 전극은 소정의 패턴으로 형성된 돌출부를 포함함 -을 형성하는 게이트선과,상기 박막 트랜지스터 채널 구조에 있어서의 신호 전극에 접속되는 신호선과,상기 박막 트랜지스터 채널 구조를 넘어 상기 게이트선을 따르는 상태로 패터닝되는 반도체층을 구비하고,상기 신호 전극은 상기 화소 전극에 비해 상기 게이트 전극의 돌출부의 뿌리쪽에 가깝게 배치되는 것을 특징으로 하는 액정 표시 패널.
- 제8항에 있어서, 상기 반도체층은 상기 게이트선 상에 남는 동시에, 상기 인접 신호선과 상기 박막 트랜지스터 채널 구조와의 사이에 기생 박막 트랜지스터를 존재시키는 것을 특징으로 하는 액정 표시 패널.
- 제8항에 있어서, 상기 게이트 전극은 기판 상에 형성되는 동시에, 상기 반도체층은 상기 게이트 전극의 상층에 성막된 게이트 절연막을 통해 더 상층에 성막되는 것을 특징으로 하는 액정 표시 패널.
- 제8항에 있어서, 상기 반도체층은 상기 게이트 전극의 하층에 성막되는 게이트 절연막을 통해 더 하층에 성막되는 것을 특징으로 하는 액정 표시 패널.
- 기판 상에 소정의 형상으로 이루어지는 차광막을 착막하는 차광막 공정과,상기 차광막을 덮도록 상기 기판 상에 절연막을 형성하는 절연막 공정과,형성된 상기 절연막 상에, 소정의 선폭 및 길이를 갖고 소정의 간격을 이격시킨 금속막으로 이루어지는 소스 전극 및 드레인 전극을 형성하는 소스·드레인 전극 형성 공정과,상기 소스 전극 및 상기 드레인 전극의 상측에서 상기 절연막 상에 반도체층 및 게이트 절연막층을 순차로 성막하는 반도체·절연막층 성막 공정과,상기 게이트 절연막층 상에 게이트 전극용의 금속막을 착막하는 게이트 전극 착막 공정과,상기 반도체층, 상기 게이트 절연막층 및 게이트 전극용의 상기 금속막을 패터닝하여 박막 트랜지스터 채널 구조를 갖는 돌출 TFT부를 형성하는 동시에, 상기 돌출 TFT부를 넘은 상기 게이트 전극의 위치에 상기 반도체층 및 상기 게이트 절연막층이 형성되는 패턴 형성 공정을 지니고,상기 소스·드레인 전극 형성 공정은 적어도 신호 전극이 되는 소스 전극 및 드레인 전극의 어느 한쪽을, 상기 패턴 형성 공정에 의해 형성된 돌출 TFT부를 가로지르도록 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제12항에 있어서, 상기 패턴 형성 공정은 상기 반도체층, 상기 게이트 절연막층 및 게이트 전극용의 상기 금속막을 동일 패터닝 공정으로 패턴 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제12항에 있어서, 상기 패턴 형성 공정은 상기 반도체층, 상기 게이트 절연막층 및 게이트 전극용의 상기 금속막을 실질적으로 동일한 패턴으로 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
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