JP2516030B2 - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアクティブマトリックス方式の液晶ディスプ
レイや、イメージセンサや３次元集積回路などに応用さ
れる薄膜トランジスタに関する。
レイや、イメージセンサや３次元集積回路などに応用さ
れる薄膜トランジスタに関する。
従来の薄膜トランジスタは、例えばJAPAN DISPLAY′8
6の1986年P196〜P199に示される様な構造であった。こ
の構造を一般化して、その概要を第２図に示す。（ａ）
図は上視図であり（ｂ）図はAA′における断面図であ
る。ガラス、石英、サファイア等の絶縁基板201上に、
ドナーあるいは、アクセプタとなる不純物を添加した多
結晶シリコン薄膜から成るソース領域202及びドレイン
領域203が形成されている。これに接して、ソース電極2
04とドレイン電極205が設けられており、更にソース領
域202及びドレイン領域203の上側で接し両者を結ぶよう
に多結晶シリコン薄膜から成るチャネル領域206が形成
されている。これらを被覆するようにゲート絶縁膜207
が設けられている。更にこれらに接しゲート電極208が
設けられている。
6の1986年P196〜P199に示される様な構造であった。こ
の構造を一般化して、その概要を第２図に示す。（ａ）
図は上視図であり（ｂ）図はAA′における断面図であ
る。ガラス、石英、サファイア等の絶縁基板201上に、
ドナーあるいは、アクセプタとなる不純物を添加した多
結晶シリコン薄膜から成るソース領域202及びドレイン
領域203が形成されている。これに接して、ソース電極2
04とドレイン電極205が設けられており、更にソース領
域202及びドレイン領域203の上側で接し両者を結ぶよう
に多結晶シリコン薄膜から成るチャネル領域206が形成
されている。これらを被覆するようにゲート絶縁膜207
が設けられている。更にこれらに接しゲート電極208が
設けられている。
しかし、従来の薄膜トランジスタは次のような問題点
を有していた。
を有していた。
第３図に薄膜トランジスタの上視図を示し、第４図に
その等価図路を示す。
その等価図路を示す。
ゲート電極304は、ゲート絶縁膜を介して、ソース電
極301と重なり、浮遊容量401を形成している。同様にゲ
ート電極304は、ゲート絶縁膜を介してドレイン電極302
と重なり浮遊容量402を形成している。浮遊容量401及び
402は、ソース電極301及びドレイン電極302とゲート電
極304が重なる面積により決定される。第３図（ｂ）に
示す様に矢印305の方向に、ゲート電極304のパターンず
れが生じると、浮遊容量401は減少し、浮遊容量402は増
大する。逆に第３図（ｃ）に示す様に矢印306の方向に
ゲート電極304のパターンずれが生じると、浮遊容量401
は増大し、浮遊容量402は減少する。すなわち薄膜トラ
ンジスタの浮遊容量は、ソース電極301及び、ドレイン
電極302に対してのゲート電極304のパターンずれで大き
くばらつく。パターンずれの主な原因は、ゲート電極30
4のアライメントずれ、フォトマスク間のピッチずれ等
である。従って、同一基板内あるいは基板間で浮遊容量
がばらつき、回路定数を一定とすることが困難となり、
液晶ディスプレイへ応用した場合表示品質のばらつきと
なり、画質を低下させていた。又液晶ディスプレイが大
型化すればパターンずれは更に大きくなり、著しく表示
品質を低下させ、大型化の大きな妨げとなっていた。
極301と重なり、浮遊容量401を形成している。同様にゲ
ート電極304は、ゲート絶縁膜を介してドレイン電極302
と重なり浮遊容量402を形成している。浮遊容量401及び
402は、ソース電極301及びドレイン電極302とゲート電
極304が重なる面積により決定される。第３図（ｂ）に
示す様に矢印305の方向に、ゲート電極304のパターンず
れが生じると、浮遊容量401は減少し、浮遊容量402は増
大する。逆に第３図（ｃ）に示す様に矢印306の方向に
ゲート電極304のパターンずれが生じると、浮遊容量401
は増大し、浮遊容量402は減少する。すなわち薄膜トラ
ンジスタの浮遊容量は、ソース電極301及び、ドレイン
電極302に対してのゲート電極304のパターンずれで大き
くばらつく。パターンずれの主な原因は、ゲート電極30
4のアライメントずれ、フォトマスク間のピッチずれ等
である。従って、同一基板内あるいは基板間で浮遊容量
がばらつき、回路定数を一定とすることが困難となり、
液晶ディスプレイへ応用した場合表示品質のばらつきと
なり、画質を低下させていた。又液晶ディスプレイが大
型化すればパターンずれは更に大きくなり、著しく表示
品質を低下させ、大型化の大きな妨げとなっていた。
イメージセンサや３次元集積回路へ応用した場合、回
路定数が一定とすることが困難となり、実用化への大き
な妨げとなっていた。
路定数が一定とすることが困難となり、実用化への大き
な妨げとなっていた。
本発明は、このような問題点を解決するものであり、
その目的とするところは、浮遊容量のばらつきの無い薄
膜トランジスタを提供することにある。
その目的とするところは、浮遊容量のばらつきの無い薄
膜トランジスタを提供することにある。
本発明の薄膜トランジスタは、絶縁基板上に所定の間
隔を隔て、所定の線幅で互いに平行に配置されたソース
電極及びドレイン電極と、所定の線幅で前記ソース電極
及びドレイン電極に直交するよう配置された半導体層
と、前記半導体層を被覆するゲート絶縁膜と、前記半導
体層を包み込むように前記ゲート絶縁膜を介して前記半
導体層上面に配置された前記半導体層の線幅よりも広い
線幅を持つゲート電極とを具備した事を特徴とする。
隔を隔て、所定の線幅で互いに平行に配置されたソース
電極及びドレイン電極と、所定の線幅で前記ソース電極
及びドレイン電極に直交するよう配置された半導体層
と、前記半導体層を被覆するゲート絶縁膜と、前記半導
体層を包み込むように前記ゲート絶縁膜を介して前記半
導体層上面に配置された前記半導体層の線幅よりも広い
線幅を持つゲート電極とを具備した事を特徴とする。
〔実施例１〕 以下実施例に基づいて、本発明を詳しく説明する。第
１図に本発明による薄膜トランジスタの１例を示す。
（ａ）は、上視図であり、（ｂ）はBB′における断面図
である。ガラス、石英、サファイア等の絶縁基板101上
にドナーあるいはアクセプタとなる、不純物を添加した
多結晶シリコン、非晶質シリコン等の、シリコン薄膜か
ら成るソース電極103及びドレイン電極102が薄膜トラン
ジスタのチャネル長の間隔を保ち、互いに平行となる様
に設けられている。又ソース電極103及びドレイン電極1
02の線幅は20μｍ以下で、その薄厚は、500〜5000Åが
望ましい。このソース電極103の上側と、ドレイン電極1
02の上側に接して、この両者を結ぶように多結晶シリコ
ン、あるいは非晶質シリコン等のシリコン薄膜から成る
半導体層104が形成されている。その膜厚は2000Å以下
が望ましい。また金属、透明導電膜等から成るソース配
線108がソース電極103に接しており、同じくドレイン配
線107が、ドレイン電極102に接している。これら全体を
SiO2、SiON等のゲート絶縁膜105が被覆している。この
上に金属から成るゲート電極106がゲート絶縁膜105を介
してソース電極103及びドレイン電極102の長手方向と交
わり、更に半導体層104を、ゲート絶縁膜105を介し被覆
している。ゲート絶縁膜105は配線間の絶縁を保持する
層間絶縁膜も兼ねている。このように構成された薄膜ト
ランジスタは、第５図（ｂ）に示すようにゲート電極50
4が矢印505方向にパターンずれが生じてもソース電極50
1及び、ドレイン電極502とゲート電極504が重なる面積
は一定で変化がない。又、第５図（ｃ）に示すようにゲ
ート電極504が矢印506方向にパターンずれが生じても同
様である。従って薄膜トランジスタの浮遊容量401及び4
02は、ゲート電極のパターンずれに影響されることなく
一定となる。すなわち、同一基板内あるいは基板間での
浮遊容量のばらつきを無くすことが可能となる。
１図に本発明による薄膜トランジスタの１例を示す。
（ａ）は、上視図であり、（ｂ）はBB′における断面図
である。ガラス、石英、サファイア等の絶縁基板101上
にドナーあるいはアクセプタとなる、不純物を添加した
多結晶シリコン、非晶質シリコン等の、シリコン薄膜か
ら成るソース電極103及びドレイン電極102が薄膜トラン
ジスタのチャネル長の間隔を保ち、互いに平行となる様
に設けられている。又ソース電極103及びドレイン電極1
02の線幅は20μｍ以下で、その薄厚は、500〜5000Åが
望ましい。このソース電極103の上側と、ドレイン電極1
02の上側に接して、この両者を結ぶように多結晶シリコ
ン、あるいは非晶質シリコン等のシリコン薄膜から成る
半導体層104が形成されている。その膜厚は2000Å以下
が望ましい。また金属、透明導電膜等から成るソース配
線108がソース電極103に接しており、同じくドレイン配
線107が、ドレイン電極102に接している。これら全体を
SiO2、SiON等のゲート絶縁膜105が被覆している。この
上に金属から成るゲート電極106がゲート絶縁膜105を介
してソース電極103及びドレイン電極102の長手方向と交
わり、更に半導体層104を、ゲート絶縁膜105を介し被覆
している。ゲート絶縁膜105は配線間の絶縁を保持する
層間絶縁膜も兼ねている。このように構成された薄膜ト
ランジスタは、第５図（ｂ）に示すようにゲート電極50
4が矢印505方向にパターンずれが生じてもソース電極50
1及び、ドレイン電極502とゲート電極504が重なる面積
は一定で変化がない。又、第５図（ｃ）に示すようにゲ
ート電極504が矢印506方向にパターンずれが生じても同
様である。従って薄膜トランジスタの浮遊容量401及び4
02は、ゲート電極のパターンずれに影響されることなく
一定となる。すなわち、同一基板内あるいは基板間での
浮遊容量のばらつきを無くすことが可能となる。
薄膜トランジスタを形成する絶縁基板としてガラス基
板が広く使用されている。一般にガラス基板を熱処理を
行い常温にもどすと、熱処理前のガラス寸法に比べ、熱
処理後の寸法は小さくなる。（以下基板の収縮と呼ぶ）
１例として、＃7059（コーニング社製）の基板の収縮を
第６図に示す。横軸は熱処理温度、縦軸は10cm当りの基
板の収縮量を示す。第６図より明らかな様に500℃以上
の熱処理により急激な基板の収縮が生ずる。半導体層50
3が多結晶シリコン等の500℃以上の高温で形成する半導
体を用いた場合、半導体形成後基板の収縮が生じソース
電極501及びドレイン電極502に対しての半導体層503及
びゲート電極504のパターンずれが大きくなる。これを
第７図を用いて説明する。ソース電極701及びドレイン
電極702を形成し、所定の形状にパターニングした後半
導体層703を形成し、所定の形状にパターニングする。
半導体703の形成時に基板の収縮が生ずる。従って半導
体層703、ゲート電極704、ソース配線705及びドレイン
配線706のパターンずれは基板の収縮を考慮しなければ
ならない。ここでアライメント精度、フォトマスクのピ
ッチずれ等によるパターンずれをｄ1とし、基板の収縮
によるパターンずれをｄ2とする。ソース電極701及び、
ドレイン電極702に対しての半導体層703のパターンずれ
許容寸法708は2d1＋ｄ2以上とする。又ソース電極701及
びドレイン電極702に対してのゲート電極704、ソース配
線705、ドレイン配線706、半導体層703のそれぞれのパ
ターンずれ許容寸法707、709、710、711をｄ1＋ｄ2以上
とする。以上の様なパターンずれ許容寸法とすれば、矢
印712、713のどちらの方向に基板の収縮が生じても、浮
遊容量のばらつきを無くすことができ、半導体層703を
多結晶シリコン等の500℃以上の高温で形成する、半導
体を用いた場合特に有効である。又基板の収縮が生じて
も回路定数を一定に保つことが可能となり、液晶ディス
プレイへ応用した場合表示品質のばらつきがなくなり、
画質を著しく向上させられる。又液晶ディスプレイが大
型化してもパターンずれの影響は全くなくなり、高画質
の大型ディスプレイが実現できる。
板が広く使用されている。一般にガラス基板を熱処理を
行い常温にもどすと、熱処理前のガラス寸法に比べ、熱
処理後の寸法は小さくなる。（以下基板の収縮と呼ぶ）
１例として、＃7059（コーニング社製）の基板の収縮を
第６図に示す。横軸は熱処理温度、縦軸は10cm当りの基
板の収縮量を示す。第６図より明らかな様に500℃以上
の熱処理により急激な基板の収縮が生ずる。半導体層50
3が多結晶シリコン等の500℃以上の高温で形成する半導
体を用いた場合、半導体形成後基板の収縮が生じソース
電極501及びドレイン電極502に対しての半導体層503及
びゲート電極504のパターンずれが大きくなる。これを
第７図を用いて説明する。ソース電極701及びドレイン
電極702を形成し、所定の形状にパターニングした後半
導体層703を形成し、所定の形状にパターニングする。
半導体703の形成時に基板の収縮が生ずる。従って半導
体層703、ゲート電極704、ソース配線705及びドレイン
配線706のパターンずれは基板の収縮を考慮しなければ
ならない。ここでアライメント精度、フォトマスクのピ
ッチずれ等によるパターンずれをｄ1とし、基板の収縮
によるパターンずれをｄ2とする。ソース電極701及び、
ドレイン電極702に対しての半導体層703のパターンずれ
許容寸法708は2d1＋ｄ2以上とする。又ソース電極701及
びドレイン電極702に対してのゲート電極704、ソース配
線705、ドレイン配線706、半導体層703のそれぞれのパ
ターンずれ許容寸法707、709、710、711をｄ1＋ｄ2以上
とする。以上の様なパターンずれ許容寸法とすれば、矢
印712、713のどちらの方向に基板の収縮が生じても、浮
遊容量のばらつきを無くすことができ、半導体層703を
多結晶シリコン等の500℃以上の高温で形成する、半導
体を用いた場合特に有効である。又基板の収縮が生じて
も回路定数を一定に保つことが可能となり、液晶ディス
プレイへ応用した場合表示品質のばらつきがなくなり、
画質を著しく向上させられる。又液晶ディスプレイが大
型化してもパターンずれの影響は全くなくなり、高画質
の大型ディスプレイが実現できる。
イメージセンサや３次元集積回路へ応用した場合、回
路定数を一定に保つことができ、高性能化が可能とな
る。
路定数を一定に保つことができ、高性能化が可能とな
る。
本発明の薄膜トランジスタの特性を第８図に示す。横
軸はゲート電圧ＶGS、縦軸は、ドレイン電流ＩDの対数
値である。ドレイン電圧ＶDは4V、チャネル長は20μ
ｍ、チャネル幅は10μｍである。半導体層には多結晶シ
リコンを用い、その膜厚は200Åである。第８図より明
らかな様に小さいOFF電流と大きいON電流が両立してお
り従来の薄膜トランジスタとほぼ同様な特性である。
軸はゲート電圧ＶGS、縦軸は、ドレイン電流ＩDの対数
値である。ドレイン電圧ＶDは4V、チャネル長は20μ
ｍ、チャネル幅は10μｍである。半導体層には多結晶シ
リコンを用い、その膜厚は200Åである。第８図より明
らかな様に小さいOFF電流と大きいON電流が両立してお
り従来の薄膜トランジスタとほぼ同様な特性である。
本発明は次のようなすぐれた効果を有する。
第１に薄膜トランジスタの浮遊容量を、パターンずれ
に関係なく一定とすることができる。これにより薄膜ト
ランジスタを用いたアクティブマトリックス基板あるい
は薄膜トランジスタを用いたロジック回路の回路定数を
一定にすることが可能となる。
に関係なく一定とすることができる。これにより薄膜ト
ランジスタを用いたアクティブマトリックス基板あるい
は薄膜トランジスタを用いたロジック回路の回路定数を
一定にすることが可能となる。
第２に、回路定数を一定にできることにより、アクテ
ィブマトリックス基板あるいはロジック回路の設計を容
易にできる。
ィブマトリックス基板あるいはロジック回路の設計を容
易にできる。
第３に、パターンずれに対する許容度が大きく設計で
きるため、従来の様な厳しい工程管理が不用となり、歩
留りが大幅に向上する。
きるため、従来の様な厳しい工程管理が不用となり、歩
留りが大幅に向上する。
第４に、パターンずれに関係なく浮遊容量を一定とで
きるため、基板内のばらつきあるいは基板間のばらつき
を無くすことができ、大幅に品質が向上でき、更に大面
積基板上へ均一な特性をもった薄膜トランジスタの形成
を実現できる。
きるため、基板内のばらつきあるいは基板間のばらつき
を無くすことができ、大幅に品質が向上でき、更に大面
積基板上へ均一な特性をもった薄膜トランジスタの形成
を実現できる。
第５に、トランジスタ特性は従来の特性と全く同一で
あり、小さいOFF電流と大きいON電流を両立できる。
あり、小さいOFF電流と大きいON電流を両立できる。
第６に、半導体層に多結晶シリコン等の500℃以上の
高温で形成する半導体を用いた場合、基板の収縮に基因
するパターンずれの影響を全く受けることなく、浮遊容
量を一定に保つことが可能となり、回路定数を一定にす
ることができる。
高温で形成する半導体を用いた場合、基板の収縮に基因
するパターンずれの影響を全く受けることなく、浮遊容
量を一定に保つことが可能となり、回路定数を一定にす
ることができる。
以上のように、本発明の薄膜トランジスタは数多くの
優れた効果を有するものであり、その応用範囲は、ディ
スプレイ用のアクティブマトリックス基板やその周辺回
路、イメージセンサ、３次元集積回路など多岐にわた
る。
優れた効果を有するものであり、その応用範囲は、ディ
スプレイ用のアクティブマトリックス基板やその周辺回
路、イメージセンサ、３次元集積回路など多岐にわた
る。
第１図（ａ）（ｂ）は本発明の薄膜トランジスタの構造
を示し、（ａ）は上視図、（ｂ）は断面図である。 第２図（ａ）（ｂ）は従来の薄膜トランジスタの構造を
示し（ａ）は上視図、（ｂ）は断面図である。 第３図（ａ）〜（ｃ）は、従来の薄膜トランジスタの構
造を示す上視図である。 第４図は、薄膜トランジスタの等価回路図である。 第５図（ａ）〜（ｃ）、第７図は、本発明の薄膜トラン
ジスタの構造を示す上視図である。 第６図は基板の収縮を示すグラフである。 第８図は、本発明の薄膜トランジスタの特性を示すグラ
フである。 101、102……基板 103、202、301、501、701……ソース電極 102、203、302、502、702……ドレイン電極 108、204、705……ソース配線 107、205、706……ドレイン配線 104、206、303、503、703……半導体層 105、207……ゲート絶縁膜 106、208、304、504、704……ゲート電極 401、402……浮遊容量
を示し、（ａ）は上視図、（ｂ）は断面図である。 第２図（ａ）（ｂ）は従来の薄膜トランジスタの構造を
示し（ａ）は上視図、（ｂ）は断面図である。 第３図（ａ）〜（ｃ）は、従来の薄膜トランジスタの構
造を示す上視図である。 第４図は、薄膜トランジスタの等価回路図である。 第５図（ａ）〜（ｃ）、第７図は、本発明の薄膜トラン
ジスタの構造を示す上視図である。 第６図は基板の収縮を示すグラフである。 第８図は、本発明の薄膜トランジスタの特性を示すグラ
フである。 101、102……基板 103、202、301、501、701……ソース電極 102、203、302、502、702……ドレイン電極 108、204、705……ソース配線 107、205、706……ドレイン配線 104、206、303、503、703……半導体層 105、207……ゲート絶縁膜 106、208、304、504、704……ゲート電極 401、402……浮遊容量
Claims (2)
- 【請求項１】絶縁基板上に所定の間隔を隔て、所定の線
幅で互いに平行に配置されたソース電極及びドレイン電
極と、 所定の線幅で前記ソース電極及び前記ドレイン電極に直
交するよう配置された半導体層と、 前記半導体層を被覆するゲート絶縁膜と、 前記半導体層を包み込むように前記ゲート絶縁膜を介し
て前記半導体層上面に配置された前記半導体層の線幅よ
りも広い線幅を持つゲート電極とを具備した事を特徴と
する薄膜トランジスタ。 - 【請求項２】前記ゲート電極が金属から成る事を特徴と
する特許請求の範囲第１項記載の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62225721A JP2516030B2 (ja) | 1987-09-09 | 1987-09-09 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62225721A JP2516030B2 (ja) | 1987-09-09 | 1987-09-09 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6468968A JPS6468968A (en) | 1989-03-15 |
| JP2516030B2 true JP2516030B2 (ja) | 1996-07-10 |
Family
ID=16833774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62225721A Expired - Lifetime JP2516030B2 (ja) | 1987-09-09 | 1987-09-09 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2516030B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6801266B1 (en) | 1999-07-29 | 2004-10-05 | International Business Machines Corporation | Thin film transistor, liquid crystal display panel, and method of manufacturing thin film transistor |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920008675Y1 (ko) * | 1989-12-30 | 1992-12-12 | 삼성전자 주식회사 | 평판 디스플레이용 박막 트랜지스터 |
| JP2011175032A (ja) * | 2010-02-23 | 2011-09-08 | Hitachi Displays Ltd | 表示装置 |
Family Cites Families (3)
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|---|---|---|---|---|
| JPS61108171A (ja) * | 1984-11-01 | 1986-05-26 | Toshiba Corp | 薄膜電界効果トランジスタ |
| JPS62120080A (ja) * | 1985-11-20 | 1987-06-01 | Sanyo Electric Co Ltd | 表示装置 |
| JPS62132367A (ja) * | 1985-12-04 | 1987-06-15 | Nec Corp | 薄膜電界効果型トランジスタ |
-
1987
- 1987-09-09 JP JP62225721A patent/JP2516030B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6801266B1 (en) | 1999-07-29 | 2004-10-05 | International Business Machines Corporation | Thin film transistor, liquid crystal display panel, and method of manufacturing thin film transistor |
| US6816209B2 (en) | 1999-07-29 | 2004-11-09 | International Business Machines Corporation | Thin film transistor, liquid crystal display panel, and method of manufacturing thin film transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6468968A (en) | 1989-03-15 |
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