JPS61232483A - 液晶表示素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は液晶セルを構成する一方の透明基板の内面に
表示電極が複数形成され、その各表示電極Ｃ：薄膜トラ
ンジスタが接続され、その薄膜トランジスタを選択的（
ニスイツチング制御することによって表示電極を選択的
Ｃ二表示するよう（ユした液晶表示素子Ｃ二関する。

「従来の技術」 従来のこの種の液晶表示素子は例えば第７図に示すよう
ζニガラヌのような透明基板１１及び１２が近接対向し
て設けられ、その問縁部にはスペーサ１３が介在され、
これら透明基板１１．１２間に液晶１４が封入されてい
る。一方の透明基板１１の内面Ｃ二表示電極１５が複数
形成され、これら各表示電極１５に接してそれぞれスイ
ッチング素子として薄膜トランジスタ１６が形成され、
その薄膜トランジスタ１６のドレインは表示電極１５に
接続されている。これら複数の表示電極１５と対向して
北方の透明基板１２の内面に透明な共通電極１７が形成
されている。

表示電極１５は例えば画素゛電極であって第８図に示す
ようＣ二、透明基板１１上に正方形のものが行及び列Ｃ
：、つまりマ）　ＩＪクス状Ｃ二近接配列されており、
表示電極１５の各行配列と近接し、かつこれＣ二沿って
それぞれゲートバス１８が形成され、また表示電極１５
の各列配列と近接してそれに沿ってソースバス（データ
線）１９がそれぞれ形成されている。これら各ゲートバ
ス１８及びソースバス１９の交差点において薄膜トラン
ジスタ１６が設けられ、各薄膜トランジスタ１６のゲー
トは両ハスの交差点位置においてゲートバス１８Ｃ接続
され、各ソースはソースバス１９にそれぞれ接続され、
更に各ドレインは表示電極１５Ｃ：接続されている。

これらゲートバス１８とソースバス１９との各一つを選
択してそれら間に電圧を印加し、その電圧が印加された
薄膜トランジスタ１６のみが導通し、その導通した薄膜
トランジスタ１６のドレインＣ二接続された表示電極１
５に電荷を蓄積して表示電極１５と共通電極１７との間
の部分の液晶１４のみに電圧を印加し、これによってそ
の表示電極１５の部分のみが光透明或は光遮断となり、
選択的な表示が行われる。この表示電極１５に蓄積した
電荷を放電させること（−よって表示を消去させること
ができる。

薄膜トランジスタ１６は従来Ｃ二おいては例えば第９図
及び第１０図（−示すようＣ二構成されていた。

即ち透明基板１１上Ｃ：表示電極１５とソースバス１９
とがＩＴＯのような透明導電膜によって形成され、表示
電極１５及びソースバス１９の互（ユ平行近接した部分
間にまたがってアモルファスシリコンのような半導体層
２１が形成され、更にその上に窒化シリコンなどのゲー
ト絶縁膜２２が形成される。このゲート絶縁膜２２上Ｃ
二おいて半導体層２１を介して表示電極１５及びソース
バス１９とそれぞれ一部重なってゲート電極２３が形成
される。ゲート電極２３の一端はゲートバス１８≦−接
続される。このようＣ−シてゲート電極２３とそれぞれ
対向した表示電極１５、ソースバス１９はそれぞれドレ
イン電極１５ａ、ソース電極１９ａを構成し、これら電
極１５ａｒ　１９ａ、半導体層２１、ゲート絶縁膜２２
、ゲート電極２３（；よって薄膜トランジスタ１６が構
成される。ゲート電極２３及びゲートバス１８は同時に
形成され、例えばアルミニウム（−よって構成される。

「発明が解決しようとする問題点」 この従来の液晶表示素子≦二おいて、各薄膜トランジス
タ１６のゲート電極２３とドレイン電極１５ａ及びソー
ス電極１９ａとの間Ｃユそれぞれ静電（寄生）容ｉ　ｃ
ｇｄ及びＣ３ｇが存在している、またこれらゲート電極
２３とドレイン電極１５ａ、ソース電極１９ａとの各対
向部分間における半導体層２１の面積により抵抗値が変
化する寄生抵抗Ｒ８がある。これら静電容ｔｉ　ｃｇｃ
ｔ　、Ｃｓｇ、寄生抵抗Ｒ８ハ薄膜トランジスタ１６の
特性に大きく影響を与えるが、ゲート電極２３を作る際
（ユその位置が僅かずれると、静電容ｔｌ　ｃｇｄなど
が直接変化し、このため薄膜トランジスタ１６の特性Ｃ
ニバラつきが生じる。例えばこれら電極の重なる部分の
幅の設計値を３ミクロンとした場合（−５そのチャネル
幅をＷとすると設計値通りならば静電容ＳｔＣｇｄ。

Ｃ５ｇはそれぞれ３倍のＷに比例したものであるが、１
ミクロンだけゲート電極２３がソース電極１９ａ側Ｃ：
ずれると、Ｃｇｄ及びＣ５ｇはそれぞれ２倍のＷ、及び
４倍のＷに比例したものとなり、ゲート電極２３がソー
ス電極１９ａ側Ｃ二２ミクロンずれると、Ｃｇｄ、Ｃ５
ｇはそれぞれ５倍のｗ、１倍のＷ（ユ比例したものとな
る。従ってゲート電極２３のずれは薄膜トランジスタ１
６の特性に大きな影響を与える。液晶表示素子（−おい
て薄膜トランジスタ１６の特性にバラつきが生じると表
示むらが発生する。

従ってこの発明の目的は薄膜トランジスタの特性が均一
な液晶表示素子ン提供することにある。

「問題点を解決するための手段」 この発明【；よれば各表示電極にはこれと接続された薄
膜トランジスタと反対側の位置において第２の薄膜トラ
ンジスタがそれぞれ接続され、これら両薄膜トランジス
タは互（＝並列（ユ接続される。

このように氏示′磁極の両側の位置に薄嘆トランジスタ
が設けられているためマスクずれが生じても、一方の薄
膜トランジスタの一つの静電容獣が減少すると、曲刃の
薄膜トランジスタの対らする静電容置が増加するため、
全体としては同一の静電容は、つまり設計通りのものと
なる。

このように両薄膜トランジスタを互に並列に接続するが
、そのためにソースバスを各表示電極の両側（−それぞ
れ設け、その両ソースバスをループ状≦二接続すれば、
ソースバスの一方の断線が発生しても筺用可能であり、
それだけ欠陥の発生率が低くなる。

「実施例」 第１図はこの発明による液晶表示素子の一例を路線的に
示すものであり、その表示電極１５はマトリクス状（−
配列され、第８図、第９図の場合と同様に表示電極１５
の各列と対応して一方の側Ｃ；おいてソースバス１９ａ
がそれぞれ形成されており、そのソースバス１９ａとそ
の列の表示電極１５とは薄膜トランジスタ１６でそれぞ
れ接続される。

この実施例（；おいてはそれぞれ表示電極１５Ｃ；つい
て薄膜トランジスタ１６が接続された側と反対側に、図
において左側≦；薄膜トランジスタ２５がそれぞれ表示
電極１５に接続される。その薄膜トランジスタ２５は各
表示電極１５の配列ごと（一対応するものがそれぞれソ
ースバス２６１−そのソース電極が接続され、表示電極
１５の列配列ごとにその対しする一対のソースバス１９
．２６の両端が互（−接続され、つまりループ状に接続
される。

また図に示してないが薄膜トランジスタ２５のゲート電
極はその表示電極１５と接続された薄膜トランジスタ１
６のゲート電極が接続されたゲートバス１８（−接続さ
れる。従って各表示電極（一ついてその両薄膜トランジ
スタ１６，２５は互に並列Ｃ二接続される。

第２図、第３図（ユ第７図、第９図、第１０図と対応す
る部分に面−符号を付けて示すように、各表示電極１５
のソースバス１９と反対側【二おいてソースバス２６が
形成され、そのソースバス２６と表示電極１５との間に
アモルファスシリコンのような半導体層２７が形成され
、更に半導体層２７上にゲート絶縁膜２２が形成され、
その上Ｃ；ゲート電極２８が形成されて薄膜トランジス
タ２５が構成される。ゲート電極２８はゲートバス１８
に接続される。

この構成の薄膜トランジスタ２５においても第４図に示
すよう（−ゲート電極２８と表示電極１５との重なり部
分、つまりドレイン電極１５ｂとの間≦二静電容１ｃｇ
ｄ２が、またソースバス２６との重なる部分、つまりソ
ース電極２６ａとの間に静電容量Ｃ，ｇ□がそれぞれ存
在している。しかしこのよう（ニ一つの表示電極１５の
両側Ｃユニつの薄膜トランジスタ１６．２５がそれぞれ
形成されており、しかもこれらは互に並列Ｃ−接続され
ているため、ゲート電極２３と表示電極１５、ソースバ
ス１９との静電容ｌをＣｇｄｘ　、Ｃｓｇｔとすると、
静電容量ＣｇｄｔとＣｇｄｚ、またＣ５２１とＣ３ｇ２
はそれぞれ並列に接続される。

従っていまゲート電極２３．２８が設計通りの重なりと
なった時の静電容量Ｃｇｄｔ　＋　Ｃｇｄ２．Ｃｓｇ□
＋Ｃ３ｇ□がそれぞれ３倍のＷであるとする。つまり各
ゲート電極とドレイン電極、ソース電極との重なりの幅
が各３ミクロン、チャネル幅をＷ／２とする。この時例
えば第２図、第３図、第４図においてゲート電極２３が
図において右側Ｃ二ずれる場合はゲート電極２３と薄膜
トランジスタ２５のゲート電極２８とは同一マスクＣ；
よって作られるため、ゲート電極２８も右側へ同一量ず
れ、このため薄膜トランジスタ１６のソースゲート間の
静電容量Ｃ３ｇ１が増加するが、その増加量と同量だけ
薄膜トランジスタ２５のソースゲート間の静電容量Ｃ３
ｇ□が減少し、両薄膜トランジスタ１６．２５のソース
ゲート間容量は３倍のＷとなって設計値と変りない。こ
のことば薄１良トランジスタ１６のゲートドレイン間の
静電容ｉｃ、ｄ１と薄膜トランジスタ２５のゲートドレ
イン間の静電容ｔｊｔｃｇｄｇとの間Ｃ；おいても同様
であり、一方が増加すると他方が減少してその和は常じ
一定である。このためマスクずれがあっても常（＝設計
通りの静電容量となる。従って液晶表示素子の表示面の
各部におけるゲート電極の形成時のマスクすれが一様に
ならない場合でも各薄膜トランジスタの特性の等しいも
のが得られる。寄生抵抗Ｒ５についても薄膜トランジス
タ１６側が増加すれば薄膜トランジスタ２５側が減少し
、常Ｃ二その和が一定となる。

第５図に示すよう≦二番表示電極の行配列と並行してソ
ースバス１８と反対側に各表示電極１５に対してゲート
バス３１を設け、薄膜トランジスタ１６のゲート電極２
３をゲートバス３１（−接続し、薄膜トランジスタ２５
のゲート電極２８をゲートバス１８≦二接続するようＣ
；シ、各行配列と対応するゲートバス１８．３１はその
両端で互（−接続してループ状にする。このようＣ二し
て表示電極１５の両１ｌｌｌｌＣ；薄膜トランジスタ１
６．２５をそれぞれ設けると共にソースバス１９．２６
と同様（ニゲートバス１８．３１も２本をループ状（−
接続することによって断線Ｃ二対して強くすることがで
きる。

更（−第６図に示すように各表示電極１５に対してソー
スバス１９．２６’Ｙ設けると共イニ、これらソースバ
ス１９．２６間を接続する接続線３３を設け、表示電極
１５の両側（−おいてこのソースバス接続線３３と表示
電極１５との間Ｃ：それぞれ薄膜トランジスタ１６，２
５Ｙ形成してもよい。この場合は列方向において隣接し
ている表示電離間の二つの薄膜トランジスタ１６．２５
について半導体層２１を共通に形成することができる。

つまりこの例では各表示電極１５の列配列ととＣ二その
隣接表示電極間でソースバス１９．２６を接続線３３で
連結接続し、つまりソースバスを梯子形Ｃ二形成し、そ
の梯子の段Ｃ二対応したところで、つまり接続線３３で
表示電極の両側に薄膜トランジスタ１６．２５を形成し
ている。これにより開口率を損うことなく薄膜トランジ
スタを２個設けることができ、しかもソースバスは複数
個所で断線しても欠陥となり難く、またゲートバスも１
本が切断しても欠陥とはならない。

しかしこのようにソースバスを梯子形Ｃ二構成する第６
図Ｃ：おいてソースバス２６−ｆ省略しても、マスク合
せのずれに対する影響がなく、均一な特性の薄膜トラン
ジスタを得ることができる。更≦；このように一つの表
示電極１５に対してその両側に二つの薄膜トランジスタ
を接続し、これらを同時Ｃ二制御する構成としたが、更
にその表示電極の一つの対向線のみならず二つの対向線
について薄膜トランジスタをそれぞれ形成し、つまり四
つの薄膜トランジスタを形成してこれら四つ全同時Ｃ；
制御するように構成してもよい。また上述においては薄
膜トランジスタが形成された透明基板１１に対して半導
体層やゲート絶縁膜を形成した上Ｃニゲート電橋を形成
したが、逆Ｃ二透明基板側Ｃ二ゲート電極を形成し、そ
の上Ｃニゲート絶縁膜を形成し、更Ｃ；半導体層ン形成
し、その上Ｃニソース電極、ドレイン電極を形成するよ
うＣ二した薄膜トランジスタＣ二もこの発明ン適用する
ことができる。また上述の例では白黒表示Ｃ二連用した
が、カラー表示にもこの発明を適用することが可能であ
る。表示電極１５としては画素電極のみならず、棒状セ
グメントの表示電極馨７本用いて８字状に配置し、数字
を選択表示するなど、池の形状の表示電極としてもよい
。

「発明の効果」 以上述べたようＣ二この発明の液晶表示素子Ｃ二よれば
その製造時におけるマスクずれなど【二拘らず各部の薄
膜トランジスタとして同一特性のものを容易Ｃ二得るこ
とができ、その寄生容量ｃｇｄ　、Ｃｓｇや寄生抵抗Ｒ
５のかたよりが複数の薄膜トランジスタが接続されてい
るため互Ｃ；相殺されて１衣示電極当りの綜合的な薄膜
トランジスタの特性のバラつきは極めて少なくなり、そ
れだけ表示むらが軽減される。

更にこのような幾何学的ずれがあっても寄生容量などが
一方的Ｃ二増減しないため、薄膜トランジスタの設計時
Ｃ二、チャネル幅Ｗを限度まで大きくすることができ、
同時に薄膜トランジスタの注入電荷能力も設計値に近い
特性のものを得ることができる。

更に上述したようにソースバスを各表示電極当り２本設
けてこれをその両端で互に接続し、ループ状とする場合
はその１個所が断線しても液晶表示素子が障害となるお
それはなく、それだけ欠陥の発生率の少ない歩留まりの
高いものとなる。同様にしてゲートバスも各表示電極Ｃ
；対して２本設けてその両端を互に接続した構成とする
と、ゲートバスの１個所の断線によっては欠陥とならな
い。

【図面の簡単な説明】

第１図はこの発明による液晶表示素子の概略を示す図、
第２図はその薄膜トランジスタ及び表示電極の配列の一
部を示す平面図、第３図は第２図のＡＡ線断面図、第４
図は薄膜トランジスタ１６゜２５の寄生容量を示す図、
第５図はこの発明の液晶表示素子の池の例を示す第２図
と対応した平面図、第６図はこの発明の液晶表示素子の
更３二池の例を示Ｔ第２図と対応した平面図、第７図は
マトリクス液晶表示素子の一般的構成の一部断面図、第
８図はマ）　＋７クス液晶表示素子の電気的等価回路図
、第９図は従来のマトリクス液晶表示素子の表示電極、
薄膜トランジスタの配列の一部を示す平面図、第１０図
は第８図のＢＢ線断面図である。 １１．１２：透明基板、１４：液晶、１５：表示電極、
１６，２５：薄膜トランジスタ、１８゜３１：ゲートバ
ス、１９．２６：ソースバス。 特許出願人　　星電器製造株式会社 代　　理　　人　　　草　　野　　　　　重分　３　図 オ　５　図 オ　８　図 オ　９　図 分１０　図

Claims (1)

【特許請求の範囲】
1. （１）２枚の透明基板が近接対向して配され、これら透
   明基板間に液晶が封入され、上記一方の透明基板の内面
   に複数の薄膜トランジスタが形成され、各薄膜トランジ
   スタはそのトランジスタがスイッチング制御されると電
   圧が印加される表示電極をそれぞれ備え、薄膜トランジ
   スタを選択的にスイッチング制御して表示電極を選択的
   に表示する液晶表示素子において、 上記各表示電極にこれと接続された薄膜トランジスタと
   反対側の位置でそれぞれ第２の薄膜トランジスタが接続
   され、これら両薄膜トランジスタは互に並列に接続され
   ていることを特徴とする液晶表示素子。