JP2011175032A - 表示装置 - Google Patents

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    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate

Abstract

【課題】作製誤差に起因して生じる寄生容量の系統誤差を抑制することにより、表示異常が抑制され、表示品質が向上する表示装置の提供。
【解決手段】互いに並行する第１及び第２のゲート配線と、前記第１のゲート配線の一方側に配置される第１の画素回路と、前記第２のゲート配線の他方側に配置される第２の画素回路と、を備える表示装置であって、前記第１の画素回路は、第１のトランジスタを備え、前記第１のトランジスタのゲート電極はゲート配線と導通し、前記第２の画素回路は、第２のトランジスタを備え、前記第２のトランジスのゲート電極は前記第２のゲート配線と導通し、前記第１のトランジスタのソース電極はゲート電極と平面的に重なり合う第１対向部を含み、前記第２のトランジスタのソース電極はゲート電極と平面的に重なり合うとともに、前記第１ソース電極対向部に沿って延伸する第２対向部を含む。
【選択図】図４Ａ

Description

本発明は、表示装置に関する。特に、複数の画素回路それぞれに備えられるトランジスタの寄生容量のばらつきを抑制することにより、表示品質が向上される表示装置に関する。
複数の画素回路が表示パネル上に配置される表示装置において、画素回路に備えられるスイッチング素子であるトランジスタのゲート電極には走査信号線が接続されており、トランジスタの入力側にはデータ信号線が接続されている。走査信号線を介して、トランジスタのゲート電極に選択的にハイ電圧が印加され、トランジスタのゲート電極にハイ電圧が印加されている間に、データ信号線より、その画素回路の表示データに応じた表示制御電圧が、その画素回路に供給され、画像の表示が制御される。
表示パネルの表示領域に、複数の画素回路がマトリクス状に配置され、横方向に並ぶ１行の複数の画素回路に並行して横方向に延伸する１本の走査信号線が配置され、縦方向に並ぶ１列の複数の画素回路に並行して縦方向に延伸する１本のデータ信号線が配置されるのが一般的である。しかし、例えば、表示パネルの額縁領域のスペースに制限があるなどの理由により、様々な構造が考えられる。
例えば、表示パネルの額縁領域のうち、表示領域の縦方向上側や下側のスペースに制限がある場合に、横方向に並ぶ１行の複数の画素回路の上下にそれぞれ並行して横方向に延伸する２本の走査信号線が配置され、２本の走査信号線はそれぞれ、その１行の複数の画素回路と、交互に接続されている。そして、その１行の複数の画素回路に対して２個の画素回路毎に、縦方向に延伸する１本のデータ信号線が配置され、そのデータ信号線の両側に位置する２個の画素回路と、接続されている。
この場合、走査信号線の数は、一般的な表示装置に設けられる走査信号線の数と比べて２倍になるが、データ信号線の数は、一般的な表示装置に設けられるデータ信号線の数と比べて、半分となっている。なお、複数の画素回路に対して、このように、走査信号線とデータ信号線を配置する表示装置に関する技術が、特許文献１に開示されている。
特開平６−２７４８８号公報
図１０は、従来技術に係る液晶表示装置の表示領域の構成を示す図である。表示パネルの表示領域には、複数の画素回路が配置される。画素回路には、スイッチング素子となる薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと記す）２０が備えられ、ＴＦＴ２０のゲート電極は、走査信号線ＧＬと接続され、ＴＦＴ２０のドレイン電極は、データ信号線ＤＬと接続され、ＴＦＴ２０のソース電極は、画素回路に備えられる画素電極ＰＴと接続されている。
図に示す通り、図中横方向に１行に並ぶ複数の画素回路に対して、２本の走査信号線ＧＬが配置され、２本の走査信号線ＧＬは、図中横方向に１行に並ぶ複数の画素回路にそれぞれ備えられるＴＦＴ２０のゲート電極と、交互に接続されている。また、図中横方向に１行に並ぶ複数の画素回路に対して、２個の画素回路毎に、データ信号線ＤＬが配置され、データ信号線ＤＬは、データ信号線ＤＬの両側に配置される２個の画素回路にそれぞれ備えられるＴＦＴ２０のドレイン電極とそれぞれ接続されている。
ここで、各行の複数の画素回路の上側に配置される走査信号線ＧＬを奇走査信号線ＧＬｏｄｄと、下側に配置される走査信号線ＧＬを偶走査信号線ＧＬｅｖｅｎとする。さらに、奇走査信号線ＧＬｏｄｄと接続される画素回路、及び、その画素回路に設けられるＴＦＴ２０と画素電極ＰＴを、それぞれ、奇画素回路、奇ＴＦＴ２０ｏｄｄ、奇画素電極ＰＴｏｄｄとし、偶走査信号線ＧＬｅｖｅｎと接続される画素回路、及び、その画素回路に設けられるＴＦＴ２０と画素電極ＰＴを、それぞれ、偶画素回路、偶ＴＦＴ２０ｅｖｅｎ、偶画素電極ＰＴｅｖｅｎとする。
図１１Ａは、従来技術に係る液晶表示装置の２個の画素回路の構造を示す平面図である。図１１Ａは、例えば、図１０に図中上から１行目の左から１番目と２番目に位置する２個の画素回路を示している。
図１１Ａに示す通り、走査信号線ＧＬと、ＴＦＴ２０のゲート電極は、実際には、同一膜上に形成されており、この膜をゲート電極膜ＧＦとする。ここで、奇走査信号線ＧＬｏｄｄと、奇ＴＦＴ２０ｏｄｄのゲート電極を含むゲート電極膜ＧＦを奇ゲート電極膜ＧＦｏｄｄと、偶走査信号線ＧＬｅｖｅｎと、偶ＴＦＴ２０ｅｖｅｎのゲート電極を含むゲート電極膜ＧＦを偶ゲート電極膜ＧＦｅｖｅｎとする。
ゲート電極膜ＧＦの上側には、全面に対してゲート絶縁膜（図示せず）が形成されており、さらに、ＴＦＴ２０のゲート電極を覆うように、所定の領域にシリコン半導体膜ＡＳＦ（図示せず）が形成されている。さらに、シリコン半導体膜ＡＳＦの上側に、ドレイン電極膜ＤＦと、ソース電極膜ＳＦが形成されている。
図１１Ａに示す通り、ドレイン電極膜ＤＦには、データ信号線ＤＬや、ＴＦＴ２０のドレイン電極が形成されている。ソース電極膜ＳＦは、ゲート電極膜ＧＦと平面的に重なり合うソース電極となる領域と、ゲート電極膜ＧＦの外側にさらに広がる領域を有している。そして、画素電極ＰＴは、ソース電極膜と電気的に接続するよう、形成されている。
ここで、奇ＴＦＴ２０ｏｄｄのソース電極を含むソース電極膜ＳＦと、奇ＴＦＴ２０ｏｄｄに接続される画素電極ＰＴを、それぞれ、奇ソース電極膜ＳＦｏｄｄ及び奇画素電極ＰＴｏｄｄと、偶ＴＦＴ２０ｅｖｅｎのソース電極を含むソース電極膜ＳＦと、偶ＴＦＴ２０ｅｖｅｎに接続される画素電極ＰＴを、それぞれ、偶ソース電極膜ＳＦｅｖｅｎ及び偶画素電極ＰＴｅｖｅｎとする。
以上、図１０と図１１Ａを用いて、従来技術に係る液晶表示装置について説明した。実際に、図１０に示す液晶表示装置によって画像表示を行う場合、奇画素電極ＰＴｏｄｄとコモン電極（図示せず）との間に印加される画素電圧は、偶画素電極ＰＴｅｖｅｎとコモン電極との間に印加される画素電圧との間で、系統誤差が生じており、それによって、規則的な表示異常（筋むら）が生じてしまう。発明者らの検討により、奇画素回路と偶画素回路とで生じる規則的な表示異常の原因は、画素回路に発生する寄生容量の観点から、以下のように説明されると考えられる。
図１２は、図１１Ａに示す液晶表示装置の画素回路の寄生容量を示す回路図である。ＴＦＴ２０のゲート電極とソース電極は、ゲート絶縁膜やシリコン半導体膜を介して平面的に重なり合っており、ＴＦＴ２０のゲート電極とソース電極の間には、寄生容量Ｃｇｓが存在する。また、隣り合う画素電極ＰＴの間には、同様に、寄生容量Ｃｓｓが存在する。これら寄生容量Ｃｇｓ，Ｃｓｓによって、画素電極ＰＴとコモン電極の間に生じる画素電圧は影響を受けることとなる。
隣り合う画素電極ＰＴの間に存在する寄生容量Ｃｓｓは、隣り合う画素電極ＰＴ間の距離に依存している。これに対して、ＴＦＴ２０のゲート電極とソース電極の間に存在する寄生容量Ｃｇｓは、ゲート絶縁膜やシリコン半導体膜を介して、ゲート電極とソース電極とが対向する面積に依存している。
図１１Ａに示す従来技術に係る液晶表示装置の２個の画素回路において、奇画素回路と偶画素回路とは、対称的であり、寄生容量Ｃｇｓ，Ｃｓｓに関して、奇画素回路と偶画素回路との間に差はない。すなわち、ＴＦＴ２０のゲート電極とソース電極とが平面的に重なり合っている対向面積は、奇画素回路と偶画素回路との間で同じであり、寄生容量Ｃｇｓに差はない。同様に、奇画素電極ＰＴｏｄｄの両側にそれぞれ位置する偶画素電極ＰＴｅｖｅｎとの間に生じる２個の寄生容量Ｃｓｓの組み合わせと、偶画素電極ＰＴｅｖｅｎの両側にそれぞれ位置する奇画素電極ＰＴｏｄｄとの間に生じる２個の寄生容量Ｃｓｓの組み合わせとは、同じであり、２個の寄生容量Ｃｓｓの組み合わせに差はない。
しかし、前述の通り、ＴＦＴ２０や画素電極ＰＴは、多層構造をしており、各層を形成する際に、作製誤差が生じてしまう。ゲート電極膜ＧＦ、ドレイン電極膜ＤＦ、ソース電極膜ＳＦ、及び、画素電極ＰＴの形状は、フォトリソグラフィ技術などによる選択エッチングによって形成される。しかし、フォトリソグラフィによりエッチングのパターンを形成する際に位置ずれが生じ、それにより、各層に位置ずれが生じてしまう。
ゲート電極膜ＧＦとソース電極膜ＳＦの形成において、位置ずれが生じてしまうと、ＴＦＴ２０のゲート電極とソース電極との対向面積に、作製誤差が生じ、ＴＦＴ２０のゲート電極とソース電極との間に生じる寄生容量Ｃｇｓに誤差が生じることとなる。これに対して、隣り合う画素電極ＰＴは、エッチングパターンにより一度に形成されるので、隣り合う画素電極ＰＴ間の距離に、作製誤差はほとんど生じない。
図１１Ｂは、従来技術に係る液晶表示装置の２個の画素回路の構造の他の例を示す平面図である。図１１Ａに示す液晶表示装置の２個の画素回路の構造となるよう設計されたにもかかわらず、ドレイン電極膜ＤＦやソース電極膜ＳＦに対して、ゲート電極膜ＧＦが図中下方向にずれて位置して作製される場合を示している。
すなわち、図の上部に示す奇ゲート電極膜ＧＦｏｄｄは、ドレイン電極膜ＤＦや奇ソース電極膜ＳＦｏｄｄに対して、図中下方向にずれたために、奇ＴＦＴ２０ｏｄｄのゲート電極とソース電極の対向面積は、図１１Ａに示す場合と比較して増大している。これに対して、図の下部に示す偶ゲート電極膜ＧＦｅｖｅｎは、ドレイン電極膜ＤＦや偶ソース電極膜ＳＦｅｖｅｎに対して、図中下方向にずれたために、偶ＴＦＴ２０ｅｖｅｎのゲート電極とソース電極の対向する面積は、図１１Ａに示す場合と比較して減少している。
奇ＴＦＴ２０ｏｄｄ及び偶ＴＦＴ２０ｅｖｅｎそれぞれのゲート電極とソース電極の間に生じる寄生容量Ｃｇｓを、それぞれ、奇寄生容量Ｃｇｓｏｄｄ、偶寄生容量Ｃｇｓｅｖｅｎとすると、作製の際に生じる位置ずれにより、図１１Ｂに示す場合、奇寄生容量Ｃｇｓｏｄｄは増大する方へ、逆に、偶寄生容量Ｃｇｓｅｖｅｎは減少する方へ、変化している。
奇画素回路と偶画素回路にそれぞれ存在する寄生容量Ｃｇｓは、従来技術に係る液晶表示装置の場合、作製誤差によって、互いに異なる方へ系統的に変化する場合がある。表示データ書込み時に、画素電極ＰＴとコモン電極の間に印加された画素電圧は、画像表示時には、寄生容量Ｃｇｓに応じて、画素電圧は低下する。しかし、奇画素回路と偶画素回路御との間で、寄生容量Ｃｇｓが同じになるように設計したとしても、作製誤差により、奇寄生容量Ｃｇｓｏｄｄと偶寄生容量Ｃｇｓｅｖｅｎに系統誤差が生じ、それにより、画素電圧の低下の度合いに系統的な差が生じてしまう。これが、規則的な表示異常の一因となっている。
本発明は、このような課題を鑑みて、作製誤差に起因して生じる寄生容量の系統誤差を抑制することにより、表示異常が抑制され、表示品質が向上する表示装置を提供することにある。
（１）上記課題を解決するために、本発明に係る表示装置は、互いに並行する第１及び第２のゲート配線と、前記第１のゲート配線の一方側に配置される第１の画素回路と、前記第２のゲート配線の他方側に配置される第２の画素回路と、を備え、前記第１の画素回路は、第１のトランジスタを備えるとともに、前記第１のトランジスタのソース電極はソース電極層に形成され、前記第１のトランジスタのゲート電極はゲート電極層に形成されるとともに前記第１のゲート配線と導通し、前記第２の画素回路は、第２のトランジスタを備えるとともに、前記第２のトランジスタのソース電極は前記ソース電極層に形成され、前記第２のトランジスタのゲート電極は前記ゲート電極層に形成されるとともに前記第２のゲート配線と導通し、前記第１のトランジスタのソース電極は前記第１のトランジスタのゲート電極と平面的に重なり合う第１ソース電極対向部を含み、前記第２のトランジスタのソース電極は前記第２のトランジスタのゲート電極と平面的に重なり合うとともに、前記第１ソース電極対向部に沿って延伸する第２ソース電極対向部を含む、ことを特徴とする。
（２）上記（１）に記載の表示装置であって、前記第１ソース電極対向部は、所定の方向に延伸していてもよい。
（３）上記（１）に記載の表示装置であって、前記第１ソース電極対向部は、前記第１のゲート配線が並行する方向に延伸していてもよい。
（４）上記（３）に記載の表示装置であって、前記第１ソース電極対向部の延伸方向の長さは、前記第１ソース電極対向部の幅より長く、前記第２ソース電極対向部の延伸方向の長さは、前記第２ソース電極対向部の幅より長くてもよい。
（５）上記（１）乃至（４）のいずれかに記載の表示装置であって、前記第１のトランジスタのドレイン電極は、前記第１のトランジスタのゲート電極と平面的に重なり合うとともに、前記第１ソース電極対向部の延伸方向と逆方向に延伸する第１ドレイン電極対向部を含み、前記第２のトランジスタのドレイン電極は、前記第２のトランジスタのゲート電極と平面的に重なり合うとともに、前記第１ドレイン対向部に沿って延伸する第２ドレイン電極対向部を含んでいてもよい。
（６）上記（５）に記載の表示装置であって、前記第１のトランジスタのドレイン電極と導通するデータ信号配線を、さらに備え、前記データ信号配線は、分岐して、前記第１のトランジスタのドレイン電極へ延びていてもよい。
（７）上記（５）に記載の表示装置であって、前記第１のトランジスタのソース電極に対する前記第１のドレイン電極の配置に応じて、前記第２のトランジスタのドレイン電極は、前記第２のトランジスタのソース電極に対して配置されていてもよい。
本発明により、作製誤差に起因して生じる寄生容量の系統誤差を抑制することにより、表示異常が抑制され、表示品質が向上する表示装置が提供される。
本発明の実施形態に係る液晶表示装置の全体斜視図である。 本発明の実施形態に係る液晶表示装置のＴＦＴ基板の等価回路を示す図である。 本発明の実施形態に係る液晶表示装置の表示領域の構成を示す図である。 本発明の実施形態に係る液晶表示装置の２個の画素回路の構造を示す平面図である。 本発明の実施形態に係る液晶表示装置の２個の画素回路の構造の他の例を示す平面図である。 本発明の実施形態に係る液晶表示装置のＴＦＴの断面図である。 本発明の実施形態に係るＴＦＴ２０の構造の一例を示す模式図である。 本発明の実施形態に係るＴＦＴ２０の構造の一例を示す模式図である。 本発明の実施形態に係るＴＦＴ２０の構造の一例を示す模式図である。 本発明の実施形態に係るＴＦＴ２０の構造の一例を示す模式図である。 本発明の実施形態に係るＴＦＴ２０の構造の一例を示す模式図である。 本発明の実施形態に係るＴＦＴ２０の構造の一例を示す模式図である。 本発明の他の実施形態に係る液晶表示装置のＴＦＴ基板の等価回路を示す図である。 従来技術に係る液晶表示装置の表示領域の構成を示す図である。 従来技術に係る液晶表示装置の２個の画素回路の構造を示す平面図である。 従来技術に係る液晶表示装置の２個の画素回路の構造の他の例を示す平面図である。 従来技術に係る液晶表示装置の画素回路の寄生容量を示す回路図である。
本発明に係る実施形態に係る表示装置について、以下に、詳細な説明をする。ただし、以下に示す図は、あくまで、各実施形態の実施例を説明するものであって、図の大きさと本実施例記載の縮尺は必ずしも一致するものではない。
［第１の実施形態］
本発明の第１の実施形態に係る表示装置は、ＩＰＳ（In-Plane Switching）方式のうちの一つの方式による液晶表示装置１である。図１は、本発明の当該実施形態に係る液晶表示装置１の全体斜視図である。図１に示すように、ＴＦＴ基板１０２と、ＴＦＴ基板１０２に対向し、カラーフィルタが設けられたフィルタ基板１０１と、両基板に挟まれた領域に封入された液晶材料と、ＴＦＴ基板側に位置するバックライト１０３と、ＴＦＴ基板１０２に様々な制御信号などを供給するフレキシブル基板（図示せず）を含んで構成される。ＴＦＴ基板１０２は、ガラス基板などの透明基板の上にＴＦＴなどが配置されている。
図２は、上記の液晶表示装置１のＴＦＴ基板１０２の等価回路を示す図である。
図２の右側には、フレキシブル基板とのコネクタ１０が示されており、コネクタ１０を介して、前述の通り、フレキシブル基板より、ＴＦＴ基板１０２に対して、画像表示に必要な様々な制御信号などが供給されている。ＴＦＴ基板１０２には、制御回路１１が備えられており、フレキシブル基板より制御信号が制御回路１１に入力される。制御回路１１は、例えば、ワンチップに集積されたコントローラドライバＩＣであり、制御回路１１には、データ信号駆動回路１２、走査信号駆動回路１３、基準電圧供給回路１４などが備えられている。また、ＴＦＴ基板１０２には、複数の画素回路が規則的に配置され、画素回路には、スイッチング素子となるＴＦＴ２０と、画素電極ＰＴと、基準電極ＣＴなどが備えられている。
制御回路１１に備えられたデータ信号駆動回路１２より、複数のデータ信号線ＤＬ（データ信号配線）が、走査信号駆動回路１３より、複数の走査信号線ＧＬ（ゲート配線）が、基準電圧供給回路１４より、複数の基準電圧線ＣＬが、それぞれ、ＴＦＴ基板１０２の表示領域に設けられる複数の画素回路に延びている。
図に示す通り、図中横方向に１行に並ぶ複数の画素回路に対して、２本の走査信号線ＧＬが配置され、２本の走査信号線ＧＬは、図中横方向に１行に並ぶ複数の画素回路のＴＦＴ２０のゲート電極と、交互に接続されている（導通している）。また、図中横方向に１行に並ぶ複数の画素回路に対して、２個の画素回路毎に、データ信号線ＤＬが配置され、データ信号線ＤＬは、データ信号線ＤＬの側方に配置される２個の画素回路のＴＦＴ２０のドレイン電極と接続されている。また、ＴＦＴ２０のソース電極は、画素電極ＰＴと接続されている。ここで、便宜上、ＴＦＴ２０の入力側にあり、データ信号線ＤＬと接続される電極を、ドレイン電極と、ＴＦＴ２０の出力側にあり、画素電極ＰＴと接続される電極を、ソース電極と呼ぶこととする。
なお、図に示す通り、複数のデータ信号線ＤＬのうち、一部のデータ信号線ＤＬは、図の右側に配置されるデータ信号駆動回路１２より、表示領域の図中上側の額縁領域を介して、表示領域の上端から、図中下方向に沿って、対応する画素回路に延びている。残りのデータ信号線ＤＬは、データ信号駆動回路１２より、表示領域の図中下側の額縁領域を介して、表示領域の下端から、図中上方向に沿って、対応する画素回路に延びている。
ここで、図９と同様に、下側に配置される走査信号線ＧＬを偶走査信号線ＧＬｅｖｅｎ（第１のゲート配線）と、各行の複数の画素回路の上側に配置される走査信号線ＧＬを奇走査信号線ＧＬｏｄｄ（第２のゲート配線）とする。すなわち、偶走査信号線ＧＬｅｖｅｎの上側（一方側）には、偶走査信号線ＧＬｅｖｅｎと接続される画素回路があり、それを偶画素回路（第１の画素回路）とし、奇走査信号線ＧＬｏｄｄの下側（他方側）には、奇走査信号線ＧＬｏｄｄと接続される画素回路があり、それを奇画素回路（第２の画素回路）とする。さらに、偶画素回路に備えられるＴＦＴ２０と画素電極ＰＴを、それぞれ、偶ＴＦＴ２０ｅｖｅｎ（第１のトランジスタ）、偶画素電極ＰＴｅｖｅｎとし、奇画素回路に備えられるＴＦＴ２０と画素電極ＰＴを、それぞれ、奇ＴＦＴ２０ｏｄｄ（第２のトランジスタ）、奇画素電極ＰＴｏｄｄとする。
データ信号線ＤＬは、各行に並ぶ複数の画素回路のうち、データ信号線ＤＬの側方に配置される２個の画素回路のＴＦＴ２０のドレイン電極と、それぞれ接続されて、図中縦方向に延びている。また、図中上から１行目と３行目に並ぶ複数の画素回路は、左から順に、奇画素回路、偶画素回路、奇画素回路と、並んでいるが、図中上から２行目に並ぶ複数の画素回路は、左から順に、偶画素回路、奇画素回路、偶画素回路と並んでいる。すなわち、各行に並ぶ複数の画素回路のうち、１本のデータ信号線ＤＬにそれぞれ接続される２個の画素回路は、図中縦方向に、奇画素回路と偶画素回路とを反転しながら、配置されている。
また、図中横方向に１行に並ぶ複数の画素回路に対して、図中下側に、１本の基準電圧線ＣＬが配置され、１本の基準電圧線ＣＬは、図中横方向に１行に並ぶ複数の画素回路の基準電極ＣＴとそれぞれ接続されている。
以上の回路構成において、各画素回路の基準電極ＣＴに基準電圧線ＣＬを介して基準電圧が印加される。さらに、走査信号線ＧＬにゲート電圧が印加され、ＴＦＴ２０に流れる電流が制御される。走査信号線ＧＬを介して、ＴＦＴ２０のゲート電極にハイ電圧が印加されたＴＦＴ２０はオンされ、ＴＦＴ２０がオンされている間、対応するデータ信号線ＤＬに供給される表示データ電圧が、ＴＦＴ２０を介して、対応する画素電極ＰＴに供給される。これにより、対応する画素回路に備えられる液晶分子の配向などが制御され、表示が行われる。
図３は、当該実施形態に係る液晶表示装置１の表示領域の構成を示す図である。表示パネルの表示領域には、複数の画素回路が配置される。画素回路には、前述の通り、ＴＦＴ２０や画素電極ＰＴ、基準電極ＣＴ（図示せず）が備えられている。図中横方向各行に並ぶ複数の画素回路には、偶走査信号線ＧＬｅｖｅｎと奇走査信号線ＧＬｏｄｄが、各行に並ぶ複数の画素回路に並行して配置されている。図には、偶走査信号線ＧＬｅｖｅｎと奇走査信号線ＧＬｏｄｄは、それぞれ、偶ゲート電極膜ＧＦｅｖｅｎと奇ゲート電極膜ＧＦｏｄｄとして示されている。
また、データ信号線ＤＬが、各行に並ぶ複数の画素回路のうち、２個の画素回路それぞれのＴＦＴ２０のドレイン電極と接続し、図中縦方向に延びている。図には、データ信号線ＤＬ及びドレイン電極は、ドレイン電極膜ＤＦとして示されている。図２には、データ信号線ＤＬに接続される２個の画素回路が、データ信号線ＤＬの両側に配置されている。しかし、図３に示す通り、図中上から１行目と３行目に並ぶ複数の画素回路において、データ信号線ＤＬに接続される２個の画素回路はともに、データ信号線ＤＬの右側に配置されている。これに対して、図中上から２行目に並ぶ複数の画素回路において、データ信号線ＤＬに接続される２個の画素回路は、データ信号線ＤＬの両側にそれぞれ配置されている。
また、図中上から１行目と３行目に並ぶ複数の画素回路において、データ信号線ＤＬに接続される２個の画素回路は、図中左から順に、奇画素回路、偶画素回路の順に並んでいる。これに対して、図中上から２行目に並ぶ複数の画素回路において、データ信号線ＤＬに接続される２個の画素回路は、図中左から順に、偶画素回路、奇画素回路の順に並んでいる。以上説明した通り、図中上から１行目と３行目に並ぶ画素回路と、図中上から２行目に並ぶ画素回路とは、構造が異なっている。これについては、後述する。
カラー画像を表示する場合、３色の表示ドットを１画素として表示するのが一般的であり、３色の表示ドットの配列には、横方向に順に並ぶストライプ配列や、３色の表示ドットの中心を結ぶと三角形となるデルタ配列などがある。図３に示す複数の画素回路は、デルタ配列に配置されている。例えば、図中上から１行目の左から１番目の画素回路は、赤色の表示ドットＲと、２番目の画素回路は、青色の表示ドットＢと、図中上から２行目の左から２番目の画素回路は、表示ドットＧとして表されており、これら３個の画素回路で、１個の画素を構成している。なお、ここで、１番目、２番目と数える際、画素電極ＰＴが一部のみ図に示されている画素回路は含めていない。以下、同様とする。
複数の画素回路がデルタ配列に配置されているので、ある行に並ぶ複数の画素回路と、隣り合う行に並ぶ複数の画素回路は、横方向にずれて配置されている。例えば、図３に示す複数の画素回路のうち、図中上から１行目と３行目に並ぶ複数の画素回路と、図中上から２行目に並ぶ複数の画素回路は、画素回路のほぼ半分となる距離、横方向にずれて配置されている。すなわち、行ごとに、横方向に隣り合って並ぶ２個の画素回路の間の位置が横方向に異なっている。
それゆえ、データ信号線ＤＬは、横方向に隣り合って並ぶ２個の画素回路の間を、縦方向に延伸し、行と行の間で屈曲して、横方向に延伸し、再び屈曲して、隣の行の横方向に隣り合って並ぶ２個の画素回路の間を、縦方向に延伸し、これを繰り返し、縦方向に伸びている。すなわち、データ信号線ＤＬは、ジグザグ状に、図中縦方向に延びる部分を含んでいる。
図４Ａは、当該実施形態に係る液晶表示装置１の２個の画素回路の構造を示す平面図である。図４Ａは、例えば、図３に図中上から１行目の左から１番目に位置する画素回路（表示ドットＲ）と２番目に位置する画素回路（表示ドットＧ）を示している。
図１１Ａや図１１Ｂと同様に、図４Ａに示す通り、実際には、走査信号線ＧＬと、ＴＦＴ２０のゲート電極は、ゲート電極膜ＧＦに形成されている。すなわち、ゲート電極膜ＧＦのうち、図中横方向に延伸する部分が、走査信号線ＧＬであり、走査信号線ＧＬとなる部分から側方に突起している部分が、ＴＦＴ２０のゲート電極である。ゲート電極は、矩形状であり、矩形状の長手方向は、図中横方向である。偶走査信号線ＧＬｅｖｅｎと偶ＴＦＴ２０ｅｖｅｎのゲート電極を含むゲート電極膜ＧＦを偶ゲート電極膜ＧＦｅｖｅｎと、奇走査信号線ＧＬｏｄｄと奇ＴＦＴ２０ｏｄｄのゲート電極を含むゲート電極膜ＧＦを奇ゲート電極膜ＧＦｏｄｄとして示している。偶ゲート電極膜ＧＦｅｖｅｎには、偶走査信号線ＧＬｅｖｅｎの図中上側に、偶ＴＦＴ２０ｅｖｅｎのゲート電極が形成されており、奇ゲート電極膜ＧＦｏｄｄには、奇走査信号線ＧＬｏｄｄの図中下側に、奇ＴＦＴ２０ｏｄｄのゲート電極が形成されている。
ゲート電極膜ＧＦの上側には、全面に対してゲート絶縁膜３２（図示せず）が形成されており、さらに、ゲート絶縁膜３２のうち、所定の領域に、シリコン半導体膜ＡＳＦが形成されている。ここで、所定の領域には、ＴＦＴ２０のゲート電極となる領域の一部の領域と、ゲート電極膜ＧＦと後述するドレイン電極膜ＤＦがゲート絶縁膜３２を介して平面的に重なり合う部分を含む領域とが、含まれている。
ＴＦＴ２０のゲート電極となる領域の一部の領域に配置されるシリコン半導体膜ＡＳＦは、図中横方向に延伸する矩形状である。シリコン半導体膜ＡＳＦの上側には、不純物シリコン半導体膜３５（図示せず）を介して、ドレイン電極膜ＤＦとソース電極膜ＳＦがそれぞれ形成されている。
図４Ａに示す通り、ソース電極膜ＳＦには、図中横方向に延伸し、ゲート電極膜ＧＦと平面的に重なり合っているＴＦＴ２０のソース電極と、ソース電極に接するとともに、後述する画素電極ＰＴと電気的な接続を確保するために設けられている接合部とを、含んでいる。
ここで、偶ＴＦＴ２０ｅｖｅｎのソース電極を含むソース電極膜ＳＦを偶ソース電極膜ＳＦｅｖｅｎと、奇ＴＦＴ２０ｏｄｄのソース電極を含むソース電極膜ＳＦを奇ソース電極膜ＳＦｏｄｄとする。偶ソース電極膜ＳＦｅｖｅｎの接合部は、図４Ａに示す通り、偶画素回路の右側に配置され、長手方向が図中縦方向である矩形状をしている。偶ソース電極膜ＳＦｅｖｅｎのうち、偶ＴＦＴ２０ｅｖｅｎのソース電極は、接合部の外縁の図中左側から、図中左方向へ延伸するとともに、下方に位置する偶ＴＦＴ２０ｅｖｅｎのゲート電極と平面的に重なり合っている。ここで、偶ＴＦＴ２０ｅｖｅｎのソース電極は、長手方向が図中横方向である矩形状をしている。偶ＴＦＴ２０ｅｖｅｎのソース電極のうち、下方に位置する偶ＴＦＴ２０ｅｖｅｎのゲート電極と、平面的に重なり合う領域を、第１ソース電極対向部とする。
奇ソース電極膜ＳＦｏｄｄの接合部は、奇画素回路の右側に配置され、長手方向が図中縦方向である矩形状をしている。奇ＴＦＴ２０ｏｄｄのソース電極は、偶ＴＦＴ２０ｅｖｅｎのソース電極と同じく、接合部の外縁の図中左側から、図中左方向へ延伸するとともに、下方に位置する奇ＴＦＴ２０ｏｄｄのゲート電極と平面的に重なり合っている。ここで、奇ＴＦＴ２０ｏｄｄのソース電極は、長手方向が図中横方向である矩形状をしている。奇ＴＦＴ２０ｏｄｄのソース電極のうち、下方に位置する奇ＴＦＴ２０ｏｄｄのゲート電極と、平面的に重なり合う領域を、第２ソース電極対向部とする。第１ソース電極対向部、及び第２ソース電極対向部は、ともに、接合部側から図中左方向へ延伸する矩形状をしている。
そして、前述の通り、データ信号線ＤＬは、データ信号線ＤＬの右側に位置する２個の画素回路のＴＦＴ２０のドレイン電極それぞれと接続しているが、図４Ａに示す通り、実際には、データ信号線ＤＬと、２個の画素回路のＴＦＴ２０のドレイン電極それぞれは、ドレイン電極膜ＤＦに形成されている。
ドレイン電極膜ＤＦのうち、ＴＦＴ２０のドレイン電極は、データ信号線ＤＬと接続するとともに、下方に位置するゲート電極膜ＧＦに含まれるＴＦＴ２０のゲート電極膜の上方へ延伸し、ゲート電極と平面的に重なり合っている。後述する通り、偶ＴＦＴ２０ｅｖｅｎのドレイン電極、及び奇ＴＦＴ２０ｏｄｄのドレイン電極は、ともに、長手方向が図中横方向である矩形状をしている。
ドレイン電極膜ＤＦのうち、データ信号線ＤＬは、ＴＦＴ２０のドレイン電極となる領域以外の領域であり、データ信号本線部とデータ信号副線部とを含んでいる。データ信号本線部は、図中横方向に並ぶ２個の画素回路の左側を、図中縦方向に延伸しているが、隣りの行に並ぶ複数の画素回路との間で、図中横方向に屈曲し、図中横方向に画素回路のほぼ半分となる距離、延伸し、再び、図中縦方向に屈曲し、さらに、図中縦方向に延伸している。すなわち、データ信号本線部は、前述の通り、ジグザグ状に、図中縦方向に延びている。
データ信号本線部が、図４Ａに示す図中左側に位置する奇画素回路の図中下側を、図中左側から右方向に延伸し、図中下方向へ屈曲して、さらに、図中下方向に延伸している。この屈曲する部分から、データ信号副線部は、図中右方向に延伸し、２個の画素回路の間となる領域で、図中上方向へ屈曲して、さらに、図中上方向に延伸している。そして、データ信号副線部は、図中右側に位置する偶画素回路の偶ＴＦＴ２０ｅｖｅｎのドレイン電極と接している。
図中右側に位置する偶画素回路の偶ＴＦＴ２０ｅｖｅｎのドレイン電極は、データ信号線ＤＬのデータ信号副線部の先端から、図中右方向へ延伸するとともに、下方に位置する奇ＴＦＴ２０ｏｄｄのゲート電極と平面的に重なり合っている。偶ＴＦＴ２０ｅｖｅｎのドレイン電極のうち、下方に位置する偶ＴＦＴ２０ｅｖｅｎのゲート電極と、平面的に重なり合う領域を、第１ドレイン電極対向部とする。
図中左側に位置する奇画素回路の奇ＴＦＴ２０ｏｄｄのドレイン電極は、奇画素回路の左側を図中縦方向に延伸するデータ信号本線部の右側から、図中右方向へ延伸するとともに、下方に位置する奇ＴＦＴ２０ｏｄｄのゲート電極と平面的に重なり合っている。奇ＴＦＴ２０ｏｄｄのドレイン電極のうち、下方に位置する奇ＴＦＴ２０ｏｄｄのゲート電極と、平面的に重なり合う領域を、第２ドレイン電極対向部とする。第１ドレイン電極対向部、及び第２ドレイン電極対向部は、ともに、データ信号線ＤＬから図中右方向へ延伸する矩形状をしている。
さらに、ソース電極膜ＳＦの上側に、絶縁膜３３，３４（図示せず）が形成される。絶縁膜３３，３４のうち、ソース電極膜ＳＦの接合部の一部の上側に位置する領域は除去され、コンタクト穴（図示せず）が形成される。画素電極ＰＴが、コンタクト穴を介して、ソース電極膜ＳＦと電気的に接続するよう、形成されている。
なお、ゲート電極膜ＧＦの上方に、ゲート絶縁膜３２などを介して、ドレイン電極膜ＤＦが形成されており、ＴＦＴ２０となる領域以外にも、ゲート電極膜ＧＦとドレイン電極膜ＤＦが平面的に重なり合っている領域がある。このような領域において、ゲート絶縁膜３２が十分に形成されていない場合、ゲート電極膜ＧＦとドレイン電極膜ＤＦが導通する危険性が生じる。ゲート電極膜ＧＦとドレイン電極の電気的な絶縁性をより確実となるように、ＴＦＴ２０のシリコン半導体膜ＡＳＦの他に、ゲート電極膜ＧＦとドレイン電極膜ＤＦが平面的に重なり合っている領域に、シリコン半導体膜ＡＳＦが形成される。
図４Ｂは、当該実施形態に係る液晶表示装置１の２個の画素回路の構造の他の例を示す平面図である。図４Ｂは、例えば、図３に図中上から２行目の左から１番目と２番目に位置する２個の画素回路を示している。
図４Ａに示す２個の画素回路は、ともに、接続されるデータ信号線ＤＬの右側に配置されているのに対して、図４Ｂに示す２個の画素回路は、接続されるデータ信号線ＤＬの両側にそれぞれ配置されている。また、図４Ａに示す２個の画素回路は、図中左から順に、奇画素回路、偶画素回路と並んでいるのに対して、図４Ｂに示す２個の画素回路は、図中左から順に、偶画素回路、奇画素回路と並んでいる。
それゆえ、図４Ａ及び図４Ｂにおいて、奇画素回路と偶画素回路の配置は異なるが、奇画素回路と偶画素回路それぞれの基本的な構造は同じである。図４Ｂに示すドレイン電極膜ＤＦの形状は、図４Ａに示すドレイン電極膜ＤＦの形状と、以下の点において、異なっている。
図４Ｂに示すドレイン電極膜ＤＦに含まれるデータ信号線ＤＬは、図４Ａに示すドレイン電極膜ＤＦと同様に、データ信号本線部とデータ信号副線部とを含んでおり、図４Ｂに示すデータ信号本線部は、同様に、ジグザグ状に、図中縦方向に延びている。
図４Ｂに示すデータ信号本線部が、図４Ｂに示す図中左側に位置する偶画素回路の図中下側を、図中右側から左方向に延伸し、図中下方向へ屈曲して、さらに、図中下方向に延伸している。この屈曲する部分から、データ信号副線部は、図中左方向に延伸し、偶画素回路の左端近傍で、図中上方向へ屈曲し、さらに、図中上方向に延伸している。そして、データ信号副線部は、図中左側に位置する偶回路の偶ＴＦＴ２０ｅｖｅｎのドレイン電極と接している。
本発明に係る表示装置の特徴は、偶ＴＦＴ２０ｅｖｅｎ（第１のトランジスタ）と、奇ＴＦＴ２０ｏｄｄ（第２のトランジスタ）の構造にある。ここで、偶ＴＦＴ２０ｅｖｅｎは、偶走査信号線ＧＬｅｖｅｎ（第１のゲート配線）の上側（一方側）に配置される偶画素回路（第１の画素回路）に備えられている。また、奇ＴＦＴ２０ｏｄｄは、奇走査信号線ＧＬｏｄｄ（第２のゲート配線）の下側（他方側）に配置される奇画素回路（第２の画素回路）に備えられている。
偶ＴＦＴ２０ｅｖｅｎのソース電極は、例えば、図４Ａ及び図４Ｂでは、図の右側から左方向へ延伸しており、ソース電極は、偶ＴＦＴ２０ｅｖｅｎのゲート電極と平面的に重なり合うとともに、図の左方向へ延伸する第１ソース電極対向部を含んでいる。同様に、奇ＴＦＴ２０ｏｄｄのソース電極は、奇ＴＦＴ２０ｏｄｄのゲート電極と平面的に重なり合うとともに、第１ソース電極対向部の延伸方向に沿って延伸する第２ソース電極対向部を含んでいる。
偶ＴＦＴ２０ｅｖｅｎのソース電極は第１ソース電極部を有し、奇ＴＦＴ２０ｏｄｄのソース電極は、第１ソース電極部に沿って延伸する第２ソース電極部を有している。それにより、ゲート電極とソース電極の間に、基板作製する際に位置ずれが生じてしまっていても、偶ＴＦＴ２０ｅｖｅｎと奇ＴＦＴ２０ｏｄｄとで、ゲート電極とソース電極の対向面積に、位置ずれに対して、互いに異なる系統的な変化が生じることが抑制される。その結果、ゲート電極とソース電極の間に生じる寄生容量Ｃｇｓも、偶ＴＦＴ２０ｅｖｅｎと奇ＴＦＴ２０ｏｄｄとの間で系統誤差が生じるのが抑制される。よって、画像表示時に、寄生容量Ｃｇｓによる画素電圧の低下の度合いに、系統的な差が出るのが抑制され、規則的な表示異常が抑制される。
偶ＴＦＴ２０ｅｖｅｎのソース電極のうち、第１ソース電極対向部は、所定の方向に延伸しているのが望ましい。このとき、奇ＴＦＴ２０ｏｄｄのソース電極のうち、第２ソース電極対向部も、当該所定の方向に延伸している。さらに、当該所定の方向とは、偶走査信号線ＧＬｅｖｅｎや奇走査信号線ＧＬｏｄｄと並行して延びる方向となっているとさらによい。位置ずれにより生じる系統誤差はさらに抑制される。
偶ＴＦＴ２０ｅｖｅｎのソース電極のうち、第１ソース電極対向部の延伸方向の長さは、第１ソース電極対向部の幅より長く、奇ＴＦＴ２０ｏｄｄのソース電極のうち、第２ソース電極対向部の延伸方向の長さは、第２ソース電極対向部の幅より長いのが、さらに、望ましい。
偶ＴＦＴ２０ｅｖｅｎのドレイン電極は、例えば、図４Ａ及び図４Ｂでは、図の左側から右方向へ延伸しており、ドレイン電極は、偶ＴＦＴ２０ｅｖｅｎのゲート電極と平面的に重なり合うとともに、図の左方向へ延伸する第１ドレイン電極対向部を含んでいる。同様に、奇ＴＦＴ２０ｏｄｄのドレイン電極は、奇ＴＦＴ２０ｏｄｄのゲート電極と平面的に重なり合うとともに、第１ドレイン電極対向部の延伸方向に沿って延伸する第２ドレイン電極対向部を含んでいる。
偶ＴＦＴ２０ｅｖｅｎのドレイン電極は、第１ソース電極対向部の延伸方向と逆向きに延伸する第１ドレイン電極部を有し、奇ＴＦＴ２０ｏｄｄのドレイン電極は、第１ドレイン電極部に沿って延伸する第２ドレイン電極部を有している。それにより、ゲート電極とドレイン電極の間に生じる位置ずれに対して、寄生容量Ｃｇｓと同様に、ゲート電極とドレイン電極の間に生じる寄生容量が、偶ＴＦＴ２０ｅｖｅｎと奇ＴＦＴ２０ｏｄｄとで系統誤差が生じるのが抑制される。さらに、偶ＴＦＴ２０ｅｖｅｎと奇ＴＦＴ２０ｏｄｄの特性がさらに向上することにより、表示品質がさらに向上される。
偶ＴＦＴ２０ｅｖｅｎと奇ＴＦＴ２０ｏｄｄにおいて、例えば、図４Ａ及び図４Ｂでは、ゲート電極に対して、ソース電極は図中右側から左方向へ延伸し、ドレイン電極は図中左側から右方向へ延伸している。このように、偶ＴＦＴ２０ｅｖｅｎの第１ドレイン電極対向部に沿って、奇ＴＦＴ２０ｏｄｄの第２ドレイン電極対向部は延伸している。隣り合う２個の画素回路それぞれに１本のデータ信号線が接続する場合、少なくとも一方の画素回路のＴＦＴ２０に対して、データ信号線ＤＬは、データ信号本線部から分岐して、ドレイン電極に延びるデータ信号副線部を有することとなる。例えば、図４Ａに示す場合、データ信号線ＤＬの右側に、２個の画素回路が配置されている。左側に位置する奇ＴＦＴ２０ｏｄｄに対しては、データ信号本線部と奇ＴＦＴ２０ｏｄｄのドレイン電極を接続することが出来る。しかし、右側に位置する偶ＴＦＴ２０ｅｖｅｎに対しては、データ信号本線部と偶ＴＦＴ２０ｅｖｅｎのドレイン電極の間には、データ信号本線部から分岐して、ドレイン電極に接続するデータ信号副線部が必要となる。また、図４Ｂに示す場合、データ信号線ＤＬの両側に、２個の画素回路が配置されている。データ信号線ＤＬの右側に位置する奇ＴＦＴ２０ｏｄｄに対しては、データ信号本線部と奇ＴＦＴ２０ｏｄｄのドレイン電極を接続することが出来る。しかし、データ信号線ＤＬの左側に位置する偶ＴＦＴ２０ｅｖｅｎのドレイン電極に、図中左側から接続するためには、データ信号本線部と偶ＴＦＴ２０ｅｖｅｎのドレイン電極の間には、データ信号本線部から分岐して、ドレイン電極に接続するデータ信号副線部が必要となる。
図４Ａ及び図４Ｂに示す偶ＴＦＴ２０ｅｖｅｎと奇ＴＦＴ２０ｏｄｄにおいて、ソース電極とドレイン電極の配置が同じとなっている。すなわち、偶ＴＦＴ２０ｅｖｅｎと奇ＴＦＴ２０ｏｄｄにおいて、ゲート電極の上方に位置するシリコン半導体膜ＡＳＦに対して、ソース電極は、シリコン半導体膜ＡＳＦの図中右下から、左方向に延伸し、ドレイン電極は、シリコン半導体膜ＡＳＦの図中左上から、右方向に延伸している。
このように、偶ＴＦＴ２０ｅｖｅｎにおけるソース電極に対するドレイン電極の配置に応じて、奇ＴＦＴ２０ｏｄｄにおけるソース電極に対するドレイン電極の配置がされるとよい。特に、配置のみならず、偶ＴＦＴ２０ｅｖｅｎと奇ＴＦＴ２０ｏｄｄにおいて、ソース電極とドレイン電極の形状が、それぞれ同じく形成されると、なおよい。
偶ＴＦＴ２０ｅｖｅｎと奇ＴＦＴ２０ｏｄｄにおいて、ソース電極とドレイン電極の配置が対応していることにより、ＴＦＴ２０の特性の系統誤差も抑制され、さらに、位置ずれによる寄生容量Ｃｇｓの系統誤差も抑制されるので、さらに、表示品質は向上する。
なお、ＴＦＴ２０において、ゲート電極膜ＧＦ、ソース電極膜ＳＦ、及びドレイン電極膜ＤＦそれぞれの形状は、例えば、図４Ａや図４Ｂに示されている。どのような形状にするかは、多層構造形成時に生じる、位置ずれの誤差を考慮にした上で、決定すればよい。
また、図３に示す表示領域の構成の場合、図中上から１行目及び３行目に並ぶ複数の画素回路は、図４Ａに示す構造となっているが、図中上から２行目に並ぶ複数の画素回路は、図４Ｂに示す構造となっている。表示領域を構成する複数の画素回路をすべて、図４Ａに示す構造としてもよいし、図４Ｂに示す構造としてもよい。また、図３に示す表示領域の構成の場合、縦方向に並行して延びる１本のデータ信号線ＤＬに対して、各行にて接続されるそれぞれ２個の画素回路の並び方は、奇画素回路、偶画素回路と並んでいる場合と、偶画素回路、奇画素回路と並んでいる場合が交互に繰り返している。しかし、各行においてすべて、奇画素回路、偶画素回路と並んでいるとしてもよいし、逆に並んでいるとしてもよい。
図５は、当該実施形態に係る液晶表示装置１のＴＦＴ２０の断面図である。図５は、図４Ａに示す５−５の断面を示す概略図であり、ＴＦＴ２０の構造を理解するために、実際の縮尺とは異なっている。
図５に示す通り、透明基板３１の上側に設けられるゲート電極膜ＧＦの上方に、ゲート絶縁膜３２を介して、シリコン半導体膜ＡＳＦが形成されている。シリコン半導体膜ＡＳＦの上側の両側には、不純物シリコン半導体膜３５を介して、ドレイン電極膜ＤＦとソース電極膜ＳＦがそれぞれ形成されている。
ここで、ゲート電極膜ＧＦの主材料は、Ａｌなどの金属である。また、シリコン半導体膜ＡＳＦは、非晶質（アモルファス）シリコンであるが、多結晶シリコン（ポリシリコン）や微結晶シリコンであってもよい。しかし、シリコン半導体膜ＡＳＦが、多結晶シリコンや微結晶シリコンである場合、シリコンを結晶化する工程において、シリコン半導体膜層を高温で加熱することになるので、ゲート電極膜ＧＦは、モリブデン（Ｍｏ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、又はそれらの合金など比較的融点の高い導電性材料で形成するのが望ましい。
不純物シリコン半導体膜３５は、リン（Ｐ）などの不純物がドープされた非晶質シリコンで形成されており、ドレイン電極膜ＤＦ及びソース電極膜ＳＦに対して、オーミックコンタクトとして機能している。また、ドレイン電極膜及びソース電極膜ＳＦの主材料は、Ａｌなどの金属である。ドレイン電極膜ＤＦとソース電極膜ＳＦは、電気的に遮断されている。なお、オーミックコンタクトとは、配線層と半導体層などとの電気的接触部において、電圧と電流の特性が直線性を示していることをいう。
ドレイン電極膜ＤＦ及びソース電極膜ＳＦの上側には、絶縁膜３３が形成されており、さらに、その上側の所定の領域に、基準電極ＣＴが形成されている。基準電極ＣＴは、スズ添加酸化インジウム（ＩＴＯ）によって形成されているが、他に、酸化インジウム亜鉛（ＩｎＺｎＯ）や酸化スズ（ＳｎＯ２）などであってもよい。基準電極ＣＴの上側には、絶縁膜３４が形成されている。ソース電極膜ＳＦのコンタクト部の上側の絶縁膜３３，３４は除去されており、コンタクト穴が形成されている。
絶縁膜３４の上側には、画素電極ＰＴが形成されており、コンタクト穴を介して、ソース電極膜ＳＦと電気的に接続されている。また、画素電極ＰＴは、基準電極ＣＴとは、絶縁膜３４によって、電気的に遮断されている。画素電極ＰＴは、くし歯状の形状をしており、画素電極ＰＴと基準電極ＣＴとの間に印加される電圧により、画素電極ＰＴのくし歯の間に、横電界が発生する。画素電極ＰＴは、基準電極ＣＴと同様に、ＩＴＯによって形成されているが、ＩｎＺｎＯ、ＳｎＯ２などであってもよい。
なお、ここでは、ソース電極膜ＳＦと接続される画素電極ＰＴが基準電極ＣＴの上方に配置されるソーストップ型ＴＦＴ基板について説明している。しかし、基準電圧（コモン電圧）が供給される基準電極ＣＴが画素電極ＰＴの上方に配置されるコモントップ型ＴＦＴ基板であってもよい。この場合、画素電極ＰＴが、平坦な平面形状をしており、基準電極ＣＴが、画素電極ＰＴの上側の領域で、複数のスリット穴を有する形状となっている。
以下、当該実施形態に係るＴＦＴ基板１０２の製造方法について、説明する。
まず、ガラス基板等の透明基板３１の上側に、シリコン窒化膜（ＳｉＮｘ）などから成る汚染防止膜（図示せず）を成膜し、さらに、スパッタリング法を用いて、金属層（ゲート電極層）を形成する。
金属層の上面全域に、フォトレジスト（図示せず）を形成し、フォトリソグラフィ技術により、たとえば図４Ａに示すゲート電極膜ＧＦとなる領域に位置するフォトレジストのみを残存し、それ以外の領域に位置するフォトレジストを除去する。残存されるフォトレジストをマスクとして、金属層のうち、フォトレジストが除去された領域を、エッチングにより除去する。その後、例えば、酸素プラズマによるアッシング、若しくは、剥離剤によって、残存するフォトレジストを除去する。以上が、フォトリソグラフィ技術による選択エッチングであり、これにより、ゲート電極膜ＧＦが形成される。
次に、ゲート電極膜ＧＦを被覆するように、基板の上面全域に亘って、ゲート絶縁膜３２及びシリコン半導体層を形成する。フォトリソグラフィ技術による選択エッチングを用いて、シリコン半導体層を例えば図４Ａに示す形状とすることにより、シリコン半導体膜ＡＳＦを形成する。ここで、ゲート絶縁膜３２とシリコン半導層は、ＣＶＤ（Chemical Vapor Deposition）法により、連続して形成する。ゲート絶縁膜３２は、例えば、二酸化シリコン（ＳｉＯ２）から成っている。このように、同じＣＶＤ法により、同一の装置を用いて連続して成膜することにより、各層が形成される際に生じうる各層の界面、各層内への異物の侵入あるいは汚染を大幅に軽減することが出来る。
ＣＶＤ法により形成されるシリコン半導体層は、非晶質シリコンである。シリコン半導体膜ＡＳＦを多結晶シリコンや微結晶シリコンとする場合、ＲＴＡ（Rapid Thermal Annealing）法やＥＬＡ（Exicimer Laser Annealing）法などにより、非晶質シリコンを加熱し、非晶質シリコンを結晶化する。
シリコン半導体膜ＡＳＦの上側に、例えば、ＣＶＤ法により積層し、同様に、フォトリソグラフィ技術による選択エッチングを施すことにより、不純物シリコン半導体膜３５を形成する。前述の通り、不純物シリコン半導体膜３５は、リン（Ｐ）などの不純物がドープされた非晶質シリコンから成っている。
その後、スパッタリング法により、例えばＡｌを主材料とする金属層（ソース電極層，ドレイン電極層）を形成し、フォトリソグラフ技術による選択エッチングにより、金属層を図４に示す形状とすることにより、ドレイン電極膜ＤＦ及びソース電極膜ＳＦを形成する。さらに、ＴＦＴ２０のドレイン電極となる領域とソース電極となる領域の間に位置する不純物シリコン半導体膜３５を、オーバーエッチングし、この領域において、その下層に位置するシリコン半導体膜ＡＳＦが十分に露出される。これにより、不純物シリコン半導体膜３５は、ＴＦＴ２０のドレイン電極及びソース電極に対して、オーミックコンタクトとして機能するとともに、ドレイン電極膜ＤＦ及びソース電極膜ＳＦは、電気的に遮断される。
この基板の上層全域に、例えばＣＶＤ法により、絶縁膜３３を形成する。絶縁膜３３は、例えばシリコン窒化（ＳｉＮ）膜から成っている。さらに、スパッタリング法によりＩＴＯ層を形成し、フォトリソグラフィ技術による選択エッチングをＩＴＯ層に施すことにより、基準電極ＣＴを形成する。次に、絶縁膜３４を成膜した後、フォトリソグラフィ技術による選択エッチングにより、ソース電極膜ＳＦのコンタクト領域上に形成される絶縁膜３３，３４を除去し、コンタクト穴を形成する。その後、スパッタリング法によりＩＴＯ層を形成し、フォトリソグラフィ技術による選択エッチングをＩＴＯ層に施すことにより、画素電極ＰＴを形成する。この際、コンタクト穴を介して、ソース電極膜ＳＦと画素電極ＰＴが電気的に接続される。
［第２の実施形態］
本発明の第２の実施射形態に係る表示装置は、第１の実施形態に係る表示装置と同様に、ＩＰＳ方式のうち一つの方式による液晶表示装置１である。当該実施形態に係る液晶表示装置１の基本的な構成は、第１の実施形態に係る液晶表示装置１の構成と同じである。第２の実施形態に係る液晶表示装置１は、画素回路に備えられるＴＦＴ２０の構造が、第１の実施形態に係る液晶表示装置１の構造と異なっている。
図６Ａは、本発明の実施形態に係るＴＦＴ２０の構造の一例を示す模式図である。図６Ａには、前述の通り、ゲート電極膜ＧＦの上方に、シリコン半導体膜ＡＳＦが配置され、シリコン半導体膜ＡＳＦの上方に、ソース電極膜ＳＦとドレイン電極膜ＤＦが形成されている。図６Ａに示すＴＦＴ２０は、第１の実施形態に係る液晶表示装置１の奇ＴＦＴ２０ｏｄｄ及び偶ＴＦＴ２０ｅｖｅｎの構造が模式的に表している。
偶ＴＦＴ２０ｅｖｅｎにおいても、奇ＴＦＴ２０ｏｄｄにおいても、ソース電極膜ＳＦの接合部から、ＴＦＴ２０のソース電極が、図中左方向に延伸している。ドレイン電極膜ＤＦのデータ信号線ＤＬの右側から、ＴＦＴ２０のドレイン電極が、図中右方向に延伸している。ゲート電極膜ＧＦの上方に形成されるＴＦＴ２０のソース電極に対するドレイン電極の配置は、偶ＴＦＴ２０ｅｖｅｎと、奇ＴＦＴ２０ｏｄｄとで、同じである。
偶ＴＦＴ２０ｅｖｅｎが備えられる偶画素回路と、奇ＴＦＴ２０ｏｄｄが備えられる奇画素回路とで、ＴＦＴ２０の基本的な構造は同じであるが、画素電極ＰＴの配置が異なっている。第１の実施形態に係る液晶表示装置１の場合、偶画素回路において、偶画素電極ＰＴｅｖｅｎ（図示せず）は、図６Ａに示すＴＦＴ２０のソース電極膜ＳＦの図中上側に広がって形成されている。これに対して、奇画素回路において、奇画素電極ＰＴｏｄｄ（図示せず）は、図６Ａに示すＴＦＴ２０のソース電極膜ＳＦの図中下側に広がって形成されている。
図６Ｂは、本発明の実施形態に係るＴＦＴ２０の構造の一例を示す模式図である。図６Ｂに示すＴＦＴ２０の構造は、図６Ａに示すＴＦＴ２０を縦方向に延びる中心線に対して線対称に反転させたものである。
偶ＴＦＴ２０ｅｖｅｎにおいても、奇ＴＦＴ２０ｏｄｄにおいても、ソース電極膜ＳＦの接合部から、ＴＦＴ２０のソース電極が、図中右方向に延伸している。ドレイン電極膜ＤＦのデータ信号線ＤＬの左側から、ＴＦＴ２０のドレイン電極が、図中左方向に延伸している。ゲート電極膜ＧＦの上方に形成されるＴＦＴ２０のソース電極に対するドレイン電極の配置は、偶ＴＦＴ２０ｅｖｅｎと、奇ＴＦＴ２０ｏｄｄとで、同じである。
偶画素回路と奇画素回路とで、画素電極ＰＴの配置は、図６Ａに示す場合と同じである。このことは、以下に示す各図の場合においても該当する。
図７Ａは、本発明の実施形態に係るＴＦＴ２０の構造の一例を示す模式図である。図７Ａに示すＴＦＴ２０の構造は、図６Ａに示すＴＦＴ２０を横方向に延びる中心線に対して線対称に反転させたものである。
図７Ｂは、本発明の実施形態に係るＴＦＴ２０の構造の一例を示す模式図である。図７Ｂに示すＴＦＴ２０の構造は、図７Ａに示すＴＦＴ２０を縦方向に延びる中心線に対して線対称に反転させたものである。
図８Ａは、本発明の実施形態に係るＴＦＴ２０の構造の一例を示す模式図である。偶ＴＦＴ２０ｅｖｅｎにおいても、奇ＴＦＴ２０ｏｄｄにおいても、ソース電極膜ＳＦの接合部から、ＴＦＴ２０のソース電極が、図中左方向に延伸している。ドレイン電極膜ＤＦのデータ信号線ＤＬの右側から、ＴＦＴ２０のドレイン電極が、図中右方向に延伸している。ゲート電極膜ＧＦの上方に形成されるＴＦＴ２０のソース電極に対するドレイン電極の配置は、偶ＴＦＴ２０ｅｖｅｎと、奇ＴＦＴ２０ｏｄｄとで、同じである。
図８Ａに示すＴＦＴ２０において、ソース電極膜ＳＦのソース電極は図中右側から左方向に延伸し、ドレイン電極膜ＤＦのドレイン電極は図中左側から右方向に延伸している。そして、ゲート電極膜ＧＦの上方に位置するシリコン半導体膜ＡＳＦの上面の図中右側にソース電極が、図中左側に位置している。
図８Ｂは、本発明の実施形態に係るＴＦＴ２０の構造の一例を示す模式図である。図８Ｂに示すＴＦＴ２０の構造は、図８Ａに示すＴＦＴ２０を縦方向に延びる中心線に対して線対称に反転させたものである。
このように、ＴＦＴ２０の構造は様々あり得るが、ソース電極に対するドレイン電極の配置が、偶ＴＦＴ２０ｅｖｅｎと、奇ＴＦＴ２０ｏｄｄとで対応されているとよい。
なお、本発明の実施形態に係る表示装置について、上記では、ＩＰＳ方式の液晶表示装置について説明しているが、本発明は、ＩＰＳ方式の他の方式やＶＡ（Vertically Aligned）方式やＴＮ（Twisted Nematic）方式等、その他の駆動方式の液晶表示装置であってもよいし、他の表示装置であってもよい。図９は、本発明の他の実施形態に係る液晶表示装置１のＴＦＴ基板１０２の等価回路を示す図である。当該液晶表示装置１は、ＶＡ方式及びＴＮ方式の液晶表示装置であり、ＶＡ方式及びＴＮ方式の場合には、基準電極ＣＴ（図示せず）がＴＦＴ基板１０２と対向するフィルタ基板１０１に設けられており、画素電極ＰＴが平面形状をしている。
１ 液晶表示装置、１０ コネクタ、１１ 制御回路、１２ データ信号駆動回路、１３ 走査信号駆動回路、１４ 基準電圧供給回路、２０ ＴＦＴ、２０ｅｖｅｎ 偶ＴＦＴ、２０ｏｄｄ 奇ＴＦＴ、３１ 透明基板、３２ ゲート絶縁膜、３３，３４ 絶縁膜、３５ 不純物シリコン半導体膜、１０１ フィルタ基板、１０２ ＴＦＴ基板、１０３ バックライト、ＡＳＦ シリコン半導体膜、Ｃｇｓ 寄生容量、Ｃｓｓ 寄生容量、ＣＬ 基準電圧線、ＣＴ 基準電極、ＤＦ ドレイン電極膜、ＤＬ データ信号線、ＧＦ ゲート電極膜、ＧＦｅｖｅｎ 偶ゲート電極膜、ＧＦｏｄｄ 奇ゲート電極膜、ＧＬ 走査信号線、ＰＴ 画素電極、ＰＴｅｖｅｎ 偶画素電極、ＰＴｏｄｄ 奇画素電極、ＳＦ ソース電極膜、ＳＦｅｖｅｎ 偶ソース電極膜、ＳＦｏｄｄ 奇ソース電極膜。

Claims (7)

  1. 互いに並行する第１及び第２のゲート配線と、
    前記第１のゲート配線の一方側に配置される第１の画素回路と、
    前記第２のゲート配線の他方側に配置される第２の画素回路と、を備え、
    前記第１の画素回路は、第１のトランジスタを備えるとともに、前記第１のトランジスタのソース電極はソース電極層に形成され、前記第１のトランジスタのゲート電極はゲート電極層に形成されるとともに前記第１のゲート配線と導通し、
    前記第２の画素回路は、第２のトランジスタを備えるとともに、前記第２のトランジスタのソース電極は前記ソース電極層に形成され、前記第２のトランジスタのゲート電極は前記ゲート電極層に形成されるとともに前記第２のゲート配線と導通し、
    前記第１のトランジスタのソース電極は前記第１のトランジスタのゲート電極と平面的に重なり合う第１ソース電極対向部を含み、
    前記第２のトランジスタのソース電極は前記第２のトランジスタのゲート電極と平面的に重なり合うとともに、前記第１ソース電極対向部に沿って延伸する第２ソース電極対向部を含む、
    ことを特徴とする表示装置。
  2. 前記第１ソース電極対向部は、所定の方向に延伸している、
    ことを特徴とする、請求項１に記載の表示装置。
  3. 前記第１ソース電極対向部は、前記第１のゲート配線が並行する方向に延伸する、
    ことを特徴とする、請求項１に記載の表示装置。
  4. 前記第１ソース電極対向部の延伸方向の長さは、前記第１ソース電極対向部の幅より長く、
    前記第２ソース電極対向部の延伸方向の長さは、前記第２ソース電極対向部の幅より長い、
    ことを特徴とする、請求項３に記載の表示装置。
  5. 前記第１のトランジスタのドレイン電極は、前記第１のトランジスタのゲート電極と平面的に重なり合うとともに、前記第１ソース電極対向部の延伸方向と逆方向に延伸する第１ドレイン電極対向部を含み、
    前記第２のトランジスタのドレイン電極は、前記第２のトランジスタのゲート電極と平面的に重なり合うとともに、前記第１ドレイン対向部に沿って延伸する第２ドレイン電極対向部を含む、
    ことを特徴とする請求項１乃至請求項４のいずれかに記載の表示装置。
  6. 前記第１のトランジスタのドレイン電極と導通するデータ信号配線を、さらに備え、
    前記データ信号配線は、分岐して、前記第１のトランジスタのドレイン電極へ延びる、
    ことを特徴とする、請求項５に記載の表示装置。
  7. 前記第１のトランジスタのソース電極に対する前記第１のドレイン電極の配置に応じて、前記第２のトランジスタのドレイン電極は、前記第２のトランジスタのソース電極に対して配置される、
    ことを特徴とする請求項５に記載の表示装置。
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