JPH08328038A - アクティブマトリクス表示装置 - Google Patents
アクティブマトリクス表示装置Info
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- JPH08328038A JPH08328038A JP15673195A JP15673195A JPH08328038A JP H08328038 A JPH08328038 A JP H08328038A JP 15673195 A JP15673195 A JP 15673195A JP 15673195 A JP15673195 A JP 15673195A JP H08328038 A JPH08328038 A JP H08328038A
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Abstract
(57)【要約】
【目的】 薄膜トランジスタを形成する際にアラインメ
ントずれが生じても、ソース電極とゲート電極の重なり
部の面積を常に一定とするために、１つの画素電極に対
して２つの薄膜トランジスタを線対称的に設けたアクテ
ィブマトリクス表示装置において、開口率を高めること
ができるようにする。 【構成】 画素電極３１の１つの角部の切欠部３４に配
置された２つの薄膜トランジスタ３５、３６のソース電
極を共通化して該共通ソース電極４８を画素電極１に接
続する。この場合、２つの薄膜トランジスタ３５、３６
の一方側にのみ共通ソース電極４８を突出させればよ
く、したがって２つの薄膜トランジスタ３５、３６の占
有面積を小さくすることができる。また、２つの薄膜ト
ランジスタ３５、３６を画素電極３１の１つの角部の切
欠部３４に配置することにより、画素電極３１の開口率
に寄与する部分を大きくすることができる。
ントずれが生じても、ソース電極とゲート電極の重なり
部の面積を常に一定とするために、１つの画素電極に対
して２つの薄膜トランジスタを線対称的に設けたアクテ
ィブマトリクス表示装置において、開口率を高めること
ができるようにする。 【構成】 画素電極３１の１つの角部の切欠部３４に配
置された２つの薄膜トランジスタ３５、３６のソース電
極を共通化して該共通ソース電極４８を画素電極１に接
続する。この場合、２つの薄膜トランジスタ３５、３６
の一方側にのみ共通ソース電極４８を突出させればよ
く、したがって２つの薄膜トランジスタ３５、３６の占
有面積を小さくすることができる。また、２つの薄膜ト
ランジスタ３５、３６を画素電極３１の１つの角部の切
欠部３４に配置することにより、画素電極３１の開口率
に寄与する部分を大きくすることができる。
Description
【０００１】
【産業上の利用分野】この発明はアクティブマトリクス
表示装置に関し、特に、１つの画素電極に対して２つの
薄膜トランジスタを線対称的に設けたアクティブマトリ
クス表示装置に関する。
表示装置に関し、特に、１つの画素電極に対して２つの
薄膜トランジスタを線対称的に設けたアクティブマトリ
クス表示装置に関する。
【０００２】
【従来の技術】アクティブマトリクス表示装置には、Ｒ
（赤）、Ｇ（緑）、Ｂ（青）の各カラーフィルタ要素及
びそれに対応する各画素電極の配列の仕方によりいくつ
かの種類があるが、そのうちの１つとして、デルタ配列
と呼ばれるものがある。このデルタ配列のアクティブマ
トリクス表示装置では、１つの画素を構成するＲ、Ｇ、
Ｂの３つの画素電極が正三角形（ギリシャ文字Δ）の各
頂点に対応する位置に配置されている関係から、ゲート
ラインは左右方向に直線状に配置されているが、ドレイ
ンラインは上下方向に蛇行して配置されている。
（赤）、Ｇ（緑）、Ｂ（青）の各カラーフィルタ要素及
びそれに対応する各画素電極の配列の仕方によりいくつ
かの種類があるが、そのうちの１つとして、デルタ配列
と呼ばれるものがある。このデルタ配列のアクティブマ
トリクス表示装置では、１つの画素を構成するＲ、Ｇ、
Ｂの３つの画素電極が正三角形（ギリシャ文字Δ）の各
頂点に対応する位置に配置されている関係から、ゲート
ラインは左右方向に直線状に配置されているが、ドレイ
ンラインは上下方向に蛇行して配置されている。
【０００３】図６（Ａ）及び（Ｂ）は従来のこのような
アクティブマトリクス表示装置の一例の一部を示したも
のである（例えば、特開平４−３１２４号公報参照）。
１つの画素を構成する３つの画素電極１（Ｒ）、１
（Ｇ）、１（Ｂ）は正三角形の各頂点に対応する位置に
配置され、ゲートライン２は上下の画素電極１間におい
て左右方向に直線状に配置され、ドレインライン３は上
下の画素電極１間において左右方向に蛇行して配置され
ている。そして、画素電極１の上辺中央部が方形状に切
り欠かれ、この切欠部４に２つの薄膜トランジスタ５、
６が左右方向に線対称的に設けられている。すなわち、
１つの画素電極１に対して２つの薄膜トランジスタ５、
６が左右方向に線対称的に設けられているが、その理由
については後で説明する。
アクティブマトリクス表示装置の一例の一部を示したも
のである（例えば、特開平４−３１２４号公報参照）。
１つの画素を構成する３つの画素電極１（Ｒ）、１
（Ｇ）、１（Ｂ）は正三角形の各頂点に対応する位置に
配置され、ゲートライン２は上下の画素電極１間におい
て左右方向に直線状に配置され、ドレインライン３は上
下の画素電極１間において左右方向に蛇行して配置され
ている。そして、画素電極１の上辺中央部が方形状に切
り欠かれ、この切欠部４に２つの薄膜トランジスタ５、
６が左右方向に線対称的に設けられている。すなわち、
１つの画素電極１に対して２つの薄膜トランジスタ５、
６が左右方向に線対称的に設けられているが、その理由
については後で説明する。
【０００４】次に、２つの薄膜トランジスタ５、６の構
成について説明する。ガラス基板７上に設けられたゲー
トライン２から、１つの画素電極１に対して、２つのゲ
ート電極８、９が直角に引き出されている。ゲート電極
８、９上にはゲート絶縁膜１０を介してアモルファスシ
リコン等からなる半導体層１１、１２が設けられてい
る。半導体層１１、１２上の中央部にはチャネル保護膜
１３、１４が設けられている。半導体層１１、１２及び
チャネル保護膜１３、１４上の左右両側にはオーミック
コンタクト層１５、１６、１７、１８が設けられてい
る。オーミックコンタクト層１５、１６上にはソース電
極１９及びドレイン電極２０が設けられ、オーミックコ
ンタクト層１７、１８上にはドレイン電極２１及びソー
ス電極２２が設けられている。ドレイン電極２０、２１
はその間に設けられた共通電極２３を介してドレインラ
イン３に接続され、ソース電極１９、２２は切欠部４の
左右両側における画素電極１に接続されている。
成について説明する。ガラス基板７上に設けられたゲー
トライン２から、１つの画素電極１に対して、２つのゲ
ート電極８、９が直角に引き出されている。ゲート電極
８、９上にはゲート絶縁膜１０を介してアモルファスシ
リコン等からなる半導体層１１、１２が設けられてい
る。半導体層１１、１２上の中央部にはチャネル保護膜
１３、１４が設けられている。半導体層１１、１２及び
チャネル保護膜１３、１４上の左右両側にはオーミック
コンタクト層１５、１６、１７、１８が設けられてい
る。オーミックコンタクト層１５、１６上にはソース電
極１９及びドレイン電極２０が設けられ、オーミックコ
ンタクト層１７、１８上にはドレイン電極２１及びソー
ス電極２２が設けられている。ドレイン電極２０、２１
はその間に設けられた共通電極２３を介してドレインラ
イン３に接続され、ソース電極１９、２２は切欠部４の
左右両側における画素電極１に接続されている。
【０００５】ここで、１つの画素電極１に対して２つの
薄膜トランジスタ５、６を設ける理由について説明す
る。図６（Ａ）に示すように、左右方向に蛇行して配置
された１つのドレインライン３に対して、各画素電極１
（Ｒ）、１（Ｇ）、１（Ｂ）の２つの薄膜トランジスタ
５と薄膜トランジスタ６はその配置がほぼ線対称的であ
る。このため、これら薄膜トランジスタ５、６を形成す
る際のフォトリソグラフィのマスクが左右方向にずれた
場合、ソース電極１９ゲート電極８との重合部分および
ソース電極２２とゲート電極９との重合部分は、一方の
面積が増大し、他方の面積は同じ量だけ減少する。すな
わち、各画素電極１（Ｒ）、１（Ｇ）、１（Ｂ）に接続
された各薄膜トランジスタ５、６におけるソース・ゲー
ト電極間の合計の寄生容量は同じとなり、同一の特性を
有する。
薄膜トランジスタ５、６を設ける理由について説明す
る。図６（Ａ）に示すように、左右方向に蛇行して配置
された１つのドレインライン３に対して、各画素電極１
（Ｒ）、１（Ｇ）、１（Ｂ）の２つの薄膜トランジスタ
５と薄膜トランジスタ６はその配置がほぼ線対称的であ
る。このため、これら薄膜トランジスタ５、６を形成す
る際のフォトリソグラフィのマスクが左右方向にずれた
場合、ソース電極１９ゲート電極８との重合部分および
ソース電極２２とゲート電極９との重合部分は、一方の
面積が増大し、他方の面積は同じ量だけ減少する。すな
わち、各画素電極１（Ｒ）、１（Ｇ）、１（Ｂ）に接続
された各薄膜トランジスタ５、６におけるソース・ゲー
ト電極間の合計の寄生容量は同じとなり、同一の特性を
有する。
【０００６】これに対して、１つの画素電極に対して１
つの薄膜トランジスタを設けた場合には、上側の画素電
極におけるソース・ゲート電極間の寄生容量と下側の画
素電極におけるソース・ゲート電極間の寄生容量とが異
なることとなり、ひいては光学特性に差が生じ、表示品
位が悪化することになる。以上のように、フォトリソグ
ラフィのマスクが左右方向にずれても、ソース・ゲート
電極間の寄生容量を常に一定とすることができること
が、１つの画素電極１に対して２つの薄膜トランジスタ
５、６を設ける理由である。
つの薄膜トランジスタを設けた場合には、上側の画素電
極におけるソース・ゲート電極間の寄生容量と下側の画
素電極におけるソース・ゲート電極間の寄生容量とが異
なることとなり、ひいては光学特性に差が生じ、表示品
位が悪化することになる。以上のように、フォトリソグ
ラフィのマスクが左右方向にずれても、ソース・ゲート
電極間の寄生容量を常に一定とすることができること
が、１つの画素電極１に対して２つの薄膜トランジスタ
５、６を設ける理由である。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
このようなアクティブマトリクス表示装置では、２つの
薄膜トランジスタ５、６のソース電極１９、２２を切欠
部４の左右両側における画素電極１に接続しているの
で、２つの薄膜トランジスタ５、６の左右両側にソース
電極１９、２２が突出することとなり、したがって２つ
の薄膜トランジスタ５、６の占有面積が大きくなり、開
口率が低下するという問題があった。また、例えば下側
の画素電極１（Ｒ）について見ると、右側の薄膜トラン
ジスタ６とドレインライン３との間には、右側のソース
電極２２と接続される画素電極１（Ｒ）を設ける必要が
あるので、２つの薄膜トランジスタ５、６の配置位置を
右側にずらそうとしても限界がある。しかるに、ドレイ
ンライン３近傍における画素電極１（Ｒ）は一般にブラ
ックマスクによって覆われるので、右側のソース電極２
２と接続される部分における画素電極１（Ｒ）が開口率
に寄与しなくなり、この結果画素電極１（Ｒ）の開口率
に寄与する部分が減少し、したがってこれによっても開
口率が低下するという問題があった。この発明の目的
は、開口率を高めることができるアクティブマトリクス
表示装置を提供することにある。
このようなアクティブマトリクス表示装置では、２つの
薄膜トランジスタ５、６のソース電極１９、２２を切欠
部４の左右両側における画素電極１に接続しているの
で、２つの薄膜トランジスタ５、６の左右両側にソース
電極１９、２２が突出することとなり、したがって２つ
の薄膜トランジスタ５、６の占有面積が大きくなり、開
口率が低下するという問題があった。また、例えば下側
の画素電極１（Ｒ）について見ると、右側の薄膜トラン
ジスタ６とドレインライン３との間には、右側のソース
電極２２と接続される画素電極１（Ｒ）を設ける必要が
あるので、２つの薄膜トランジスタ５、６の配置位置を
右側にずらそうとしても限界がある。しかるに、ドレイ
ンライン３近傍における画素電極１（Ｒ）は一般にブラ
ックマスクによって覆われるので、右側のソース電極２
２と接続される部分における画素電極１（Ｒ）が開口率
に寄与しなくなり、この結果画素電極１（Ｒ）の開口率
に寄与する部分が減少し、したがってこれによっても開
口率が低下するという問題があった。この発明の目的
は、開口率を高めることができるアクティブマトリクス
表示装置を提供することにある。
【０００８】
【課題を解決するための手段】請求項１記載の発明は、
１つの画素電極に対して少なくとも２つの薄膜トランジ
スタを設けたアクティブマトリクス表示装置において、
前記画素電極の１つの角部に設けられた切欠部に前記２
つの薄膜トランジスタを配置するとともに、前記２つの
薄膜トランジスタのソース電極を共通化して該共通ソー
ス電極を前記画素電極に接続したものである。請求項５
記載の発明は、１つの画素電極に対して２つの薄膜トラ
ンジスタを線対称的に設けたアクティブマトリクス表示
装置において、前記画素電極の１つの角部に設けられた
切欠部に少なくとも前記２つの薄膜トランジスタを配置
するとともに、前記２つの薄膜トランジスタの各ソース
電極を同一側で前記画素電極に接続したものである。
１つの画素電極に対して少なくとも２つの薄膜トランジ
スタを設けたアクティブマトリクス表示装置において、
前記画素電極の１つの角部に設けられた切欠部に前記２
つの薄膜トランジスタを配置するとともに、前記２つの
薄膜トランジスタのソース電極を共通化して該共通ソー
ス電極を前記画素電極に接続したものである。請求項５
記載の発明は、１つの画素電極に対して２つの薄膜トラ
ンジスタを線対称的に設けたアクティブマトリクス表示
装置において、前記画素電極の１つの角部に設けられた
切欠部に少なくとも前記２つの薄膜トランジスタを配置
するとともに、前記２つの薄膜トランジスタの各ソース
電極を同一側で前記画素電極に接続したものである。
【０００９】
【作用】この発明によれば、２つの薄膜トランジスタの
共通ソース電極または２つのソース電極を一の側で画素
電極に接続しているので、２つの薄膜トランジスタの一
方側にのみソース電極が突出することとなり、この結果
２つの薄膜トランジスタの占有面積を小さくすることが
でき、したがって開口率を高めることができる。また、
２つの薄膜トランジスタの共通ソース電極または２つの
ソース電極を一の側で画素電極に接続することにより、
２つの薄膜トランジスタを画素電極の１つの角部に設け
られたほぼ方形状の切欠部に配置することができること
となり、この結果画素電極の開口率に寄与する部分を大
きくすることができ、したがってこれによっても開口率
を高めることができる。
共通ソース電極または２つのソース電極を一の側で画素
電極に接続しているので、２つの薄膜トランジスタの一
方側にのみソース電極が突出することとなり、この結果
２つの薄膜トランジスタの占有面積を小さくすることが
でき、したがって開口率を高めることができる。また、
２つの薄膜トランジスタの共通ソース電極または２つの
ソース電極を一の側で画素電極に接続することにより、
２つの薄膜トランジスタを画素電極の１つの角部に設け
られたほぼ方形状の切欠部に配置することができること
となり、この結果画素電極の開口率に寄与する部分を大
きくすることができ、したがってこれによっても開口率
を高めることができる。
【００１０】
【実施例】図１（Ａ）及び（Ｂ）はこの発明の第１実施
例におけるアクティブマトリクス表示装置の要部を示し
たものである。この場合も、デルタ配列であって、１つ
の画素を構成する３つの画素電極３１（Ｒ）、３１
（Ｇ）、３１（Ｂ）は正三角形の各頂点に対応する位置
に配置され、ゲートライン３２は上下の画素電極３１間
において左右方向に直線状に配置され、ドレインライン
３３は上下の画素電極３１間において左右方向に蛇行し
て配置されている。そして、画素電極３１の下辺のドレ
インライン３３側における端部（右下角部または左下角
部）が方形状に切り欠かれ、この切欠部３４に２つの薄
膜トランジスタ３５、３６が上下方向に線対称的に設け
られている。
例におけるアクティブマトリクス表示装置の要部を示し
たものである。この場合も、デルタ配列であって、１つ
の画素を構成する３つの画素電極３１（Ｒ）、３１
（Ｇ）、３１（Ｂ）は正三角形の各頂点に対応する位置
に配置され、ゲートライン３２は上下の画素電極３１間
において左右方向に直線状に配置され、ドレインライン
３３は上下の画素電極３１間において左右方向に蛇行し
て配置されている。そして、画素電極３１の下辺のドレ
インライン３３側における端部（右下角部または左下角
部）が方形状に切り欠かれ、この切欠部３４に２つの薄
膜トランジスタ３５、３６が上下方向に線対称的に設け
られている。
【００１１】次に、２つの薄膜トランジスタ３５、３６
の構成について説明する。ガラス基板３７上に設けられ
たゲートライン３２から、１つの画素電極３１に対し
て、１つの共通ゲート電極３８が直角に引き出されてい
る。共通ゲート電極３８上にはゲート絶縁膜３９を介し
てアモルファスシリコン等からなる半導体層４０が設け
られている。半導体層４０上の所定の２個所にはチャネ
ル保護膜４１、４２が設けられている。半導体層４０及
びチャネル保護膜４１、４２上の図１（Ｂ）における左
右両側及び中央部にはオーミックコンタクト層４３、４
４、４５が設けられている。オーミックコンタクト層４
３、４４上にはドレイン電極４６、４７が設けられ、オ
ーミックコンタクト層４５上には共通ソース電極４８が
設けられている。ドレイン電極４６、４７はドレインラ
イン３３に接続され、共通ソース電極４８は切欠部３４
のドレインライン３３と反対側における画素電極３１に
接続されている。
の構成について説明する。ガラス基板３７上に設けられ
たゲートライン３２から、１つの画素電極３１に対し
て、１つの共通ゲート電極３８が直角に引き出されてい
る。共通ゲート電極３８上にはゲート絶縁膜３９を介し
てアモルファスシリコン等からなる半導体層４０が設け
られている。半導体層４０上の所定の２個所にはチャネ
ル保護膜４１、４２が設けられている。半導体層４０及
びチャネル保護膜４１、４２上の図１（Ｂ）における左
右両側及び中央部にはオーミックコンタクト層４３、４
４、４５が設けられている。オーミックコンタクト層４
３、４４上にはドレイン電極４６、４７が設けられ、オ
ーミックコンタクト層４５上には共通ソース電極４８が
設けられている。ドレイン電極４６、４７はドレインラ
イン３３に接続され、共通ソース電極４８は切欠部３４
のドレインライン３３と反対側における画素電極３１に
接続されている。
【００１２】すなわち、２つの薄膜トランジスタ３５、
３６の各ゲート電極は１つの共通ゲート電極３８からな
り、各半導体層は連続して形成された１つの半導体層４
０からなり、各ソース電極は１つの共通ソース電極４８
からなっている。また、共通ソース電極４８及び２つの
ドレイン電極４６、４７は、ゲートライン３２に平行に
配置され、つまりゲートライン３２から直角に引き出さ
れた共通ゲート電極３８に直交して配置されている。こ
の場合、共通ソース電極４８の共通ゲート電極３８から
ドレインライン３３側に突出する突出長さは、共通ソー
ス電極４８と共通ゲート電極３８の上下方向への起こり
得る最大のアラインメントずれよりも大きくなるように
設定されている。
３６の各ゲート電極は１つの共通ゲート電極３８からな
り、各半導体層は連続して形成された１つの半導体層４
０からなり、各ソース電極は１つの共通ソース電極４８
からなっている。また、共通ソース電極４８及び２つの
ドレイン電極４６、４７は、ゲートライン３２に平行に
配置され、つまりゲートライン３２から直角に引き出さ
れた共通ゲート電極３８に直交して配置されている。こ
の場合、共通ソース電極４８の共通ゲート電極３８から
ドレインライン３３側に突出する突出長さは、共通ソー
ス電極４８と共通ゲート電極３８の上下方向への起こり
得る最大のアラインメントずれよりも大きくなるように
設定されている。
【００１３】ところで、図１（Ａ）に示すように、各画
素電極３１（Ｒ）、３１（Ｇ）、３１（Ｂ）に接続され
た各薄膜トランジスタ３５、３６は、その共通ソース電
極４８、ドレイン電極４６、４７を含み全体が共通ゲー
ト電極３８に重合している。このため、薄膜トランジス
タ３５、３６を形成する際のフォトリソグラフィのマス
クが上下方向にずれても、共通ソース電極４６と共通ゲ
ート電極３８との重合面積は変化しない。また、フォト
リソグラフィのマスクが左右方向にずれた場合は、チャ
ネル方向と直角方向のずれであるから特性上の変化はな
い。したがって、各画素電極３１（Ｒ）、３１（Ｇ）、
３１（Ｂ）に接続された各薄膜トランジスタ３５、３６
の特性は一定である。
素電極３１（Ｒ）、３１（Ｇ）、３１（Ｂ）に接続され
た各薄膜トランジスタ３５、３６は、その共通ソース電
極４８、ドレイン電極４６、４７を含み全体が共通ゲー
ト電極３８に重合している。このため、薄膜トランジス
タ３５、３６を形成する際のフォトリソグラフィのマス
クが上下方向にずれても、共通ソース電極４６と共通ゲ
ート電極３８との重合面積は変化しない。また、フォト
リソグラフィのマスクが左右方向にずれた場合は、チャ
ネル方向と直角方向のずれであるから特性上の変化はな
い。したがって、各画素電極３１（Ｒ）、３１（Ｇ）、
３１（Ｂ）に接続された各薄膜トランジスタ３５、３６
の特性は一定である。
【００１４】また、この第１実施例の場合、２つの薄膜
トランジスタ３５、３６の共通ソース電極４８を切欠部
３４のドレインライン３３と反対側における画素電極３
１に接続しているので、２つの薄膜トランジスタ３５、
３６の一方側にのみ共通ソース電極４６が突出すること
となり、したがって２つの薄膜トランジスタ３５、３６
の占有面積を小さくすることができ、ひいては開口率を
高めることができる。しかも、２つの薄膜トランジスタ
３５、３６の各ゲート電極は１つの共通ゲート電極３８
からなり、各半導体層は連続して形成された１つの半導
体層４０からなり、各ソース電極は１つの共通ソース電
極４８からなっているので、２つの薄膜トランジスタ３
５、３６の占有面積をより一層小さくすることができ、
したがって開口率をより一層高めることができる。
トランジスタ３５、３６の共通ソース電極４８を切欠部
３４のドレインライン３３と反対側における画素電極３
１に接続しているので、２つの薄膜トランジスタ３５、
３６の一方側にのみ共通ソース電極４６が突出すること
となり、したがって２つの薄膜トランジスタ３５、３６
の占有面積を小さくすることができ、ひいては開口率を
高めることができる。しかも、２つの薄膜トランジスタ
３５、３６の各ゲート電極は１つの共通ゲート電極３８
からなり、各半導体層は連続して形成された１つの半導
体層４０からなり、各ソース電極は１つの共通ソース電
極４８からなっているので、２つの薄膜トランジスタ３
５、３６の占有面積をより一層小さくすることができ、
したがって開口率をより一層高めることができる。
【００１５】また、２つの薄膜トランジスタ３５、３６
の共通ソース電極４８を画素電極３１に接続することに
より、２つの薄膜トランジスタ３５、３６を画素電極３
１の１つの角部に設けられたほぼ方形状の切欠部４４に
配置することができることとなり、この結果画素電極３
１の開口率に寄与する部分を大きくすることができ、し
たがってこれによっても開口率を高めることができる。
さらに、例えば図１（Ａ）に示す状態では、共通ソース
電極４８と画素電極３１の下辺との間にある程度の間隔
Ｓがあるが、この間隔Ｓの分だけ、画素電極３１に対し
て２つの半導体チップ３５、３６を下方にずらしても、
ドレイン電極４６がゲートライン３２と重なるだけで別
に問題はなく、したがってこのようにすると、画素電極
３１の開口率に寄与する部分をさらに大きくすることが
でき、開口率をより一層高めることができる。
の共通ソース電極４８を画素電極３１に接続することに
より、２つの薄膜トランジスタ３５、３６を画素電極３
１の１つの角部に設けられたほぼ方形状の切欠部４４に
配置することができることとなり、この結果画素電極３
１の開口率に寄与する部分を大きくすることができ、し
たがってこれによっても開口率を高めることができる。
さらに、例えば図１（Ａ）に示す状態では、共通ソース
電極４８と画素電極３１の下辺との間にある程度の間隔
Ｓがあるが、この間隔Ｓの分だけ、画素電極３１に対し
て２つの半導体チップ３５、３６を下方にずらしても、
ドレイン電極４６がゲートライン３２と重なるだけで別
に問題はなく、したがってこのようにすると、画素電極
３１の開口率に寄与する部分をさらに大きくすることが
でき、開口率をより一層高めることができる。
【００１６】次に、図２（Ａ）及び（Ｂ）はこの発明の
第２実施例におけるアクティブマトリクス表示装置の要
部を示したものである。これらの図において、図１
（Ａ）及び（Ｂ）に示す部分と同一部分には同一の符号
を付し、その説明を適宜省略する。この第２実施例で
は、２つの薄膜トランジスタ３５、３６はそれぞれソー
ス電極５１、５２を備えているとともにこれらソース電
極５１、５２間に１つの共通ドレイン電極５３を備えて
いる。そして、２つのソース電極５１、５２及び共通ド
レイン電極５３は、ゲートライン３２に平行に配置さ
れ、つまりゲートライン３２から直角に引き出された共
通ゲート電極３８に直交して配置されている。この場
合、２つのソース電極５１、５２の共通ゲート電極３８
からドレインライン３３側に突出する突出長さは、２つ
のソース電極５１、５２と共通ゲート電極３８の左右方
向への起こり得る最大のアラインメントずれよりも大き
くなるように設定されている。また、２つのソース電極
５１、５２は、切欠部３４のドレインライン３３と反対
側における画素電極３１に接続されている。この第２実
施例の場合も、上記第１実施例の場合とほぼ同様の効果
を得ることができ、したがってその説明を省略する。
第２実施例におけるアクティブマトリクス表示装置の要
部を示したものである。これらの図において、図１
（Ａ）及び（Ｂ）に示す部分と同一部分には同一の符号
を付し、その説明を適宜省略する。この第２実施例で
は、２つの薄膜トランジスタ３５、３６はそれぞれソー
ス電極５１、５２を備えているとともにこれらソース電
極５１、５２間に１つの共通ドレイン電極５３を備えて
いる。そして、２つのソース電極５１、５２及び共通ド
レイン電極５３は、ゲートライン３２に平行に配置さ
れ、つまりゲートライン３２から直角に引き出された共
通ゲート電極３８に直交して配置されている。この場
合、２つのソース電極５１、５２の共通ゲート電極３８
からドレインライン３３側に突出する突出長さは、２つ
のソース電極５１、５２と共通ゲート電極３８の左右方
向への起こり得る最大のアラインメントずれよりも大き
くなるように設定されている。また、２つのソース電極
５１、５２は、切欠部３４のドレインライン３３と反対
側における画素電極３１に接続されている。この第２実
施例の場合も、上記第１実施例の場合とほぼ同様の効果
を得ることができ、したがってその説明を省略する。
【００１７】次に、図３はこの発明の第３実施例におけ
るアクティブマトリクス表示装置の要部を示したもので
ある。この第３実施例では、基本的には、図１（Ａ）に
示す２つの薄膜トランジスタ３５、３６の部分を反時計
方向に９０°回転させたものであり、したがって同一部
分には同一の符号を付して、その説明を省略する。次
に、図４はこの発明の第４実施例におけるアクティブマ
トリクス表示装置の要部を示したものである。この第４
実施例では、基本的には、図２（Ａ）に示す２つの薄膜
トランジスタ３５、３６の部分を反時計方向に９０°回
転させたものであり、したがって同一部分には同一の符
号を付して、その説明を省略する。
るアクティブマトリクス表示装置の要部を示したもので
ある。この第３実施例では、基本的には、図１（Ａ）に
示す２つの薄膜トランジスタ３５、３６の部分を反時計
方向に９０°回転させたものであり、したがって同一部
分には同一の符号を付して、その説明を省略する。次
に、図４はこの発明の第４実施例におけるアクティブマ
トリクス表示装置の要部を示したものである。この第４
実施例では、基本的には、図２（Ａ）に示す２つの薄膜
トランジスタ３５、３６の部分を反時計方向に９０°回
転させたものであり、したがって同一部分には同一の符
号を付して、その説明を省略する。
【００１８】ところで、例えば図１（Ａ）に示す第１実
施例では、１つのドレインライン３３に画素電極３１
（Ｂ）、３１（Ｒ）というように異色の画素電極を接続
（異色結線）しているが、これに限定されるものではな
い。例えば、図５に示すように、１つのドレインライン
３３に画素電極３１（Ｒ）というように同色の画素電極
を接続（同色結線）するようにしてもよい。この場合、
図１（Ａ）に示す場合と比較して、ドレインライン３３
の配置が若干異なるだけであるので、異色結線と同色結
線のいずれにも容易に対応することができる。その理由
は、共通ソース電極４８と２つのドレイン電極４６、４
７をゲートライン３２に平行に配置しているからであ
る。したがって、図２に示す第２実施例を同色結線とす
る場合も、ドレインライン３３の配置を若干異ならせる
だけでよい。これに対して、図３と図４に示す第３およ
び第４実施例を同色結線とする場合には、共通ドレイン
電極５３と２つのソース電極５１、５２をゲートライン
３２に直交する方向に配置しているので、例えば図５に
おいて一点鎖線で示すように、ドレインライン３３から
分岐された分岐ドレインライン３３ａを隣接するドレイ
ンライ３３に向かって延ばすこととなり、したがって分
岐ドレインライン３３ａを形成するとともに、この分岐
ドレインライン３３ａが隣接するドレインライ３３とシ
ョートしないようにする必要があり、ドレインライン３
３の配置を若干異ならせるだけでは対応できない。
施例では、１つのドレインライン３３に画素電極３１
（Ｂ）、３１（Ｒ）というように異色の画素電極を接続
（異色結線）しているが、これに限定されるものではな
い。例えば、図５に示すように、１つのドレインライン
３３に画素電極３１（Ｒ）というように同色の画素電極
を接続（同色結線）するようにしてもよい。この場合、
図１（Ａ）に示す場合と比較して、ドレインライン３３
の配置が若干異なるだけであるので、異色結線と同色結
線のいずれにも容易に対応することができる。その理由
は、共通ソース電極４８と２つのドレイン電極４６、４
７をゲートライン３２に平行に配置しているからであ
る。したがって、図２に示す第２実施例を同色結線とす
る場合も、ドレインライン３３の配置を若干異ならせる
だけでよい。これに対して、図３と図４に示す第３およ
び第４実施例を同色結線とする場合には、共通ドレイン
電極５３と２つのソース電極５１、５２をゲートライン
３２に直交する方向に配置しているので、例えば図５に
おいて一点鎖線で示すように、ドレインライン３３から
分岐された分岐ドレインライン３３ａを隣接するドレイ
ンライ３３に向かって延ばすこととなり、したがって分
岐ドレインライン３３ａを形成するとともに、この分岐
ドレインライン３３ａが隣接するドレインライ３３とシ
ョートしないようにする必要があり、ドレインライン３
３の配置を若干異ならせるだけでは対応できない。
【００１９】
【発明の効果】以上説明したように、この発明によれ
ば、２つの薄膜トランジスタの共通ソース電極または２
つのソース電極を一の側で画素電極に接続しているの
で、２つの薄膜トランジスタの一方側にのみソース電極
が突出することとなり、この結果２つの薄膜トランジス
タの占有面積を小さくすることができ、したがって開口
率を高めることができる。また、２つの薄膜トランジス
タの共通ソース電極または２つのソース電極を一の側で
画素電極に接続することにより、２つの薄膜トランジス
タを画素電極の１つの角部に設けられたほぼ方形状の切
欠部に配置することができることとなり、この結果画素
電極の開口率に寄与する部分を大きくすることができ、
したがってこれによっても開口率を高めることができ
る。
ば、２つの薄膜トランジスタの共通ソース電極または２
つのソース電極を一の側で画素電極に接続しているの
で、２つの薄膜トランジスタの一方側にのみソース電極
が突出することとなり、この結果２つの薄膜トランジス
タの占有面積を小さくすることができ、したがって開口
率を高めることができる。また、２つの薄膜トランジス
タの共通ソース電極または２つのソース電極を一の側で
画素電極に接続することにより、２つの薄膜トランジス
タを画素電極の１つの角部に設けられたほぼ方形状の切
欠部に配置することができることとなり、この結果画素
電極の開口率に寄与する部分を大きくすることができ、
したがってこれによっても開口率を高めることができ
る。
【図１】（Ａ）はこの発明の第１実施例におけるアクテ
ィブマトリクス表示装置の要部の平面図、（Ｂ）はその
Ｘ−Ｘ線に沿う断面図。
ィブマトリクス表示装置の要部の平面図、（Ｂ）はその
Ｘ−Ｘ線に沿う断面図。
【図２】（Ａ）はこの発明の第２実施例におけるアクテ
ィブマトリクス表示装置の要部の平面図、（Ｂ）はその
Ｘ−Ｘ線に沿う断面図。
ィブマトリクス表示装置の要部の平面図、（Ｂ）はその
Ｘ−Ｘ線に沿う断面図。
【図３】この発明の第３実施例におけるアクティブマト
リクス表示装置の要部の平面図。
リクス表示装置の要部の平面図。
【図４】この発明の第４実施例におけるアクティブマト
リクス表示装置の要部の平面図。
リクス表示装置の要部の平面図。
【図５】図１（Ａ）に示すアクティブマトリクス表示装
置を同色結線とした場合の要部の平面図。
置を同色結線とした場合の要部の平面図。
【図６】（Ａ）は従来のアクティブマトリクス表示装置
の一例の一部の平面図、（Ｂ）はそのＸ−Ｘ線に沿う断
面図。
の一例の一部の平面図、（Ｂ）はそのＸ−Ｘ線に沿う断
面図。
３１ 画素電極 ３２ ゲートライン ３３ ドレインライン ３４ 切欠部 ３５、３６ 薄膜トランジスタ ３８ ゲート電極 ４６、４７ ドレイン電極 ４８ 共通ソース電極 ５１、５２ ソース電極 ５３ 共通ドレイン電極
Claims (8)
- 【請求項１】 １つの画素電極に対して少なくとも２つ
の薄膜トランジスタを設けたアクティブマトリクス表示
装置において、 前記画素電極の１つの角部に設けられた切欠部に前記２
つの薄膜トランジスタを配置するとともに、前記２つの
薄膜トランジスタのソース電極を共通化して該共通ソー
ス電極を前記画素電極に接続したことを特徴とするアク
ティブマトリクス表示装置。 - 【請求項２】 前記各薄膜トランジスタは前記共通ソー
ス電極の両側にそれぞれ配置されたドレイン電極を有
し、かつ前記共通ソース電極及び前記２つのドレイン電
極はゲートラインに平行に配置されていることを特徴と
する請求項１記載のアクティブマトリクス表示装置。 - 【請求項３】 前記各薄膜トランジスタは前記共通ソー
ス電極の両側にそれぞれ配置されたドレイン電極を有
し、かつ前記共通ソース電極及び前記２つのドレイン電
極はゲートラインに直交する方向に配置されていること
を特徴とする請求項１記載のアクティブマトリクス表示
装置。 - 【請求項４】 前記２つの薄膜トランジスタは、前記ゲ
ートラインから引き出された共通ゲート電極を有するこ
とを特徴とする請求項２または３記載のアクティブマト
リクス表示装置。 - 【請求項５】 １つの画素電極に対して２つの薄膜トラ
ンジスタを線対称的に設けたアクティブマトリクス表示
装置において、 前記画素電極の１つの角部に設けられた切欠部に少なく
とも前記２つの薄膜トランジスタを配置するとともに、
前記２つの薄膜トランジスタの各ソース電極を同一側で
前記画素電極に接続したことを特徴とするアクティブマ
トリクス表示装置。 - 【請求項６】 前記２つの薄膜トランジスタは前記２つ
のソース電極の間に配置された１つの共通ドレイン電極
を有し、かつ前記２つのソース電極及び前記共通ドレイ
ン電極はゲートラインに平行に配置されていることを特
徴とする請求項５記載のアクティブマトリクス表示装
置。 - 【請求項７】 前記２つの薄膜トランジスタは前記２つ
のソース電極の間に配置された１つの共通ドレイン電極
を有し、かつ前記２つのソース電極及び前記共通ドレイ
ン電極はゲートラインに直交する方向に配置されている
ことを特徴とする請求項５記載のアクティブマトリクス
表示装置。 - 【請求項８】 前記２つの薄膜トランジスタは、前記ゲ
ートラインから引き出された共通ゲート電極を有するこ
とを特徴とする請求項６または７記載のアクティブマト
リクス表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15673195A JPH08328038A (ja) | 1995-06-01 | 1995-06-01 | アクティブマトリクス表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15673195A JPH08328038A (ja) | 1995-06-01 | 1995-06-01 | アクティブマトリクス表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08328038A true JPH08328038A (ja) | 1996-12-13 |
Family
ID=15634106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15673195A Abandoned JPH08328038A (ja) | 1995-06-01 | 1995-06-01 | アクティブマトリクス表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08328038A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000062752A (ko) * | 1999-03-05 | 2000-10-25 | 다카노 야스아키 | 표시 장치 |
| US6914644B2 (en) | 1999-12-24 | 2005-07-05 | Matsushita Electric Industrial Co., Ltd. | Liquid crystal device |
| KR100696265B1 (ko) * | 2000-07-07 | 2007-03-19 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그 제조방법과 이를 이용한액정표시장치의 리페어방법 |
| KR100698049B1 (ko) * | 2003-06-26 | 2007-03-23 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그의 제조방법 |
| JPWO2006038382A1 (ja) * | 2004-10-05 | 2008-05-15 | シャープ株式会社 | 電極基板及びそれを備えた表示装置 |
| JPWO2007097068A1 (ja) * | 2006-02-24 | 2009-07-09 | シャープ株式会社 | アクティブマトリクス基板、表示装置、テレビジョン受像機 |
| JP2011175032A (ja) * | 2010-02-23 | 2011-09-08 | Hitachi Displays Ltd | 表示装置 |
| US8168980B2 (en) | 2006-02-24 | 2012-05-01 | Sharp Kabushiki Kaisha | Active matrix substrate, display device, television receiver, manufacturing method of active matrix substrate, forming method of gate insulating film |
| JP2018010231A (ja) * | 2016-07-15 | 2018-01-18 | 株式会社ジャパンディスプレイ | 表示装置 |
-
1995
- 1995-06-01 JP JP15673195A patent/JPH08328038A/ja not_active Abandoned
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000062752A (ko) * | 1999-03-05 | 2000-10-25 | 다카노 야스아키 | 표시 장치 |
| US6914644B2 (en) | 1999-12-24 | 2005-07-05 | Matsushita Electric Industrial Co., Ltd. | Liquid crystal device |
| KR100696265B1 (ko) * | 2000-07-07 | 2007-03-19 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그 제조방법과 이를 이용한액정표시장치의 리페어방법 |
| KR100698049B1 (ko) * | 2003-06-26 | 2007-03-23 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그의 제조방법 |
| JPWO2006038382A1 (ja) * | 2004-10-05 | 2008-05-15 | シャープ株式会社 | 電極基板及びそれを備えた表示装置 |
| JP4633060B2 (ja) * | 2004-10-05 | 2011-02-16 | シャープ株式会社 | 電極基板及びそれを備えた表示装置 |
| JPWO2007097068A1 (ja) * | 2006-02-24 | 2009-07-09 | シャープ株式会社 | アクティブマトリクス基板、表示装置、テレビジョン受像機 |
| JP4588785B2 (ja) * | 2006-02-24 | 2010-12-01 | シャープ株式会社 | アクティブマトリクス基板、表示装置、テレビジョン受像機 |
| US7868960B2 (en) | 2006-02-24 | 2011-01-11 | Sharp Kabushiki Kaisha | Active matrix substrate, display device, and television receiver |
| US8168980B2 (en) | 2006-02-24 | 2012-05-01 | Sharp Kabushiki Kaisha | Active matrix substrate, display device, television receiver, manufacturing method of active matrix substrate, forming method of gate insulating film |
| JP2011175032A (ja) * | 2010-02-23 | 2011-09-08 | Hitachi Displays Ltd | 表示装置 |
| JP2018010231A (ja) * | 2016-07-15 | 2018-01-18 | 株式会社ジャパンディスプレイ | 表示装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040203 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20040405 |