JPH09160075A

JPH09160075A - 液晶表示素子

Info

Publication number: JPH09160075A
Application number: JP34504295A
Authority: JP
Inventors: Keitaro Miyata; 敬太郎宮田
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1995-12-08
Filing date: 1995-12-08
Publication date: 1997-06-20
Anticipated expiration: 2015-12-08
Also published as: JP3582193B2

Abstract

(57)【要約】【課題】補助容量配線の断線に伴う悪影響を防止でき
る、歩留まりの良い液晶表示素子を提供する。【解決手段】画素電極１３の列方向に沿って補助容量
配線ユニット１２を形成する。この補助容量配線ユニッ
ト１２は、画素電極１３の一辺に沿って画素電極１３と
対向する補助容量電極部１２Ａを有し、相隣接する補助
容量配線ユニット１２どうしを、接続配線部２０で接続
した構成とした。このような構成により、補助容量配線
が液晶表示領域全域に亙って網目状に形成されるため、
補助容量配線の断線に伴う悪影響を低減することが可能
となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、液晶表示素子に
関し、特に画素部に容量の蓄積量を補うための補助容量
を備えた液晶表示素子に係る。

【０００２】

【従来の技術】従来、この種の液晶表示素子としては、
図７に示すような画素部の構造および図８に示すような
配線配置構造を有するものが知られている。この液晶表
示素子は、図７（Ａ）および（Ｂ）に示すように、対向
する補助容量配線１と画素電極２との間に容量が蓄積さ
れるようになっている。この補助容量配線１は、各画素
列に沿って（図中の左右方向に）延在されている。図７
（Ｂ）は、図７（Ａ）のＹ−Ｙ断面図である。同図
（Ｂ）に示すように、対向する補助容量配線１と画素電
極２との間には、ゲート絶縁膜３が積層されて介在され
ており、補助容量が形成されるようになっている。ま
た、同図中、符号５は各画素行毎に形成されたデータ信
号配線、６は薄膜トランジスタ、７は選択信号線（走査
線）を示している。図８（Ａ）は液晶表示領域の全域に
亙って配置された補助容量配線１の平面説明図であり、
図８（Ｂ）は同図（Ａ）のＺ−Ｚ断面図である。同図
（Ａ）に示すように、補助容量配線１の両端は、液晶表
示領域の両側に、行方向（図中上下方向）に沿って形成
された第１リング配線８、８にコンタクトホール８Ａを
介して接続されている。また、第１リング配線８、８ど
うしは、液晶表示領域の上下に列方向に沿って形成され
た第２リング配線９、９にコンタクトホール９Ａを介し
て接続されている。これらすべての補助容量配線１〜１
は第１、第２リング配線８、９に接続され、一定の電圧
が印加されるようになっている。このように補助容量配
線１を備えることにより、選択信号線の選択時から次の
選択時まで液晶の状態を保持して、コントラストの良好
な液晶表示を可能としている。

【０００３】

【発明が解決しようとする課題】しかしながら、上記し
た液晶表示素子においては、１本の補助容量配線１に断
線が生じている場合、液晶表示素子内の１列の画素全体
に悪影響が及ぶという問題があった。

【０００４】この発明の課題は、補助容量配線の断線に
伴う悪影響を防止できる、歩留まりの良い液晶表示素子
を得るにはどのような手段を講じればよいかという点に
ある。

【０００５】

【課題を解決するための手段】請求項１記載の発明は、
列方向及び行方向に配列された画素電極及び前記画素電
極に接続された薄膜トランジスタが設けられた一方の基
板と、前記画素電極に対向して共通電極が設けられた他
方の基板との間に液晶が介在する液晶表示素子におい
て、前記薄膜トランジスタのゲート電極或いはドレイン
電極の一方と同一面上の所定の方向に延在された複数の
補助容量配線ユニットと、前記薄膜トランジスタのゲー
ト電極或いはドレイン電極の他方と同一面上の前記所定
の補助と異なる方向に設けられ、前記補助容量配線ユニ
ットどうしを接続する接続配線部と、を備えることを特
徴としている。

【０００６】請求項１記載の発明においては、補助容量
配線が複数の方向に接続されているため、部分的に補助
容量配線ユニットに断線が生じても、接続配線部を介し
て他の補助容量配線ユニットと接続しているので画素電
極どうしを等電位にすることができ、表示特性の劣化を
低減することができる。また、補助容量配線ユニット及
び接続配線部がそれぞれ薄膜トランジスタの各電極と同
一面で形成されているので、これら電極と同一部材を用
い、一括して形成することができる。

【０００７】請求項２記載の発明は、前記補助容量配線
ユニットと前記接続配線ユニットと前記接続配線部と
は、前記薄膜トランジスタのゲート絶縁膜に設けられた
コンタクトホールを介して互いに接続されることを特徴
としている。請求項２記載の発明においては、ゲート絶
縁膜を用いて容量を形成することができるので、容量用
の絶縁膜を新たに作る必要がない。

【０００８】請求項３記載の発明は、前記補助容量配線
ユニットは、前記画素電極の列方向に延在される第１容
量配線と、前記第１容量配線及び前記接続配線部にそれ
ぞれ接続される第２容量配線と、を備えることを特徴と
している。請求項３記載の発明においては、第２配線部
を設けてより大きい容量を得ると共にドレイン電極に接
続されたドレイン配線と同一面に形成された接続配線部
が、ドレイン配線との間で起こるディスクリネーション
を抑制するために接続配線部を小さくすることができ
る。

【０００９】請求項４記載の発明は、前記補助容量配線
ユニットの第１容量配線は、前記列方向の画素電極の互
いに隣接された二列の間に、前記薄膜トランジスタのゲ
ート絶縁膜を介して前記二列の画素電極に重なるように
延在されることを特徴としている。請求項４記載の発明
においては、補助容量配線ユニットの数が少なくなるの
で、配線形成における歩留まりを向上することができ
る。

【００１０】請求項５記載の発明は、前記薄膜トランジ
スタは、その半導体層上にブロッキング絶縁層を有し、
前記画素電極と前記補助容量配線ユニットとの間に前記
ゲート絶縁膜及び前記ブロッキング絶縁層と同一面に形
成された絶縁層を介在していることを特徴としている。
請求項５記載の発明においては、ゲート絶縁膜の他にブ
ロッキング絶縁層と一括して形成された絶縁層を用いる
ことができるので、薄膜トランジスタのオン、オフ特性
に応じたゲート絶縁膜の膜厚を設定し、容量として十分
な厚さを得るために絶縁層の厚さを設定することができ
る。

【００１１】

【発明の実施の形態】以下、この発明に係る液晶表示素
子の詳細を図面に示す実施形態に基づいて説明する。（実施形態１）図１〜図３はこの発明の実施形態１を示
している。図１（Ａ）は本実施形態の１画素部分を示す
平面図、図１（Ｂ）は図１（Ａ）のＸ−Ｘ断面図、図１
（Ｃ）は図１（Ａ）のＷ−Ｗ断面図、図２は画素部分の
補助容量電極部と列方向のリング配線との接続構造を示
す平面図、図３は補助容量配線ユニットと行方向のリン
グ配線との接続構造、および行方向のリング配線と列方
向のリング配線との接続構造を示す平面図である。

【００１２】本実施形態は、薄膜トランジスタ（ＴＦ
Ｔ）をスイッチング素子として用い、特に画素がストラ
イプ配列の液晶表示素子に本発明を適用したものであ
る。図１〜図３は、本実施形態に係る液晶表示素子のＴ
ＦＴ基板側の構造を示している。なお、本実施形態を説
明するに当たり、このＴＦＴ基板に対向する共通電極基
板、およびＴＦＴ基板と共通電極基板との間隙に介在さ
れる液晶、配向膜などの構成は周知のものであるため、
その説明を省略する。

【００１３】まず、本実施形態に係る液晶表示素子にお
けるＴＦＴ基板には、図１（Ａ）に示すように、選択信
号線としての複数のゲートライン１１が、互いに平行を
なすように、画素列方向（図中左右方向）に延在されて
いる。そして、ゲートライン１１は、側方に（ゲートラ
インに直角をなす方向）に延びるように形成されたゲー
ト電極部１１Ａを有している。このゲートライン１１
は、例えばアルミニウム又はタンタルなどの金属材料膜
をパターニングしてなるが、このパターニングの際に同
一材料膜で補助容量配線ユニット１２も同時に形成され
ている。この補助容量配線ユニット１２は、ゲートライ
ン１１と同様に全体としては列方向に延在されたもので
あるが、部分的には図中下方向に向けて補助容量電極部
１２Ａが複数、所定間隔毎に形成されている。図１
（Ａ）において符号１３は、ＩＴＯ（インジウム酸化
物）でなる画素電極である。この画素電極１３は、その
周縁が補助容量電極部１２Ａと対向するように形成され
ている。なお、画素電極１３と補助容量電極部１２Ａと
の間には、図１（Ａ）には示してないが、図１（Ｂ）に
示すゲート絶縁膜１４とシリコン窒化膜１５とが積層し
て介在されて、図１（Ａ）において斜線で示す領域で補
助容量を形成するようになっている。なお、画素電極１
３には、図１（Ａ）に示すように、ゲート電極部１１Ａ
に重ならないように切り欠き部１３Ａが形成されてい
る。また、補助容量電極部１２Ａの先端部の上方および
基端部の上方にも、画素電極１３に切り欠き１３Ｂ、１
３Ｃがそれぞれ形成されている。

【００１４】上記したゲート電極部１１Ａの上には、ゲ
ート絶縁膜１４が形成され、このゲート絶縁膜１４の上
に例えばアモルファスシリコンでなる半導体層１６がパ
ターニングされている。そして、この半導体層１６の上
には、画素電極１３に接続するソース電極１７と、信号
線としてのドレインライン１８と一体をなすドレイン電
極１８Ａと、が分離して設けられている。なお、ドレイ
ンライン１８は、行方向に延在されたものであり、画素
電極１３の行方向の列の側方を走っている。図１（Ｃ）
に示すように、ＴＦＴ（薄膜トランジスタ）１９は、逆
スタガー型構造であり、補助容量電極部１２Ａと一括し
て形成されたゲート電極部１１Ａと、窒化シリコンまた
は酸化シリコンからなるゲート絶縁膜１４と、ゲート絶
縁膜１４上に形成されたａ−Ｓｉからなる半導体層１６
と、ソース・ドレイン電極のパターニング時のエッチン
グから半導体層１６を保護するブロッキング層４と、ソ
ース電極１７と、ドレイン電極１８Ａと、から構成され
ている。ブロッキング層４は、シリコン窒化膜１５と同
一の膜をパターニングして得ている。

【００１５】上記した補助容量配線ユニット１２は、側
方に位置する１列の画素電極１３とそれぞれ対向する補
助容量電極部１２Ａで補助容量を形成するように形成さ
れたものであるが、行方向の相隣接する補助容量配線ユ
ニット１２どうしは、図１（Ａ）に示すように接続配線
部２０を介して電気的に接続されている。即ち、同図に
示すように、相隣接する補助容量配線ユニット１２どう
しは、一方の補助容量電極部１２Ａの先端部と接続配線
部２０の一端部とがコンタクトホール２０Ａを介して接
続され、この接続配線部２０の他端部と、補助容量配線
ユニット１２の補助容量電極部１２Ａの基端部と、がコ
ンタクトホール２０Ｂを介して接続されている。図１
（Ｂ）は、この接続配線部２０が形成された部分の断面
を示すものであり、補助容量配線ユニット１２どうしが
ゲートライン１１を跨いで接続されていることを示して
いる。なお、図１（Ｂ）中、接続配線部２０は、ソース
電極１７、ドレイン電極１８Ａと同一材料膜を一括して
パターニングしてなり、また符号２１はガラスなどでな
る透明基板を示している。

【００１６】図２は、上記した補助容量配線ユニット１
２と、液晶表示領域の周縁に形成された列方向リング配
線２２と、の接続構造を示している。同図中、２３は、
液晶表示領域に存在する画素電極１３のうち最も外側に
位置する画素電極１３の補助容量配線ユニット１２とを
接続する接続配線部を示している。列方向リング配線２
２は、ゲートライン１１や補助容量配線ユニット１２と
同一材料膜で同時に形成されたものである。この列方向
リング配線２２と、最も外側の補助容量配線ユニット１
２の補助容量電極部１２Ａの先端部と、は接続配線部２
３を介して接続されているが、この接続配線部２３と補
助容量電極部１２Ａの先端部とは、コンタクトホール２
３Ａを介して接続されている。また、列方向リング配線
２２と、接続配線部２３とは、コンタクトホール２３Ｂ
を介して接続されている。なお、コンタクトホール２３
Ａ、２３Ｂは、ゲート絶縁膜１４およびシリコン窒化膜
１５を貫通して形成されている。

【００１７】図３は、上記した補助容量配線ユニット１
２と、液晶表示領域の周縁に形成された行方向リング配
線２４と、列方向リング配線２２と、の接続構造を示す
平面説明図である。なお、図３においては画素電極、ゲ
ートライン、ＴＦＴなどを省略して示している。同図に
示すように、行方向リング配線２４は、列方向リング配
線２２の端部とコンタクトホール２４Ａを介して接続さ
れている。これら行方向リング配線２４と列方向リング
配線２２とは、図１（Ｂ）に示したゲート絶縁膜１４お
よびシリコン窒化膜１５が介在されている。このためコ
ンタクトホール２４Ａは、これらの膜を貫通して形成さ
れている。なお、行方向リング配線２４の端部は、液晶
表示領域におけるコーナ部に位置する補助容量配線ユニ
ット１２との接続配線部２５と一体的に設けられてい
る。また、列方向リング配線２４と、それぞれの補助容
量配線ユニット１２の端部とは、コンタクトホール２４
Ｂを介して接続されている。

【００１８】本実施形態は、このような構成としたこと
により、補助容量配線ユニット１２に対して行方向リン
グ配線２４からだけでなく、列方向リング配線２２から
接続配線部２３、２０、２５を介して電圧印加が行える
ため電気抵抗値を下げることができる。これに伴い、補
助容量電極部１２Ａどうしの間での電位差を小さくする
ことが可能となる。さらに、本実施形態では、補助容量
配線ユニット１２に断線が発生した場合でも、補助容量
配線全体が網目状（または格子状）に形成されているた
め、断線の悪影響を最小限に抑えることができる。

【００１９】また、本実施形態では、補助容量配線ユニ
ット１２の配線部を、ＴＦＴ１９のゲートライン１１
（ゲート電極部１１Ａを含む）やソース・ドレイン電極
１７、１８Ａをフォトリソグラフィー工程でパターン形
成する際に、露光マスクを変えるだけで同時に形成する
ことができるため、工程数を増加させることがない。

【００２０】（実施形態２）上記した実施形態１は、ス
トライプ配列の画素配置を有する液晶表示素子に本発明
を適用して説明したが、次に、デルタ配列の画素配置を
有する液晶表示素子に本発明を適用した実施形態２につ
いて説明する。図４は、本実施形態に係る液晶表示素子
のＴＦＴ基板に形成された画素電極部の平面図である。

【００２１】本実施形態では、同図に示すように、画素
電極３１がデルタ配列をとり、それぞれの画素電極３１
の列に沿って、補助容量配線ユニット３２が形成されて
いる。この補助容量配線ユニット３２は、同図に示すよ
うに、画素電極３１と斜線で示す領域で対向して補助容
量を形成している。なお、補助容量配線ユニット３２と
画素電極３１との間には、上記した実施形態１と同様に
ゲート絶縁膜およびシリコン窒化膜が介在されている。

【００２２】補助容量配線ユニット３２の補助容量電極
部３２Ａは、画素電極３１の行方向に延びる一辺に沿っ
て、隣の画素列に向けて延在されている。補助容量電極
部３２Ａの端部は、図４に示すように、画素電極３１と
対向しないようになっている。そして、補助容量電極部
３２Ａの端部と、隣接する補助容量配線ユニット３２と
は、接続配線部３４で接続されている。この接続配線部
３４は、上記した実施形態１と同様にＴＦＴ３３のソー
ス電極３５とドレイン電極３６Ａと同一の材料膜で一括
したパターニングで形成されている。そして、この接続
配線部３４と補助容量電極部３２Ａの端部とは、コンタ
クトホール３４Ａで接続され、接続配線部３４と隣接す
る補助容量配線ユニット３２とは、コンタクトホール３
４Ｂで接続されている。なお、画素電極３１における、
この一辺の先端部に位置するコーナ部は、ＴＦＴ３３を
配置するために矩形状に切り欠かれている。また、相隣
接する画素列では、画素電極３１に形成される切り欠き
が列方向で逆の方向のコーナに形成されている。なお、
図中３６はドレインラインであり、画素電極３１の間を
行方向に向けてジグザグに走っている。

【００２３】本実施形態においても、補助容量配線ユニ
ット３２および接続配線部３４は、ゲートラインやソー
ス・ドレイン電極などの金属材料を用いて一括パターニ
ングにより同時に形成できるため、製造工程数を増加さ
せることがない。なお、本実施形態では、補助容量配線
ユニット３２が、画素電極３１に対してほぼ二辺に沿っ
て対向するように形成したものであるが、図５に示す変
形例のように、三辺に沿って対向するような構造として
もよく、また四辺に沿って対向するような構造としても
よい。

【００２４】（実施形態３）図６は、本発明の実施形態
３を示す平面図である。本実施形態では、補助容量配線
ユニットが二列の画素に対して一つの割合で形成されて
いる。即ち、同図に示すように、所定の画素列である画
素電極４１Ａの列と、その画素列に隣接する画素列であ
る画素電極４１Ｂの列と、の間に、補助容量配線ユニッ
ト４２の主配線部４２Ａが両側の画素電極４１Ａ、４１
Ｂの縁部に対向するような幅で形成され、この主配線部
４２Ａより、その両側の各画素電極４１Ａ、４１Ｂの行
方向の一辺に沿って補助容量電極部４２Ｂがそれぞれ形
成されている。そして、相隣接する補助容量配線ユニッ
ト４２どうしは、図６に示すように、補助容量電極部４
２Ｂの先端部どうしが接続配線部４３で接続されてい
る。これら相隣接する補助容量配線ユニット４２の補助
容量電極部４２Ｂどうしと、接続配線部４３と、はそれ
ぞれコンタクトホール４３Ａを介して接続されている。
この結果、液晶表示領域全域では、補助容量配線が網目
状に形成されている。なお、同図中、４４はＴＦＴ、４
５はドレインラインを示している。本実施形態では、補
助容量配線ユニット４２の数が画素列の数に比べて少な
くてよいため、より開口率を大きくすることが可能とな
る。なお、本実施形態では、画素がストライプ配列の液
晶表示素子に本発明を適用したが、画素がデルタ配列の
液晶表示素子にも勿論適用することができる。

【００２５】以上、実施形態１〜実施形態３について説
明したが、本発明はこれらに限定されるものではなく、
構成の要旨に付随する各種の設計変更が可能である。例
えば、上記各実施形態では、スイッチング素子として逆
スタガ型の薄膜トランジスタを用いて工程数の増加を抑
制する構成としたが、スタガ型など他の構造の薄膜トラ
ンジスタを用いてもよく、この場合、ソース・ドレイン
電極材料膜を用いて補助容量配線ユニットを設け、ゲー
ト電極材料膜を用いて接続配線部を設ける。さらにはＭ
ＩＭなどの他のスイッチング素子を用いても勿論よい。
また、上記した各実施形態では、補助容量配線ユニット
と画素電極との間にゲート絶縁膜とシリコン窒化膜とが
介在された構成としたが、ゲート絶縁膜だけの構成とし
ても勿論よい。

【００２６】

【発明の効果】以上の説明から明らかなように、この発
明によれば、液晶表示素子における補助容量配線の断線
に伴う悪影響を防止できる。さらに、工程数を増加させ
ることなく製造を容易にできるため歩留まりの良い、液
晶表示素子の製造を可能にする効果を有する。

【図面の簡単な説明】

【図１】（Ａ）はこの発明の実施形態１の画素部の平面
図、（Ｂ）は（Ａ）のＸ−Ｘ断面図、（Ｃ）は（Ａ）の
Ｗ−Ｗ断面図。

【図２】実施形態１における補助容量配線ユニットと列
方向リング配線との接続構造を示す平面図。

【図３】実施形態１における補助容量配線ユニットと列
方向リング配線と行方向リング配線との接続構造を示す
平面図。

【図４】この発明の実施形態２の平面図。

【図５】実施形態２の変形例を示す平面図。

【図６】この発明の実施形態３の平面図。

【図７】（Ａ）は従来例の平面図、（Ｂ）は（Ａ）のＹ
−Ｙ断面図。

【図８】（Ａ）は従来例の平面図、（Ｂ）は（Ａ）のＺ
−Ｚ断面図。

【符号の説明】

１１ゲートライン１２補助容量配線ユニット１２Ａ補助容量電極部１３画素電極１４ゲート絶縁膜１８ドレインライン１９ＴＦＴ２０接続配線部２０Ａ、２０Ｂコンタクトホール

Claims

【特許請求の範囲】

【請求項１】列方向及び行方向に配列された画素電極
及び前記画素電極に接続された薄膜トランジスタが設け
られた一方の基板と、前記画素電極に対向して共通電極
が設けられた他方の基板との間に液晶が介在する液晶表
示素子において、前記薄膜トランジスタのゲート電極或いはドレイン電極
の一方と同一面上の所定の方向に延在された複数の補助
容量配線ユニットと、前記薄膜トランジスタのゲート電
極或いはドレイン電極の他方と同一面上の前記所定の補
助と異なる方向に設けられ、前記補助容量配線ユニット
どうしを接続する接続配線部と、を備えることを特徴と
する液晶表示素子。
【請求項２】前記補助容量配線ユニットと前記接続配
線ユニットと前記接続配線部とは、前記薄膜トランジス
タのゲート絶縁膜に設けられたコンタクトホールを介し
て互いに接続されることを特徴とする請求項１記載の液
晶表示素子。
【請求項３】前記補助容量配線ユニットは、前記画素
電極の列方向に延在される第１容量配線と、前記第１容
量配線及び前記接続配線部にそれぞれ接続される第２容
量配線と、を備えることを特徴とする請求項１記載の液
晶表示素子。
【請求項４】前記補助容量配線ユニットの第１容量配
線は、前記列方向の画素電極の互いに隣接された二列の
間に、前記薄膜トランジスタのゲート絶縁膜を介して前
記二列の画素電極に重なるように延在されることを特徴
とする請求項１記載の液晶表示素子。
【請求項５】前記薄膜トランジスタは、その半導体層
上にブロッキング絶縁層を有し、前記画素電極と前記補
助容量配線ユニットとの間に前記ゲート絶縁膜及び前記
ブロッキング絶縁層と同一面に形成された絶縁層を介在
していることを特徴とする請求項１記載の液晶表示素
子。