JP4670263B2

JP4670263B2 - 表示装置

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Publication number: JP4670263B2
Application number: JP2004162763A
Authority: JP
Inventors: 基彦吉田
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2004-06-01
Filing date: 2004-06-01
Publication date: 2011-04-13
Anticipated expiration: 2024-06-01
Also published as: JP2005345585A

Description

この発明は、液晶表示装置等の表示装置に関する。

例えば、液晶表示装置には、マトリクス状に設けられた走査線と信号線とで囲まれた領域内に画素電極をスイッチング素子としての薄膜トランジスタを介して走査線および信号線に接続させて設けたものがある（例えば、特許文献１参照）。

特開平７−１１０４９５号公報

ところで、上記従来の液晶表示装置では、走査線と平行な方向に隣接する画素電極間に信号線が配置されているため、画素電極の走査線と平行な方向のサイズを大きくすると信号線の幅が小さくなってしまう。このため、信号線の両端に生じる電圧降下が比較的大きくなり、信号線に接続された各画素電極に印加される信号電圧が比較的大きく変化し、ひいては、階調が比較的大きく変化し、表示品位が低下してしまう。

そこで、この発明は、信号線の両端に生じる電圧降下を低減することができる表示装置を提供することを目的とする。

この発明は、上記目的を達成するため、所定の方向に延伸する信号線と、前記信号線よりも上層側に第１の絶縁層を介して前記信号線に交差するように配置された走査線と、前記走査線のうちの前記信号線と交差する領域をゲート電極にしたボトムゲート型の薄膜トランジスタと、前記薄膜トランジスタのドレイン電極とソース電極のうちの何れか一方に接続された画素電極と、を備え、前記信号線は、前記薄膜トランジスタのドレイン電極とソース電極のうちの何れか他方に接続され、前記画素電極は、該画素電極の全体が前記信号線に重なるように設けられ、前記信号線と前記画素電極との間の層として、前記第１の絶縁層と、前記薄膜トランジスタにおけるゲート絶縁膜と同時に成膜された第２の絶縁層と、が設けられていることを特徴とするものである。

この発明によれば、信号線上におけるゲート絶縁膜上に表示用透明電極を設けているので、信号線の幅を最大で表示用透明電極の同方向のサイズと同じとすることができ、ひいては、信号線の幅を比較的大きくすることができ、信号線の両端に生じる電圧降下を低減することができる。

（第１実施形態）
図１はこの発明の第１実施形態としての液晶表示装置におけるアクティブマトリクスパネルの要部の平面図を示し、図２（Ａ）は図１のＡ−Ａ線に沿う断面図を示し、図２（Ｂ）は図１のＢ−Ｂ線に沿う断面図を示す。この場合、図１を明確にする目的で、後述する画素電極１５およびドレイン接続線１４の縁部に斜めの短い実線のハッチングが記入されている。

このアクティブマトリクスパネルはガラス基板１を備えている。ガラス基板１の上面にはＩＴＯ等の透明導電材料からなる複数の信号線２が行方向（図１において左右方向）に間隔をおいて列方向（図１において上下方向）に延在されて設けられている。この場合、信号線２の幅は、後述する画素電極１５の同方向のサイズと同じとなっており、信号線２間の間隔は可及的に小さくなっている。

信号線２の上面には窒化シリコンからなる層間絶縁膜３が設けられ、信号線２間においては、図２（Ｂ）に示すように、ガラス基板１の上面において後述する走査線４下のみに層間絶縁膜３が設けられている。層間絶縁膜３の上面にはクロム等からなる複数の走査線４が列方向に間隔をおいて行方向に延在されて設けられている。この場合、信号線２上に設けられた走査線４はゲート電極４ａを兼ねている。

信号線２上におけるゲート電極４ａを含む層間絶縁膜３の上面には窒化シリコンからなるゲート絶縁膜５が設けられ、信号線２間においては、図２（Ｂ）に示すように、走査線４の上面のみにゲート絶縁膜５が設けられている。ゲート電極４ａ上におけるゲート絶縁膜５の上面には真性アモルファスシリコンからなる半導体薄膜６が設けられている。ゲート電極４ａ上において半導体薄膜６の上面の列方向中央部には窒化シリコンからなるチャネル保護膜７が設けられている。

チャネル保護膜７の上面両側およびその両側における半導体薄膜６の上面にはｎ型アモルファスシリコンからなるコンタクト層８、９が設けられている。コンタクト層８、９の上面にはクロム等からなるドレイン電極１０およびソース電極１１が設けられている。ここで、ゲート電極４ａ、ゲート絶縁膜５、半導体薄膜６、チャネル保護膜７、コンタクト層８、９、ドレイン電極１０およびソース電極１１により、薄膜トランジスタ１２が構成されている。

ドレイン電極１０の近傍におけるゲート絶縁膜５および層間絶縁膜３には開口部１３が行方向に延在されて設けられている。開口部１３内およびその近傍にはＩＴＯ等の透明導電材料からなるドレイン接続線１４が信号線２およびドレイン電極１０に接続されて設けられている。信号線２上におけるゲート絶縁膜５の上面にはＩＴＯ等の透明導電材料からなる画素電極１５がソース電極１１に接続されて設けられている。この場合、画素電極１５の行方向のサイズは信号線２の幅と同じとなっている。

このように、このアクティブマトリクスパネルでは、信号線２上におけるゲート絶縁膜５の上面に画素電極１５を設けているので、信号線２の幅を画素電極１５の同方向のサイズと同じとすることができる。この結果、信号線２の幅を比較的大きくすることができ、信号線２の両端に生じる電圧降下を低減することができ、ひいては、階調の変化を低減することができ、表示品位を向上することができる。

次に、上記構成のアクティブマトリクスパネルの製造方法の一例について説明する。この場合の製造方法の特徴の１つは、各種のレジストパターンを形成する際の位置合わせは行方向と列方向のいずれか一方のみに行なうことであるので、この点に留意されたい。

まず、図３および図４（Ａ）、（Ｂ）に示すように、ガラス基板１の上面に、スパッタ法により成膜されたＩＴＯ等の透明導電材料からなる透明導電膜をパターニングすることにより、複数の信号線２を行方向に間隔をおいて列方向に延在させて形成する。この場合、信号線２を形成するためのレジストパターン（図示せず）は、列方向に延在する信号線２の上面に形成されている。したがって、この場合のレジストパターンを形成する際の位置合わせは、列方向に行なう必要はなく、行方向のみに行なえばよい。

次に、信号線２を含むガラス基板１の上面にプラズマＣＶＤ法により窒化シリコンからなる層間絶縁膜３を成膜する。次に、層間絶縁膜３の上面に、スパッタ法により成膜されたクロム等からなる金属膜をパターニングすることにより、複数の走査線４を列方向に間隔をおいて行方向に延在させて形成する。この場合、走査線４を形成するためのレジストパターン（図示せず）は、行方向に延在する走査線４の上面に形成されている。したがって、この場合のレジストパターンを形成する際の位置合わせは、行方向に行なう必要はなく、列方向のみに行なえばよい。

次に、図５および図６（Ａ）、（Ｂ）に示すように、走査線４を含む層間絶縁膜３の上面にプラズマＣＶＤ法により窒化シリコンからなるゲート絶縁膜５、真性アモルファスシリコン層６ａおよび窒化シリコン層７ａを連続して成膜する。次に、窒化シリコン層７ａをパターニングすることにより、走査線４上におけるゲート絶縁膜５の上面にチャネル保護膜形成用層７ｂを行方向に延在させて形成する。

この場合、チャネル保護膜形成用層７ｂを形成するためのレジストパターン（図示せず）は、行方向に延在するチャネル保護膜形成用層７ｂの上面に形成されている。したがって、この場合のレジストパターンを形成する際の位置合わせは、行方向に行なう必要はなく、列方向のみに行なえばよい。なお、この場合のレジストパターンは、クロム等の遮光性導電材料からなる走査線４を露光マスクとした裏面露光（ガラス基板１の下面側からの露光）により形成すると、その際の位置合わせは行方向および列方向のいずれにも行なう必要はない。

次に、図７および図８（Ａ）、（Ｂ）に示すように、チャネル保護膜形成用層７ｂを含む真性アモルファスシリコン層６ａの上面にプラズマＣＶＤ法によりｎ型アモルファスシリコン層２１を成膜する。次に、ｎ型アモルファスシリコン層２１の上面にスパッタ法によりクロム等からなる金属膜２２を成膜する。次に、金属膜２２、ｎ型アモルファスシリコン層２１および真性アモルファスシリコン層６ａを連続してパターニングすることにより、半導体薄膜形成用層６ｂ、コンタクト層形成用層８ｂ、９ｂ、ドレイン電極形成用層１０ｂおよびソース電極形成用層１１ｂを行方向に延在させて形成する。

この場合、半導体薄膜形成用層６ｂ、コンタクト層形成用層８ｂ、９ｂ、ドレイン電極形成用層１０ｂおよびソース電極形成用層１１ｂを形成するためのレジストパターン（図示せず）は、行方向に延在するドレイン電極形成用層１０ｂおよびソース電極形成用層１１ｂの各上面に形成されている。したがって、この場合のレジストパターンを形成する際の位置合わせは、行方向に行なう必要はなく、列方向のみに行なえばよい。

次に、図９および図１０（Ａ）、（Ｂ）に示すように、ドレイン電極形成用層１０ｂの近傍におけるゲート絶縁膜５および層間絶縁膜３に開口部１３を行方向に延在させて形成する。この場合、開口部１３を形成するためのレジストパターン（図示せず）は、行方向に延在する開口部１３に対応する部分に開口部を有している。したがって、この場合のレジストパターンを形成する際の位置合わせは、行方向に行なう必要はなく、列方向のみに行なえばよい。なお、この状態では、ガラス基板１および信号線２は、開口部１３を介して露出されている。

次に、図１１および図１２（Ａ）、（Ｂ）に示すように、表面全体にスパッタ法により成膜されたＩＴＯ等の透明導電材料からなる透明導電膜をパターニングすることにより、画素電極形成用層１５ａおよびドレイン接続線形成用層１４ａを行方向に延在させて形成する。この場合、画素電極形成用層１５ａおよびドレイン接続線形成用層１４ａを形成するためのレジストパターン（図示せず）は、行方向に延在する画素電極形成用層１５ａおよびドレイン接続線形成用層１４ａの各上面に形成されている。したがって、この場合のレジストパターンを形成する際の位置合わせは、行方向に行なう必要はなく、列方向のみに行なえばよい。この後、レジストパターンを剥離する。

次に、図示していないが、ドレイン接続線形成用層１４ａ、ドレイン電極形成用層１０ｂ、ソース電極形成用層１１ｂおよび画素電極形成用層１５ａ上に、信号線２と同一の幅でその位置が一致したレジストパターンを、該信号線２と同様に列方向に延在させて形成し、該レジストパターンをマスクとして、画素電極形成用層１５ａおよびドレイン接続線形成用層１４ａをエッチングすると、図１３および図１４（Ａ）、（Ｂ）に示すように、画素電極１５およびドレイン接続線１４が形成される。この場合のレジストパターンは、列方向に延在する信号線２上における表面に形成されている。したがって、この場合のレジストパターンを形成する際の位置合わせは、列方向に行なう必要はなく、行方向のみに行なえばよい。

次に、同レジストパターンをマスクとして、すなわち、ドレイン接続線形成用層１４ａ、ドレイン電極形成用層１０ｂ、ソース電極形成用層１１ｂおよび画素電極形成用層１５ａ上に、信号線２と同一位置に同一の幅で列方向に延在するレジストパターンをマスクとして、信号線２間におけるドレイン電極形成用層１０ｂ、ソース電極形成用層１１ｂ、コンタクト層８ｂ、９ｂ、半導体薄膜形成用層６ｂおよびチャネル保護膜形成用層７ｂを連続してエッチングして除去すると、図１および図２（Ａ）、（Ｂ）に示すようになる。すなわち、レイン電極形成用層１０ｂ、ソース電極形成用層１１ｂ、コンタクト層８ｂ、９ｂ、半導体薄膜形成用層６ｂおよびチャネル保護膜形成用層７ｂを各薄膜トランジスタ１２に対応するように行方向に分離する。

ただし、この場合、信号線２間においては、半導体薄膜形成用層６ｂをエッチングするとき、チャネル保護膜形成用層７ｂがエッチングストッパとなるため、半導体薄膜形成用層６ｂの中、チャネル保護膜形成用層７ｂ下に位置する半導体薄膜形成用層６ｂの部分が残存される。次に、窒化シリコンからなるチャネル保護膜形成用層７ｂをエッチングして除去するとき、信号線２間における同じく窒化シリコンからなるゲート絶縁膜５および層間絶縁膜３もエッチングして除去されるが、残存する半導体薄膜形成用層６ｂ下にゲート絶縁膜５および層間絶縁膜３が残存される。次に、信号線２間に残存する半導体薄膜形成用層６ｂをエッチングして除去すると、図１および図２（Ａ）、（Ｂ）に示すようになる。

以上のように、上記製造方法では、基本的に、各種のレジストパターンを形成する際の位置合わせを行方向と列方向のいずれか一方のみに行なっているので、各種のレジストパターンを形成する際の位置合わせを簡略化することができる。また、各種のレジストパターンをマスクとして行なうエッチングの方向が行方向のみまたは列方向のみで直線状となるので、エッチング不良が発生しにくいようにすることができる。

なお、画素電極１５およびドレイン接続線１４は、２回のフォトリソグラフィ工程ではなく、１回のフォトリソグラフィ工程で形成するようにしてもよい。また、信号線２の幅は、画素電極１５の同方向のサイズと同じではなく、画素電極１５の同方向のサイズよりもある程度小さくなるようにしてもよい。このようにした場合には、画素電極１５およびドレイン接続線１４を形成する際の行方向の位置合わせ精度をある程度粗くすることができる。また、信号線２の幅を画素電極１５の同方向のサイズよりもある程度小さくした場合には、信号線２をクロム等の遮光性導電材料によって形成しても、画素電極１５の信号線２と重合しない領域を透過領域とすることができる。

（第２実施形態）
図１５はこの発明の第２実施形態としての液晶表示装置におけるアクティブマトリクスパネルの要部の平面図を示し、図１６（Ａ）は図１５のＡ−Ａ線に沿う断面図を示し、図１６（Ｂ）は図１５のＢ−Ｂ線に沿う断面図を示す。この場合も、図１５を明確にする目的で、画素電極１５およびドレイン接続線１４の縁部に斜めの短い実線のハッチングが記入されている。

このアクティブマトリクスパネルにおいて、図１および図２（Ａ）、（Ｂ）に示す場合と大きく異なる点は、画素電極１５下における層間絶縁膜３の上面に補助容量電極１６を行方向に延在させて設けた点である。この場合、図１６（Ａ）に示すように、信号線２上においては、補助容量電極１６上におけるゲート絶縁膜５の上面において画素電極１５下に真性アモルファスシリコン層６ｃおよび窒化シリコン層７ｃが設けられている。また、図１６（Ｂ）に示すように、信号線２間においては、ガラス基板１の上面において補助容量電極１６下に層間絶縁膜３が設けられ、補助容量電極１６の上面にゲート絶縁膜５が設けられている。

次に、このアクティブマトリクスパネルの製造方法の一例を、上記第１実施形態の場合と異なる点について、簡単に説明する。まず、図３および図４（Ａ）、（Ｂ）に示す工程において、走査線４の形成と同時に、補助容量電極１６を走査線４と同一の材料によって形成する。次に、図５および図６（Ａ）、（Ｂ）に示す工程において、チャネル保護膜形成用層７ｂの形成と同時に、窒化シリコン層７ｃ形成用層をチャネル保護膜形成用層７ｂと同一の材料によって形成する。

次に、図９および図１０（Ａ）、（Ｂ）に示す工程において、窒化シリコン層７ｃ形成用層をマスクとして真性アモルファスシリコン層６ｃ形成用層を形成する。次に、図１３および図１４（Ａ）、（Ｂ）に示す工程において、信号線２間の不要な部分を除去する。かくして、図１５および図１６（Ａ）、（Ｂ）に示すアクティブマトリクスパネルが得られる。

（第３実施形態）
図１７はこの発明の第３実施形態としての液晶表示装置におけるアクティブマトリクスパネルの要部の平面図を示す。このアクティブマトリクスパネルにおいて、図１に示す場合と大きく異なる点は、信号線２上に設けられた画素電極１５およびドレイン接続線１４を行方向（信号線２の幅方向）に複数に分割した点である。したがって、薄膜トランジスタ１２を構成するゲート電極４ａ、ゲート絶縁膜５、半導体薄膜、チャネル保護膜７、両コンタクト層、ドレイン電極１０およびソース電極１１も、信号線２上において、行方向に複数に分割されている。

ただし、この場合、信号線２間においても、信号線２上とほぼ同様な構造となっている。そして、信号線２間に設けられた画素電極１５は薄膜トランジスタ１２を介してドレイン接続線１４に接続されているが、当該ドレイン接続線１４は信号線２に接続されていないので、信号線２間に設けられた画素電極１５はダミー画素電極となっている。

そして、この場合、例えば図１１に示す画素電極形成用層１５ａおよびドレイン接続線形成用層１４ａを行方向に分離するためのレジストパターンは、分割された画素電極１５およびドレイン接続線１４上に設けられて列方向に延在されているが、当該レジストパターンが行方向に位置ずれを起こしても、信号線２上に形成された画素電極１５が実質的な画素電極となり、信号線２間に形成された画素電極１５はダミー画素電極となるので、当該レジストパターンの位置合わせは行方向および列方向共に行なう必要はない。

なお、図１５および図１６（Ａ）、（Ｂ）に示すような場合においても、上記第３実施形態の場合と同様に、信号線２上に設けられた画素電極１５、ドレイン接続線１４等を行方向（信号線２の幅方向）に複数に分割するようにしてもよいことは勿論である。また、本発明は、液晶表示装置に限らず、他の表示装置にも適用可能である。

この発明の第１実施形態としての液晶表示装置におけるアクティブマトリクスパネルの要部の平面図。（Ａ）は図１のＡ−Ａ線に沿う断面図、（Ｂ）は図１のＢ−Ｂ線に沿う断面図。図１に示すアクティブマトリクスパネルの製造に際し、当初の工程の平面図。（Ａ）は図３のＡ−Ａ線に沿う断面図、（Ｂ）は図３のＢ−Ｂ線に沿う断面図。図３に続く工程の平面図。（Ａ）は図５のＡ−Ａ線に沿う断面図、（Ｂ）は図５のＢ−Ｂ線に沿う断面図。図５に続く工程の平面図。（Ａ）は図７のＡ−Ａ線に沿う断面図、（Ｂ）は図７のＢ−Ｂ線に沿う断面図。図７に続く工程の平面図。（Ａ）は図９のＡ−Ａ線に沿う断面図、（Ｂ）は図９のＢ−Ｂ線に沿う断面図。図９に続く工程の平面図。（Ａ）は図１１のＡ−Ａ線に沿う断面図、（Ｂ）は図１１のＢ−Ｂ線に沿う断面図。図１１に続く工程の平面図。（Ａ）は図１３のＡ−Ａ線に沿う断面図、（Ｂ）は図１３のＢ−Ｂ線に沿う断面図。この発明の第２実施形態としての液晶表示装置におけるアクティブマトリクスパネルの要部の平面図。（Ａ）は図１５のＡ−Ａ線に沿う断面図、（Ｂ）は図１５のＢ−Ｂ線に沿う断面図。この発明の第３実施形態としての液晶表示装置におけるアクティブマトリクスパネルの要部の平面図。

符号の説明

１ガラス基板
２信号線
３層間絶縁膜
４走査線
４ａゲート電極
５ゲート絶縁膜
６半導体薄膜
７チャネル保護膜
８、９コンタクト層
１０ドレイン電極
１１ソース電極
１２薄膜トランジスタ
１３開口部
１４ドレイン接続線
１５画素電極
１６補助容量電極

Claims

所定の方向に延伸する信号線と、
前記信号線よりも上層側に第１の絶縁層を介して前記信号線に交差するように配置された走査線と、
前記走査線のうちの前記信号線と交差する領域をゲート電極にしたボトムゲート型の薄膜トランジスタと、
前記薄膜トランジスタのドレイン電極とソース電極のうちの何れか一方に接続された画素電極と、
を備え、
前記信号線は、前記薄膜トランジスタのドレイン電極とソース電極のうちの何れか他方に接続され、
前記画素電極は、該画素電極の全体が前記信号線に重なるように設けられ、
前記信号線と前記画素電極との間の層として、前記第１の絶縁層と、前記薄膜トランジスタにおけるゲート絶縁膜と同時に成膜された第２の絶縁層と、が設けられていることを特徴とする表示装置。
前記画素電極は、前記信号線の幅と等しい幅に形成されていることを特徴とする請求項１に記載の表示装置。
前記信号線と前記画素電極は透明な導電性材料により形成されていることを特徴とする請求項１または２に記載の表示装置。
前記薄膜トランジスタのドレイン電極とソース電極は、前記信号線の幅と等しい幅に形成されていることを特徴とする請求項１から３の何れかに記載の表示装置。