JP2005175381A - 半導体素子、アレイ基板およびその製造方法 - Google Patents

Abstract

【課題】静電気破壊を抑制でき、歩留まりを向上できるアレイ基板を提供する。
【解決手段】ガラス基板３の層間絶縁膜側を洗浄する前に、層間絶縁膜を介してゲート電極配線11に連通して開口するダミーホール36を各画素５の表示ドット5a,5b,5c毎に形成する。ガラス基板３の層間絶縁膜側を洗浄した際に、薄膜トランジスタ８のポリシリコン半導体層21に蓄積する電荷と同様の電荷が、ダミーホール36を介してゲート電極配線11に蓄積する。ゲート電極配線11とポリシリコン半導体層21とが略等しい電位となる。ポリシリコン半導体層21とゲート電極配線11との間での電圧差の発生を抑制できる。
【選択図】図１

Description

本発明は、半導体層から配線層が離間されて設けられた半導体素子、この半導体素子を備えたアレイ基板、およびこのアレイ基板の製造方法に関する。

近年、平面表示装置としての液晶表示装置の多くは、薄膜トランジスタ基板としてのアレイ基板を備えている。このアレイ基板は、絶縁性の基板を備えており、この基板上には、複数の画素がマトリクス状に形成されている。これら複数の画素は、１組の色単位、例えば赤(Red:Ｒ)、緑(Green:Ｇ)および青(Blue:Ｂ)の３つの表示ドットを備えており、これら各表示ドットのそれぞれには、画素電極、蓄積容量および薄膜トランジスタのそれぞれが配置されている。

そして、アレイ基板の基板上には、例えばポリシリコン膜が島状に積層されている。このポリシリコン膜を含む基板上には、ゲート絶縁膜が積層されている。また、このポリシリコン膜を介したゲート絶縁膜上には、ゲート電極配線としての走査線が積層されている。さらに、この走査線から離間されたゲート絶縁膜上には、共通容量配線としての補助容量線が積層されている。

また、これら走査線および補助容量線を含むゲート絶縁膜上には、層間絶縁膜が積層されている。この層間絶縁膜上には、ポリシリコン膜にコンタクトホールを介して電気的に接続された画像信号配線としての信号線が積層されている。

さらに、このアレイ基板の信号線側には、絶縁性の基板上に設けられた色層としてのカラーフィルタを備えた対向基板が対向して配設されている。また、これらアレイ基板と対向基板との間には液晶が介挿されて封止されて液晶表示装置とされた構成が知られている(例えば、特許文献１参照。)。
特開２０００−１８７２４８号公報（第４−６頁、図１−図３）

しかしながら、上述した液晶表示装置では、大量のデータを表示するために非常に多くの画素を必要とする。特に、この液晶表示装置をパーソナルコンピュータに用いる代表的な画面とし、ＲＧＢ３色をそれぞれ３つの表示ドットで構成した場合には、これら表示ドットを備えた数百万の画素をアレイ基板の基板上に作り込む必要がある。

近年では、液晶表示装置の表示に対する要求は年々高度なものになり、この液晶表示装置の画素の不良による点欠陥をできるだけ少なくしたり、さらには無くしたものが要求されている。ところが、製造現場では点欠陥の全く無い液晶表示装置を歩留まり良く作ることは非常に難しく、点欠陥の少ない構造や製造方法を提供することが非常に重要である。

そして、液晶表示装置の画素の点欠陥が発生する大きな原因の一つには、この液晶表示装置のアレイ基板を作成する際の静電気破壊が存在する。すなわち、アレイ基板の基板上に、薄膜トランジスタ用としてパターン化されたポリシリコン膜、ゲート絶縁膜、走査線、補助容量線および層間絶縁膜のそれぞれが形成され、この層間絶縁膜およびゲート絶縁膜にコンタクトホールが形成された段階、すなわち画像信号配線を層間絶縁膜上に形成する前の状態で、このアレイ基板を洗浄すると、静電気破壊による薄膜トランジスタの特性異常が発生するという問題を有している。

本発明は、このような点に鑑みなされたもので、静電気破壊を抑制でき、歩留まりを向上できる半導体素子、アレイ基板およびアレイ基板の製造方法を提供することを目的とする。

本発明は、半導体層と、この半導体層から離間されて設けられた配線層と、この配線層の前記半導体層に対して反対側に設けられ、前記半導体層に連通して開口した第１の開口部および前記配線層に連通して開口した第２の開口部を有する層間絶縁層とを具備したものである。

そして、半導体層から離間されて設けられた配線層の半導体層に対する反対側に層間絶縁層が設けられ、半導体層に連通して開口した第１の開口部と配線層に連通して開口した第２の開口部とを層間絶縁層が有している。この結果、この層間絶縁層を設けた後の工程で発生し得る静電気によって第１の開口部を介して半導体層に蓄積した電荷と同様な電荷が第２の開口部を介して配線層へと蓄積される。よって、これら半導体層と配線層との間に掛かる電圧が抑制されて、この半導体層の静電気破壊が抑制されるので、歩留まりが向上する。

本発明によれば、層間絶縁層を設けた後の工程で発生し得る静電気によって第１の開口部を介して半導体層に蓄積した電荷と同様に電荷が第２の開口部を介して配線層へも蓄積されるから、これら半導体層と配線層との間に掛かる電圧を抑制でき、この半導体層の静電気破壊を抑制できるので、歩留まりを向上できる。

以下、本発明の液晶表示装置の第１の実施の形態の構成を図１ないし図５を参照して説明する。

図１ないし図５において、１は平面表示装置としての液晶表示装置１で、この液晶表示装置１は、トップゲートタイプの薄膜トランジスタ(Thin Film Transistor:ＴＦＴ)方式である。そして、この液晶表示装置１は、図５に示すように、薄膜トランジスタ基板としての略矩形平板状のアレイ基板２を備えている。このアレイ基板２は、略透明な矩形平板状の絶縁性基板としての透光性基板であるガラス基板３を有している。なお、このガラス基板３としては、例えば♯１７３７ガラス基板(コーニング社製)などが用いられる。

さらに、図４に示すように、このガラス基板３の一主面である表面上の中央部には、画像表示領域としての画面部４が形成されている。そして、このガラス基板３上の画面部４には、複数の画素５がマトリクス状に設けられて配置されている。これら画素５は、少なくとも２色以上である１組の色単位、例えば赤(Red:Ｒ)、緑(Green:Ｇ)および青(Blue:Ｂ)の３つの表示ドット5a,5b,5cを備えている。これら表示ドット5a,5b,5cは、各画素５において繰り返して配置されて構成されている。また、これら表示ドット5a,5b,5cのそれぞれには、画素電極６、蓄積容量７および半導体素子としての薄膜トランジスタ８がそれぞれ１つずつ配置されている。

さらに、ガラス基板３の表面には、配線層としての走査配線である複数のゲート電極配線11が、このガラス基板３の幅方向に沿って配設されている。これら複数のゲート電極配線11は、モリブデン(Ｍｏ)合金にて構成されており、ガラス基板３の横方向に向けて等間隔に平行に離間されている。さらに、これら複数のゲート電極配線11は、薄膜トランジスタ８に電気的に接続されている。

また、これら複数のゲート電極配線11間のそれぞれには、補助容量線としての複数の共通容量配線12が、ガラス基板３の横方向に沿って配設されている。これら複数の共通容量配線12は、ガラス基板３の横方向に向けて等間隔に平行に離間されている。さらに、これら複数の共通容量配線12は、蓄積容量７に電気的に接続されている。また、これら複数の共通容量配線12は、薄膜トランジスタ８に電気的に接続されている。

さらに、ガラス基板３の表面には、信号配線層としての信号線である複数の画像信号配線13が、このガラス基板３の縦方向に沿って配設されている。これら複数の画像信号配線13は、アルミニウム(Ａｌ)と高融点金属との積層膜にて構成されており、ガラス基板３の縦方向に向けて等間隔に離間されている。

一方、このガラス基板３の周縁には、このガラス基板３の横方向に沿った一側縁に設けられた周辺駆動回路としての細長矩形平板状のＹドライバ回路であるゲートドライバ回路14が配設されている。このゲートドライバ回路14は、ガラス基板３の縦方向に沿って設けられており、このガラス基板３上のゲート電極配線11それぞれの一端部が電気的に接続されている。

また、このガラス基板３の縦方向に沿った一端には、周辺駆動回路としての細長矩形平板状のＸドライバ回路である画像信号回路15が配設されている。この画像信号回路15は、ガラス基板３の横方向に沿って設けられており、このガラス基板３上の画像信号配線13それぞれの一端部が電気的に接続されている。さらに、先出の共通容量配線12は、ひとまとめにされて周辺駆動回路としてのドライバ回路16にそれぞれが電気的に接続されている。

一方、図５に示すように、このガラス基板３の表面には、シリコン窒化膜や酸化シリコン膜などにて構成された図示しないアンダーコート層が積層されて成膜されている。このアンダーコート層上には、スイッチング素子としての画素トランジスタである薄膜トランジスタ８が１画素構成要素として配設されている。そして、これら薄膜トランジスタ８は、アンダーコート層上に形成された半導体層としての多結晶半導体層であるポリシリコン半導体層21を備えている。

このポリシリコン半導体層21は、非晶質半導体としてのアモルファスシリコン(ａ−Ｓｉ)をエキシマレーザ溶解結晶化であるアニールにて作成されたポリシリコン(ｐ−Ｓｉ)薄膜である。また、このポリシリコン半導体層21は、薄膜トランジスタ８用の半導体層パターンであり、このポリシリコン半導体層21の中央部に設けられた活性層としてのチャネル領域22を有している。このチャネル領域22の両側には、ソース領域23およびドレイン領域24のそれぞれが設けられている。

そして、各薄膜トランジスタ８のチャネル領域22、ソース領域23およびドレイン領域24のそれぞれを含むアンダーコート層上には、絶縁性を有する配線絶縁層としてのシリコン酸化膜であるゲート絶縁膜31が積層されて成膜されている。このゲート絶縁膜31は、プラズマ化学蒸着(Chemical Vapor Deposition:ＣＶＤ)法による膜厚１５０ｎｍの酸化ケイ素膜にて構成されている。また、このゲート絶縁膜31は、ポリシリコン半導体層21上に配置されている。

さらに、各薄膜トランジスタ８のチャネル領域22に対向したゲート絶縁膜31上には、一対の細長矩形状のゲート電極32が積層されて成膜されている。これらゲート電極32は、チャネル領域22の長手方向に向けて離間されて配設されている。また、これらゲート電極32のそれぞれは、ゲート絶縁膜31を介して各薄膜トランジスタ８のチャネル領域22に対向している。さらに、これらゲート電極32は、図１に示すように、ゲート電極配線11の一側縁に一体的に接続されて、このゲート電極配線11の一部を構成する。すなわち、これらゲート電極32は、各ゲート電極配線11の一側縁から垂直に突出した細長矩形平板状に形成されている。

ここで、これら各ゲート電極配線11のそれぞれは、ゲート絶縁膜31を介して、すなわちこのゲート絶縁膜31を挟んでポリシリコン半導体層21に重なっている。さらに、これら各ゲート電極配線11は、ゲート絶縁膜31上に設けられている。言い換えると、これら各ゲート電極配線11は、各薄膜トランジスタ８のポリシリコン半導体層21からゲート絶縁膜31を介して離間されて設けられている。

さらに、ゲート電極32から離間されたゲート絶縁膜31上には、補助容量を蓄積させる画素補助容量としての蓄積容量７が積層されている。この蓄積容量７は、ゲート絶縁膜31上に積層されて成膜された共通容量配線12を備えている。この共通容量配線12は、薄膜トランジスタ８のゲート電極32に対して電気的に絶縁されている。ここで、これら共通容量配線12は、ゲート電極配線11と同一工程で同一材料にて形成されている。

そして、この共通容量配線12、ゲート電極32およびゲート電極配線11のそれぞれを含むゲート絶縁膜31上には、層間絶縁層としての層間絶縁膜33が積層されて成膜されている。この層間絶縁膜33は、プラズマＣＶＤ法による膜厚３５０ｎｍの窒化ケイ素と膜厚４５０ｎｍの酸化ケイ素との積層膜にて構成されている。ここで、この層間絶縁膜33は、ゲート電極配線11のポリシリコン半導体層21に対する反対側に設けられている。さらに、この層間絶縁膜33は、ゲート電極配線11の一主面上に設けられている。

また、図１、図３および図５に示すように、これら層間絶縁膜33およびゲート絶縁膜31には、これら層間絶縁膜33およびゲート絶縁膜31のそれぞれを貫通した第１の開口部としての導通部である複数のコンタクトホール34,35が開口されて設けられている。ここで、これらコンタクトホール34,35は、薄膜トランジスタ８のゲート電極32の両側に位置する、この薄膜トランジスタ８のソース領域23およびドレイン領域24上に設けられている。そして、コンタクトホール34は、薄膜トランジスタ８のソース領域23に連通して開口している。また、コンタクトホール35は、薄膜トランジスタ８のドレイン領域24に連通して開口している。

さらに、図１および図２に示すように、層間絶縁膜33には、ゲート電極配線11に連通して開口した第２の開口部としてのコンタクトホールである複数のダミーホール36が形成されている。これらダミーホール36は、アレイ基板２のガラス基板３上の画面部４の各表示ドット5a,5b,5c毎にそれぞれ設けられている。言い換えると、これらダミーホール36は、１つの表示ドット5a,5b,5cに１つずつ設けられている。さらに、これらダミーホール36は、層間絶縁膜33上に形成された開口パターンにて構成されている。

すなわち、これらダミーホール36は、層間絶縁膜33を介してゲート電極配線11の一部を露出させており、このゲート電極配線11に蓄積される電荷を放出させて、薄膜トランジスタ８のポリシリコン半導体層21に蓄積した電荷をゲート電極配線11へと流出させ、これらポリシリコン半導体層21とゲート電極配線11間に位置するゲート絶縁膜31に掛かる電圧を抑制して、薄膜トランジスタの静電気破壊を減少させる。

さらに、これらダミーホール36は、これらダミーホール36およびコンタクトホール34,35それぞれが形成され、画像信号配線13用の配線材料が被着される前の状態で、例えばエッチング液や電解水などで層間絶縁膜33の表面側を洗浄する洗浄工程の後に、画像信号配線13用の配線材料によるパターンにて構成された導電層としての被覆層37によってそれぞれ被覆されている。すなわち、この被覆層37は、層間絶縁膜33上に設けられて各ダミーホール36内に充填されており、これら各ダミーホール36内に露出したゲート電極配線11を被覆している。さらに、この被覆層37は、画像信号配線13と同一工程で同一材料にて形成されている。

ここで、各ゲート電極配線11における各ダミーホール36のそれぞれが連通した部分には、このゲート電極配線11の一部を幅方向に向けて拡幅させた矩形状の拡幅部としての拡幅配線部38がそれぞれ設けられている。言い換えると、これら拡幅配線部38は、これら拡幅配線部38の中央部にダミーホール36が連通するように構成されている。さらに、これら拡幅配線部38は、各画素５の表示ドット5a,5b,5c毎に設けられており、各ゲート電極配線11に一体的に形成されたゲート電極32間に設けられている。

すなわち、これら拡幅配線部38は、これら拡幅配線部38が設けられた表示ドット5a,5b,5c内の薄膜トランジスタ８のドレイン領域24と、これら拡幅配線部38が設けられたゲート電極配線11の長手方向に沿って隣接する表示ドット5a,5b,5c内の薄膜トランジスタ８のソース領域23との間である略中間部に設けられている。また、これら拡幅配線部38は、各ゲート電極配線11から各ゲート電極32が突出する方向とは反対側である、このゲート電極配線11の幅方向に沿った一側に向けて垂直に突出している。

さらに、薄膜トランジスタ８のソース領域23に連通したコンタクトホール34を含む層間絶縁膜33上には、この薄膜トランジスタ８のソース電極として機能する画像信号配線13が積層されて設けられている。この画像信号配線13は、コンタクトホール34を介して薄膜トランジスタ８のソース領域23に電気的に接続されて導通されている。

また、この薄膜トランジスタ８のドレイン領域24に連通したコンタクトホール35を含む層間絶縁膜33上には、信号線としてのドレイン電極39が積層されて設けられている。このドレイン電極39は、蓄積容量７の共通容量配線12に対向しており、層間絶縁膜33を介した共通容量配線12との間で補助容量を蓄積させる。また、このドレイン電極39は、コンタクトホール35を介して薄膜トランジスタ８のドレイン領域24に電気的に接続されて導通されている。さらに、このドレイン電極39は、画像信号配線13と同一工程で同一材料にて形成されている。

ここで、これら画像信号配線13、ドレイン電極39、ポリシリコン半導体層21、ゲート電極配線11、ゲート絶縁膜31および層間絶縁膜33によって各薄膜トランジスタ８が構成されている。よって、これら各薄膜トランジスタ８は、ガラス基板３の画面部４上にマトリクス状の半導体層パターンとして形成されている。

一方、これら画像信号配線13およびドレイン電極39を含む層間絶縁膜33上には、保護膜としての平坦化膜41が積層されて成膜されている。この平坦化膜41には、この平坦化膜41を貫通した導通部としてのコンタクトホール42が開口されて設けられている。このコンタクトホール42は、薄膜トランジスタ８のドレイン電極39に連通して開口している。

そして、このコンタクトホール42を含む平坦化膜41上には、ＩＴＯ薄膜である画素電極６が積層されて成膜されている。この画素電極６は、コンタクトホール42を介してドレイン電極39に電気的に接続されて導通されている。ここで、この画素電極６は、いずれかの薄膜トランジスタ８にて制御される。さらに、この画素電極６を含んだ平坦化膜41上には、配向膜43が積層されて成膜されている。

一方、アレイ基板２の表面には、矩形平板状の対向基板51が対向して配設されている。この対向基板51は、略透明な矩形平板状の絶縁基板としての透光性基板であるガラス基板52を備えている。このガラス基板52におけるアレイ基板２に対向した側の一主面である表面には、少なくとも２色以上である１組の色単位、例えば赤(Red:Ｒ)、緑(Green:Ｇ)および青(Blue:Ｂ)の３つのドットが繰り返し配置されて構成された色層である複数のカラーフィルタ53が積層されている。これらカラーフィルタ53は、アレイ基板２に対向基板51を対向させた際に、このアレイ基板２の各画素５の表示ドット5a,5b,5cに対応して対向するように設けられている。

また、これらカラーフィルタ53の表面には、矩形平板状の対向電極54が積層されて設けられている。この対向電極54は、対向基板51の表面とアレイ基板２の表面とを対向させた際に、このアレイ基板２のガラス基板３の画面部４全体に亘って対向する矩形状の大きな電極である。さらに、この対向電極54上には配向膜55が積層されて成膜されている。

そして、この対向基板51は、この対向基板51の配向膜55をアレイ基板２の配向膜43に対向させた状態で、この対向基板51にアレイ基板２が取り付けられている。すなわち、このアレイ基板２の画素電極６は、対向基板51の対向電極54に対向して配設されている。さらに、これら対向基板51の配向膜55とアレイ基板２の配向膜43との間には、光変調層としての液晶層として液晶56が挟み込まれて介挿されて封止されている。

次に、上記第１の実施の形態のアレイ基板の製造方法を説明する。

まず、ガラス基板３上にアンダーコート層を積層させた後、このアンダーコート層上にプラズマＣＶＤ法にて図示しないアモルファスシリコン膜を成膜する。

この後、このアモルファスシリコン膜にエキシマレーザビームを照射してレーザアニールして、このアモルファスシリコン膜をエキシマレーザ溶解結晶化してポリシリコン薄膜にする。

次いで、このポリシリコン薄膜をドープしてからフォトリソ工程にて島状にして、図１に示すように、ポリシリコン半導体層21パターンを形成する。

さらに、プラズマＣＶＤ法にて、各島状のポリシリコン半導体層21パターンを含むアンダーコート層に、膜厚１５０ｎｍの酸化ケイ素膜を成膜してゲート絶縁膜31を形成する。

次いで、このゲート絶縁膜31上に、モリブデン(Ｍｏ)合金にて構成された図示しない導電層を成膜した後、この導電層をエッチングして各薄膜トランジスタ８のゲート電極32となるゲート電極配線11および共通容量配線12のそれぞれを形成する。

この状態で、ゲート電極32をマスクとして、ポリシリコン半導体層21における薄膜トランジスタ８のソース領域23およびドレイン領域24となる部分のそれぞれをドープしてＰ型あるいはＮ型にする。

この後、各薄膜トランジスタ８のゲート電極配線11および蓄積容量７の共通容量配線12を含むゲート絶縁膜31上に、プラズマＣＶＤ法にて膜厚３５０ｎｍの窒化ケイ素と膜厚４５０ｎｍの酸化ケイ素との積層膜を成膜して層間絶縁膜33を形成する。

続いて、フォトリソ工程にて、図３に示すように、層間絶縁膜33およびゲート絶縁膜31のそれぞれを貫通して各薄膜トランジスタ８のソース領域23およびドレイン領域24のそれぞれに連通するコンタクトホール34,35を形成する。

さらに、フォトリソ工程にて、図２に示すように、層間絶縁膜33を貫通して各ゲート電極配線11の拡幅配線部38のそれぞれに連通するダミーホール36を各画素５の表示ドット5a,5b,5c毎に形成する。

この状態で、洗浄工程として、例えばエッチング液や、二酸化炭素(ＣＯ_２)をバブリングした純水である電解水などの流体で、アレイ基板２における層間絶縁膜33の表面側を洗浄する。なお、この洗浄工程としては、アレイ基板２における層間絶縁膜33の表面側をエッチングして洗浄してもよい。

次いで、ダミーホール36およびコンタクトホール34,35それぞれを含む層間絶縁膜33上に、アルミニウム(Ａｌ)と高融点金属との積層膜を成膜して(積層構造は図示していない)導電層を形成した後、この導電層をフォトリソ工程にてエッチングして、各ダミーホール36を被覆する被覆層37と、各薄膜トランジスタ８のソース電極として機能する画像信号配線13と、ドレイン電極39とそれぞれを同一工程による同一材料にて形成する。

さらに、これら画像信号配線13およびドレイン電極39を含む層間絶縁膜33上の全面に平坦化膜41を成膜する。

続いて、フォトリソ工程にて、この平坦化膜41をエッチングして、この平坦化膜41にドレイン電極39に導通するコンタクトホール42を形成する。

この後、このコンタクトホール42を含む平坦化膜41上に透明導電膜をスパッタして画素電極６を形成した後、フォトリソ工程およびエッチング工程をして、この画素電極６を画素形状にパターニングする。

次いで、この各画素電極６を含む平坦化膜41上に配向膜43を形成してアレイ基板２を製造した後、このアレイ基板２のガラス基板３上である画面部４の周縁にゲートドライバ回路14、画像信号回路15およびドライバ回路16を作り込む。

この後、このアレイ基板２の配向膜43側に対向基板51の配向膜55側を対向させて、このアレイ基板２を対向基板51に取り付けた後、これらアレイ基板２と対向基板51との間に液晶56を介挿させて封止する。

さらに、これらアレイ基板２および対向基板51に図示しないシステム回路や偏光板、バックライトなどの様々な部材を組み合わせて液晶表示装置１とする。

上述したように、上記第１の実施の形態によれば、ガラス基板３上に層間絶縁膜33が積層されてコンタクトホール34,35が形成された状態であり、この層間絶縁膜33上に画像信号配線13用の配線材料が被着される前の状態で、このガラス基板３の層間絶縁膜33側を、エッチング液や電解水などの流体で洗浄した場合には、これら流体を除電処理した後に用いても、これら流体に乗じた電荷や、これら流体と層間絶縁膜33などとの間の摩擦接触などによって発生した電荷が各コンタクトホール34,35から薄膜トランジスタ８のポリシリコン半導体層21に蓄積されてしまう。

そして、このポリシリコン半導体層21に蓄積した電荷によって、このポリシリコン半導体層21とゲート電極配線11のゲート電極32との間に電圧差が発生し、この電圧差によってポリシリコン半導体層21とゲート電極32との間に位置するゲート絶縁膜31が静電気破壊されてしまうおそれがある。

そこで、層間絶縁膜33およびコンタクトホール34,35が形成されたガラス基板３の層間絶縁膜33側を、エッチング液や電解水などの流体で洗浄する前に、層間絶縁膜33を貫通してゲート電極配線11の拡幅配線部38に連通したダミーホール36を各画素５の表示ドット5a,5b,5c毎に形成する。

この結果、これらダミーホール36が形成された状態で、ガラス基板３の層間絶縁膜33側をエッチング液や電解水などの流体で洗浄した際に、各薄膜トランジスタ８のポリシリコン半導体層21に蓄積する電荷と同様の電荷が、各ダミーホール36からゲート電極配線11へと流入して蓄積されて、これらゲート電極配線11とポリシリコン半導体層21とが略等しい電位となる。

よって、このポリシリコン半導体層21とゲート電極配線11との間での電圧差の発生を抑制できるから、これらポリシリコン半導体層21とゲート電極32との間に位置するゲート絶縁膜31に掛かる電圧を抑制できる。このため、このゲート絶縁膜31の静電気破壊を抑制できるから、このゲート絶縁膜31を備えた各薄膜トランジスタ８の特性異常を防止できる。

したがって、製品として必要なアレイ基板２上の各画素５の表示ドット5a,5b,5cに形成された薄膜トランジスタ８がダミーホール36によって保護される確率が高くなる。よって、層間絶縁膜33を形成した後であって、画像信号配線13用の配線材料を被着する前での洗浄工程で生じていた静電気に起因するアレイ基板２の各画素５の表示ドット5a,5b,5cにおける点欠陥の発生、すなわちトランジスタダメージを、アレイ基板２の画面部４のゲート電極配線11上の層間絶縁膜33にダミーホール36を形成するという工程増加のない簡単な構成で減少できる。

したがって、このアレイ基板２を備えた液晶表示装置１の製造歩留まりを大幅に向上できる。ここで、ポリシリコン半導体層21を用いた薄膜トランジスタ８が各画素５の表示ドット5a,5b,5c毎に形成された液晶表示装置１や、画面サイズが大きくゲート電極配線11の長い液晶表示装置１などに、特に有効である。

さらに、画像信号配線13用の配線材料で構成された被覆層37で各ダミーホール36を被覆してから、これら被覆層37および画像信号配線13を含む層間絶縁膜33上に平坦化膜41を積層させたので、これら各ダミーホール36を形成したことに起因する各薄膜トランジスタ８の誤作動や損傷などが起こることは無い。

なお、上記第１の実施の形態では、アレイ基板２の各画素５の表示ドット5a,5b,5c毎にダミーホール36をそれぞれ形成したが、図６に示す第２の実施の形態にように、１組の色単位、すなわちＲＧＢの各表示ドット5a,5b,5cを備えた各画素５のうちＢ(青)の表示ドット5cの領域毎に、拡幅配線部38およびダミーホール36の開口パターンそれぞれを形成して、これら各画素５を１つの単位として適応させることもできる。この場合、これら拡幅配線部38およびダミーホール36のそれぞれは、１つの画素５に対して１つずつ設けられている。

また、図１および図６に示すように、ダミーホール36はＲＧＢの表示ドット5a,5b,5c毎あるいはＢの各表示ドット5c毎に１個の割合で配置したが、各表示ドット5a,5b,5cにダミーホール36を必ずしも１つずつ設けなくても良いので、これらダミーホール36を各表示ドット5a,5b,5cに複数個配置してもよい。

すなわち、１つの表示ドット5a,5b,5cに２つ以上のダミーホール36を形成する場合も可能であり、さらには１つの画素５に２つ以上のダミーホール36を設ける場合も可能である。

さらに、上記各実施の形態では、アレイ基板２と対向基板51との間に光変調層として液晶56を封止させた液晶表示装置１について説明したが、例えば光変調層を液晶材料に代えて有機発光材料としてのエレクトロルミネッセンス(ElectroLuminescence:ＥＬ)材料とした有機自己発光型表示装置、すなわちエレクトロルミネッセンス表示装置などの平面表示装置であっても対応させて用いることができる。

また、アレイ基板２のガラス基板３の画面部４の周縁にゲートドライバ回路14、画像信号回路15およびドライバ回路16などの周辺駆動回路を作り込んだが、これらゲートドライバ回路14、画像信号回路15およびドライバ回路16などの周辺駆動回路をアレイ基板２と別個に形成して、このアレイ基板２に接続させてもよい。

本発明のアレイ基板の第１の実施の形態を示す説明平面図である。 図１中の層間絶縁層まで形成した状態でのａ−ａ断面図である。 図１中の層間絶縁層まで形成した状態でのｂ−ｂ断面図である。 同上アレイ基板を備えた平面表示装置を示す説明回路図である。 同上アレイ基板を示す断面図である。 本発明の第２の実施の形態のアレイ基板を示す説明平面図である。

符号の説明

２ アレイ基板
３ 透光性基板としてのガラス基板
５ 画素
5a,5b,5c 表示ドット
８ 半導体素子としての薄膜トランジスタ
11 配線層としてのゲート電極配線
13 信号配線層としての画像信号配線
21 半導体層としてのポリシリコン半導体層
31 配線絶縁層としてのゲート絶縁膜
33 層間絶縁層としての層間絶縁膜
34,35 第１の開口部としてのコンタクトホール
36 第２の開口部としてのダミーホール
37 被覆層

Claims (8)

1. 半導体層と、
   この半導体層から離間されて設けられた配線層と、
   この配線層の前記半導体層に対して反対側に設けられ、前記半導体層に連通して開口した第１の開口部および前記配線層に連通して開口した第２の開口部を有する層間絶縁層と
   を具備したことを特徴とした半導体素子。
2. 請求項１記載の半導体素子と、
   この半導体素子の半導体層が一主面に設けられた透光性基板とを具備し、
   前記半導体層と、この半導体層の一主面に配線絶縁層を介して設けられた前記半導体素子の配線層とを有する薄膜トランジスタが構成され、
   前記半導体素子の層間絶縁層は、前記薄膜トランジスタの配線層の一主面に設けられている
   ことを特徴としたアレイ基板。
3. 透光性基板は、薄膜トランジスタがそれぞれ設けられた複数の表示ドットを有し、
   第２の開口部は、前記複数の表示ドットを備えた表示部に設けられている
   ことを特徴とした請求項２記載のアレイ基板。
4. 透光性基板は、薄膜トランジスタがそれぞれ設けられた複数の表示ドットを有し、
   第２の開口部は、１つの前記表示ドット毎に設けられている
   ことを特徴とした請求項２記載のアレイ基板。
5. 透光性基板は、薄膜トランジスタがそれぞれ設けられ少なくとも２以上の色単位の表示ドットを有する複数の画素を備え、
   第２の開口部は、前記画素単位に設けられている
   ことを特徴とした請求項２記載のアレイ基板。
6. 層間絶縁層の一主面に設けられ、この層間絶縁層に設けられた第２の開口部を覆う被覆層を具備した
   ことを特徴とした請求項２ないし５いずれか記載のアレイ基板。
7. 層間絶縁層の一主面に設けられ各薄膜トランジスタの半導体層に電気的に接続される信号配線層を具備し、
   被覆層は、前記信号配線層と同一工程で形成されている
   ことを特徴とした請求項６記載のアレイ基板。
8. 透光性基板の一主面に半導体層が設けられ、この半導体層の一主面に配線絶縁層を介して配線層が設けられ、この配線層の一主面に層間絶縁層が設けられたアレイ基板の製造方法であって、
   このアレイ基板の前記層間絶縁層および前記配線絶縁層のそれぞれに前記半導体層に連通して開口する第１の開口部を形成するとともに、前記アレイ基板の層間絶縁層に前記配線層に連通して開口する第２の開口部を形成してから、前記アレイ基板の層間絶縁層側を洗浄する
   ことを特徴としたアレイ基板の製造方法。

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