JP2003046089A - 薄膜トランジスタ、液晶表示装置及び薄膜トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ゲートとソースとの間の寄生容量Ｃgsが極め
て小さく、且つ特性が均一な薄膜トランジスタを提供す
る。 【解決手段】 ガラス基板１１上に、ゲート絶縁膜１
３、シリコン膜１４、チャネル保護膜１５ａを形成す
る。チャネル保護膜１５ａは、例えば下側の層ほどエッ
チングレートが大きい複数の絶縁層により形成し、フォ
トリソグラフィ法によりパターニングすることにより、
上側が広く下側が狭い逆テーパ状に形成する。その後、
ｎ⁺ 型アモルファスシリコン膜１６、ソース電極１７ａ
及びドレイン電極１７ｂを形成する。このとき、チャネ
ル保護膜１５ａが逆テーパ状であり、且つシリコン膜１
６とソース電極１７ａとの合計の厚さ以上に形成されて
いるので、チャネル保護膜１５ａ上の導電膜１７ｄとソ
ース電極１７ａ及びドレイン電極１７ｂとが電気的に分
離される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置及び
有機ＥＬ(Electro Luminescence)表示装置等に使用され
る薄膜トランジスタ(Thin Film Transistor:以下、ＴＦ
Ｔともいう) 、その薄膜トランジスタを用いた液晶表示
装置及び薄膜トランジスタの製造方法に関する。

【０００２】

【従来の技術】アクティブマトリクス方式の液晶表示装
置や有機ＥＬ表示装置では、画素の非選択時にオフ状態
になって信号を遮断するスイッチ素子としてＴＦＴが設
けられている。図９は液晶表示装置の一例を示す断面
図、図１０は同じくその液晶表示装置の平面図である。
なお、図９は、図１０のＡ−Ａ線における断面である。

【０００３】この液晶表示装置は、ＴＦＴ（薄膜トラン
ジスタ）基板５０と、ＣＦ（カラーフィルタ）基板６０
と、これらの基板５０，６０の間に封入された液晶７０
とにより構成されている。また、ＴＦＴ基板５０の下及
びＣＦ基板６０の上にはそれぞれ偏光板（図示せず）が
偏光軸を直交させて配置されている。ＴＦＴ基板５０
は、以下のように構成されている。すなわち、透明ガラ
ス基板５１の一方の面（図９では上面）上には複数のゲ
ート配線５２ａが相互に平行に形成されている。また、
各ゲート配線５２ａの間には、蓄積容量配線５２ｂがゲ
ート配線５２ａに平行に形成されている。

【０００４】これらのゲート配線５２ａ及び蓄積容量配
線５２ｂは絶縁膜５３に覆われている。ゲート配線５２
ａの上方の絶縁膜５３の上には、ＴＦＴ７５の動作層で
ある半導体膜（図示せず）が選択的に形成されており、
その半導体膜の上には、チャネル保護膜５５ａが形成さ
れている。また、チャネル保護膜５５ａを挟んで、ＴＦ
Ｔ７５のソース電極５７ａ及びドレイン電極５７ｂが形
成されている。これらのソース電極５７ａ及びドレイン
電極５７ｂは、ＴＦＴ７５の動作層である半導体膜に電
気的に接続している。

【０００５】絶縁膜５３上には、蓄積容量電極５７ｃ及
びデータ配線５７ｄが形成されている。ドレイン電極５
７ｂはデータ配線５７ｄに接続され、蓄積容量電極５７
ｃは絶縁膜５３及び蓄積容量配線５２ｂとともに蓄積容
量を構成している。これらのソース電極５７ａ、ドレイ
ン電極５７ｂ、蓄積容量電極５７ｃ及びデータ配線５７
ｄは、層間絶縁膜５８に覆われている。この層間絶縁膜
５８上には透明画素電極５９が形成されている。この画
素電極５９は、層間絶縁膜５８に形成されたコンタクト
ホールを介してソース電極５７ａ及び蓄積容量電極５７
ｃに電気的に接続されている。画素電極５９の上には、
電圧無印加時の液晶分子の配向方向を決める配向膜（図
示せず）が形成されている。

【０００６】ゲート配線５２ａとデータ配線５７ｄとに
より区画される矩形の領域が画素領域であり、１つの画
素毎に、１つの画素電極５９と、１つのＴＦＴ７５と、
１つの蓄積容量とが設けられている。ＣＦ基板６０は以
下に示すように構成されている。透明ガラス基板６１の
一方の面（図では下面）には、各画素間の領域、蓄積容
量形成領域及びＴＦＴ形成領域等を遮光するブラックマ
トリクス６２が形成されている。また、ガラス基板６１
の下には、各画素毎に、赤色（Ｒ）、緑色（Ｇ）及び青
色（Ｂ）のいずれか一色のカラーフィルタ６３が形成さ
れている。

【０００７】カラーフィルタ６３の下には、透明導電体
からなるコモン電極６４が形成されている。このコモン
電極６４の下には、電圧無印加時の液晶分子の配向方向
を決める配向膜（図示せず）が形成されている。このよ
うに構成された液晶表示装置において、コモン電極６４
と画素電極５９との間に電圧を印加すると、液晶分子の
配向方向が変化し、光の透過率が変化する。従って、各
画素毎に画素電極５９に印加する電圧を制御することに
より、液晶表示装置に所望の画像を表示することができ
る。

【０００８】図１１〜図１３は、ＴＦＴ基板の製造方法
を工程順に示す断面図である。これらの図を参照して、
従来のＴＦＴの製造方法について説明する。まず、図１
１（ａ）に示すように、透明ガラス基板５１の上にＣｒ
（クロム）等の導電体からなる導電体膜を形成し、導電
体膜をフォトリソグラフィ法によりパターニングして、
ゲート配線５２ａ及び蓄積容量配線５２ｂを形成する。
その後、プラズマＣＶＤ（Chemical Vapor Deposition
）法により、基板５１の上側全面に、ゲート絶縁膜と
なるＳｉＮ膜５３、ＴＦＴの動作層となるアモルファス
シリコン膜５４及びチャネル保護膜となるＳｉＮ膜５５
を、この順序で形成する。

【０００９】次に、図１１（ｂ）に示すように、フォト
リソグラフィ法によりＳｉＮ膜５５をパターニングし
て、ＴＦＴ形成領域にゲート配線５２ａとほぼ等しい幅
のチャネル保護膜５５ａを形成する。そして、このチャ
ネル保護膜５５ａの両側部分のアモルファスシリコン膜
５３に不純物を注入して、ソース・ドレイン領域を形成
する。

【００１０】次に、図１２（ａ）に示すように、プラズ
マＣＶＤ法により、ガラス基板５１の上側全面に、オー
ミックコンタクト層となるｎ⁺ 型アモルファスシリコン
膜５６を形成する。その後，図１２（ｂ）に示すよう
に、ＰＶＤ（Physical Vapor Deposition ）法により、
ｎ⁺ 型アモルファスシリコン膜５６の上に導電体膜５７
を形成する。

【００１１】次に、図１３（ａ）に示すように、フォト
リソグラフィ法により、導電体膜５７、ｎ⁺ 型アモルフ
ァスシリコン膜５６及びアモルファスシリコン膜５４を
パターニングして、ＴＦＴ形成領域に、ＴＦＴの動作層
（アモルファスシリコン膜５４）と、ソース電極５７ａ
及びドレイン電極５７ｂと、オーミックコンタクト層
（電極５７ａ，５７ｂの下方のｎ⁺ 型アモルファスシリ
コン膜５６）とを形成するとともに、蓄積容量配線５２
ｂの上方に蓄積容量電極５７ｃを形成する。また、この
とき同時にデータ配線５７ｄ（図１０参照）も形成す
る。

【００１２】次いで、図１３（ｂ）に示すように、ＣＶ
Ｄ法により、基板５１の上側全面に層間絶縁膜としてＳ
ｉＮ膜５８を形成し、このＳｉＮ膜５８でソース電極５
７ａ、ドレイン電極５７ｂ及び蓄積容量電極５７ｃを覆
う。その後、ＳｉＮ膜５８に、ソース電極５７ａ及び蓄
積容量電極５７ｃに通じるコンタクトホールをそれぞれ
形成する。

【００１３】更に、基板５１の上側全面にＩＴＯ（Indi
um-Tin Oxide）膜を形成し、このＩＴＯ膜をパターニン
グして、画素電極５９を形成する。この画素電極５９
は、コンタクトホールを介してソース電極５７ａ及び蓄
積容量電極５７ｃに電気的に接続される。このようにし
て、画素毎にＴＦＴを備えた液晶表示装置が形成され
る。

【００１４】

【発明が解決しようとする課題】従来のＴＦＴでは、図
１４に示すように、ソース電極５７ａ及びドレイン電極
５７ｂの先端部分がいずれもチャネル保護膜５５ａ上に
位置している。このため、ＴＦＴのゲートとソースとの
間に比較的大きな寄生容量Ｃgsが発生する。しかも、ソ
ース電極５７ａ及びドレイン電極５７ｂを形成する際
に、ステッパの１ショット毎の位置ずれにより、ソース
電極５７ａ及びドレイン電極５７ｂとチャネル保護膜５
５ａとの重なり量が変化するので、寄生容量Ｃgsのばら
つきも大きい。

【００１５】図１５は、ゲート配線に供給される走査信
号Ｖｇ、データ配線に供給される表示信号Ｖｄ、画素電
極の電圧Ｖpxを示す波形図である。この図１５に示すよ
うに、走査信号Ｖｇが“Ｈ”レベルのときにＴＦＴ７５
がオンになって画素電極５９に表示信号Ｖｄが書き込ま
れる。その後、走査信号Ｖｇが“Ｌ”レベルになると、
ＴＦＴ７５がオフになって、画素電極５９に書き込まれ
た表示信号Ｖｄが保持される。しかし、ＴＦＴ７５がオ
フになった直後に、図１５に示すように、画素電極５９
の電圧ＶpxがΔＶだけ降下する。この電圧降下量ΔＶは
寄生容量Ｃgsの大きさに関係し、寄生容量Ｃgsが大きい
ほど電圧降下量ΔＶも大きくなる。

【００１６】データ配線５７ｄには一定の周期で極性が
変化する表示信号Ｖｄが供給されるが、寄生容量Ｃgsに
よる電圧降下により、画素電圧の対称性（極性に対する
対称性）が崩れ、焼き付きや残像及びフリッカが発生す
る。また、画素毎の寄生容量Ｃgsのばらつきにより、画
像の表示品質が低下する。以上から、本発明は、ゲート
とソースとの間の寄生容量Ｃgsが極めて小さく、且つ特
性が均一な薄膜トランジスタ、その薄膜トランジスタを
用いた液晶表示装置及び薄膜トランジスタの製造方法を
提供することを目的とする。

【００１７】

【課題を解決する手段】本発明の薄膜トランジスタは、
チャネル保護膜が、上側が広く下側が狭い逆テーパ状で
あり、且つ、半導体膜の上面からソース電極の上面まで
の高さよりも厚く形成されている。ソース電極及びドレ
イン電極は、通常、チャネル保護膜を形成した後、ＰＶ
Ｄ法により金属膜を形成し、この金属膜をパターニング
することにより形成される。本発明のようにチャネル保
護膜を逆テーパ状にしておくと、金属膜を形成する際
に、チャネル保護膜の側壁部に金属が付着しにくく、チ
ャネル保護膜上の金属膜と、その他の部分の金属膜とが
電気的に分離された状態となる。

【００１８】従って、この金属膜をパターニングして形
成されたソース電極及びドレイン電極は、従来と異なっ
てチャネル保護膜の上の金属膜と電気的に分離されてい
る。このため、ソースとゲートとの間の寄生容量Ｃgsが
小さく、且つ寄生容量Ｃgsのばらつきも小さくなる。逆
テーパ状のチャネル保護膜は、例えば以下のようにして
形成することができる。すなわち、チャネル保護膜とな
る絶縁膜を形成する際に、この絶縁膜を複数の絶縁層で
構成する。各絶縁層は成膜条件を変えて形成し、下側の
絶縁層ほどエッチングレートを大きくする。これによ
り、絶縁膜をパターニングする際に、下側の絶縁層ほど
オーバーエッチングになり、逆テーパ状のチャネル保護
膜を形成することができる。

【００１９】また、本発明の他の薄膜トランジスタは、
チャネル保護膜が、１．０乃至３．０μｍと厚く形成さ
れている。ソース電極及びドレイン電極となる金属膜
は、通常、１５０ｎｍ程度の厚さに形成される。従っ
て、チャネル保護膜の厚さを１．０μｍ以上とすると、
チャネル保護膜の形状が逆テーパ状でなくても、チャネ
ル保護膜上の金属膜とその他の部分の金属膜とが電気的
に分離された状態となる。これにより、ソースとゲート
との間の寄生容量Ｃgsが小さく、且つ寄生容量Ｃgsのば
らつきも小さい薄膜トランジスタが得られる。但し、チ
ャネル保護膜の厚さが３．０μｍを超えると、素子の上
に大きな突起が形成される。液晶表示装置の場合は、チ
ャネル保護膜が３．０μｍを超えると、必然的にセルギ
ャップが大きくなって、表示性能が低下する。このた
め、チャネル保護膜の厚さは１．０乃至３．０μｍとす
る。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態につい
て添付の図面を参照して説明する。 （第１の実施の形態）図１は本発明の第１の実施の形態
の薄膜トランジスタを示す断面図である。絶縁性ガラス
基板１１の上にはゲート電極１２ａが選択的に形成され
ており、ガラス基板１１及びゲート電極１２ａの上には
ゲート絶縁膜としてＳｉＮ膜１３が形成されている。Ｓ
ｉＮ膜１３の上には、ＴＦＴの動作層であるアモルファ
スシリコン膜１４が選択的に形成されている。

【００２１】ゲート電極１２ａの上方のアモルファスシ
リコン膜１４の上には、絶縁材料からなるチャネル保護
膜１５ａが形成されている。本実施の形態では、チャネ
ル保護膜１５ａが、上側が広く下側が狭い逆テーパ状に
形成されている。チャネル保護膜１５ａの両側部分のア
モルファスシリコン膜１４の上には、オーミックコンタ
クト層であるｎ⁺ 型アモルファスシリコン膜１６がそれ
ぞれ形成されている。また、これらのｎ⁺ 型アモルファ
スシリコン膜１６の上には、金属膜からなるソース電極
１７ａ及びドレイン電極１７ｂが形成されている。

【００２２】なお、チャネル保護膜１５ａ上のソース電
極１７ａ側及びドレイン電極１７ｂ側の縁部には、ｎ⁺
型アモルファスシリコン膜１６ａ及び電極１７ａ，１７
ｂをパターニングする際にチャネル保護膜１５ａ上に残
った導電体膜１７ｄが存在する。本実施の形態では、チ
ャネル保護膜１５ａが逆テーパ状に形成されており、且
つ、チャネル保護膜１５ａの厚さが、ｎ⁺ 型アモルファ
スシリコン膜１６と電極１７ａ，１７ｂを構成する金属
膜との合計の厚さよりも厚く形成されているため、導電
体膜１７ｄはソース電極１７ａ及びドレイン電極１７ｂ
と電気的に分離されている。

【００２３】本実施の形態の薄膜トランジスタは、上述
の如く、チャネル保護膜１５ａ上の導電体膜１７ｄがソ
ース電極１７ａ及びドレイン電極１７ｂと電気的に分離
されているので、ゲートとソースとの間の寄生容量Ｃgs
が小さい。図２〜図４は、本発明の第１の実施の形態の
薄膜トランジスタの製造方法を工程順に示す断面図であ
る。なお、以下の説明では、本発明を液晶表示装置のＴ
ＦＴ基板に適用した例について説明している。

【００２４】まず、図２（ａ）に示すように、透明ガラ
ス基板１１の上に、厚さが約１５０ｎｍのＣｒ（クロ
ム）膜を形成し、このＣｒ膜をフォトリソグラフィ法に
よりパターニングして、ゲート配線１２ａ及び蓄積容量
配線１２ｂを形成する。なお、ガラス基板１１とゲート
配線１２ａ及び蓄積容量配線１２ｂとの間に、バッファ
層としてＳｉＯ₂ 膜及びＳｉＮ膜等を形成してもよい。

【００２５】その後、プラズマＣＶＤ法により、ガラス
基板１１の上側全面に、ゲート絶縁膜となる厚さが約４
００ｎｍのＳｉＮ膜１３と、ＴＦＴの動作層となる厚さ
が約１５ｎｍのアモルファスシリコン膜１４とを順番に
形成する。次に、アモルファスシリコン膜１４の上に、
チャネル保護膜となる厚さが約１２０ｎｍのＳｉＮ膜１
５を形成する。このＳｉＮ膜１５は、膜質（エッチング
レート）の異なる複数のＳｉＮ層を積層して構成する。
これらのＳｉＮ層は、下側からエッチングレートが大き
い順番で積層される。

【００２６】例えば、２層のＳｉＮ層でＳｉＮ膜１５を
構成する場合、下側のＳｉＮ層の成膜条件は、ガス種及
び流量がＳｉＨ₄ ／ＮＨ₃ ／Ｎ₂ ＝１５０／１０００／
２０００ｓｃｃｍ、ガス圧が２１３Ｐａ、ＲＦパワーが
２１００Ｗとし、上側のＳｉＮ層の成膜条件は、ガス種
及び流量がＳｉＨ₄ ／ＮＨ₃ ／Ｎ₂ ＝２５０／９００／
３０００ｓｃｃｍ、ガス圧が２１３Ｐａ、ＲＦパワーが
２１００Ｗとする。

【００２７】次に、図２（ｂ）に示すように、ＳｉＮ膜
１５上に所定のパターンのレジスト膜（図示せず）を形
成した後、ＳｉＮ膜１５をドライエッチングして、ゲー
ト配線１２ａとほぼ等しい幅のチャネル保護膜を形成す
る。ＳｉＮ膜１５のエッチング条件は、例えば、エッチ
ングガスのガス種及び流量がＳＦ₆ ／Ｏ₂ ＝７０／４３
０ｓｃｃｍ、ガス圧が３７．５Ｐａ、ＲＦパワーが６０
０Ｗとする。

【００２８】このエッチングにより、図２（ｂ）に示す
ように、上側が広く下側が狭い逆テーパ状のチャネル保
護膜１５ａが形成される。次に、図３（ａ）に示すよう
に、プラズマＣＶＤ法により、ガラス基板１１の上側全
面に、オーミックコンタクト層となるｎ⁺ 型アモルファ
スシリコン膜１６を約３０ｎｍの厚さに形成する。この
場合、チャネル保護膜１５ａが逆テーパ状に形成されて
おり、且つｎ⁺ 型アモルファスシリコン膜１６に比べて
膜厚が厚いので、チャネル保護膜１５ａ上のｎ⁺ 型アモ
ルファスシリコン膜１６は、他の部分のｎ⁺ 型アモルフ
ァスシリコン膜１６と電気的に分離される。

【００２９】その後、図３（ｂ）に示すように、ＰＶＤ
法により、ｎ⁺ 型アモルファスシリコン膜１６の上に、
導電体膜１７を形成する。この導電体膜１７は、例え
ば、厚さが約２０ｎｍのＴｉ層と、厚さが約５０ｎｍの
Ａｌ層と、厚さが約８０ｎｍのＴｉ層との３層構造とす
る。この場合も、チャネル保護膜１５ａが逆テーパ状に
形成されており、且つ、チャネル保護膜１５ａの厚さが
ｎ⁺ 型アモルファスシリコン幕１６と導電体膜１７との
合計の厚さよりも大きいので、チャネル保護膜１５ａ上
の導電体膜１７は、他の部分の導電体膜１７と電気的に
分離される。

【００３０】次に、図４（ａ）に示すように、フォトリ
ソグラフィ法により、導電体膜１７、ｎ⁺ 型アモルファ
スシリコン膜１６及びアモルファスシリコン膜１４をパ
ターニングして、ＴＦＴ形成領域に、ＴＦＴの動作層
（アモルファスシリコン膜１４）と、ソース電極１７ａ
及びドレイン電極１７ｂと、オーミックコンタクト層
（電極１７ａ，１７ｂの下方のｎ⁺ 型アモルファスシリ
コン膜１６）とを形成するとともに、蓄積容量配線１２
ｂの上方に蓄積容量電極１７ｃを形成する。また、この
とき同時に、データ配線（図示せず）も形成する。この
ようにして、チャネル保護膜１７ａの上に重ならないソ
ース電極１７ａ及びドレイン電極１７ｂが形成される。
本実施の形態では、チャネル保護膜１５ａ上の縁部に、
ソース電極１７ａ及びドレイン電極１７ｂと電気的に分
離された導電体膜１７ｄが残る。

【００３１】なお、ソース電極１７ａ及びドレイン電極
１７ｂを形成した後、再度エッチングを行い、チャネル
保護膜１５ａの側壁部に付着している導電体膜１７の残
渣を除去することが好ましい。次いで、図４（ｂ）に示
すように、ＣＶＤ法により、基板１１の上側全面に、層
間絶縁膜としてＳｉＮ膜１８を約３００ｎｍの厚さに形
成し、このＳｉＮ膜１８でソース電極１７ａ、ドレイン
電極１７ｂ及び蓄積容量電極１７ｃを被覆する。その
後、ＳｉＮ膜１８に、ソース電極１７ａ及び蓄積容量電
極１７ｃに通じるコンタクトホールを形成する。

【００３２】そして、基板１１の上側全面にＩＴＯ膜を
約７０ｎｍの厚さに形成し、このＩＴＯ膜をパターニン
グして、ソース電極１７ａ及び蓄積容量電極１７ｃに電
気的に接続された画素電極１９を形成する。このように
して形成されたＴＦＴ基板をＣＦ基板を重ね合わせ、両
者の間に液晶を封入することにより、液晶表示装置が完
成する。

【００３３】本実施の形態においては、チャネル保護膜
１５ａとなるＳｉＮ膜１５を形成するときに、成膜条件
を変化させてエッチングレートの異なる複数の層を形成
する。これにより、上側が広く下側が狭い逆テーパ状の
チャネル保護膜１５ａが形成される。この逆テーパ状の
チャネル保護膜１５ａにより、ソース電極１７ａ及びド
レイン電極１７ｂとなる導電体膜１７が、チャネル保護
膜１５ａの上とその他の部分とで電気的に分離される。
従って、ゲートとソースとの間の寄生容量Ｃgsが小さ
い。また、ソース電極１７ａ及びドレイン電極１７ｂの
パターニング時にマスクの位置ずれが発生しても、ゲー
トとソースとの間の寄生容量Ｃgsが一定となり、寄生容
量Ｃgsのばらつきによる表示品質の劣化が回避される。
これにより、表示品質の優れた液晶表示装置が得られ
る。

【００３４】（第２の実施の形態）図５は本発明の第２
の実施の形態の薄膜トランジスタを示す断面図である。
絶縁性ガラス基板３１の上にはゲート電極３２ａが選択
的に形成されており、ガラス基板３１及びゲート電極３
２ａの上にはゲート絶縁膜としてＳｉＮ膜３３が形成さ
れている。ＳｉＮ膜３３の上には、ＴＦＴの動作層であ
るアモルファスシリコン膜３４が選択的に形成されてい
る。

【００３５】ゲート電極３２ａの上方のアモルファスシ
リコン膜３４の上には、絶縁材料からなるチャネル保護
膜３５ａが形成されている。本実施の形態では、チャネ
ル保護膜３５ａの高さが１．０〜３．０μｍであり、従
来より厚く形成されている。チャネル保護膜３５ａの両
側のアモルファスシリコン膜３４の上には、オーミック
コンタクト層であるｎ⁺ 型アモルファスシリコン膜３６
がそれぞれ形成されている。また、これらのｎ⁺ 型アモ
ルファスシリコン膜３６の上には、金属膜からなるソー
ス電極３７ａ及びドレイン電極３７ｂが形成されてい
る。

【００３６】なお、チャネル保護膜３５ａ上のソース電
極３７ａ側及びドレイン電極３７ｂ側の縁部には、ｎ⁺
型アモルファスシリコン膜３６ａ及び電極３７ａ，３７
ｂをパターニングする際にチャネル保護膜３５ａ上に残
った導電体膜３７ｄが存在する。本実施の形態では、チ
ャネル保護膜３５ａが１．０〜３．０μｍと十分厚く形
成されているため，導電体膜３７ｄはソース電極３７ａ
及びドレイン電極１３ｂと電気的に分離されている。

【００３７】本実施の形態の薄膜トランジスタにおいて
も、チャネル保護膜３５ａ上の導電体膜３７ｄがソース
電極３７ａ及びドレイン電極３７ｂと電気的に分離され
ているので、ゲートとソースとの間の寄生容量Ｃgsが小
さい。図６〜図８は、本発明の第２の実施の形態の薄膜
トランジスタの製造方法を工程順に示す断面図である。
なお、以下の説明では、本発明を液晶表示装置のＴＦＴ
基板に適用した例について説明している。

【００３８】まず、図６（ａ）に示すように、透明ガラ
ス基板３１の上に、厚さが１５０ｎｍのＣｒ膜を形成
し、このＣｒ膜をフォトリソグラフィ法によりパターニ
ングして、ゲート配線３２ａ及び蓄積容量配線３２ｂを
形成する。その後、プラズマＣＶＤ法により、ガラス基
板３１の上側全面に、ゲート絶縁膜となる厚さが約４０
０ｎｍのＳｉＮ膜３４と、ＴＦＴの動作層となる厚さが
約１５ｎｍのアモルファスシリコン膜３４と、チャネル
保護膜となる厚さが１．０μｍのＳｉＮ膜３５とを順番
に形成する。

【００３９】次に、図６（ｂ）に示すように、ＳｉＮ膜
３５上に所定のパターンのレジスト膜（図示せず）を形
成した後、ＳｉＮ膜３５をドライエッチングして、ゲー
ト配線３２ａとほぼ等しい幅のチャネル保護膜３５ａを
形成する。次に、図７（ａ）に示すように、プラズマＣ
ＶＤ法により、ガラス基板３１の上側全面に、オーミッ
クコンタクト層となるｎ⁺ 型アモルファスシリコン膜３
６を約３０ｎｍの厚さに形成する。この場合、チャネル
保護膜３５ａが１．０μｍと厚く形成されているので、
チャネル保護膜３５ａ上のｎ⁺ 型アモルファスシリコン
膜３６は、他の部分のｎ⁺ 型アモルファスシリコン膜３
６と電気的に分離される。

【００４０】その後、図７（ｂ）に示すように、ＰＶＤ
法により、ｎ⁺ 型アモルファスシリコン膜３６の上に、
導電体膜３７を形成する。この導電体膜は、例えば、厚
さが約２０ｎｍのＴｉ層と、厚さが約５０ｎｍのＡｌ層
と、厚さが約８０ｎｍのＴｉ層との３層構造とする。こ
の場合も、チャネル保護膜３５ａが厚く形成されている
ので、チャネル保護膜３５ａ上の導電体膜３７は、他の
部分の導電体膜３７と電気的に分離される。

【００４１】次に、図８（ａ）に示すように、フォトリ
ソグラフィ法により、導電体膜３７、ｎ⁺ 型アモルファ
スシリコン膜３６及びアモルファスシリコン膜３４をパ
ターニングして、ＴＦＴ形成領域に、ＴＦＴの動作層
（アモルファスシリコン膜３４）と、ソース電極３７ａ
及びドレイン電極３７ｂと、オーミックコンタクト層
（電極３７ａ，３７ｂの下方のｎ⁺ 型アモルファスシリ
コン膜３６）とを形成するとともに、蓄積容量配線３２
ｂの上方に蓄積容量電極３７ｃを形成する。また、この
とき同時に、データ配線（図示せず）も形成する。この
ようにして、チャネル保護膜３７ａの上に重ならないソ
ース電極３７ａ及びドレイン電極３７ｂが形成される。
なお、チャネル保護膜３５ａ上の縁部には、ソース電極
３７ａ及びドレイン電極３７ｂと電気的に分離された導
電体膜３７ｄが残る。

【００４２】次いで、図８（ｂ）に示すように、ＣＶＤ
法により、基板３１の上側全面に、層間絶縁膜としてＳ
ｉＮ膜３８を約３００ｎｍの厚さに形成し、このＳｉＮ
膜３８でソース電極３７ａ、ドレイン電極３７ｂ及び蓄
積容量電極３７ｃを被覆する。その後、ＳｉＮ膜３８
に、ソース電極３７ａ及び蓄積容量電極３７ｃに通じる
コンタクトホールを形成する。

【００４３】そして、基板３１の上側全面にＩＴＯ膜を
約７０ｎｍの厚さに形成し、このＩＴＯ膜をパターニン
グして、ソース電極３７ａ及び蓄積容量電極３７ｃに電
気的に接続された画素電極３９を形成する。このように
して形成されたＴＦＴ基板をＣＦ基板を重ね合わせ、両
者の間に液晶を封入することにより、液晶表示装置が完
成する。

【００４４】本実施の形態においては、チャネル保護膜
３５ａを１．０〜３．０μｍと厚く形成する。このた
め、ソース電極３７ａ及びドレイン電極３７ｂとなる導
電体膜３７が、チャネル保護膜３５ａの上とその他の部
分とで電気的に分離される。従って、ゲートとソースと
の間の寄生容量Ｃgsが小さい。また、ソース電極３７ａ
及びドレイン電極３７ｂのパターニング時にマスクの位
置ずれが発生しても、ゲートとソースとの間の寄生容量
Ｃgsが一定となり、寄生容量Ｃgsのばらつきによる表示
品質の劣化が回避される。これにより、表示品質の優れ
た液晶表示装置が得られる。

【００４５】なお、上記第１及び第２の実施の形態で
は、いずれも本発明を液晶表示装置のＴＦＴに適用した
場合について説明したが、本発明はこれに限定されず、
ＴＦＴを使用した種々の装置に適用することができる。 （付記１）基板上に形成されたゲート電極と、前記ゲー
ト電極を覆うゲート絶縁膜と、前記ゲート絶縁膜上に形
成された半導体膜と、前記半導体膜のチャネル領域上に
形成されたチャネル保護膜と、前記チャネル保護膜の両
側にそれぞれ形成され、前記半導体膜に電気的に接続さ
れたソース電極及びドレイン電極とを有する薄膜トラン
ジスタにおいて、前記チャネル保護膜が、上側が広く下
側が狭い逆テーパ状であり、且つ前記半導体膜の上面か
ら前記ソース電極の上面までの高さよりも厚く形成され
ていることを特徴とする薄膜トランジスタ。

【００４６】（付記２）前記チャネル保護膜の上に、前
記ソース電極及び前記ドレイン電極と電気的に分離され
た導電体膜を有することを特徴とする付記１に記載の薄
膜トランジスタ。 （付記３）基板上に形成されたゲート電極と、前記ゲー
ト電極を覆うゲート絶縁膜と、前記ゲート絶縁膜上に形
成された半導体膜と、前記半導体膜のチャネル領域上に
形成されたチャネル保護膜と、前記チャネル保護膜の両
側にそれぞれ形成され、前記半導体膜に電気的に接続さ
れたソース電極及びドレイン電極とを有する薄膜トラン
ジスタにおいて、前記チャネル保護膜の厚さが１．０乃
至３．０μｍであることをことを特徴とする薄膜トラン
ジスタ。

【００４７】（付記４）前記チャネル保護膜の上に、前
記ソース電極及び前記ドレイン電極と電気的に分離され
た導電体膜を有することを特徴とする付記３に記載の薄
膜トランジスタ。 （付記５）基板上にゲート電極を形成する工程と、前記
基板上に前記ゲート電極を覆うゲート絶縁膜を形成する
工程と、前記第１の絶縁膜上の前記ゲート電極を跨ぐ領
域に半導体膜を形成する工程と、前記ゲート電極の直上
の前記半導体膜の上に、上側が広く下側が狭い逆テーパ
状の絶縁性チャネル保護膜を形成する工程と、前記基板
の上側全面に導電膜を形成する工程と、前記導電膜をパ
ターニングして、前記チャネル保護膜の両側に前記半導
体膜と電気的に接続したソース電極及びドレイン電極を
形成する工程とを有することを特徴とする薄膜トランジ
スタの製造方法。

【００４８】（付記６）前記チャネル保護膜は、成膜条
件を変化させることにより、上部と下部とでエッチング
レートの異なる絶縁膜を形成し、該絶縁膜をエッチング
して形成することを特徴とする付記５に記載の薄膜トラ
ンジスタの製造方法。 （付記７）基板上にゲート電極を形成する工程と、前記
基板上に前記ゲート電極を覆うゲート絶縁膜を形成する
工程と、前記第１の絶縁膜上の前記ゲート電極を跨ぐ領
域に半導体膜を形成する工程と、前記ゲート電極の直上
の前記半導体膜の上に、厚さが１．０乃至３．０μｍの
絶縁性チャネル保護膜を形成する工程と、前記基板の上
側全面に導電膜を形成する工程と、前記導電膜をパター
ニングして、前記チャネル保護膜の両側に前記半導体膜
と電気的に接続したソース電極及びドレイン電極を形成
する工程とを有することを特徴とする薄膜トランジスタ
の製造方法。

【００４９】（付記８）画素毎に薄膜トランジスタが設
けられた液晶表示装置において、前記薄膜トランジスタ
のチャネル保護膜が、上側が広く下側が狭い逆テーパ状
であり、且つソース電極及びドレイン電極よりも厚く形
成されていることを特徴とする液晶表示装置。 （付記９）画素毎に薄膜トランジスタが設けられた液晶
表示装置において、前記薄膜トランジスタのチャネル保
護膜が１．０乃至３．０μｍであることを特徴とする液
晶表示装置。

【００５０】

【発明の効果】上述したように、本発明の薄膜トランジ
スタによれば、チャネル保護膜が、上側が広く下側が狭
い逆テーパ状であり、且つ、半導体膜の上面からソース
電極の上面までの高さよりも厚く形成されているので、
ソース電極及びドレイン電極がチャネル保護膜の上の金
属膜と電気的に分離されている。このため、ソースとゲ
ートとの間の寄生容量Ｃgsが小さく、且つ寄生容量Ｃgs
のばらつきも小さくなる。

【００５１】また、本発明の他の薄膜トランジスタによ
れば、チャネル保護膜が、１．０乃至３．０μｍと厚く
形成されているので、ソース電極及びドレイン電極がチ
ャネル保護膜の上の金属膜と電気的に分離されている。
このため、ソースとゲートとの間の寄生容量Ｃgsが小さ
く、且つ寄生容量Ｃgsのばらつきも小さくなる。従っ
て、本発明によれば、焼き付きやフリッカのない表示品
質が優れた液晶表示装置の作製が可能になる。

【図面の簡単な説明】

【図１】図１は本発明の第１の実施の形態の薄膜トラン
ジスタを示す断面図である。

【図２】図２は、本発明の第１の実施の形態の薄膜トラ
ンジスタの製造方法を工程を示す断面図（その１）であ
る。

【図３】図３は、本発明の第１の実施の形態の薄膜トラ
ンジスタの製造方法を工程を示す断面図（その２）であ
る。

【図４】図４は、本発明の第１の実施の形態の薄膜トラ
ンジスタの製造方法を工程を示す断面図（その３）であ
る。

【図５】図５は本発明の第２の実施の形態の薄膜トラン
ジスタを示す断面図である。

【図６】図６は、本発明の第２の実施の形態の薄膜トラ
ンジスタの製造方法を工程を示す断面図（その１）であ
る。

【図７】図７は、本発明の第２の実施の形態の薄膜トラ
ンジスタの製造方法を工程を示す断面図（その２）であ
る。

【図８】図８は、本発明の第２の実施の形態の薄膜トラ
ンジスタの製造方法を工程を示す断面図（その３）であ
る。

【図９】図９は液晶表示装置の一例を示す断面図であ
る。

【図１０】図１０は同じくその液晶表示装置の平面図で
ある。

【図１１】図１１は、従来の液晶表示装置における薄膜
トランジスタの製造方法の工程を示す断面図（その１）
である。

【図１２】図１２は、従来の液晶表示装置における薄膜
トランジスタの製造方法の工程を示す断面図（その２）
である。

【図１３】図１３は、従来の液晶表示装置における薄膜
トランジスタの製造方法の工程を示す断面図（その３）
である。

【図１４】図１４は、従来の薄膜トランジスタのゲート
とソースとの間の寄生容量を示す模式図である。

【図１５】図１５は、従来の問題点を示す図であり、寄
生容量Ｃgsによる画素電極の電圧降下を示す波形図であ
る。

【符号の説明】

１１，３１…ガラス基板、 １２ａ，３２ａ…ゲート電極、 １２ｂ，３２ｂ…蓄積容量配線、 １３，１５，１８，３３，３５，３８…ＳｉＮ膜、 １４，３４…アモルファスシリコン膜、 １５ａ，３５ａ，５５ａ…チャネル保護膜、 １６，３６…ｎ⁺ 型アモルファスシリコン膜、 １７，３７…導電体膜、 １７ａ，３７ａ，５７ａ…ソース電極、 １７ｂ，３７ｂ，５７ｂ…ドレイン電極、 １７ｃ，３７ｃ…蓄積容量電極、 １９，３９，５９…画素電極、 ５０…ＴＦＴ基板、 ５２ａ…ゲート配線、 ５２ｂ…蓄積容量配線、 ５７ｃ…蓄積容量電極、 ５７ｄ…データ配線、 ６０…ＣＦ基板、 ６２…ブラックマトリクス、 ６３…カラーフィルタ、 ６４…コモン電極、 ７０…液晶、 ７５…ＴＦＴ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｆ 9/30 ３３８ Ｇ０９Ｆ 9/30 ３４８Ａ ３４８ 9/35 9/35 Ｈ０１Ｌ 29/78 ６１９Ａ Ｈ０１Ｌ 21/336 ６１６Ｋ (72)発明者 野中 一男 鳥取県米子市石州府字大塚ノ弐650番地 株式会社米子富士通内 (72)発明者 小杉 俊太郎 鳥取県米子市石州府字大塚ノ弐650番地 株式会社米子富士通内 (72)発明者 岩田 知典 鳥取県米子市石州府字大塚ノ弐650番地 株式会社米子富士通内 Ｆターム(参考） 2H092 JA24 JA28 JA33 JB64 KA05 KA12 MA08 MA13 NA01 NA23 5C094 AA03 AA55 BA03 BA43 CA19 DA15 EA04 EA07 FA04 5F110 AA02 AA30 BB01 CC07 DD02 DD13 DD14 EE04 FF03 FF30 GG02 GG15 GG45 HK03 HK04 HK09 HK16 HK22 NN13 NN24 NN72 NN73 5G435 AA01 AA16 BB12 CC09 HH14 KK05 KK09 KK10

Claims (6)

【特許請求の範囲】
1. 【請求項１】 基板上に形成されたゲート電極と、 前記ゲート電極を覆うゲート絶縁膜と、 前記ゲート絶縁膜上に形成された半導体膜と、 前記半導体膜のチャネル領域上に形成されたチャネル保
   護膜と、 前記チャネル保護膜の両側にそれぞれ形成され、前記半
   導体膜に電気的に接続されたソース電極及びドレイン電
   極とを有する薄膜トランジスタにおいて、 前記チャネル保護膜が、上側が広く下側が狭い逆テーパ
   状であり、且つ前記半導体膜の上面から前記ソース電極
   の上面までの高さよりも厚く形成されていることを特徴
   とする薄膜トランジスタ。
2. 【請求項２】 基板上に形成されたゲート電極と、 前記ゲート電極を覆うゲート絶縁膜と、 前記ゲート絶縁膜上に形成された半導体膜と、 前記半導体膜のチャネル領域上に形成されたチャネル保
   護膜と、 前記チャネル保護膜の両側にそれぞれ形成され、前記半
   導体膜に電気的に接続されたソース電極及びドレイン電
   極とを有する薄膜トランジスタにおいて、 前記チャネル保護膜の厚さが１．０乃至３．０μｍであ
   ることをことを特徴とする薄膜トランジスタ。
3. 【請求項３】 基板上にゲート電極を形成する工程と、 前記基板上に前記ゲート電極を覆うゲート絶縁膜を形成
   する工程と、 前記第１の絶縁膜上の前記ゲート電極を跨ぐ領域に半導
   体膜を形成する工程と、 前記ゲート電極の直上の前記半導体膜の上に、上側が広
   く下側が狭い逆テーパ状の絶縁性チャネル保護膜を形成
   する工程と、 前記基板の上側全面に導電膜を形成する工程と、 前記導電膜をパターニングして、前記チャネル保護膜の
   両側に前記半導体膜と電気的に接続したソース電極及び
   ドレイン電極を形成する工程と を有することを特徴とする薄膜トランジスタの製造方
   法。
4. 【請求項４】 基板上にゲート電極を形成する工程と、 前記基板上に前記ゲート電極を覆うゲート絶縁膜を形成
   する工程と、 前記第１の絶縁膜上の前記ゲート電極を跨ぐ領域に半導
   体膜を形成する工程と、 前記ゲート電極の直上の前記半導体膜の上に、厚さが
   １．０乃至３．０μｍの絶縁性チャネル保護膜を形成す
   る工程と、 前記基板の上側全面に導電膜を形成する工程と、 前記導電膜をパターニングして、前記チャネル保護膜の
   両側に前記半導体膜と電気的に接続したソース電極及び
   ドレイン電極を形成する工程とを有することを特徴とす
   る薄膜トランジスタの製造方法。
5. 【請求項５】 画素毎に薄膜トランジスタが設けられた
   液晶表示装置において、 前記薄膜トランジスタのチャネル保護膜が、上側が広く
   下側が狭い逆テーパ状であり、且つソース電極及びドレ
   イン電極よりも厚く形成されていることを特徴とする液
   晶表示装置。
6. 【請求項６】 画素毎に薄膜トランジスタが設けられた
   液晶表示装置において、 前記薄膜トランジスタのチャネル保護膜が１．０乃至
   ３．０μｍであることを特徴とする液晶表示装置。