JP2010225739A - 薄膜トランジスタ及び薄膜トランジスタの製造方法 - Google Patents

Abstract

【課題】薄膜トランジスタのオン電流の安定を図る。
【解決手段】ＥＬパネル１において、駆動素子として用いるスイッチトランジスタ５、駆動トランジスタ６などの薄膜トランジスタにおけるチャネル保護膜５ｄ、６ｄの上面の長さＫを変化させずに、下面の長さＬ_１を小さくするように、チャネル保護膜５ｄ、６ｄを逆テーパ形状（Ｌ_１＜Ｋ）とすることによって、薄膜トランジスタのチャネル長を短くして、薄膜トランジスタのオン電流（Ｉｄ）を増加させ好適な値に安定させることとした。
【選択図】図５

Description

本発明は、薄膜トランジスタ及び薄膜トランジスタの製造方法に関する。

アモルファスシリコン等の半導体薄膜をチャネル層とする薄膜トランジスタ（ＴＦＴ）を表示デバイスの画素回路などに利用する際に必要となる特性として、ソース−ドレイン間のオン電流（Ｉｄ）が所定値以上となることが挙げられる。オン電流を所定値以上の適正な範囲で安定させることで、ＥＬ（Electro Luminescence）パネルなどの表示デバイスを好適に発光させて、所定の表示性能が得られるようになる。

このオン電流（Ｉｄ）は、以下の式（１）で表すことができ、図１９に示す薄膜トランジスタ５６における半導体膜５６ｂとチャネル保護膜５６ｄとの境界面の長さに相当するチャネル長Ｌ（Ｌ_０）が短いほど、オン電流（Ｉｄ）を大きくすることができることがわかる（例えば、特許文献１参照。）。
Ｉｄ＝（１／２）×μ×（Ｗ／Ｌ）×Ｃ×（Ｖｇ−Ｖｔ）^２ … 式（１）
なお、μ：移動度、Ｗ：チャネル幅、Ｌ：チャネル長、Ｃ：ゲート絶縁膜の単位面積あたりの容量、Ｖｇ：ゲート電圧、Ｖｔ：しきい値電圧である。

また、ゲート電極５６ａとソース電極５６ｉ間に生じる電界Ｅによるバックゲート効果によってチャネルが弱まることと、ゲート電極５６ａとドレイン電極５６ｈ間に生じる電界Ｅによるバックゲート効果によってチャネルが強まることにより、チャネル領域でのオン電流（Ｉｄ）が低下してしまうことが知られている（例えば、特許文献２参照。）。

特開２００１−１４７６５９号公報 特開２００６−９１０８９号公報

しかしながら、上記従来技術の場合、チャネル長（Ｌ_０）を短くするように、チャネル保護膜５６ｄの長さを短くすると、チャネル保護膜５６ｄ上でソース電極５６ｉとドレイン電極５６ｈとが近接することによりリーク電流が発生してしまい、それがオン電流の妨げになるので、単にチャネル保護膜５６ｄを短くすることでは、薄膜トランジスタ５６のオン電流（Ｉｄ）を増大させることができないという問題があった。

そこで、本発明の課題は、薄膜トランジスタのオン電流の安定を図ることである。

以上の課題を解決するため、本発明の一の態様は、薄膜トランジスタの製造方法であって、
基板の一面側に半導体層を形成する半導体層形成工程と、
前記半導体層上にレジスト膜を成膜し、前記半導体層におけるチャネルとなる領域上の前記レジスト膜に、前記半導体層から離間するほど一の方向に沿った幅が広くなる開口を形成するレジスト膜形成工程と、
前記開口内および前記レジスト膜上に保護絶縁膜を成膜する保護絶縁膜成膜工程と、
前記開口内の前記保護絶縁膜部分を残すように、前記レジスト膜上の前記保護絶縁膜を除去する保護絶縁膜除去工程と、
前記レジスト膜を除去して、前記半導体層におけるチャネルとなる領域を覆い、前記半導体層から離間する上面側ほど前記一の方向に沿った方向の長さが長くなる逆テーパ形状を有する保護膜を形成する保護膜形成工程と、
前記保護膜が形成された前記半導体層上に、前記保護膜の周囲を覆う不純物半導体層を成膜し、前記不純物半導体層及び前記半導体層をパターニングして、前記保護膜を挟んで前記一の方向において対向する一対の不純物半導体膜と、その下に配される半導体膜と、を形成する半導体膜形成工程と、
を備えることを特徴としている。
好ましくは、
前記保護絶縁膜除去工程は、前記レジスト膜上の前記保護絶縁膜をＣＭＰ法（Chemical Mechanical Polishing）によって研磨して、前記レジスト膜を露出させる研磨工程を含む。
そして、この薄膜トランジスタの製造方法によって薄膜トランジスタが製造される。

また、本発明の他の態様は、薄膜トランジスタであって、
基板の一面側に設けられた半導体膜と、
前記半導体膜のチャネルとなる領域をその下面で覆う保護膜と、
前記半導体膜上で前記保護膜を挟んで一の方向に対向する一対の不純物半導体膜と、
を備え、
前記保護膜は、その保護膜における前記半導体膜から離間する上面側ほど、前記一の方向に沿った方向の長さが長くなる逆テーパ形状を呈することを特徴としている。
好ましくは、
前記保護膜における前記ソース電極と前記ドレイン電極とが対向する方向に沿う、前記保護膜の下面の長さは、その保護膜の上面の長さの０．７８倍以下である。

本発明によれば、薄膜トランジスタのオン電流を好適に安定させることができる。

ＥＬパネルの画素の配置構成を示す平面図である。 ＥＬパネルの概略構成を示す平面図である。 ＥＬパネルの１画素に相当する回路を示した回路図である。 ＥＬパネルの１画素を示した平面図である。 図４のV−V線に沿った面の矢視断面図である。 図４のVI−VI線に沿った面の矢視断面図である。 本発明の薄膜トランジスタにおけるチャネル保護膜に関する説明図である。 薄膜トランジスタのオン電流についての説明図である。 薄膜トランジスタの製造過程におけるゲート形成工程を示す説明図である。 薄膜トランジスタの製造過程における二層成膜工程を示す説明図である。 薄膜トランジスタの製造過程におけるレジスト膜形成工程を示す説明図である。 薄膜トランジスタの製造過程における保護絶縁膜成膜工程を示す説明図である。 薄膜トランジスタの製造過程における保護絶縁膜除去工程を示す説明図である。 薄膜トランジスタの製造過程における保護膜形成工程を示す説明図である。 薄膜トランジスタの製造過程における不純物半導体層成膜工程を示す説明図である。 薄膜トランジスタの製造過程における半導体膜形成工程を示す説明図である。 薄膜トランジスタの製造過程における金属膜成膜工程を示す説明図である。 薄膜トランジスタの製造過程におけるソース・ドレイン形成工程を示す説明図である。 従来の薄膜トランジスタにおけるチャネル保護膜に関する説明図である。

以下に、本発明を実施するための好ましい形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。

図１は、発光装置であるＥＬパネル１における複数の画素Ｐの配置構成を示す平面図であり、図２は、ＥＬパネル１の概略構成を示す平面図である。

図１、図２に示すように、ＥＬパネル１には、Ｒ（赤），Ｇ（緑），Ｂ（青）をそれぞれ発光する複数の画素Ｐが所定のパターンでマトリクス状に配置されている。
このＥＬパネル１には、複数の走査線２が行方向に沿って互いに略平行となるよう配列され、複数の信号線３が平面視して走査線２と略直交するよう列方向に沿って互いに略平行となる配列されている。また、隣り合う走査線２の間において電圧供給線４が走査線２に沿って設けられている。そして、これら各走査線２と隣接する二本の信号線３と各電圧供給線４とによって囲われる範囲が、画素Ｐに相当する。
また、ＥＬパネル１には、走査線２、信号線３、電圧供給線４の上方に覆うように、格子状の隔壁であるバンク１３が設けられている。このバンク１３によって囲われてなる略長方形状の複数の開口部１３ａが画素Ｐごとに形成されており、この開口部１３ａ内に所定のキャリア輸送層（後述する正孔注入層８ｂ、発光層８ｃ）が設けられて、画素Ｐの発光領域となる。キャリア輸送層とは、電圧が印加されることによって正孔又は電子を輸送する層である。
なお、図１においては、バンク１３が格子状に設けられているものとしたが、これに限るものではなく、例えば信号線３に沿った一方向にのみ設けられているものであってもよい。

図３は、アクティブマトリクス駆動方式で動作するＥＬパネル１の１画素に相当する回路を示した回路図である。

図３に示すように、ＥＬパネル１には、走査線２と、走査線２と交差する信号線３と、走査線２に沿う電圧供給線４とが設けられており、このＥＬパネル１の１画素Ｐにつき、薄膜トランジスタであるスイッチトランジスタ５と、薄膜トランジスタである駆動トランジスタ６と、キャパシタ７と、ＥＬ素子８とが設けられている。

各画素Ｐにおいては、スイッチトランジスタ５のゲートが走査線２に接続され、スイッチトランジスタ５のドレインとソースのうちの一方が信号線３に接続され、スイッチトランジスタ５のドレインとソースのうちの他方がキャパシタ７の一方の電極及び駆動トランジスタ６のゲートに接続されている。駆動トランジスタ６のソースとドレインのうちの一方が電圧供給線４に接続され、駆動トランジスタ６のソースとドレインのうち他方がキャパシタ７の他方の電極及びＥＬ素子８のアノードに接続されている。なお、全ての画素ＰのＥＬ素子８のカソードは、一定電圧Ｖcomに保たれている（例えば、接地電位にされている）。

また、このＥＬパネル１の周囲において各走査線２が走査ドライバに接続され、各電圧供給線４が一定電圧源又は適宜電圧信号を出力するドライバに接続され、各信号線３がデータドライバに接続され、これらドライバによってＥＬパネル１がアクティブマトリクス駆動方式で駆動される。電圧供給線４には、一定電圧源又はドライバによって所定の電力が供給される。

次に、ＥＬパネル１と、その画素Ｐの回路構造について、図４〜図６を用いて説明する。ここで、図４は、ＥＬパネル１の１画素Ｐに相当する平面図であり、図５は、図４のV−V線に沿った面の矢視断面図、図６は、図４のVI−VI線に沿った面の矢視断面図である。なお、図４においては、電極及び配線を主に示す。

図４に示すように、スイッチトランジスタ５及び駆動トランジスタ６は、信号線３に沿うように配列され、スイッチトランジスタ５の近傍にキャパシタ７が配置され、駆動トランジスタ６の近傍にＥＬ素子８が配置されている。また、走査線２と電圧供給線４の間に、スイッチトランジスタ５、駆動トランジスタ６、キャパシタ７及びＥＬ素子８が配置されている。

図４〜図６に示すように、基板１０上の一面にゲート絶縁膜となる第一絶縁膜１１が成膜されており、その第一絶縁膜１１の上に第二絶縁膜１２が成膜されている。信号線３は第一絶縁膜１１と基板１０との間に形成され、走査線２及び電圧供給線４は第一絶縁膜１１と第二絶縁膜１２との間に形成されている。

また、図４、図６に示すように、スイッチトランジスタ５は、逆スタガ構造の薄膜トランジスタである。このスイッチトランジスタ５は、ゲート電極５ａ、半導体膜５ｂ、チャネル保護膜５ｄ、不純物半導体膜５ｆ，５ｇ、ドレイン電極５ｈ、ソース電極５ｉ等を有するものである。

ゲート電極５ａは、基板１０と第一絶縁膜１１の間に形成されている。このゲート電極５ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。また、ゲート電極５ａの上に絶縁性の第一絶縁膜１１が成膜されており、その第一絶縁膜１１によってゲート電極５ａが被覆されている。
第一絶縁膜１１は、例えば、光透過性を有し、シリコン窒化物又はシリコン酸化物からなる。この第一絶縁膜１１上であってゲート電極５ａに対応する位置に真性な半導体膜５ｂが形成されており、半導体膜５ｂが第一絶縁膜１１を挟んでゲート電極５ａと相対している。
半導体膜５ｂは、例えば、アモルファスシリコン又は多結晶シリコンからなり、この半導体膜５ｂにチャネルが形成される。また、半導体膜５ｂの中央部上には、絶縁性のチャネル保護膜５ｄが形成されている。チャネル保護膜５ｄは、例えば、シリコン窒化物又はシリコン酸化物からなる。
このチャネル保護膜５ｄにおける、ソース電極５ｉとドレイン電極５ｈとが対向する方向に沿うチャネル保護膜５ｄの上面の長さはその下面の長さより長く、チャネル保護膜５ｄは、半導体膜５ｂから離間する上面側の長さほど長くなる逆テーパ形状を呈している。
また、半導体膜５ｂの一端部の上には、不純物半導体膜５ｆが一部チャネル保護膜５ｄに重なるようにして形成されており、半導体膜５ｂの他端部の上には、不純物半導体膜５ｇが一部チャネル保護膜５ｄに重なるようにして形成されている。そして、不純物半導体膜５ｆ，５ｇはそれぞれ半導体膜５ｂの両端側に互いに離間して形成されている。なお、不純物半導体膜５ｆ，５ｇはｎ型半導体であるが、これに限らず、ｐ型半導体であってもよい。
不純物半導体膜５ｆの上には、ドレイン電極５ｈが形成されている。不純物半導体膜５ｇの上には、ソース電極５ｉが形成されている。ドレイン電極５ｈ，ソース電極５ｉは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。
チャネル保護膜５ｄ、ドレイン電極５ｈ及びソース電極５ｉの上には、保護膜となる絶縁性の第二絶縁膜１２が成膜され、チャネル保護膜５ｄ、ドレイン電極５ｈ及びソース電極５ｉが第二絶縁膜１２によって被覆されている。そして、スイッチトランジスタ５は、第二絶縁膜１２によって覆われるようになっている。第二絶縁膜１２は、例えば、厚さが１００ｎｍ〜２００ｎｍの窒化シリコン又は酸化シリコンからなる。

また、図４、図５に示すように、駆動トランジスタ６は、逆スタガ構造の薄膜トランジスタである。この駆動トランジスタ６は、ゲート電極６ａ、半導体膜６ｂ、チャネル保護膜６ｄ、不純物半導体膜６ｆ，６ｇ、ドレイン電極６ｈ、ソース電極６ｉ等を有するものである。

ゲート電極６ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなり、ゲート電極５ａと同様に基板１０と第一絶縁膜１１の間に形成されている。そして、ゲート電極６ａは、例えば、シリコン窒化物又はシリコン酸化物からなる第一絶縁膜１１によって被覆されている。
この第一絶縁膜１１の上であって、ゲート電極６ａに対応する位置に、チャネルが形成される半導体膜６ｂが、例えば、アモルファスシリコン又は多結晶シリコンにより形成されている。この半導体膜６ｂは第一絶縁膜１１を挟んでゲート電極６ａと相対している。
半導体膜６ｂの中央部上には、絶縁性のチャネル保護膜６ｄが形成されている。チャネル保護膜６ｄは、例えば、シリコン窒化物又はシリコン酸化物からなる。
このチャネル保護膜６ｄにおける、ソース電極６ｉとドレイン電極６ｈとが対向する方向に沿うチャネル保護膜６ｄの上面の長さはその下面の長さより長く、チャネル保護膜６ｄは、半導体膜６ｂから離間する上面側の長さほど長くなる逆テーパ形状を呈している。
また、半導体膜６ｂの一端部の上には、不純物半導体膜６ｆが一部チャネル保護膜６ｄに重なるようにして形成されており、半導体膜６ｂの他端部の上には、不純物半導体膜６ｇが一部チャネル保護膜６ｄに重なるようにして形成されている。そして、不純物半導体膜６ｆ，６ｇはそれぞれ半導体膜６ｂの両端側に互いに離間して形成されている。なお、不純物半導体膜６ｆ，６ｇはｎ型半導体であるが、これに限らず、ｐ型半導体であってもよい。
不純物半導体膜６ｆの上には、ドレイン電極６ｈが形成されている。不純物半導体膜６ｇの上には、ソース電極６ｉが形成されている。ドレイン電極６ｈ，ソース電極６ｉは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。
チャネル保護膜６ｄ、ドレイン電極６ｈ及びソース電極６ｉの上には、絶縁性の第二絶縁膜１２が成膜され、チャネル保護膜６ｄ、ドレイン電極６ｈ及びソース電極６ｉが第二絶縁膜１２によって被覆されている。

キャパシタ７は、駆動トランジスタ６のゲート電極６ａとソース電極６ｉとの間に接続されており、図４、図６に示すように、基板１０と第一絶縁膜１１との間に一方の電極７ａが形成され、第一絶縁膜１１と第二絶縁膜１２との間に他方の電極７ｂが形成され、電極７ａと電極７ｂが誘電体である第一絶縁膜１１を挟んで相対している。

なお、信号線３、キャパシタ７の電極７ａ、スイッチトランジスタ５のゲート電極５ａ及び駆動トランジスタ６のゲート電極６ａは、基板１０に一面に成膜された導電性の金属膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成されたものである。
また、走査線２、電圧供給線４、キャパシタ７の電極７ｂ、スイッチトランジスタ５のドレイン電極５ｈ，ソース電極５ｉ及び駆動トランジスタ６のドレイン電極６ｈ，ソース電極６ｉは、第一絶縁膜１１に一面に成膜された導電性の金属膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで形成されたものである。

また、第一絶縁膜１１には、ゲート電極５ａと走査線２とが重なる領域にコンタクトホール１１ａが形成され、ドレイン電極５ｈと信号線３とが重なる領域にコンタクトホール１１ｂが形成され、ゲート電極６ａとソース電極５ｉとが重なる領域にコンタクトホール１１ｃが形成されており、コンタクトホール１１ａ〜１１ｃ内にコンタクトプラグ２０ａ〜２０ｃがそれぞれ埋め込まれている。コンタクトプラグ２０ａによってスイッチトランジスタ５のゲート電極５ａと走査線２が電気的に導通し、コンタクトプラグ２０ｂによってスイッチトランジスタ５のドレイン電極５ｈと信号線３が電気的に導通し、コンタクトプラグ２０ｃによってスイッチトランジスタ５のソース電極５ｉとキャパシタ７の電極７ａが電気的に導通するとともにスイッチトランジスタ５のソース電極５ｉと駆動トランジスタ６のゲート電極６ａが電気的に導通する。なお、コンタクトプラグ２０ａ〜２０ｃを介することなく、走査線２が直接ゲート電極５ａと接触し、ドレイン電極５ｈが信号線３と接触し、ソース電極５ｉがゲート電極６ａと接触してもよい。
また、駆動トランジスタ６のゲート電極６ａがキャパシタ７の電極７ａに一体に連なっており、駆動トランジスタ６のドレイン電極６ｈが電圧供給線４に一体に連なっており、駆動トランジスタ６のソース電極６ｉがキャパシタ７の電極７ｂに一体に連なっている。

画素電極８ａは、第一絶縁膜１１を介して基板１０上に設けられており、画素Ｐごとに独立して形成されている。この画素電極８ａは透明電極であって、例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ₂Ｏ₃）、酸化スズ（ＳｎＯ₂）、酸化亜鉛（ＺｎＯ）又はカドミウム−錫酸化物（ＣＴＯ）からなる。なお、画素電極８ａは一部、駆動トランジスタ６のソース電極６ｉに重なり、画素電極８ａとソース電極６ｉが接続している。
そして、図４、図５に示すように、第二絶縁膜１２が、走査線２、信号線３、電圧供給線４、スイッチトランジスタ５、駆動トランジスタ６、画素電極８ａの周縁部、キャパシタ７の電極７ｂ及び第一絶縁膜１１を覆うように形成されている。第二絶縁膜１２には、各画素電極８ａの中央部が露出するように開口部１２ａが形成されている。そのため、第二絶縁膜１２は平面視して格子状に形成されている。

そして、基板１０の表面に走査線２、信号線３、電圧供給線４、スイッチトランジスタ５、駆動トランジスタ６、キャパシタ７、画素電極８ａ及び第二絶縁膜１２が形成されてなるパネルがトランジスタアレイパネルとなっている。

ＥＬ素子８は、図４、図５に示すように、アノードとなる第一電極としての画素電極８ａと、画素電極８ａの上に形成された化合物膜である正孔注入層８ｂと、正孔注入層８ｂの上に形成された化合物膜である発光層８ｃと、発光層８ｃの上に形成された第二電極としての対向電極８ｄとを備えている。対向電極８ｄは全画素Ｐに共通の単一電極であって、全画素Ｐに連続して形成されている。

正孔注入層８ｂは、例えば、導電性高分子であるＰＥＤＯＴ（poly(ethylenedioxy)thiophene；ポリエチレンジオキシチオフェン）及びドーパントであるＰＳＳ（polystyrene sulfonate；ポリスチレンスルホン酸）からなる機能層であって、画素電極８ａから発光層８ｃに向けて正孔を注入するキャリア注入層である。
発光層８ｃは、画素Ｐ毎にＲ（赤），Ｇ（緑），Ｂ（青）のいずれかを発光する材料を含み、例えば、ポリフルオレン系発光材料やポリフェニレンビニレン系発光材料からなり、対向電極８ｄから供給される電子と、正孔注入層８ｂから注入される正孔との再結合に伴い発光する層である。このため、Ｒ（赤）を発光する画素Ｐ、Ｇ（緑）を発光する画素Ｐ、Ｂ（青）を発光する画素Ｐは互いに発光層８ｃの発光材料が異なる。画素ＰのＲ（赤），Ｇ（緑），Ｂ（青）のパターンは、デルタ配列であってもよく、また縦方向に同色画素が配列されるストライプパターンであってもよい。

対向電極８ｄは、画素電極８ａよりも仕事関数の低い材料で形成されており、例えば、インジウム、マグネシウム、カルシウム、リチウム、バリウム、希土類金属の少なくとも一種を含む単体又は合金で形成されている。
この対向電極８ｄは全ての画素Ｐに共通した電極であり、発光層８ｃなどの化合物膜とともに後述するバンク１３を被覆している。

このように、第二絶縁膜１２及びバンク１３によって発光部位となる発光層８ｃが画素Ｐごとに仕切られている。
そして、開口部１３ａ内において、キャリア輸送層としての正孔注入層８ｂ及び発光層８ｃが、画素電極８ａ上に積層されている。

具体的には、バンク１３は、正孔注入層８ｂや発光層８ｃを湿式法により形成するに際して、正孔注入層８ｂや発光層８ｃとなる材料が溶媒に溶解または分散された液状体が隣接する画素Ｐに滲み出ないようにする隔壁として機能する。
例えば、図５に示すように、第二絶縁膜１２の上に設けられたバンク１３には、第二絶縁膜１２の開口部１２ａより内側に開口部１３ａが形成されている。
そして、各開口部１３ａに囲まれた各画素電極８ａ上に、正孔注入層８ｂとなる材料が含有される液状体を塗布し、基板１０ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第１のキャリア輸送層である正孔注入層８ｂとなる。
さらに、各開口部１３ａに囲まれた各正孔注入層８ｂ上に、発光層８ｃとなる材料が含有される液状体を塗布し、基板１０ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第２のキャリア輸送層である発光層８ｃとなる。
なお、この発光層８ｃとバンク１３を被覆するように対向電極８ｄが設けられている。

そして、このＥＬパネル１においては、画素電極８ａ、基板１０及び第一絶縁膜１１が透明であり、発光層８ｃから発した光が画素電極８ａ、第一絶縁膜１１及び基板１０を透過して出射する。そのため、基板１０の裏面が表示面となる。
なお、基板１０側ではなく、反対側が表示面となってもよい。この場合、対向電極８ｄを透明電極とし、画素電極８ａを反射電極として、発光層８ｃから発した光が対向電極８ｄを透過して出射する。

このＥＬパネル１は、次のように駆動されて発光する。
全ての電圧供給線４に所定レベルの電圧が印加された状態で、走査ドライバによって走査線２に順次電圧が印加されることで、これら走査線２が順次選択される。
各走査線２が選択されている時に、データドライバによって階調に応じたレベルの電圧が全ての信号線３に印加されると、その選択されている走査線２に対応するスイッチトランジスタ５がオンになっていることから、その階調に応じたレベルの電圧が駆動トランジスタ６のゲート電極６ａに印加される。
この駆動トランジスタ６のゲート電極６ａに印加された電圧に応じて、駆動トランジスタ６のゲート電極６ａとソース電極６ｉとの間の電位差が定まって、駆動トランジスタ６におけるドレイン−ソース電流の大きさが定まり、ＥＬ素子８がそのドレイン−ソース電流に応じた明るさで発光する。
その後、その走査線２の選択が解除されると、スイッチトランジスタ５がオフとなるので、駆動トランジスタ６のゲート電極６ａに印加された電圧にしたがった電荷がキャパシタ７に蓄えられ、駆動トランジスタ６のゲート電極６ａとソース電極６ｉ間の電位差は保持される。
このため、駆動トランジスタ６は選択時と同じ電流値のドレイン−ソース電流を流し続け、ＥＬ素子８の輝度を維持するようになっている。

次に、本発明にかかるＥＬパネル１において、駆動素子として用いられているスイッチトランジスタ５と駆動トランジスタ６における保護膜であるチャネル保護膜５ｄ、６ｄを逆テーパ形状とすることの効果について説明する。

図７に示すように、スイッチトランジスタ５および駆動トランジスタ６のチャネル保護膜５ｄ、６ｄは逆テーパ形状を有しており、ソース電極５ｉ（６ｉ）とドレイン電極５ｈ（５ｈ）とが対向する方向に沿うチャネル保護膜５ｄ（６ｄ）の上面の長さＫは、その下面の長さＬ_１より長い。つまり、チャネル保護膜５ｄ（６ｄ）の下面の長さＬ_１は、その上面の長さＫより短い。なお、チャネル保護膜５ｄ（６ｄ）が逆テーパ形状となることによって、チャネル保護膜５ｄ（６ｄ）の下面の長さＬ_１は、ソース電極５ｉ（６ｉ）とドレイン電極５ｈ（５ｈ）が対向する間隔（距離）に近い値になる。
そして、半導体膜５ｂ（６ｂ）のチャネルに相当する部分を覆うチャネル保護膜５ｄ（６ｄ）の下面の長さＬ_１であるチャネル長が、その上面の長さＫより短いことによって、ゲート電極５ａ（６ａ）とソース電極５ｉ（６ｉ）間およびゲート電極５ａ（６ａ）とドレイン電極５ｈ（６ｈ）間に生じる電界Ｅ中のチャネル部分が、従来の薄膜トランジスタ５６（図１９参照）より減少し、その電界Ｅがチャネルに影響し難くなるので、その電界Ｅの作用によりオン電流（Ｉｄ）が低下させられてしまうことが低減する。
つまり、チャネル保護膜５ｄ（６ｄ）の下面の長さＬ_１が上面の長さＫより短い方が、従来のチャネル保護膜５６ｄ（図１９参照）の場合に比べて、オン電流（Ｉｄ）が増加するメリットがある。

また、従来の薄膜トランジスタ５６におけるＶｇ＝５［Ｖ］でのＶｄ−Ｉｄ特性によれば、図８に示すように、ゲート電圧（Ｖｇ）が５［Ｖ］で、ソース・ドレイン電圧（Ｖｄ）が１０［Ｖ］のとき、オン電流（Ｉｄ）には、約１．６５〜１．８５［μＡ］のばらつきがあることがわかる。なお、この図８に示すＶｄ−Ｉｄ特性のデータは、チャネル幅Ｗ＝３５０［μｍ］、チャネル長Ｌ＝７［μｍ］の薄膜トランジスタによるものである。
ここで、ＥＬパネル１に駆動素子として用いる薄膜トランジスタの場合、ゲート電圧（Ｖｇ）が５［Ｖ］で、ソース・ドレイン電圧（Ｖｄ）が１０［Ｖ］の時に、オン電流（Ｉｄ）は１．６［μＡ］以上であることが好ましく、２［μＡ］以上であることがより好ましい。オン電流（Ｉｄ）が小さいとＥＬパネル１が好適に発光せず、その表示性能が低下してしまうのである。

そこで、スイッチトランジスタ５および駆動トランジスタ６のチャネル保護膜５ｄ、６ｄを逆テーパ形状として、チャネル保護膜５ｄ（６ｄ）の下面の長さＬ_１を、その上面の長さＫより短くするように、チャネル長に相当するチャネル保護膜５ｄ（６ｄ）の下面の長さＬ_１の値を小さくすることによって、前述の式（１）；｛Ｉｄ＝（１／２）×μ×（Ｗ／Ｌ）×Ｃ×（Ｖｇ−Ｖｔ）^２｝に準じて、オン電流（Ｉｄ）を増加させるようになっている。
特に、チャネル保護膜５ｄ（６ｄ）の上面の長さＫを従来における値から変化させずに、下面の長さＬ_１を小さくするので、そのチャネル保護膜５ｄ（６ｄ）の上面で、ソース電極５ｉ（６ｉ）とドレイン電極５ｈ（６ｈ）とが近接してしまってリーク電流が発生してしまうようなことはない。

具体的には、現状のオン電流（Ｉｄ＝１．６５［μＡ］）を１．２７倍することで、オン電流（Ｉｄ）を所定値の約２［μＡ］とすることができるので、チャネル保護膜５ｄ（６ｄ）の上面の長さＫを従来における値から変化させない場合、その下面の長さＬ_１が上面の長さＫの０．７８倍となる逆テーパ形状にすればよい。また、下面の長さＬ_１を上面の長さＫの０．７８倍以下にすれば、オン電流（Ｉｄ）を２［μＡ］以上にすることができる。

例えば、チャネル保護膜の膜厚が６０００［Å］（＝０．６［μｍ］）の場合、チャネル保護膜の上面の長さＫ＝７．０［μｍ］、下面の長さＬ_１＝５．５［μｍ］とすれば、Ｌ_１／Ｋ≒０．７８となる。このとき、半導体膜５ｂ（６ｂ）に対するチャネル保護膜５ｄ（６ｄ）の逆テーパの角度は、θ＝３９°である。
また、Ｋ＝７．０［μｍ］、Ｌ_１＝４．７５［μｍ］とすれば、Ｌ_１／Ｋ≒０．６７となり、逆テーパの角度は、θ＝２８．１°である。
また、Ｋ＝７．０［μｍ］、Ｌ_１＝４．０［μｍ］とすれば、Ｌ_１／Ｋ≒０．５７となり、逆テーパの角度は、θ＝２２°である。
また、Ｋ＝７．０［μｍ］、Ｌ_１＝３．５［μｍ］とすれば、Ｌ_１／Ｋ≒０．５となり、逆テーパの角度は、θ＝１８．９°である。
よって、チャネル保護膜の膜厚が０．６［μｍ］の場合、半導体膜５ｂ（６ｂ）に対するチャネル保護膜５ｄ（６ｄ）の逆テーパの角度は、θ＝３９°以下であることが好ましい。

また、チャネル保護膜の膜厚が４５００［Å］（＝０．４５［μｍ］）の場合、チャネル保護膜の上面の長さＫ＝７．０［μｍ］、下面の長さＬ_１＝５．５［μｍ］とすれば、Ｌ_１／Ｋ≒０．７８となる。このとき、半導体膜５ｂ（６ｂ）に対するチャネル保護膜５ｄ（６ｄ）の逆テーパの角度は、θ＝３１°である。
また、Ｋ＝７．０［μｍ］、Ｌ_１＝４．７５［μｍ］とすれば、Ｌ_１／Ｋ≒０．６７となり、逆テーパの角度は、θ＝２２°である。
また、Ｋ＝７．０［μｍ］、Ｌ_１＝４．０［μｍ］とすれば、Ｌ_１／Ｋ≒０．５７となり、逆テーパの角度は、θ＝１７°である。
また、Ｋ＝７．０［μｍ］、Ｌ_１＝３．５［μｍ］とすれば、Ｌ_１／Ｋ≒０．５となり、逆テーパの角度は、θ＝１４．５°である。
よって、チャネル保護膜の膜厚が０．４５［μｍ］の場合、半導体膜５ｂ（６ｂ）に対するチャネル保護膜５ｄ（６ｄ）の逆テーパの角度は、θ＝３１°以下であることが好ましい。

また、チャネル保護膜の膜厚が３０００［Å］（＝０．３［μｍ］）の場合、チャネル保護膜の上面の長さＫ＝７．０［μｍ］、下面の長さＬ_１＝５．５［μｍ］とすれば、Ｌ_１／Ｋ≒０．７８となる。このとき、半導体膜５ｂ（６ｂ）に対するチャネル保護膜５ｄ（６ｄ）の逆テーパの角度は、θ＝２７°である。
また、Ｋ＝７．０［μｍ］、Ｌ_１＝４．７５［μｍ］とすれば、Ｌ_１／Ｋ≒０．６７となり、逆テーパの角度は、θ＝１４．９°である。
また、Ｋ＝７．０［μｍ］、Ｌ_１＝４．０［μｍ］とすれば、Ｌ_１／Ｋ≒０．５７となり、逆テーパの角度は、θ＝１１．５°である。
また、Ｋ＝７．０［μｍ］、Ｌ_１＝３．５［μｍ］とすれば、Ｌ_１／Ｋ≒０．５となり、逆テーパの角度は、θ＝９．７５°である。
よって、チャネル保護膜の膜厚が０．３［μｍ］の場合、半導体膜５ｂ（６ｂ）に対するチャネル保護膜５ｄ（６ｄ）の逆テーパの角度は、θ＝２７°以下であることが好ましい。

このように、スイッチトランジスタ５および駆動トランジスタ６のチャネル保護膜５ｄ、６ｄの上面の長さＫを変化させずに、下面の長さＬ_１を小さくするように、チャネル保護膜５ｄ、６ｄを逆テーパ形状（Ｌ_１＜Ｋ）とすることによって、そのチャネル保護膜５ｄ（６ｄ）の上面で、ソース電極５ｉ（６ｉ）とドレイン電極５ｈ（６ｈ）とが所定の配置より近接してしまうことなく、チャネル長に相当するチャネル保護膜５ｄ（６ｄ）の下面の長さＬ_１を小さくすることができる。
つまり、スイッチトランジスタ５および駆動トランジスタ６のオン電流（Ｉｄ）の妨げとなるリーク電流を発生させることなく、チャネル長に相当するチャネル保護膜５ｄ（６ｄ）の下面の長さＬ_１を小さくすることによって、オン電流（Ｉｄ）を所定値（例えば、２［μＡ］）以上に増加させることが可能になり、各薄膜トランジスタ５、６のオン電流を好適な値に安定させることができる。

また、チャネル保護膜５ｄ、６ｄを逆テーパ形状（Ｌ_１＜Ｋ）として、そのチャネル保護膜５ｄ（６ｄ）の下面の長さＬ_１を、ソース電極５ｉ（６ｉ）とドレイン電極５ｈ（５ｈ）との間隔の長さに近付けることによって、ゲート電極５ａ（６ａ）とソース電極５ｉ（６ｉ）間およびゲート電極５ａ（６ａ）とドレイン電極５ｈ（６ｈ）間に生じる電界Ｅ中のチャネル部分（下面の長さＬ_１に相当する部分）を減少させることができるので、その電界Ｅがチャネルに影響し難くなり、電界Ｅの作用によってオン電流（Ｉｄ）が低下してしまうことを低減することができる。

次に、ＥＬパネル１におけるＥＬ素子８の製造方法について説明する。
特に、ＥＬパネル１において駆動素子として用いられる薄膜トランジスタの製造方法について、駆動トランジスタ６を例に、図９〜図１８に示す工程図を用いて説明する。

まず、基板１０上にゲートメタル層をスパッタリングで堆積させ、フォトリソグラフィー法及びエッチング法等によってパターニングして、図９に示すように、ゲート電極６ａを形成する（ゲート形成工程）。
なお、ゲート電極６ａとともに基板１０上に、スイッチトランジスタ５のゲート電極５ａ、信号線３、キャパシタ７の電極７ａが形成されている（図５、図６参照）。

次いで、図１０に示すように、プラズマＣＶＤによって、窒化シリコン等の第一絶縁膜１１と、半導体膜６ｂとなるアモルファスシリコン等の半導体層９ｂを連続して堆積し、二層を成膜する（二層成膜工程）。

次いで、図１１に示すように、半導体層９ｂ上にフォトレジスト膜１５を成膜し、半導体層９ｂにおけるチャネルとなる領域上のフォトレジスト膜１５に、半導体層９ｂから離間するほど幅が広くなる、断面が所望のテーパ形状を有する開口１５ａを形成する（レジスト膜形成工程）。ここで、例えば、フォトレジスト膜１５の膜厚とフォトレジスト膜１５を露光する際の露光条件を最適化することによって、開口１５ａの断面を所望のテーパ形状に形成することができる。また、フォトレジスト膜１５に開口１５ａを形成するためのフォトマスクに、開口部内に露光機解像度以下の微細パターンが設けられて中間調を生成することができるグレートーンマスクを適用するようにしてもよい。この場合、開口１５ａの断面のテーパ形状をより正確に制御することができる。

次いで、図１２に示すように、開口１５ａ内およびフォトレジスト膜１５上に、スパッタリングやＣＶＤ法などによってチャネル保護膜６ｄ（５ｄ）となる窒化シリコン等の保護絶縁膜９ｄを成膜する（保護絶縁膜成膜工程）。

次いで、図１３に示すように、フォトレジスト膜１５の開口１５ａ内の保護絶縁膜９ｄ部分を残すように、フォトレジスト膜１５上の保護絶縁膜９ｄを除去する（保護絶縁膜除去工程）。
特に、この保護絶縁膜除去工程において、フォトレジスト膜１５上の保護絶縁膜９ｄをＣＭＰ法（Chemical Mechanical Polishing）によって研磨して、フォトレジスト膜１５を露出させるように保護絶縁膜９ｄを除去する（研磨工程）。つまり、フォトレジスト膜１５の膜厚分の保護絶縁膜９ｄを開口１５ａ内に残すように、フォトレジスト膜１５の膜厚以上の保護絶縁膜９ｄをＣＭＰ加工によって平坦化するように除去する。

次いで、図１４に示すように、レジスト剥離液を用いてフォトレジスト膜１５を除去して、半導体層９ｂにおけるチャネルとなる領域を覆うチャネル保護膜６ｄを形成する（保護膜形成工程）。つまり、このチャネル保護膜６ｄは、フォトレジスト膜１５の開口１５ａ内に残した保護絶縁膜９ｄ部分である。
そして、半導体層９ｂ上に形成されたチャネル保護膜６ｄは、半導体層９ｂに面する下面より上面側ほどその長さが長くなる逆テーパ形状を有している。
なお、チャネル保護膜６ｄの形成と同時に半導体層９ｂ上に、スイッチトランジスタ５のチャネル保護膜５ｄも形成される（図６参照）。

次いで、図１５に示すように、チャネル保護膜６ｄが形成された半導体層９ｂ上に、スパッタリングやＣＶＤ法などによって不純物半導体膜６ｆ，６ｇとなる不純物半導体層９ｆを成膜する。なお、成膜した不純物半導体層９ｆの表面をＣＭＰ加工によって研磨し、その表面を平坦化することが好ましい。ここで、不純物半導体層９ｆの成膜において、スパッタリングを用いる場合においては、例えば、バイアススパッタやセルフスパッタを用いることによって良好に成膜することができる。更には、例えば、イオンビームスパッタデポジション（Ion Beam Sputter Deposition）法を用いて、スパッタリング中に基板１０を回転させるようにしてもよい。この場合、逆テーパ形状のチャネル保護膜６ｄの側面により良好に不純物半導体層９ｆを成膜することができる。

次いで、図１６に示すように、フォトリソグラフィーによって不純物半導体層９ｆ及び半導体層９ｂを連続してパターニングして、不純物半導体膜６ｆ，６ｇ及び半導体膜６ｂを形成する（半導体膜形成工程）。
この不純物半導体膜６ｆ，６ｇは、半導体膜６ｂ上であってチャネル保護膜６ｄを挟んで対向する配置に形成されている。
なお、不純物半導体膜６ｆ，６ｇ、半導体膜６ｂとともに、スイッチトランジスタ５の不純物半導体膜５ｆ，５ｇ、半導体膜５ｂも形成される（図６参照）。

次いで、図１７に示すように、基板１０上における不純物半導体膜６ｆ，６ｇと、チャネル保護膜６ｄと、半導体膜６ｂと、第一絶縁膜１１とを覆う金属膜９ｈを、例えばスパッタリングで成膜する（金属膜成膜工程）。

次いで、図１８に示すように、フォトリソグラフィーによって金属膜９ｈをパターニングして、一対の不純物半導体膜６ｆ，６ｇ上にソース電極６ｉ及びドレイン電極６ｈを形成する（ソース・ドレイン形成工程）。
なお、ソース電極６ｉ及びドレイン電極６ｈとともに、スイッチトランジスタ５のソース電極５ｉ及びドレイン電極５ｈも形成される（図６参照）。また、ソース電極及びドレイン電極とともに、走査線２、電圧供給線４、キャパシタ７の電極７ｂが形成されるようになっている（図５、図６参照）。
こうして、駆動トランジスタ６とスイッチトランジスタ５が製造される。

更に、駆動トランジスタ６およびスイッチトランジスタ５が形成された後に、ＩＴＯ膜を堆積してからパターニングして画素電極８ａを形成する（図５参照）。
次いで、駆動トランジスタ６やスイッチトランジスタ５を覆うように、第二絶縁膜１２を成膜する（図５、図６参照）。なお、第二絶縁膜１２は、第一絶縁膜１１と同様に、プラズマＣＶＤによって窒化シリコン等を成膜したものである。この第二絶縁膜１２をフォトリソグラフィーでパターニングすることで画素電極８ａの中央部が露出する開口部１２ａを形成する（図５参照）。
次いで、ポリイミド等の感光性樹脂を堆積後、露光して画素電極８ａが露出する開口部１３ａを有する、例えば格子状のバンク１３を形成する（図５参照）。
次いで、バンク１３の開口部１３ａに、正孔注入層８ｂや発光層８ｃとなる材料が溶媒に溶解または分散された液状体を塗布し、その液状体を乾燥させることによって、キャリア輸送層である正孔注入層８ｂや発光層８ｃを順次成膜する（図５参照）。
次いで、バンク１３の上及び発光層８ｃの上に対向電極８ｄを一面に成膜することで、ＥＬ素子８が製造されて（図５参照）、ＥＬパネル１が製造される。

以上のように、下面の長さ（Ｌ_１）より上面の長さ（Ｋ）が長い逆テーパ形状を呈するチャネル保護膜５ｄ、６ｄを有するスイッチトランジスタ５及び駆動トランジスタ６は、チャネル長を短くすることで各薄膜トランジスタ５、６のオン電流（Ｉｄ）を従来のものより増加させ、好適な値に安定させることができる。

そして、薄膜トランジスタのオン電流（Ｉｄ）が好適な値に安定するスイッチトランジスタ５及び駆動トランジスタ６を備えるＥＬ素子８は好適に発光し、そのスイッチトランジスタ５及び駆動トランジスタ６を駆動素子とするＥＬパネル１は良好な画像表示が可能になって、表示性能を向上させることができる。

なお、本発明の適用は上述した実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で適宜変更可能である。

１ ＥＬパネル
５ スイッチトランジスタ（薄膜トランジスタ）
６ 駆動トランジスタ（薄膜トランジスタ）
５ａ、６ａ ゲート電極
５ｂ、６ｂ 半導体膜
５ｄ、６ｄ チャネル保護膜（保護膜）
５ｆ、６ｆ 不純物半導体膜
５ｇ、６ｇ 不純物半導体膜
５ｈ、６ｈ ドレイン電極
５ｉ、６ｉ ソース電極
８ ＥＬ素子
９ｂ 半導体層
９ｄ 保護絶縁膜
９ｆ 不純物半導体層
９ｈ 金属膜
１０ 基板
１１ 第一絶縁膜
１２ 第二絶縁膜
１３ バンク
１５ フォトレジスト膜（レジスト膜）
１５ａ 開口

Claims (5)

1. 基板の一面側に半導体層を形成する半導体層形成工程と、
   前記半導体層上にレジスト膜を成膜し、前記半導体層におけるチャネルとなる領域上の前記レジスト膜に、前記半導体層から離間するほど一の方向に沿った幅が広くなる開口を形成するレジスト膜形成工程と、
   前記開口内および前記レジスト膜上に保護絶縁膜を成膜する保護絶縁膜成膜工程と、
   前記開口内の前記保護絶縁膜部分を残すように、前記レジスト膜上の前記保護絶縁膜を除去する保護絶縁膜除去工程と、
   前記レジスト膜を除去して、前記半導体層におけるチャネルとなる領域を覆い、前記半導体層から離間する上面側ほど前記一の方向に沿った方向の長さが長くなる逆テーパ形状を有する保護膜を形成する保護膜形成工程と、
   前記保護膜が形成された前記半導体層上に、前記保護膜の周囲を覆う不純物半導体層を成膜し、前記不純物半導体層及び前記半導体層をパターニングして、前記保護膜を挟んで前記一の方向において対向する一対の不純物半導体膜と、その下に配される半導体膜と、を形成する半導体膜形成工程と、
   を備えることを特徴とする薄膜トランジスタの製造方法。
2. 前記保護絶縁膜除去工程は、前記レジスト膜上の前記保護絶縁膜をＣＭＰ法によって研磨して、前記レジスト膜を露出させる研磨工程を含むことを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
3. 請求項１又は２に記載の薄膜トランジスタの製造方法によって製造されることを特徴とする薄膜トランジスタ。
4. 基板の一面側に設けられた半導体膜と、
   前記半導体膜のチャネルとなる領域をその下面で覆う保護膜と、
   前記半導体膜上で前記保護膜を挟んで一の方向に対向する一対の不純物半導体膜と、
   を備え、
   前記保護膜は、その保護膜における前記半導体膜から離間する上面側ほど、前記一の方向に沿った方向の長さが長くなる逆テーパ形状を呈することを特徴とする薄膜トランジスタ。
5. 前記保護膜における前記ソース電極と前記ドレイン電極とが対向する方向に沿う、前記保護膜の下面の長さは、その保護膜の上面の長さの０．７８倍以下であることを特徴とする請求項４に記載の薄膜トランジスタ。

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