JP4973698B2 - 薄膜トランジスタ及び薄膜トランジスタの製造方法 - Google Patents
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Description
また、薄膜トランジスタのオン電流を向上させることを目的に、半導体層に微結晶シリコン(マイクロクリスタルシリコン)を用いる試みが行われているが、微結晶シリコンを用いた場合には、リーク電流が増大してしまうという問題がある。これは、薄膜トランジスタのソース・ドレイン領域が、微結晶シリコンからなる半導体層と電気的に接続した際に、微結晶シリコンに起因する電気的欠陥によってホールエレクトロンペアが発生してしまうことが、リーク電流の原因となるためである。
このリーク電流を低減させるために、非晶質シリコン層と微結晶シリコンを積層してなる半導体層を薄膜トランジスタに適用する技術が知られている(例えば、特許文献1参照。)。
また、非晶質シリコン層の厚みを増した半導体層では、微結晶シリコン層に起因するリーク電流は低減するものの、非晶質シリコン層が増した分、光照射時でのリーク電流が増してしまうという弊害などが生じてしまうことがあった。
前記薄膜トランジスタは、第1トランジスタ及び第2トランジスタを有し、
前記第1トランジスタは、
第1ゲート電極、第1ソース電極及び第1ドレイン電極と、
第1非晶質シリコン領域と、前記第1非晶質シリコン領域に両側が挟まれた第1微結晶シリコン領域を有する第1半導体膜と、
前記第1ソース電極及び前記第1ドレイン電極が互いに対向する方向の長さが前記第1微結晶シリコン領域より長く且つ前記第1微結晶シリコン領域を覆うとともに前記第1微結晶シリコン領域の両側の前記第1非晶質シリコン領域の一部を覆う第1保護膜と、
前記第1微結晶シリコン領域に接触しないように前記第1非晶質シリコン領域上及び前記第1保護膜上に配置される一対の第1不純物半導体膜と、
を備え、
前記第2トランジスタは、
一方が電圧供給線に接続され、他方が画素電極に接続された第2ソース電極及び第2ドレイン電極と、
第2非晶質シリコン領域と、前記第2非晶質シリコン領域の一端側のみに設けられた第2微結晶シリコン領域を有する第2半導体膜と、
前記第2非晶質シリコン領域と前記第2微結晶シリコン領域との境界に重なり、且つ前記第2非晶質シリコン領域の一部及び第2微結晶シリコン領域の一部を露出するように設けられた第2保護膜と、
露出された前記第2非晶質シリコン領域の一部及び第2微結晶シリコン領域の一部の上にそれぞれ配置される一対の第2不純物半導体膜と、
を備え、
非晶質シリコンを有する半導体層の一部を結晶化して、前記第1微結晶シリコン領域及び前記第1微結晶シリコン領域の両側の前記第1非晶質シリコン領域を形成する微結晶シリコン領域形成工程と、
前記第1ソース電極及び前記第1ドレイン電極が互いに対向する方向の長さが前記第1微結晶シリコン領域より長く且つ前記第1微結晶シリコン領域を覆うとともに前記第1微結晶シリコン領域の両側の前記第1非晶質シリコン領域の一部を覆う前記第1保護膜を形成する保護膜形成工程と、
前記第1微結晶シリコン領域に接触しないように前記第1非晶質シリコン領域上及び前記第1保護膜上に前記一対の第1不純物半導体膜を形成する不純物半導体膜形成工程と、
前記一対の第1不純物半導体膜上にそれぞれ前記第1ソース電極及び前記第1ドレイン電極を形成するソース、ドレイン電極形成工程と、
を有することを特徴としている。
好ましくは、前記微結晶シリコン領域形成工程によって形成された前記第1微結晶シリコン領域及び前記第1非晶質シリコン領域を有する前記第1半導体膜に対応した位置に、絶縁膜を介して、前記第1保護膜より長い前記第1ゲート電極を形成するゲート電極形成工程を有する。
好ましくは、微結晶シリコン領域形成工程は、前記半導体層上に、光−熱変換材料を有する半導体処理膜を形成し、前記半導体処理膜に光を照射して前記半導体処理膜下の前記半導体層を熱し、前記第1微結晶シリコン領域を形成する。
前記薄膜トランジスタは、第1トランジスタ及び第2トランジスタを有し、
前記第1トランジスタは、
第1ゲート電極、第1ソース電極及び第1ドレイン電極と、
第1非晶質シリコン領域と、前記第1非晶質シリコン領域に両側が挟まれた第1微結晶シリコン領域を有する第1半導体膜と、
前記第1ソース電極及び前記第1ドレイン電極が互いに対向する方向の長さが前記第1微結晶シリコン領域より長く且つ前記第1微結晶シリコン領域を覆うとともに前記第1微結晶シリコン領域の両側の前記第1非晶質シリコン領域の一部を覆う第1保護膜と、
前記第1微結晶シリコン領域に接触しないように前記第1非晶質シリコン領域上及び前記第1保護膜上に配置される一対の第1不純物半導体膜と、
を備え、
前記第2トランジスタは、
一方が電圧供給線に接続され、他方が画素電極に接続された第2ソース電極及び第2ドレイン電極と、
第2非晶質シリコン領域と、前記第2非晶質シリコン領域の一端側のみに設けられた第2微結晶シリコン領域を有する第2半導体膜と、
前記第2非晶質シリコン領域と前記第2微結晶シリコン領域との境界に重なり、且つ前記第2非晶質シリコン領域の一部及び第2微結晶シリコン領域の一部を露出するように設けられた第2保護膜と、
露出された前記第2非晶質シリコン領域の一部及び第2微結晶シリコン領域の一部の上にそれぞれ配置される一対の第2不純物半導体膜と、
を備えることを特徴としている。
好ましくは、前記第1トランジスタは、絶縁膜を有し、前記第1ゲート電極は、前記第1保護膜より長く、前記絶縁膜を介して、前記半導体膜に対応した位置に設けられている。
好ましくは、前記第1保護膜の両端部は前記第1ゲート電極の両端部より内側に位置する。
このELパネル1には、複数の走査線2が行方向に沿って互いに略平行となるよう配列され、複数の信号線3が平面視して走査線2と略直交するよう列方向に沿って互いに略平行となる配列されている。また、隣り合う走査線2の間において電圧供給線4が走査線2に沿って設けられている。そして、これら各走査線2と隣接する二本の信号線3と各電圧供給線4とによって囲われる範囲が、画素Pに相当する。
また、ELパネル1には、走査線2、信号線3、電圧供給線4の上方に覆うように、格子状の隔壁であるバンク13が設けられている。このバンク13によって囲われてなる略長方形状の複数の開口部13aが画素Pごとに形成されており、この開口部13a内に所定のキャリア輸送層(後述する正孔注入層8b、発光層8c)が設けられて、画素Pの発光領域となる。キャリア輸送層とは、電圧が印加されることによって正孔又は電子を輸送する層である。
第一絶縁膜11は、例えば、光透過性を有し、シリコン窒化物又はシリコン酸化物からなる。この第一絶縁膜11上であってゲート電極5aに対応する位置に真性な半導体膜5bが形成されており、半導体膜5bが第一絶縁膜11を挟んでゲート電極5aと相対している。
半導体膜5bは、例えば、微結晶シリコンからなる微結晶シリコン領域51と非晶質シリコンからなる非晶質シリコン領域52を有する単層膜であり、この半導体膜5bにチャネルが形成される。なお、微結晶シリコン領域51は、半導体膜5bにおけるゲート電極5aの上方に位置しており、この微結晶シリコン領域51の両側がそれぞれ非晶質シリコン領域52となっている。
また、半導体膜5bの中央部上には、絶縁性のチャネル保護膜5dが形成されている。チャネル保護膜5dは、半導体膜5bにおける微結晶シリコン領域51を覆い、そのチャネル保護膜5dの両端側は、微結晶シリコン領域51側の非晶質シリコン領域52の一部を覆っている。このチャネル保護膜5dは、例えば、シリコン窒化物又はシリコン酸化物からなる。
また、半導体膜5bの一端部側の非晶質シリコン領域52の上には、不純物半導体膜5fが一部チャネル保護膜5dに重なるようにして形成されており、半導体膜5bの他端部側の非晶質シリコン領域52の上には、不純物半導体膜5gが一部チャネル保護膜5dに重なるようにして形成されている。そして、不純物半導体膜5f,5gはそれぞれ半導体膜5bの両端側に互いに離間して形成されており、不純物半導体膜5f,5gは、半導体膜5b上であってチャネル保護膜5dを挟んで対向する配置に形成されている。なお、不純物半導体膜5f,5gはn型半導体であるが、これに限らず、p型半導体であってもよい。
不純物半導体膜5fの上には、ドレイン電極5hが形成されている。不純物半導体膜5gの上には、ソース電極5iが形成されている。ドレイン電極5h,ソース電極5iは、例えば、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜又はAlTiNd合金膜からなる。
チャネル保護膜5d、ドレイン電極5h及びソース電極5iの上には、保護膜となる絶縁性の第二絶縁膜12が成膜され、チャネル保護膜5d、ドレイン電極5h及びソース電極5iが第二絶縁膜12によって被覆されている。そして、スイッチトランジスタ5は、第二絶縁膜12によって覆われるようになっている。第二絶縁膜12は、例えば、窒化シリコン又は酸化シリコンからなる。
また、スイッチトランジスタ5のチャネル保護膜5dは、半導体膜5bにおける微結晶シリコン領域51を覆いつつ、そのチャネル保護膜5dの両端側で、微結晶シリコン領域51側の非晶質シリコン領域52の一部を覆っている。また、半導体膜5bにおける非晶質シリコン領域52は、不純物半導体膜5f,5gに覆われている。
つまり、半導体膜5bにおける微結晶シリコン領域51は、チャネル保護膜5dの下面側に位置し、半導体膜5bにおける非晶質シリコン領域52は、微結晶シリコン領域51の両側であって不純物半導体膜5f,5gの下面側に位置しており、微結晶シリコン領域51の両端と非晶質シリコン領域52との境界は、チャネル保護膜5dの下面側に位置している。
そして、ゲート電極5aの上方に位置するチャネル保護膜5dの長さであって、一対の不純物半導体膜5f,5gが対向する方向に沿う長さは、半導体膜5bにおける微結晶シリコン領域51部分の長さより長く、ゲート電極5aの長さ以下となるように形成されている。
ここで、不純物半導体膜5f,5gが、微結晶シリコン領域51と接触せずに、非晶質シリコン領域52と接して半導体膜5bと電気的に接続するので、不純物半導体膜5f,5gが微結晶シリコン領域51と接触する場合に比べて、リーク電流が発生し難くなっている。
それによって、ドレイン電極5hおよび不純物半導体膜5fからソース電極5iおよび不純物半導体膜5gへの電流(一方の非晶質シリコン領域52から微結晶シリコン領域51を通じて他方の非晶質シリコン領域52に向かう電流)が半導体膜5bに流れる場合であっても、ソース電極5iおよび不純物半導体膜5gからドレイン電極5hおよび不純物半導体膜5fへの電流(他方の非晶質シリコン領域52から微結晶シリコン領域51を通じて一方の非晶質シリコン領域52に向かう電流)が半導体膜5bに流れる場合であっても、それぞれリーク電流の発生を抑えた好適な電流制御が可能となっている。
この第一絶縁膜11の上であって、ゲート電極6aに対応する位置に、チャネルが形成される半導体膜6bが設けられており、この半導体膜6bが第一絶縁膜11を挟んでゲート電極6aと相対している。
半導体膜6bは、例えば、微結晶シリコンからなる微結晶シリコン領域61と非晶質シリコンからなる非晶質シリコン領域62を有する単層膜である。なお、微結晶シリコン領域61は、半導体膜6bにおけるゲート電極6aの上方中央側から不純物半導体膜6g側の範囲に位置しており、非晶質シリコン領域62は、半導体膜6bにおけるゲート電極6aの上方縁側から不純物半導体膜6f側の範囲に位置している。
また、半導体膜6bの中央部上には、絶縁性のチャネル保護膜6dが形成されている。チャネル保護膜6dは、半導体膜6bにおける中央側に位置する微結晶シリコン領域61部分を覆い、そのチャネル保護膜6dの一端側は、微結晶シリコン領域61側の非晶質シリコン領域62の一部を覆っている。このチャネル保護膜6dは、例えば、シリコン窒化物又はシリコン酸化物からなる。
また、半導体膜6bの一端部側の非晶質シリコン領域62の上には、不純物半導体膜6fが一部チャネル保護膜6dに重なるようにして形成されており、半導体膜6bの他端部の微結晶シリコン領域61の上には、不純物半導体膜6gが一部チャネル保護膜6dに重なるようにして形成されている。そして、不純物半導体膜6f,6gはそれぞれ半導体膜6bの両端側に互いに離間して形成されており、不純物半導体膜6f,6gは、半導体膜6b上であってチャネル保護膜6dを挟んで対向する配置に形成されている。なお、不純物半導体膜6f,6gはn型半導体であるが、これに限らず、p型半導体であってもよい。
不純物半導体膜6fの上には、ドレイン電極6hが形成されている。不純物半導体膜6gの上には、ソース電極6iが形成されている。ドレイン電極6h,ソース電極6iは、例えば、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜又はAlTiNd合金膜からなる。
チャネル保護膜6d、ドレイン電極6h及びソース電極6iの上には、絶縁性の第二絶縁膜12が成膜され、チャネル保護膜6d、ドレイン電極6h及びソース電極6iが第二絶縁膜12によって被覆されている。そして、駆動トランジスタ6は、第二絶縁膜12によって覆われるようになっている。
また、駆動トランジスタ6のチャネル保護膜6dは、ゲート電極6aの上方に位置する微結晶シリコン領域61部分を覆いつつ、そのチャネル保護膜6dの端部で、微結晶シリコン領域61側の非晶質シリコン領域62の一部を覆っている。また、チャネル保護膜6dで覆われない微結晶シリコン領域61部分は、不純物半導体膜6gに覆われており、半導体膜6bにおける非晶質シリコン領域62は、不純物半導体膜6fに覆われている。
つまり、半導体膜6bにおける微結晶シリコン領域61は、チャネル保護膜6dの下面側から一対の不純物半導体膜における一方の不純物半導体膜6gの下面側に位置し、半導体膜6bにおける非晶質シリコン領域62は、一対の不純物半導体膜における他方の不純物半導体膜6fの下面側に位置しており、微結晶シリコン領域61と非晶質シリコン領域62との境界は、チャネル保護膜6dの下面側に位置している。なお、半導体膜6bにおける一対の不純物半導体膜6f,6gが対向する方向に沿う長さであって、微結晶シリコン領域61部分の長さは、非晶質シリコン領域62部分の長さより長い。
ここで、不純物半導体膜6fが、微結晶シリコン領域61と接触せずに、非晶質シリコン領域62と接して半導体膜6bと電気的に接続するので、不純物半導体膜6fが微結晶シリコン領域61と接触する場合に比べて、リーク電流が発生し難くなっている。
それによって、ドレイン電極6hおよび不純物半導体膜6fからソース電極6iおよび不純物半導体膜6gへの電流(非晶質シリコン領域62から微結晶シリコン領域61に向かう電流)が半導体膜6bに流れる場合に、リーク電流の発生を抑えた好適な電流制御が可能となっている。
特に、電流の向きが定まっている駆動トランジスタ6の場合、電流の上流側となる不純物半導体膜6fと接触する半導体膜6b部分を非晶質シリコン領域62としておけば、リーク電流の発生を抑えることができる。また、電流方向に対し、非晶質シリコン領域62部分の長さより、微結晶シリコン領域61部分の長さを長くすることで、トランジスタに電流が流れ易くなる。
つまり、トランジスタサイズを小さくしても、より大きな電流を流すことが可能になって、EL素子8の発光輝度を向上させ、ELパネル1の表示性能を良好なものにすることができる。
また、走査線2、電圧供給線4、キャパシタ7の電極7b、スイッチトランジスタ5のドレイン電極5h,ソース電極5i及び駆動トランジスタ6のドレイン電極6h,ソース電極6iは、第一絶縁膜11に一面に成膜された導電性の金属膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで形成されたものである。
また、駆動トランジスタ6のゲート電極6aがキャパシタ7の電極7aに一体に連なっており、駆動トランジスタ6のドレイン電極6hが電圧供給線4に一体に連なっており、駆動トランジスタ6のソース電極6iがキャパシタ7の電極7bに一体に連なっている。
そして、図4、図5に示すように、第二絶縁膜12が、走査線2、信号線3、電圧供給線4、スイッチトランジスタ5、駆動トランジスタ6、画素電極8aの周縁部、キャパシタ7の電極7b及び第一絶縁膜11を覆うように形成されている。第二絶縁膜12には、各画素電極8aの中央部が露出するように開口部12aが形成されている。そのため、第二絶縁膜12は平面視して格子状に形成されている。
発光層8cは、画素P毎にR(赤),G(緑),B(青)のいずれかを発光する材料を含み、例えば、ポリフルオレン系発光材料やポリフェニレンビニレン系発光材料からなり、対向電極8dから供給される電子と、正孔注入層8bから注入される正孔との再結合に伴い発光する層である。このため、R(赤)を発光する画素P、G(緑)を発光する画素P、B(青)を発光する画素Pは互いに発光層8cの発光材料が異なる。画素PのR(赤),G(緑),B(青)のパターンは、デルタ配列であってもよく、また縦方向に同色画素が配列されるストライプパターンであってもよい。
この対向電極8dは全ての画素Pに共通した電極であり、発光層8cなどの化合物膜とともに後述するバンク13を被覆している。
そして、開口部13a内において、キャリア輸送層としての正孔注入層8b及び発光層8cが、画素電極8a上に積層されている。
例えば、図5に示すように、第二絶縁膜12の上に設けられたバンク13には、第二絶縁膜12の開口部12aより内側に開口部13aが形成されている。
そして、各開口部13aに囲まれた各画素電極8a上に、正孔注入層8bとなる材料が含有される液状体を塗布し、基板10ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第1のキャリア輸送層である正孔注入層8bとなる。
さらに、各開口部13aに囲まれた各正孔注入層8b上に、発光層8cとなる材料が含有される液状体を塗布し、基板10ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第2のキャリア輸送層である発光層8cとなる。
なお、この発光層8cとバンク13を被覆するように対向電極8dが設けられている。
なお、基板10側ではなく、反対側が表示面となってもよい。この場合、対向電極8dを透明電極とし、画素電極8aを反射電極として、発光層8cから発した光が対向電極8dを透過して出射する。
全ての電圧供給線4に所定レベルの電圧が印加された状態で、走査ドライバによって走査線2に順次電圧が印加されることで、これら走査線2が順次選択される。
各走査線2が選択されている時に、データドライバによって階調に応じたレベルの電圧が全ての信号線3に印加されると、その選択されている走査線2に対応するスイッチトランジスタ5がオンになっていることから、その階調に応じたレベルの電圧が駆動トランジスタ6のゲート電極6aに印加される。
この駆動トランジスタ6のゲート電極6aに印加された電圧に応じて、駆動トランジスタ6のゲート電極6aとソース電極6iとの間の電位差が定まって、駆動トランジスタ6におけるドレイン−ソース電流の大きさが定まり、EL素子8がそのドレイン−ソース電流に応じた明るさで発光する。
その後、その走査線2の選択が解除されると、スイッチトランジスタ5がオフとなるので、駆動トランジスタ6のゲート電極6aに印加された電圧にしたがった電荷がキャパシタ7に蓄えられ、駆動トランジスタ6のゲート電極6aとソース電極6i間の電位差は保持される。
このため、駆動トランジスタ6は選択時と同じ電流値のドレイン−ソース電流を流し続け、EL素子8の輝度を維持するようになっている。
なお、ゲート電極6aとともに基板10上に、駆動トランジスタ6のゲート電極6a、信号線3、キャパシタ7の電極7aが形成されている(図5、図6参照)。
さらに、図9に示すように、フォトレジスト層40の上方に、マスク部50aを有するフォトマスク50を配置して、フォトリソグラフィー法及びエッチング法等によるパターニングを行い、図10に示すように、ゲート電極5aの上方の光−熱変換層30上にレジスト40aを形成する。このレジスト40aのサイズは、半導体膜5bに微結晶シリコン領域を形成する範囲に対応させている。なお、駆動トランジスタ6のゲート電極6aの上方となる光−熱変換層30上にも、半導体膜6bに微結晶シリコン領域を形成する範囲に対応するレジストが形成されている。
そして、レジスト40aが形成された光−熱変換層30に対してドライエッチング又はウェットエッチングを施した後、レジスト40aの剥離を行い、図11に示すように、光−熱変換材料からなる半導体処理膜30aを半導体層9b上に形成する(処理膜形成工程)。この半導体処理膜30aは、半導体膜5bに微結晶シリコン領域を形成する範囲に応じたサイズを有しており、その両端部がゲート電極5aの上方に位置している。なお、駆動トランジスタ6に対する半導体処理膜も同様に半導体層9b上に形成されており、半導体膜6bに微結晶シリコン領域を形成する範囲に応じて、その一端部がゲート電極6aの上方に位置するサイズを有している。
なお、駆動トランジスタ6に対する半導体処理膜によっても同様に、半導体層9bに微結晶シリコン領域51と非晶質シリコン領域52とが形成されている。
そして、図15に示すように、保護絶縁膜9dをフォトリソグラフィー法・エッチング法等によってパターニングして、チャネル保護膜5dを形成する(保護膜形成工程)。このチャネル保護膜5dは、ゲート電極5aの上方に位置する半導体層9bにおける微結晶シリコン領域51の両端面より非晶質シリコン領域52側に両端部を有し、ゲート電極5aの上方に対応する微結晶シリコン領域51を覆っている。
なお、駆動トランジスタ6のチャネル保護膜6dも同様に形成されており、そのチャネル保護膜6dは、ゲート電極6aの上方に位置する半導体層9bにおける微結晶シリコン領域61の一方の端面より非晶質シリコン領域62側に一方の端部を有し、ゲート電極6aの上方に対応している微結晶シリコン領域61部分を覆っている。
次いで、図17に示すように、フォトリソグラフィーによって不純物半導体層9f及び半導体層9bを連続してパターニングして、不純物半導体膜5f,5g及び半導体膜5bを形成する(半導体膜形成工程)。なお、駆動トランジスタ6の不純物半導体膜6f,6g及び半導体膜6bも同様に形成されている。
また、フォトリソグラフィーによってコンタクトホール11a〜11cが形成され、コンタクトホール11a〜11c内にコンタクトプラグ20a〜20cが形成される。
こうしてスイッチトランジスタ5が製造される。なお、駆動トランジスタ6のソース電極6i及びドレイン電極6hも同様に形成されて、駆動トランジスタ6が製造される。
更に、スイッチトランジスタ5および駆動トランジスタ6が形成された後に、ITO膜を堆積してからパターニングして画素電極8aを形成する(図5参照)。
次いで、スイッチトランジスタ5や駆動トランジスタ6を覆うように、第二絶縁膜12を成膜する(図5、図6参照)。なお、第二絶縁膜12は、第一絶縁膜11と同様に、プラズマCVDによって窒化シリコン等を成膜したものである。この第二絶縁膜12をフォトリソグラフィーでパターニングすることで画素電極8aの中央部が露出する開口部12aを形成する(図5参照)。
次いで、ポリイミド等の感光性樹脂を堆積後、露光して画素電極8aが露出する開口部13aを有する格子状のバンク13を形成する(図5参照)。
次いで、バンク13の開口部13aに、正孔注入層8bや発光層8cとなる材料が溶媒に溶解または分散された液状体を塗布し、その液状体を乾燥させることによって、キャリア輸送層である正孔注入層8bや発光層8cを順次成膜する(図5参照)。
次いで、バンク13の上及び発光層8cの上に対向電極8dを一面に成膜することで、EL素子8が製造されて(図5、図6参照)、ELパネル1が製造される。
そして、一対の不純物半導体膜5f,5gが対向する方向に沿うチャネル保護膜5dの長さは、半導体膜5bにおける微結晶シリコン領域51部分の長さより長く、ゲート電極5aの長さより短く形成されており、ソース・ドレイン領域となる不純物半導体膜5f,5gは、微結晶シリコン領域51と直接接触せず、半導体膜5bにおける非晶質シリコン領域52と接することで、ドレイン電極5hとソース電極5iとが不純物半導体膜5f,5gを介して半導体膜5bと電気的に接続するので、微結晶シリコンに起因するホールエレクトロンペアの発生が抑えられて、リーク電流が発生し難くなっている。
そして、この駆動トランジスタ6は、ソース・ドレイン間の電流の向きが、非晶質シリコン領域62から微結晶シリコン領域61に向かう一方向に定まっており、電流の上流側となる不純物半導体膜6fが、微結晶シリコン領域61と直接接触せず、半導体膜6bにおける非晶質シリコン領域62と接することで、ドレイン電極6hとソース電極6iとが不純物半導体膜6f,6gを介して半導体膜6bと電気的に接続するので、微結晶シリコンに起因するホールエレクトロンペアの発生が抑えられて、リーク電流が発生し難くなっている。
特に、電流方向に対し、非晶質シリコン領域62部分の長さより、微結晶シリコン領域61部分の長さを長くすることで、トランジスタに電流が流れ易くなるので、トランジスタサイズを小さくしても、より大きな電流を流すことが可能になって、EL素子8の発光輝度を向上させ、ELパネル1の表示性能を良好なものにすることができる。
2 走査線
3 信号線
4 電圧供給線
5 スイッチトランジスタ(薄膜トランジスタ)
6 駆動トランジスタ(薄膜トランジスタ)
5a、6a ゲート電極
5b、6b 半導体膜
51、61 微結晶シリコン領域
52、62 非晶質シリコン領域
5d、6d チャネル保護膜(保護膜)
5f、6f 不純物半導体膜
5g、6g 不純物半導体膜
5h、6h ドレイン電極
5i、6i ソース電極
7 キャパシタ
8 EL素子
9b 半導体層
9d 保護絶縁膜
9f 不純物半導体層
10 基板
11 第一絶縁膜
12 第二絶縁膜
13 バンク
30 光−熱変換層
30a 半導体処理膜
40 フォトレジスト層
40a レジスト
50 フォトマスク
50a マスク部
55 保持トランジスタ(薄膜トランジスタ)
Claims (6)
- 薄膜トランジスタの製造方法において、
前記薄膜トランジスタは、第1トランジスタ及び第2トランジスタを有し、
前記第1トランジスタは、
第1ゲート電極、第1ソース電極及び第1ドレイン電極と、
第1非晶質シリコン領域と、前記第1非晶質シリコン領域に両側が挟まれた第1微結晶シリコン領域を有する第1半導体膜と、
前記第1ソース電極及び前記第1ドレイン電極が互いに対向する方向の長さが前記第1微結晶シリコン領域より長く且つ前記第1微結晶シリコン領域を覆うとともに前記第1微結晶シリコン領域の両側の前記第1非晶質シリコン領域の一部を覆う第1保護膜と、
前記第1微結晶シリコン領域に接触しないように前記第1非晶質シリコン領域上及び前記第1保護膜上に配置される一対の第1不純物半導体膜と、
を備え、
前記第2トランジスタは、
一方が電圧供給線に接続され、他方が画素電極に接続された第2ソース電極及び第2ドレイン電極と、
第2非晶質シリコン領域と、前記第2非晶質シリコン領域の一端側のみに設けられた第2微結晶シリコン領域を有する第2半導体膜と、
前記第2非晶質シリコン領域と前記第2微結晶シリコン領域との境界に重なり、且つ前記第2非晶質シリコン領域の一部及び第2微結晶シリコン領域の一部を露出するように設けられた第2保護膜と、
露出された前記第2非晶質シリコン領域の一部及び第2微結晶シリコン領域の一部の上にそれぞれ配置される一対の第2不純物半導体膜と、
を備え、
非晶質シリコンを有する半導体層の一部を結晶化して、前記第1微結晶シリコン領域及び前記第1微結晶シリコン領域の両側の前記第1非晶質シリコン領域を形成する微結晶シリコン領域形成工程と、
前記第1ソース電極及び前記第1ドレイン電極が互いに対向する方向の長さが前記第1微結晶シリコン領域より長く且つ前記第1微結晶シリコン領域を覆うとともに前記第1微結晶シリコン領域の両側の前記第1非晶質シリコン領域の一部を覆う前記第1保護膜を形成する保護膜形成工程と、
前記第1微結晶シリコン領域に接触しないように前記第1非晶質シリコン領域上及び前記第1保護膜上に前記一対の第1不純物半導体膜を形成する不純物半導体膜形成工程と、
前記一対の第1不純物半導体膜上にそれぞれ前記第1ソース電極及び前記第1ドレイン電極を形成するソース、ドレイン電極形成工程と、
を有することを特徴とする薄膜トランジスタの製造方法。 - 前記微結晶シリコン領域形成工程によって形成された前記第1微結晶シリコン領域及び前記第1非晶質シリコン領域を有する前記第1半導体膜に対応した位置に、絶縁膜を介して、前記第1保護膜より長い前記第1ゲート電極を形成するゲート電極形成工程を有することを特徴とする請求項1に記載の薄膜トランジスタの製造方法。
- 微結晶シリコン領域形成工程は、
前記半導体層上に、光−熱変換材料を有する半導体処理膜を形成し、
前記半導体処理膜に光を照射して前記半導体処理膜下の前記半導体層を熱し、前記第1微結晶シリコン領域を形成することを特徴とする請求項1又は2に記載の薄膜トランジスタの製造方法。 - 薄膜トランジスタにおいて、
前記薄膜トランジスタは、第1トランジスタ及び第2トランジスタを有し、
前記第1トランジスタは、
第1ゲート電極、第1ソース電極及び第1ドレイン電極と、
第1非晶質シリコン領域と、前記第1非晶質シリコン領域に両側が挟まれた第1微結晶シリコン領域を有する第1半導体膜と、
前記第1ソース電極及び前記第1ドレイン電極が互いに対向する方向の長さが前記第1微結晶シリコン領域より長く且つ前記第1微結晶シリコン領域を覆うとともに前記第1微結晶シリコン領域の両側の前記第1非晶質シリコン領域の一部を覆う第1保護膜と、
前記第1微結晶シリコン領域に接触しないように前記第1非晶質シリコン領域上及び前記第1保護膜上に配置される一対の第1不純物半導体膜と、
を備え、
前記第2トランジスタは、
一方が電圧供給線に接続され、他方が画素電極に接続された第2ソース電極及び第2ドレイン電極と、
第2非晶質シリコン領域と、前記第2非晶質シリコン領域の一端側のみに設けられた第2微結晶シリコン領域を有する第2半導体膜と、
前記第2非晶質シリコン領域と前記第2微結晶シリコン領域との境界に重なり、且つ前記第2非晶質シリコン領域の一部及び第2微結晶シリコン領域の一部を露出するように設けられた第2保護膜と、
露出された前記第2非晶質シリコン領域の一部及び第2微結晶シリコン領域の一部の上にそれぞれ配置される一対の第2不純物半導体膜と、
を備えることを特徴とする薄膜トランジスタ。 - 前記第1トランジスタは、
絶縁膜を有し、
前記第1ゲート電極は、前記第1保護膜より長く、前記絶縁膜を介して、前記半導体膜に対応した位置に設けられていることを特徴とする請求項4に記載の薄膜トランジスタ。 - 前記第1保護膜の両端部は前記第1ゲート電極の両端部より内側に位置することを特徴とする請求項5に記載の薄膜トランジスタ。
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