KR101298309B1 - 트랜지스터 구조체, 트랜지스터 구조체의 제조방법 및 발광장치 - Google Patents

트랜지스터 구조체, 트랜지스터 구조체의 제조방법 및 발광장치 Download PDF

Info

Publication number
KR101298309B1
KR101298309B1 KR1020110092398A KR20110092398A KR101298309B1 KR 101298309 B1 KR101298309 B1 KR 101298309B1 KR 1020110092398 A KR1020110092398 A KR 1020110092398A KR 20110092398 A KR20110092398 A KR 20110092398A KR 101298309 B1 KR101298309 B1 KR 101298309B1
Authority
KR
South Korea
Prior art keywords
film
semiconductor film
transistor
region
gate electrode
Prior art date
Application number
KR1020110092398A
Other languages
English (en)
Other versions
KR20120028832A (ko
Inventor
가즈토 야마모토
Original Assignee
가시오게산키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2010205016A external-priority patent/JP5136616B2/ja
Priority claimed from JP2010205024A external-priority patent/JP5205634B2/ja
Application filed by 가시오게산키 가부시키가이샤 filed Critical 가시오게산키 가부시키가이샤
Publication of KR20120028832A publication Critical patent/KR20120028832A/ko
Application granted granted Critical
Publication of KR101298309B1 publication Critical patent/KR101298309B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1229—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with different crystal properties within a device or between different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H01L29/78666—Amorphous silicon transistors with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

트랜지스터 구조체는, 제1 게이트 전극, 상기 제1 게이트 전극을 덮는 제1 절연막, 상기 제1 절연막상의 상기 제1 게이트 전극에 대응하는 위치에 마련된 제1 반도체막, 상기 제1 반도체막을 덮는 제2 절연막, 및 상기 제2 절연막상의 상기 제1 반도체막에 대응하는 위치에 마련된 제1 차광막을 구비하는 제1 박막 트랜지스터와, 상기 제1 절연막상에 마련된 제2 반도체막, 상기 제2 반도체막을 덮는 상기 제2 절연막, 상기 제2 절연막상의 상기 제2 반도체막에 대응하는 위치에 마련된 제2 게이트 전극, 및 상기 제1 절연막하의 상기 제2 반도체막에 대응하는 위치에 마련된 제2 차광막을 구비하는 제2 박막 트랜지스터를 갖추고 있다.
상기 제1 반도체막 및 상기 제2 반도체막은 상기 제1 절연막측으로부터 두께 방향을 따라서 제1 영역과 제2 영역을 갖고, 상기 제1 영역과 상기 제2 영역의 일방의 실리콘의 결정화도가 상기 제1 영역과 상기 제2 영역의 타방의 상기 실리콘의 결정화도보다 높게 되어 있다.

Description

트랜지스터 구조체, 트랜지스터 구조체의 제조방법 및 발광장치{TRANSISTOR STRUCTURE, MANUFACTURING METHOD OF TRANSISTOR STRUCTURE, AND LIGHT EMITTING APPARATUS}
본원은 2010년 9월 14일자 일본특허출원 제2010-205016호 및 2010년 9월 14일자 일본특허출원 제2010-205024호에 기초하여 우선권의 이익을 주장하며, 그 전체 내용은 여기에 참조로 편입되어 있다.
본원발명은 복수의 박막 트랜지스터를 구비하는 트랜지스터 구조체, 트랜지스터 구조체의 제조방법 및 발광장치에 관한 것이다. 특히, 공급된 전류에 응하여 발광하는 발광소자의 발광을 제어하는 복수의 박막 트랜지스터의 트랜지스터 구조체, 트랜지스터 구조체의 제조방법 및 그 발광소자와 트랜지스터 구조체를 구비하는 발광장치에 관한 것이다.
종래, EL(Electro Luminescence) 소자를 이용한 EL 발광표시장치가 알려져 있다. EL 발광표시장치에는 각 화소에 EL 소자가 구비되어 있고, 그 EL 발광표시장치를 액티브 매트릭스 회로에 의해 구동하기 때문에, 각 EL 소자에 대하여 공급하는 전류를 제어하는 박막 트랜지스터가 화소마다 마련되어 있다.
액티브 매트릭스 방식의 EL 발광표시장치는 예를 들면 신호선(데이터선)에 연결되어 데이터 신호를 제어하는 스위치 트랜지스터, 및 스위치 트랜지스터로부터 전달된 데이터 신호에 응한 전류를 EL 소자에 흘리는 구동 트랜지스터를 구비하고 있다. 그 EL 발광표시장치가 더 양호한 발광표시특성을 발휘하기 위해, 스위치 트랜지스터 및 구동 트랜지스터는 각각 다른 특성을 갖는 것이 요구된다.
또, 결정성 실리콘을 포함하는 반도체막을 구비하는 박막 트랜지스터를 구동 트랜지스터로서 기능시키고, 비정질 실리콘으로 되는 반도체막을 구비하는 박막 트랜지스터를 스위치 트랜지스터로서 기능시키는 발광표시장치가 예를 들면 일본국 공개 제2007-256926호에 기재되어 있다.
그렇지만, 상기 일본국 공개 제2007-256926호에 기재된 구성에서는, 구동 트랜지스터 및 스위치 트랜지스터의 일방의 박막 트랜지스터를 형성한 후, 타방의 박막 트랜지스터를 형성하기 때문에, 박막 트랜지스터마다 절연막, 반도체막, 금속막 등의 성막 및 그들 성막한 막의 패터닝을 되풀이하여 각 박막 트랜지스터를 형성하도록 구성되어 있다. 이와 같이, 박막 트랜지스터마다 각 공정을 되풀이하기 때문에, 통상의 배정도의 공정이 필요로 되므로, 공정 수의 증가가 제조 코스트의 증대를 초래한다.
또한, EL 소자가 방출한 광이나 외부로부터의 광 등이 절연막이나 뱅크를 투과하거나 금속막에서 반사하거나 하여 박막 트랜지스터의 반도체막에 도달하여 버리면, 그 박막 트랜지스터에 리크 전류 등이 생겨서, 이에 의해, 예를 들면 스위치 트랜지스터나 구동 트랜지스터를 이루는 박막 트랜지스터의 특성이 변동하는 일이 있다. 이 때문에, 그러한 광이 박막 트랜지스터의 반도체막에 도달하지 않도록 하는 것이 바람직하다.
본원발명은, 복수의 박막 트랜지스터를 구비하는 트랜지스터 구조체, 트랜지스터 구조체의 제조방법, 및 그 발광소자와 트랜지스터 구조체를 구비하는 발광장치에 있어서, 발광소자의 발광을 제어하는 구동 트랜지스터 및 스위치 트랜지스터의 각각에 적합한 서로 다른 형태의 복수의 박막 트랜지스터를 효율 좋게 형성하는 것이 가능함과 동시에, 발광소자로부터 방출된 광이나 외부로부터의 광에 의해서 각 박막 트랜지스터의 특성이 변동하는 것을 억제할 수 있는 트랜지스터 구조체, 그 제조방법 및 발광장치를 제공할 수 있는 이점을 갖는다.
상기 이점을 얻기 위해, 본원발명의 트랜지스터 구조체는,
제1 게이트 전극, 상기 제1 게이트 전극을 덮는 제1 절연막, 상기 제1 절연막상의 상기 제1 게이트 전극에 대응하는 위치에 마련된 제1 반도체막, 상기 제1 반도체막을 덮는 제2 절연막, 및 상기 제2 절연막상의, 상기 제1 반도체막에 대응하는 위치에 마련된 제1 차광막을 구비하는 제1 박막 트랜지스터와,
상기 제1 절연막상에 마련된 제2 반도체막, 상기 제2 반도체막을 덮는 상기 제2 절연막, 상기 제2 절연막상의, 상기 제2 반도체막에 대응하는 위치에 마련된 제2 게이트 전극, 및 상기 제1 절연막하의, 상기 제2 반도체막에 대응하는 위치에 마련된 제2 차광막을 구비하는 제2 박막 트랜지스터를 구비하고,
상기 제1 반도체막 및 상기 제2 반도체막은 상기 제1 절연막측으로부터 두께 방향을 따라 제1 영역 및 제2 영역을 갖고,
상기 제1 영역 및 상기 제2 영역은 실리콘의 결정화도가 서로 다르다.
상기 이점을 얻기 위해, 본원발명의 트랜지스터 구조체의 제조방법은,
상기 트랜지스터 구조체는 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 갖고,
상기 제1 박막 트랜지스터의 제1 게이트 전극을 형성하는 제1 게이트 전극 형성공정, 상기 제1 게이트 전극상에 제1 절연막을 형성하는 제1 절연막 형성공정, 상기 제1 절연막상의 상기 제1 게이트 전극에 대응하는 위치에 제1 반도체막을 형성하고, 상기 제1 절연막상의 상기 제2 박막 트랜지스터로 되는 위치에 제2 반도체막을 형성하는 반도체막 형성공정, 상기 제1 반도체막 및 상기 제2 반도체막의 상방에 제2 절연막을 형성하는 제2 절연막 형성공정, 및 상기 제2 절연막상의 상기 제2 반도체막에 대응하는 위치에 상기 제2 박막 트랜지스터의 제2 게이트 전극을 형성하는 제2 게이트 전극 형성공정을 포함하고,
상기 제2 게이트 전극 형성공정은 상기 제2 절연막상의 상기 제1 반도체막에 대응하는 위치에 상기 제2 게이트 전극과 동시에 제1 차광막을 형성하는 제1 차광막 형성공정을 포함하고,
상기 제1 게이트 전극 형성공정은 상기 제1 절연막하의 상기 제2 반도체막에 대응하는 위치에 상기 제1 게이트 전극과 동시에 제2 차광막을 형성하는 제2 차광막 형성공정을 포함하고,
상기 반도체막 형성공정은 상기 제1 절연막측으로부터 두께 방향을 따라서 제1 영역 및 제2 영역을 적층하여 형성해서, 상기 제1 반도체막 및 상기 제2 반도체막을 형성하고, 상기 제1 영역 및 상기 제2 영역의 실리콘의 결정화도를 서로 다르게 하는 공정을 포함한다.
상기 이점을 얻기 위해, 본원발명의 발광장치는,
트랜지스터 구조체 및 발광소자를 갖는 발광장치에 있어서,
상기 트랜지스터 구조체로서
제1 게이트 전극, 상기 제1 게이트 전극을 덮는 제1 절연막, 상기 제1 절연막상의 상기 제1 게이트 전극에 대응하는 위치에 마련된 제1 반도체막, 상기 제1 반도체막을 덮는 제2 절연막, 및 상기 제2 절연막상의, 상기 제1 반도체막에 대응하는 위치에 마련된 제1 차광막을 구비하는 제1 박막 트랜지스터와,
상기 제1 절연막상에 마련된 제2 반도체막, 상기 제2 반도체막을 덮는 상기 제2 절연막, 상기 제2 절연막상의, 상기 제2 반도체막에 대응하는 위치에 마련된 제2 게이트 전극, 및 상기 제1 절연막하의, 상기 제2 반도체막에 대응하는 위치에 마련된 제2 차광막을 구비하는 제2 박막 트랜지스터를 구비하고,
발광소자는 상기 제1 박막 트랜지스터와 상기 제2 박막 트랜지스터의 제어에 의하여 발광이 제어되고,
상기 제1 반도체막 및 상기 제2 반도체막은 상기 제1 절연막측으로부터 두께 방향을 따라서 제1 영역 및 제2 영역을 갖고,
상기 제1 영역 및 상기 제2 영역은 실리콘의 결정화도가 서로 다르다.
본원발명의 부가적인 이점은 이하의 설명에 나타날 것이고 부분적으로는 설명으로부터 명백해지거나 본원발명의 실시에 의해 학습될 수 있다. 본원발명의 이점은 이하에 구체적으로 나타내는 수단 및 조합에 의해 실현되고 달성될 수 있다.
본원 명세서의 일부를 구성하면서 편입되어 있는 첨부 도면은 상기의 일반적인 설명 및 하기의 실시예의 상세한 설명과 함께 본원발명의 실시예를 예시함으로써 본원발명의 원리를 설명하는 역할을 한다.
도 1은 EL 패널의 화소의 배치 구성을 나타내는 평면도,
도 2는 EL 패널의 개략 구성을 나타내는 평면도,
도 3은 EL 패널의 1화소에 상당하는 회로를 나타낸 회로도,
도 4는 제1 실시형태의 EL 패널의 1화소를 나타낸 평면도,
도 5는 도 4의 화살표 V-V선에 따른 면의 단면도,
도 6은 도 4의 화살표 VI-VI선에 따른 면의 단면도,
도 7a 및 도 7b는 제1 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 8a 및 도 8b는 제1 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 9a 및 도 9b는 제1 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 10a 및 도 10b는 제1 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 11a 및 도 11b는 제1 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 12a 및 도 12b는 제1 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 13a 및 도 13b는 제1 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 14a 및 도 14b는 제1 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 15a 및 도 15b는 제1 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 16a 및 도 16b는 제1 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 17a 및 도 17b는 제1 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 18은 제2 실시형태의 EL 패널의 1화소를 나타낸 평면도,
도 19는 도 18의 화살표 XIX-XIX선을 따른 면의 단면도,
도 20은 도 18의 화살표 XX-XX선을 따른 면의 단면도,
도 21a 및 도 21b는 제2 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 22a 및 도 22b는 제2 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 23a 및 도 23b는 제2 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 24a 및 도 24b는 제2 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 25a 및 도 25b는 제2 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 26a 및 도 26b는 제2 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 27a 및 도 27b는 제2 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 28a 및 도 28b는 제2 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 29a 및 도 29b는 제2 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 30a 및 도 30b는 제2 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 31a 및 도 31b는 제2 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 32는 제3 실시형태의 EL 패널의 1화소를 나타낸 평면도,
도 33은 도 32의 화살표 XXXIII-XXXIII선을 따른 면의 단면도,
도 34는 도 32의 화살표 XXXIV-XXXIV선을 따른 면의 단면도,
도 35a 및 도 35b는 제3 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 36a 및 도 36b는 제3 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 37a 및 도 37b는 제3 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 38a 및 도 38b는 제3 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 39a 및 도 39b는 제3 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 40a 및 도 40b는 제3 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 41a 및 도 41b는 제3 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 42a 및 도 42b는 제3 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 43a 및 도 43b는 제3 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 44a 및 도 44b는 제3 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 45는 제4 실시형태의 EL 패널의 1화소를 나타낸 평면도,
도 46은 도 45의 화살표 XLVI-XLVI선을 따른 면의 단면도,
도 47은 도 45의 화살표 XLVII-XLVII선을 따른 면의 단면도,
도 48a 및 도 48b는 제4 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 49a 및 도 49b는 제4 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 50a 및 도 50b는 제4 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 51a 및 도 51b는 제4 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 52a 및 도 52b는 제4 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 53a 및 도 53b는 제4 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 54a 및 도 54b는 제4 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 55a 및 도 55b는 제4 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 56a 및 도 56b는 제4 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 57a 및 도 57b는 제4 실시형태의 박막 트랜지스터의 제조공정을 나타내는 설명도,
도 58은 표시 패널에 EL 패널이 적용된 휴대전화기의 일예를 나타내는 정면도,
도 59a 및 도 59b는 표시 패널에 EL 패널이 적용된 디지털 카메라의 일예를 나타내는 정면측 사시도 및 후면측 사시도,
도 60은 표시 패널에 EL 패널이 적용된 퍼스널 컴퓨터의 일예를 나타내는 사시도,
도 61은 라만 분광법에 의한 반도체의 결정화도의 측정방법을 설명하기 위한 도, 및
도 62는 EL 패널의 1화소에 상당하는 회로의 다른 예를 나타낸 회로도.
이하에, 본원발명의 실시형태에 관하여, 도면을 참조하여 설명한다. 다만, 이하에 서술하는 실시형태에는 본원발명을 실시하기 위해 기술적으로 바람직한 여러 한정이 부가되고 있지만, 발명의 범위를 이하의 실시형태 및 도시예에 한정하는 것은 아니다.
(제1 실시형태)
우선, 본원발명에 관한 EL 패널, 트랜지스터 구조체의 제1 실시형태에 관하여 설명한다. 도 1은 발광장치에 있는 EL 패널(1)에 있어서의 복수의 화소(P)의 배치 구성을 나타내는 평면도이다. 도 2는 EL 패널(1)의 개략 구성을 나타내는 평면도이다.
도 1 및 도 2에 도시된 바와 같이, EL 패널(1)에는 복수의 화소(P)가 소정의 패턴으로 매트릭스 형상으로 배치되어 있다. 복수의 화소(P)는 R(적)을 발광하는 적화소(P), G(녹)을 발광하는 녹화소(P) 및 B(청)을 발광하는 청화소(P)를 갖고 있다.
그 EL 패널(1)에는 복수의 주사선(2)이 행방향을 따라서 서로 대략 평행으로 되도록 배열되고, 복수의 신호선(3)이 평면으로 봐서 주사선(2)과 대략 직교하도록 열방향을 따라서 서로 대략 평행으로 되도록 배열되어 있다.
이웃하는 주사선(2)의 사이에 전압공급선(4)이 주사선(2)을 따라서 마련되어 있다. 그래서, 서로 인접하는 2개의 주사선(2)과 서로 인접하는 2개의 신호선(3)에 의해 둘러싸이는 범위가 화소(P)에 상당한다.
EL 패널(1)에는 주사선(2), 신호선(3), 전압공급선(4)의 상방을 덮도록 격벽인 뱅크(13)가 마련되어 있다. 그 뱅크(13)는 예를 들면 격자 형상으로 마련되고, 뱅크(13)에 의해 둘러싸이게 되는 대략 장방형상의 복수의 개구부(13a)가 화소(P)마다 형성되어 있다.
그 뱅크(13)의 개구부(13a)내에 소정의 캐리어 수송층(후술하는 정공주입층(8b), 발광층(8c))이 마련되고, 화소(P)의 발광 영역으로 된다. 캐리어 수송층이란, 전압이 인가되는 것에 의해 정공 또는 전자를 수송하는 층이다.
뱅크(13)는 상술한 바와 같이 화소(P)마다 개구부(13a)를 마련하는 것에 한하는 것은 아니다. 뱅크(13)는 신호선(3)상을 덮는 한편 열방향을 따라서 연재하는 것과 함께 열방향으로 정렬된 후술하는 복수의 화소(P)의 각각의 화소전극(8a)의 중앙부를 통틀어 노출하도록 한 스트라이프 형상의 개구부를 갖고 있는 것이여도 좋다.
도 3은 액티브 매트릭스 구동 방식으로 동작하는 EL 패널(1)의 1화소에 상당하는 회로의 일예를 나타낸 회로도이다.
도 3에 도시하는 바와 같이, EL 패널(1)에는 주사선(2), 주사선(2)과 교차하는 신호선(3), 및 주사선(2)을 따르는 전압공급선(4)이 마련되어 있다. 그 EL 패널(1)의 각각의 화소(P)는 제2 박막 트랜지스터인 스위치 트랜지스터(5), 제1 박막 트랜지스터인 구동 트랜지스터(6), 커패시터(7), 및 발광소자인 EL 소자(8)를 구비하고 있다. 스위치 트랜지스터(5)와 구동 트랜지스터(6)는 EL 소자(8)를 발광시키는 구동 소자로서 기능한다.
각각의 화소(P)에 있어서, 스위치 트랜지스터(5)는 신호선(3)과 구동 트랜지스터(6)의 게이트와의 사이를 도통 또는 차단하는 스위치로서 기능하는 트랜지스터이고, 스위치 트랜지스터(5)의 드레인과 소스간이 도통한 때, 신호선(3)과 구동 트랜지스터(6)의 게이트가 도통한다. 스위치 트랜지스터(5)의 게이트가 주사선(2)에 접속되고, 스위치 트랜지스터(5)의 드레인과 소스 중의 일방이 신호선(3)에 접속되고, 스위치 트랜지스터(5)의 드레인과 소스 중의 타방이 커패시터(7)의 일방의 전극 및 구동 트랜지스터(6)의 게이트에 접속되어 있다.
구동 트랜지스터(6)는 신호선(3)으로부터 공급된 신호에 기초하는 전류를 EL 소자(8)에 공급하는 기능을 갖는 트랜지스터이다. 구동 트랜지스터(6)의 소스와 드레인 중의 일방이 전압공급선(4)에 접속되고, 구동 트랜지스터(6)의 소스와 드레인 중 타방이 커패시터(7)의 타방의 전극 및 EL 소자(8)의 애노드에 접속되어 있다.
더욱, 모든 화소(P)의 EL 소자(8)의 캐소드는 전압(Vcom)에 접속되어서, 일정 전위로 설정되어 있다. Vcom은 예를 들면 접지전위로 설정되어 있다.
그 EL 패널(1)의 주위에 있어서 각각의 주사선(2)이 주사 드라이버에 접속되고, 각각의 전압공급선(4)이 일정 전압을 출력하는 전압원 또는 적절한 전압신호를 출력하는 전압 드라이버에 접속되고, 각각의 신호선(3)이 데이터 드라이버에 접속되고, 그러한 드라이버에 의해 EL 패널(1)이 액티브 매트릭스 구동 방식으로 구동된다. 전압공급선(4)에는 전압원에 의한 일정 전압 또는 전압 드라이버에 의한 전압신호가 공급된다.
다음으로, 제1 실시형태에 있어서의 EL 패널(1)과 그 화소(P)의 구성에 관하여, 도 4 내지 도 6을 이용하여 설명한다.
도 4는 제1 실시형태의 EL 패널(1)의 1화소(P)에 상당하는 평면도이다.
도 5는 도 4의 화살표 V-V선에 따른 면의 단면도이다.
도 6은 도 4의 화살표 VI-VI선에 따른 면의 단면도이다.
더욱, 도 4에 있어서는 전극 및 배선을 주로 나타내고 있다.
도 4에 도시한 바와 같이, 각각의 화소(P)는 스위치 트랜지스터(51)와 구동 트랜지스터(61)를 갖는 트랜지스터 구조체(561)를 구비한다. 스위치 트랜지스터(51), 구동 트랜지스터(61)는 각각 도 3의 스위치 트랜지스터(5), 구동 트랜지스터(6)에 대응한다. 스위치 트랜지스터(51) 및 구동 트랜지스터(61)는 신호선(3)을 따르도록 배열되고, 스위치 트랜지스터(51)의 근방에 커패시터(7)가 배치되고, 구동 트랜지스터(61)의 근방에 EL 소자(8)가 배치되어 있다. 각각의 화소(P)에 있어서, 주사선(2)과 전압공급선(4)의 사이에 스위치 트랜지스터(51), 구동 트랜지스터(61), 커패시터(7) 및 EL 소자(8)가 배치되어 있다.
도 4 내지 도 6에 도시한 바와 같이, 기판(10)상에 제1 게이트 전극(6a)이 마련되고, 그 제1 게이트 전극(6a)을 덮도록 기판(10)의 상면에 제1 절연막(11)이 성막되어 있다. 그 제1 절연막(11)상에, 제2 반도체막(51b)과 제1 반도체막(61b), 1쌍의 불순물 반도체막(5f, 5g), 1쌍의 불순물 반도체막(6f, 6g), 드레인 전극(5h, 6h), 소스 전극(5i, 6i)이 각각 소정의 위치에 형성되어 있다.
그리하여, 드레인 전극(5h, 6h) 및 소스 전극(5i ,6i)을 덮어서 제2 절연막(12)이 성막되어 있다. 그 제2 절연막(12)상에 제2 게이트 전극(5a)이 마련되고, 그 제2 게이트 전극(5a)을 덮어서 제2 절연막(12)의 상면에 패시베이션막(14)이 성막되어 있다.
제1 반도체막(61b)은 일방의 면측(도면 하방측)에 제1 절연막(11)을 통하여 제1 게이트 전극(6a)이 대향하여 배치되고, 타방의 면측(도면 상방측)에 제2 절연막(12)을 통하여 제1 차광막(6e)이 대향하여 배치되어 있다.
제2 반도체막(51b)은 일방의 면측(도면 하방측)에 제1 절연막(11)을 통하여 제2 차광막(5e)이 대향하여 배치되고, 타방의 면측(도면 상방측)에 제2 절연막(12)을 통하여 제2 게이트 전극(5a)이 대향하여 배치되어 있다.
신호선(3)은 기판(10)과 제1 절연막(11)과의 사이에 형성되어 있다.
접지전위로 설정되는 그라운드 배선(33)이 신호선(3)을 따라서 기판(10)과 제1 절연막(11)과의 사이에 형성되어 있다.
주사선(2)은 제1 절연막(11)상에 형성되어 있다. 그리하여, 주사선(2)의 상방을 덮는 제2 절연막(12)에는 주사선(2)을 따르는 홈이 형성되고, 그 홈 내에, 주사선(2)에 접촉하여 주사선(2)에 포개어지는 도전층(2a)이 마련되어서, 주사선(2)과 도전층(2a)이 도통하도록 구성되어, 주사선(2)의 저저항화를 도모하고 있다. 더욱, 상기 홈 및 도전층(2a)을 갖지 않아도 좋다.
전압공급선(4)은 제1 절연막(11)상에 형성되어 있다. 그리하여, 전압공급선(4)의 상방을 덮는 제2 절연막(12)에는 전압공급선(4)을 따르는 홈이 형성되고, 그 홈 내에, 전압공급선(4)에 접촉하여 전압공급선(4)을 덮는 도전층(4a)이 마련되어서, 전압공급선(4)과 도전층(4a)이 도통하도록 구성되어 있다. 이에 의하여 전압공급선(4)의 저저항화를 도모하고, 구동 트랜지스터(61)를 통하여 EL 소자(8)에로 공급하는 전류량의 안정화를 도모하고 있다. 더욱, 상기 홈 및 도전층(4a)을 갖지 않아도 좋다.
도 4, 도 6에 도시하는 바와 같이, 스위치 트랜지스터(51)는 톱 게이트 구조의 제2 박막 트랜지스터이다. 그 스위치 트랜지스터(51)는 제2 게이트 전극(5a), 제2 반도체막(51b), 보호절연막(5d), 불순물 반도체막(5f, 5g), 드레인 전극(5h), 소스 전극(5i), 제2 차광막(5e) 등을 갖는다.
제2 차광막(5e)은 기판(10)과 제1 절연막(11)의 사이에 있어서, 드레인 전극(5h) 및 소스 전극(5i)간의 제2 반도체막(51b)의 채널 영역에 대응하는 위치에 형성되어 있다. 그 제2 차광막(5e)은 구동 트랜지스터(61)의 제1 게이트 전극(6a)을 형성하는 때에 제1 게이트 전극(6a)으로 되는 도전층을 패터닝하는 것에 의해서, 제1 게이트 전극(6a)과 동일 프로세스로 형성된다. 제1 게이트 전극(6a) 및 제2 차광막(5e)은 Cr막, Al막, Cr/Al 적층막, AlTi 합금막 및 AlTiNd 합금막 중으로부터 선택된 재료로 이루어진다. 제2 차광막(5e)은 그 일부가 그라운드 배선(33)에 접속되어 있다.
기판(10)의 상면에 성막되어 있는 절연성의 제1 절연막(11)은 예를 들면 광투과성을 갖고, 실리콘 질화물 또는 실리콘 산화물을 함유한다. 그 제1 절연막(11)상에 있어서 제2 게이트 전극(5a)에 대응하는 것으로 되는 위치에 진성 제2 반도체막(51b)이 형성되어 있다.
제2 반도체막(51b)은 예를 들면 결정성 실리콘, 특히 미세결정 실리콘(마이크로크리스탈 실리콘)을 포함하고 있고, 제1 절연막(11)측에 위치하는 제1 영역(511), 및 그 반대면측(제2 게이트 전극(5a)측)에 위치하는 제2 영역(512)을 갖고 있다. 여기서, 제1 영역(511)의 실리콘의 결정화도가 제2 영역(512)에 비해서 높게 형성되어 있다. 환언하면, 제2 반도체막(51b)의 제1 영역(511)은 제2 영역(512)에 비해서 상대적으로 실리콘의 결정화도가 높고, 결정성 실리콘 영역의 비율이 제2 영역(512)에 비해서 보다 높다. 그리하여, 제2 반도체막(51b)의 제2 영역(512)은 제1 영역(511)에 비해서 비정질 실리콘(아몰퍼스 실리콘) 영역의 비율이 높고, 바람직하게는 실질적으로 비정질 실리콘만의 영역이다. 그 제2 반도체막(51b)은 채널이 형성되는 채널 영역으로 된다. 제2 반도체막(51b)의 중앙부상에는 절연성의 보호절연막(5d)이 형성되어 있다.
보호절연막(5d)은 예를 들면 실리콘 질화물 또는 실리콘 산화물을 포함하는 것이 바람직하다. 제2 반도체막(51b)의 일단부상에는 불순물 반도체막(5f)이 보호절연막(5d)의 일부에 포개어져서 형성되어 있다. 제2 반도체막(51b)의 타단부상에는 불순물 반도체막(5g)이 보호절연막(5d)의 일부에 포개어져서 형성되어 있다. 그와 같이, 불순물 반도체막(5f, 5g)은 각각 제2 반도체막(51b)의 양단측에 서로 이간하여 형성되어 있다. 더욱, 불순물 반도체막(5f, 5g)은 n형 불순물을 포함하는 n형 반도체이지만, 그에 한하지 않고, 스위치 트랜지스터(51)가 p형 트랜지스터이면, p형 반도체이어도 좋다.
불순물 반도체막(5f)상에는 드레인 전극(5h)이 형성되고, 불순물 반도체막(5g)상에는 소스 전극(5i)이 형성되어 있다. 드레인 전극(5h), 소스 전극(5i)은 예를 들면 Cr막, Al막, Cr/Al 적층막, AlTi 합금막, 및 AlTiNd 합금막 중으로부터 선택된 재료로 형성되는 것이 바람직하다.
보호절연막(5d), 드레인 전극(5h) 및 소스 전극(5i)상에는 절연성의 제2 절연막(12)이 성막되어서, 보호절연막(5d), 드레인 전극(5h) 및 소스 전극(5i) 등이 제2 절연막(12)에 의해 피복되어 있다. 제2 절연막(12)은 예를 들면 질화 실리콘 또는 산화 실리콘을 함유한다.
제2 게이트 전극(5a)은, 제2 절연막(12)상에 있어서, 보호절연막(5d)하의 드레인 전극(5h) 및 소스 전극(5i) 사이, 즉, 제2 반도체막(51b)의 채널 영역에 대응하는 위치에 형성되어 있다. 그 제2 게이트 전극(5a)은 예를 들면 Cr막, Al막, Cr/Al 적층막, AlTi 합금막 또는 AlTiNd 합금막 중으로부터 선택된 재료로 형성되는 것이 바람직하다.
제2 절연막(12)상의 제2 게이트 전극(5a)은 패시베이션막(14)으로 덮혀 있다. 패시베이션막(14)은 예를 들면 질화 실리콘 또는 산화 실리콘을 갖는다. 이에 의해, 스위치 트랜지스터(51)는 패시베이션막(14)에 의해서 피복되어 있다.
그 스위치 트랜지스터(51)에 있어서, 제2 절연막(12) 및 보호절연막(5d)은 게이트 절연막으로서 기능한다. 그리하여, 제2 게이트 전극(5a)의 전계가 작용하고, 제2 반도체막(51b)에 있어서의 보호절연막(5d)으로 덮혀 있는 영역에 채널(채널 영역)이 형성된다. 그 채널은 제2 반도체막(51b)에 있어서 제2 게이트 전극(5a)측으로 되고, 제2 반도체막(51b)의 제2 영역(512)에 형성되고, 그 제2 영역(512)이 소스 전극(5i)과 드레인 전극(5h) 사이의 전류 경로로 된다.
제2 반도체막(51b)의 제2 영역(512)은 비정질 실리콘(아몰퍼스 실리콘)을 제1 영역(511)보다 많이 포함하고 있는 반도체층이므로, 그 제2 영역(512)을 채널의 전류 경로로 하는 스위치 트랜지스터(51)는 비정질 실리콘으로 이루어지는 반도체막(혹은 비정질 실리콘을 주성분으로 하는 반도체막)을 구비하는 박막 트랜지스터에 상당한다. 즉, 스위치 트랜지스터(51)의 제2 영역(512)의 비정질 실리콘은 미세결정 실리콘과 같은 결정성 실리콘에 비해서 리크 전류가 적고, (온 때에 반도체층에 흐르는 전류)/(오프 때에 반도체층에 흐르는 전류)가 높으므로, 스위치 트랜지스터(51)는 구동 트랜지스터(61)의 온/오프를 제어하는 스위치 트랜지스터로서 매우 적합하게 기능한다.
스위치 트랜지스터(51)에 있어서, 제2 반도체막(51b)의 채널 영역은 하방에 제2 차광막(5e)이 대향하여 배치되고, 상방에 제2 게이트 전극(5a)이 대향하여 배치되어 있다. 이에 의해, 제2 차광막(5e)과 제2 게이트 전극(5a)으로는 EL 패널(1)의 외부로부터 입사되는 광이나 EL 소자(8)의 발광한 광 등의 전파광이 제2 반도체막(51b)의 채널 영역에 도달하는 것을 차단할 수 있다. 그 결과, 스위치 트랜지스터(51)에 리크 전류가 생기기 어려워져 트랜지스터 특성이 안정하므로, 스위치 트랜지스터(51)는 양호하게 기능할 수 있다.
더욱, 제2 차광막(5e)은 그라운드 배선(33)에 접속되어 접지전위로 설정되어 있고, 제2 차광막(5e)과 제2 게이트 전극(5a)은 제2 반도체막(51b)의 채널 영역으로 향하여 생기는 스위치 트랜지스터(51)외의 요소에 의한 불요 전계를 차단할 수 있으므로, 스위치 트랜지스터(51)는 적정한 제2 게이트 전극(5a)-소스 전극(5i)간 전압, 및 드레인 전극(5h)-소스 전극(5i)간 전압에 의해서 정상으로 동작할 수 있다.
도 4, 도 5에 도시하는 바와 같이, 구동 트랜지스터(61)는 보텀 게이트 구조의 제1 박막 트랜지스터이다. 그 구동 트랜지스터(61)는 제1 게이트 전극(6a), 제1 반도체막(61b), 보호절연막(6d), 불순물 반도체막(6f, 6g), 드레인 전극(6h), 소스 전극(6i), 제1 차광막(6e) 등을 갖는다.
제1 게이트 전극(6a)은 기판(10)과 제1 절연막(11)의 사이에 형성되어 있다. 그 제1 게이트 전극(6a)은 예를 들면 Cr막, Al막, Cr/Al 적층막, AlTi 합금막, 및 AlTiNd 합금막 중으로부터 선택된 재료로 형성되는 것이 바람직하다. 또한, 제1 게이트 전극(6a)상에 절연성의 제1 절연막(11)이 성막되어 있고, 그 제1 절연막(11)에 의해 제1 게이트 전극(6a)이 피복되어 있다. 그 제1 절연막(11)상에 있어서, 제1 게이트 전극(6a)에 대응하는 위치에 진성 제1 반도체막(61b)이 형성되어 있고, 제1 반도체막(61b)이 제1 절연막(11)을 사이에 두고 제1 게이트 전극(6a)과 상대하고 있다.
제1 반도체막(61b)은 예를 들면 결정성 실리콘, 특히 미세결정 실리콘(마이크로크리스탈 실리콘)을 포함하고 있고, 제1 절연막(11)측(제1 게이트 전극(6a)측)에 위치하는 제1 영역(611)과 그 반대면측에 위치하는 제2 영역(612)을 갖고 있다. 여기서, 제1 영역(611)의 실리콘의 결정화도가 제2 영역(612)에 비해서 높게 형성되어 있다. 환언하면, 제1 반도체막(61b)의 제1 영역(611)은 제2 영역(612)에 비해서 상대적으로 실리콘의 결정화도가 높고, 결정성 실리콘 영역의 비율이 제2 영역(612)에 비해서 보다 높다. 그리하여, 제1 반도체막(61b)의 제2 영역(612)은 제1 영역(611)에 비해서 비정질 실리콘(아몰퍼스 실리콘) 영역의 비율이 높고, 바람직하게는 실질적으로 비정질 실리콘만의 영역이다.
제1 반도체막(61b)의 제1 영역(611)은 제2 반도체막(51b)의 제1 영역(511)과 같은 조성인 한편 같은 두께이고, 제1 반도체막(61b)의 제2 영역(612)은 제2 반도체막(51b)의 제2 영역(512)과 같은 조성인 한편 같은 두께이다. 이 때문에, 제1 반도체막(61b) 및 제2 반도체막(51b)은 후술하는 바와 같이 동일 재료층인 반도체층(9b)을 이용하여 동일 프로세스로 일괄하여 제조하는 것이 가능하게 된다. 그 제1 반도체막(61b)은 채널이 형성되는 채널 영역으로 된다. 또한, 제1 반도체막(61b)의 중앙부상에는 절연성의 보호절연막(6d)이 형성되어 있다.
보호절연막(6d)은 보호절연막(5d)과 동일재료로 구성되는 한편 같은 두께이고, 예를 들면, 실리콘 질화물 또는 실리콘 산화물을 포함하는 것이 바람직하다. 이 때문에, 보호절연막(6d) 및 보호절연막(5d)은 후술하는 바와 같이 동일 재료층인 보호절연층(9d)을 이용하여 동일 프로세스로 일괄하여 제조하는 것이 가능하게 된다.
제1 반도체막(61b)의 일단부상에는 불순물 반도체막(6f)이 보호절연막(6d)의 일부에 포개어져 형성되어 있다. 제1 반도체막(61b)의 타단부상에는 불순물 반도체막(6g)이 보호절연막(6d)의 일부에 포개어져 형성되어 있다. 이와 같이, 불순물 반도체막(6f, 6g)은 각각 제1 반도체막(61b)의 양단측에 서로 이간하여 형성되어 있다. 더욱, 불순물 반도체막(6f, 6g)은 n형 불순물을 포함하는 n형 반도체이지만, 그에 한하지 않고, 스위치 트랜지스터(51) 및 구동 트랜지스터(61)가 p형 트랜지스터이면, p형 반도체이어도 좋다.
불순물 반도체막(6f, 6g)은 불순물 반도체막(5f, 5g)과 동일 재료로 구성되는 한편 같은 두께이다. 불순물 반도체막(6f, 6g) 및 불순물 반도체막(5f, 5g)은 후술하는 바와 같이 동일 재료층인 불순물 반도체층(9f)을 이용하여 동일 프로세스로 일괄하여 제조하는 것이 가능하게 된다.
불순물 반도체막(6f)상에는 드레인 전극(6h)이 형성되어 있다. 불순물 반도체막(6g)상에는 소스 전극(6i)이 형성되어 있다. 드레인 전극(6h), 소스 전극(6i)은 예컨대 Cr막, Al막, Cr/Al 적층막, AlTi 합금막, 및 AlTiNd 합금막 중으로부터 선택된 재료로 형성되는 것이 바람직하다. 드레인 전극(6h), 소스 전극(6i)은 드레인 전극(5h), 소스 전극(5i)과 동일 재료로 구성되는 한편 같은 두께이다. 드레인 전극(6h), 소스 전극(6i) 및 드레인 전극(5h), 소스 전극(5i)은 후술하는 바와 같이 동일 재료층인 도전막(9h)을 이용하여 동일 프로세스로 일괄하여 제조하는 것이 가능하게 된다.
보호절연막(6d), 드레인 전극(6h) 및 소스 전극(6i)상에는 절연성의 제2 절연막(12)이 성막되고, 보호절연막(6d), 드레인 전극(6h) 및 소스 전극(6i) 등이 제2 절연막(12)에 의해 피복되어 있다.
제1 차광막(6e)은, 제2 절연막(12)상에 있어서, 보호절연막(6d)하의 드레인 전극(6h) 및 소스 전극(6i)간, 즉, 제1 반도체막(61b)의 채널 영역에 대응하는 위치에 형성되어 있다. 그 제1 차광막(6e)은 스위치 트랜지스터(51)의 제2 게이트 전극(5a)을 형성하는 때에 제2 게이트 전극(5a)으로 되는 게이트 메탈층(9a)을 패터닝하는 것에 의해서, 제2 게이트 전극(5a)과 동일 프로세스로 형성된다. 제1 차광막(6e) 및 제2 게이트 전극(5a)은 Cr막, Al막, Cr/Al 적층막, AlTi 합금막 또는 AlTiNd 합금막 중으로부터 선택된 재료에 의해 이루어진다. 제1 차광막(6e)은 그 일부가 콘택트 플러그(20d)를 통하여 그라운드 배선(33)에 접속되어 있다. 제2 절연막(12)상의 제1 차광막(6e)은 패시베이션막(14)으로 덮혀 있다.
그리하여, 구동 트랜지스터(61)는 패시베이션막(14)에 의해서 피복되어 있다. 따라서, 패시베이션막(14)은 스위치 트랜지스터(51) 및 구동 트랜지스터(61)의 양방을 각각 덮고 있다. 패시베이션막(14)은 그 위에 형성되는 뱅크(13)와의 밀착성을 향상시키는 것과 함께 제1 차광막(6e) 및 제2 게이트 전극(5a)을 보호한다.
그 구동 트랜지스터(61)에 있어서, 제1 절연막(11)은 게이트 절연막으로서 기능하고, 제1 게이트 전극(6a)의 전계가 작용하는 제1 반도체막(61b)에 있어서의 보호절연막(6d)으로 덮혀 있는 영역에 채널(채널 영역)이 형성된다. 그 채널은 제1 반도체막(61b)에 있어서 제1 게이트 전극(6a)측으로 되는, 제1 반도체막(61b)의 제1 영역(611)에 형성되고, 그 제1 영역(611)이 소스 전극(6i)과 드레인 전극(6h) 사이의 전류 경로로 된다.
그리하여, 제1 반도체막(61b)의 제1 영역(611)은 결정성 실리콘을 제2 영역(612)보다 많이 포함하고 있는 반도체층이므로, 그 제1 영역(611)을 채널의 전류 경로로 하는 구동 트랜지스터(61)는 결정성 실리콘으로 이루어지는 반도체막(혹은, 결정성 실리콘을 주성분으로 하는 반도체막)을 구비하는 박막 트랜지스터에 상당한다. 즉, 구동 트랜지스터(61)의 제1 영역(611)내의 미세결정 실리콘은 결정입경이 대체로 50~100nm의 결정성 실리콘이고, 비정질 실리콘에 비해서 트랜지스터의 구동에 의한 역치 전압의 시프트가 적어서 트랜지스터의 열화를 억제할 뿐만 아니라, 캐리어 이동도가 높으므로, 구동 트랜지스터(61)는 스위치 트랜지스터(51)의 제어에 의해서 EL 소자(8)에 전류를 흘리는 구동 트랜지스터로서 매우 적합하게 기능한다.
또한, 구동 트랜지스터(61)에 있어서, 제1 반도체막(61b)의 채널 영역은 상방에 제1 차광막(6e)이 대향하여 배치되고, 하방에 제1 게이트 전극(6a)이 대향하여 배치되어 있으므로, 제1 차광막(6e)과 제1 게이트 전극(6a)으로 EL 패널(1)의 외부로부터 입사되는 광이나 EL 소자(8)의 발광한 광 등의 전파광이 제1 반도체막(61b)의 채널 영역에 도달하는 것을 차단할 수 있다. 그 결과, 구동 트랜지스터(61)에 리크 전류가 생기기 어려워져 트랜지스터 특성이 안정하므로, 구동 트랜지스터(61)는 양호하게 기능할 수 있다.
더욱, 제1 차광막(6e)은 그라운드 배선(33)에 접속되어서 접지전위로 설정되어 있고, 제1 차광막(6e)과 제1 게이트 전극(6a)은 제1 반도체막(61b)의 채널 영역으로 향하여 생기는 구동 트랜지스터(61)외의 요소에 의한 불요 전계를 차단할 수 있으므로, 구동 트랜지스터(61)는 적정한 제1 게이트 전극(6a)-소스 전극(6i)간 전압, 및 드레인 전극(6h)-소스 전극(6i)간 전압에 의하여 정상으로 동작할 수 있다.
커패시터(7)는 구동 트랜지스터(61)의 제1 게이트 전극(6a)과 소스 전극(6i)과의 사이에 접속되어 있다.
구체적으로는, 커패시터(7)의 전극(7a)은 구동 트랜지스터(61)의 제1 게이트 전극(6a)에 접속되고, 커패시터(7)의 전극(7b)은 구동 트랜지스터(61)의 소스 전극(6i)에 접속되어 있다.
그리하여, 도 4 및 도 6에 도시하는 바와 같이, 기판(10)과 제1 절연막(11)과의 사이에 커패시터(7)의 일방의 전극(7a)이 형성되고, 제1 절연막(11)과 제2 절연막(12)과의 사이에 커패시터(7)의 타방의 전극(7b)이 형성되고, 전극(7a)과 전극(7b)이 유전체인 제1 절연막(11)을 사이에 두고 상대하고 있다.
더욱, 신호선(3), 그라운드 배선(33), 커패시터(7)의 전극(7a), 구동 트랜지스터(61)의 제1 게이트 전극(6a), 스위치 트랜지스터(51)의 제2 차광막(5e)은 기판(10)에 일면에 성막한, 도전성 재료에 의해 형성된 도전성막을 포토리소그래피법 및 에칭법 등에 의해 형상가공함으로써 일괄하여 형성한 것이다.
주사선(2), 전압공급선(4), 커패시터(7)의 전극(7b), 스위치 트랜지스터(51)의 드레인 전극(5h), 소스 전극(5i) 및 구동 트랜지스터(61)의 드레인 전극(6h), 소스 전극(6i)은 제1 절연막(11)에 일면에 성막한 도전성막을 포토리소그래피법 및 에칭법 등에 의하여 형상가공함으로써 일괄하여 형성한 것이다.
구동 트랜지스터(61)의 제1 차광막(6e), 스위치 트랜지스터(51)의 제2 게이트 전극(5a) 및 도전층(2a), 도전층(4a)은, 제2 절연막(12)에 일면에 성막한 도전성막을 포토리소그래피법 및 에칭법 등에 의하여 형상가공함으로써 일괄하여 형성한 것이다.
제1 절연막(11)에는 드레인 전극(5h)과 신호선(3)이 포개어지는 영역에 콘택트 홀(11b)이 형성되고, 제1 게이트 전극(6a)과 소스 전극(5i)이 포개어지는 영역에 콘택트 홀(11c)이 형성되어 있고, 콘택트 홀(11b, 11c) 내에 콘택트 플러그(20b, 20c)가 각각 파묻혀 있다.
콘택트 플러그(20b)에 있어서 스위치 트랜지스터(51)의 드레인 전극(5h)과 신호선(3)이 전기적으로 도통하고, 콘택트 플러그(20c)에 있어서 스위치 트랜지스터(51)의 소스 전극(5i)과 커패시터(7)의 전극(7a)이 전기적으로 도통하는 것과 함께 스위치 트랜지스터(51)의 소스 전극(5i)과 구동 트랜지스터(61)의 제1 게이트 전극(6a)이 전기적으로 도통한다.
더욱, 콘택트 플러그(20b, 20c)를 통하는 것 없이, 드레인 전극(5h)이 직접 신호선(3)과 접촉하여 도통시켜도 좋고, 소스 전극(5i)이 직접 제1 게이트 전극(6a)과 접촉하여 도통시켜도 좋다.
제1 절연막(11)과 제2 절연막(12)에는 제1 차광막(6e)과 그라운드 배선(33)이 포개어지는 영역에 콘택트 홀(11d)이 형성되어 있고, 그 콘택트 홀(11d)에 콘택트 플러그(20d)가 파묻혀 있다. 콘택트 플러그(20d)에 있어서 제1 차광막(6e)과 그라운드 배선(33)이 도통하여, 제1 차광막(6e)이 접지된다.
구동 트랜지스터(61)의 제1 게이트 전극(6a)이 커패시터(7)의 전극(7a)에 일체로 이어져 있고, 구동 트랜지스터(61)의 드레인 전극(6h)이 전압공급선(4)에 일체로 이어져 있고, 구동 트랜지스터(61)의 소스 전극(6i)이 커패시터(7)의 전극(7b)에 일체로 이어져 있다.
화소 전극(8a)은 제1 절연막(11)을 통하여 기판(10)상에 마련되어 있고, 화소(P)마다 독립하여 형성되어 있다.
화소 전극(8a)측으로부터 EL 소자(8)의 광을 출사하는 보텀 이미션 구조의 경우, 그 화소 전극(8a)은 투명 전극이어서, 예를 들면, 주석 도프 산화 인듐(ITO), 아연 도프 산화 인듐, 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO) 및 카드뮴-주석 산화물(CTO) 중으로부터 선택된 재료로 형성되는 것이 바람직하다.
대향 전극(8d)측으로부터 EL 소자(8)의 광을 출사하는 톱 이미션 구조의 경우, 화소 전극(8a)은 높은 광반사성의 알루미늄 등의 단일체 또는 합금층을 하층으로서 광반사성층으로 하고 상층으로서 상술의 투명 전극의 적층 구조로 하는 것이 바람직하다.
더욱, 화소 전극(8a)의 일부가 구동 트랜지스터(61)의 소스 전극(6i)에 포개어지고, 화소 전극(8a)과 소스 전극(6i)이 서로 접속되어 있다.
그리하여, 도 4 및 도 5에 도시하는 바와 같이, 제2 절연막(12) 및 패시베이션막(14)이 주사선(2), 신호선(3), 전압공급선(4), 스위치 트랜지스터(51), 구동 트랜지스터(61), 화소 전극(8a)의 주변부, 커패시터(7)의 전극(7b) 및 제1 절연막(11)을 덮도록 형성되어 있다. 즉, 제2 절연막(12) 및 패시베이션막(14)에는 각각의 화소 전극(8a)의 중앙부가 노출하도록 개구부(12a)가 형성되어 있다. 이 때문에, 제2 절연막(12) 및 패시베이션막(14)은 평면으로 봐서 격자 형상으로 형성되어 있다.
EL 소자(8)는 도 4 및 도 5에 도시하는 바와 같이, 애노드로 되는 제1 전극으로서의 화소 전극(8a), 화소 전극(8a)상에 형성된 화합물막인 정공주입층(8b), 정공주입층(8b)상에 형성된 화합물막인 발광층(8c), 및 발광층(8c)상에 형성된 제2 전극으로서의 대향 전극(8d)을 구비하고 있다.
대향 전극(8d)은 전 화소(P)에 공통의 단일 전극이어서, 전 화소(P)에 걸쳐서 연속하여 형성되어 있다.
정공주입층(8b)은 화소 전극(8a)으로부터 발광층(8c)으로 향해서 정공을 주입하는 캐리어 주입층이다. 정공주입층(8b)은 예를 들면 도전성 고분자인 PEDOT(polyethylenedioxythiophene; 폴리에틸렌디옥시티오펜) 및 도판트인 PSS(polystyrene sulfonate; 폴리스티렌 술폰산)으로 이루어지는 층이다.
발광층(8c)은 화소(P)마다 R(적), G(녹), B(청) 중 어느 것이든지를 발광하는 재료를 포함하고, 예를 들면, 폴리플루오렌계 발광 재료나 폴리페닐렌비닐렌계 발광 재료로 이루어지는 층이고, 대향 전극(8d)으로부터 공급되는 전자와 정공주입층(8b)으로부터 주입되는 정공의 재결합에 따라 발광한다. 이 때문에, R(적)을 발광하는 화소(P), G(녹)을 발광하는 화소(P), B(청)을 발광하는 화소(P)는 서로 발광층(8c)의 발광 재료가 다르다.
더욱, 화소(P)의 R(적), G(녹), B(청)은 예를 들면 종방향으로 동색 화소가 배열되는 스트라이프 패턴으로 배열된다.
그 배열 패턴은 스트라이프 패턴에 한하지 않고, 델타 배열이어도 좋다. 스트라이프 패턴의 경우, 뱅크(13)의 개구부(13a)는 각각의 화소(P)의 배열 패턴을 따른 격자 형상 또는 열방향을 따라 복수의 화소(P)의 화소 전극(8a)의 중앙부를 통틀어서 노출하도록 한 스트라이프 형상으로 마련되어 있다.
대향 전극(8d)은 화소 전극(8a)보다도 일함수가 낮은 재료로 형성되어 있고, 캐소드로서 적용되는 경우, 예를 들면, 인듐, 마그네슘, 칼슘, 리튬, 바륨, 희토류 금속 중 적어도 일종을 포함하는 단일체 또는 합금의 하층과 시트 저항을 낮추기 위한 상층과의 적층체로 형성되어 있다.
상층은 대향 전극(8d)측으로부터 EL 소자(8)의 광을 출사하는 톱 이미션 구조의 경우, 투명 전극이어서 예를 들면 주석 도프 산화 인듐(ITO), 아연 도프 산화 인듐, 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO) 및 카드뮴-주석 산화물(CTO) 중으로부터 선택된 재료로 형성되는 것이 바람직하고, 화소 전극(8a)측으로부터 EL 소자(8)의 광을 출사하는 보텀 이미션이면, 높은 광반사성의 알루미늄 등의 단일체 또는 합금층이 바람직하다.
그 대향 전극(8d)은 모든 화소(P)에 공통한 전극이고, 발광층(8c) 등의 화합물막과 함께 후술하는 뱅크(13)를 피복하고 있다.
뱅크(13)에 의해서 발광부위로 되는 발광층(8c)이 화소(P)마다 나뉘어져 있다. 그리하여, 개구부(13a)내에 있어서, 캐리어 수송층으로서의 정공주입층(8b) 및 발광층(8c)이 화소 전극(8a)상에 적층되어 있다.
더욱, 정공주입층(8b)은 복수의 화소(P)에 걸치도록 연속하여 형성되어 있어도 좋다. 그 경우, 정공주입성을 갖는 산화 게르마늄이 바람직하다.
구체적으로는, 뱅크(13)는 정공주입층(8b)이나 발광층(8c)을 습식법에 의해 화소(P)의 뱅크(13)로 둘러싸인 소정의 영역에 형성함에 즈음하여, 정공주입층(8b)이나 발광층(8c)으로 되는 재료가 용매에 용해 또는 분산된 액상체가 뱅크(13)를 통하여 인접하는 화소(P)에 유출하지 않도록 막는 격벽으로서 기능한다.
예를 들면, 도 5에 도시하는 바와 같이, 제2 절연막(12) 및 패시베이션막(14)상에 마련된 뱅크(13)의 개구부(13a)의 개구단은 제2 절연막(12)의 개구부(12a)의 개구단보다 내측에 위치하여 있기 때문에, 뱅크(13)는 제2 절연막(12) 전면을 덮고 있다.
더욱, 제2 절연막(12)을 뱅크(13)보다도 폭넓게 한 구조로 하는 것에 의해서, 개구부(13a)가 개구부(12a)보다 폭넓게 되고, 제2 절연막(12)의 개구부(12)의 개구단에 있어서의 측면이 뱅크(13)의 개구부(13a)로부터 노출하도록 하여도 좋다.
그리하여, 각각의 개구부(13a)에 둘러싸인 각각의 화소 전극(8a)상에 정공주입층(8b)으로 되는 재료가 함유되는 액상체를 도포하고, 기판(10)째 가열하여 그 액상체를 건조시켜 성막시킨 화합물막이 제1의 캐리어 수송층인 정공주입층(8b)으로 된다.
더욱, 각각의 개구부(13a)에 둘러싸인 각각의 정공주입층(8b)상에 발광층(8c)으로 되는 재료가 함유되는 액상체를 도포하고, 기판(10)째 가열하여 각각의 액상체를 건조시켜 성막시킨 화합물막이 제2의 캐리어 수송층인 발광층(8c)으로 된다.
그리하여, 그 발광층(8c)과 뱅크(13)를 피복하도록 대향 전극(8d)이 마련되어 있다.
그 EL 패널(1)에 있어서는 보텀 이미션 구조의 경우 화소 전극(8a), 기판(10) 및 제1 절연막(11)이 투명이고, 발광층(8c)으로부터 발광한 광이 화소 전극(8a), 제1 절연막(11) 및 기판(10)을 투과하여 출사한다. 이 때문에, 기판(10)의 이면이 표시면으로 된다.
또한, 기판(10)측이 아니고, 반대측이 표시면으로 되는 톱 이미션 구조이어도 좋다. 그 경우 상술한 바와 같이 대향 전극(8d)을 투명 전극으로 하고, 화소 전극(8a)을 반사 전극으로 하여, 발광층(8c)으로부터 발광한 광이 대향 전극(8d)을 투과하여 출사한다.
다음으로, 그 EL 패널(1)은 다음과 같이 구동되어 발광한다.
모든 전압공급선(4)에 소정 레벨의 전압이 인가된 상태에서, 주사 드라이버에 의해 주사선(2)에 순차 전압이 인가됨으로써, 그러한 주사선(2)이 순차 선택된다. 선택된 주사선(2)에 대응하는 각각의 화소(P)의 스위치 트랜지스터(51)는 온으로 된다.
각각의 주사선(2)이 선택되어 있는 때에, 데이터 드라이버에 의하여 계조에 응한 레벨의 전압이 모든 신호선(3)에 인가되면, 그 선택되어 있는 주사선(2)에 대응하는 각각의 화소(P)의 스위치 트랜지스터(51)가 온으로 되어 있는 것이므로, 그 신호선(3)에 있어서의 전압이 구동 트랜지스터(61)의 게이트 전극(6a)에 인가된다.
그 구동 트랜지스터(61)의 게이트 전극(6a)에 인가된 소정의 계조에 대응하는 레벨의 전압에 응하여, 구동 트랜지스터(61)의 게이트 전극(6a)과 소스 전극(6i)과의 사이의 전위차가 정해져서, 구동 트랜지스터(61)에 있어서의 드레인-소스 전류의 크기가 정해지고, EL 소자(8)가 그 드레인-소스 전류에 응한 밝기로 발광한다.
그후, 그 주사선(2)의 선택이 해제되면, 스위치 트랜지스터(51)가 오프로 되므로, 구동 트랜지스터(61)의 게이트 전극(6a)에 인가된 전압에 따른 전하가 커패시터(7)에 쌓이고, 구동 트랜지스터(61)의 게이트 전극(6a)과 소스 전극(6i)간의 전위차는 유지된다. 그 때문에, 구동 트랜지스터(61)는 선택시와 같은 전류값의 드레인-소스 전류를 계속 흘려, EL 소자(8)의 발광을 유지한다.
즉, 스위치 트랜지스터(51)에 있어서, 구동 트랜지스터(61)의 게이트 전극(6a)에 인가되는 전압이 신호선(3)에 인가된 소정 계조 레벨의 전압으로 전환되고, 구동 트랜지스터(61)는 그 게이트 전극(6a)에 인가된 전압의 레벨에 응한 전류값의 드레인-소스 전류(구동 전류)를 전압공급선(4)으로부터 EL 소자(8)로 향하여 흘리고, EL 소자(8)를 전류값(전류 밀도)에 따른 소정의 계조로 발광시킨다.
그와 같이 하여, 스위치 트랜지스터(51)와 구동 트랜지스터(61)를 갖는 트랜지스터 구조체(561)의 구동, 제어에 의하여 EL 소자(8)의 발광이 제어되어서, 트랜지스터 구조체(561)를 구비하는 EL 패널(1)의 발광이 제어된다.
다음으로, 본원발명의 제1 실시형태의 EL 패널(1)에 있어서의 트랜지스터 구조체(561)를 구성하는 스위치 트랜지스터(51)와 구동 트랜지스터(61)의 제조방법에 관하여, 도 7a 및 도 7b 내지 도 17a 및 도 17b의 공정도를 이용하여 설명한다.
또한, 그 공정설명도로 나타내는 스위치 트랜지스터(51)와 구동 트랜지스터(61)는 실제로는 예를 들면 도 4에 도시하는 바와 같이 그 형상이나 치수 등이 일부 다르지만, 여기에서는 편의상 각각의 박막 트랜지스터를 동등의 사이즈로서 나타내고, 각각의 박막 트랜지스터의 주요부를 개념적으로 도시하여 설명한다. 각각의 도 a는 구동 트랜지스터(61)이고 각각의 도 b는 스위치 트랜지스터(51)이다.
우선, 도 7a 및 도 7b에 도시하는 바와 같이 기판(10)상에 예컨대 Cr막, Al막, Cr/Al 적층막, AlTi 합금막 또는 AlTiNd 합금막 등의 게이트 메탈층을 스퍼터링으로 퇴적시켜, 포토리소그래피법 및 에칭법 등에 의하여 패터닝해서, 구동 트랜지스터(61)의 제1 게이트 전극(6a)과 스위치 트랜지스터(51)의 제2 차광막(5e), 신호선(3), 그라운드 배선(33), 커패시터(7)의 전극(7a)을 형성한다(도 5, 도 6 참조).
다음으로, 도 8a 및 도 8b에 도시하는 바와 같이 플라즈마 CVD(PE-CVD)에 의해서 질화 실리콘 등의 제1 절연막(11)을 성막한다.
더욱, 도 8a 및 도 8b에 도시하는 바와 같이 제1 절연막(11)상에, 결정성 실리콘을 포함하는 반도체층(9b)을 플라즈마 CVD에 의해 성막한다. 여기서, 반도체막(51b, 61b)으로 되는 반도체층(9b)을 성막하는 때, 먼저 실리콘의 결정화도가 비교적 높은 제1 실리콘층(91)을 성막하고, 계속해서 실리콘의 결정화도가 비교적 낮은 제2 실리콘층(92)을 성막한다. 제2 실리콘층(92)은 바람직하게는 실질적으로 비정질 실리콘만으로 있다.
구체적으로는, 제1 실리콘층(91)은 SiH4 가스와 H2 가스를 플라즈마 분해시키고 나서 성막하지만, SiH4 가스에 대한 H2 가스의 비율을 압도적으로 많이 하고, 또한, 보다 결정화도를 높게 하기 위해 플라즈마 파워 및 압력을 크게 함으로써, 미세결정 실리콘 박막인 제1 실리콘층(91)을 성막할 수 있다.
본 실시예에서는, 캐리어 가스로서 아르곤을 이용하고, 가스 유량을 SiH4/H2=50/10500[SCCM]으로 하고, 파워 밀도 0.134[W/cm2], 압력 300[Pa]의 조건으로 제1 실리콘층(91)을 성막하였다.
그후, SiH4 가스에 대한 H2 가스의 비율을 낮추고, 플라즈마 파워 및 압력을 낮춤으로써, 비정질 실리콘 박막인 제2 실리콘층(92)을 성막하였다.
여기서, 미세결정 실리콘 박막인 제1 실리콘층(91)에는 그 표면에 요철이 생겨버리는 경향이 있지만, 제1 실리콘층(91)에 비정질 실리콘 박막인 제2 실리콘층(92)을 적층하고 있으므로, 제1 실리콘층(91)의 표면 요철은 제2 실리콘층(92)에 의해서 커버되어 완화된다.
또한, 제1 실리콘층(91)을 플라즈마 CVD에 의해 성막하는 것이 아니라, 비정질 실리콘 박막에 레이저 광을 조사하여 미세결정 실리콘 박막으로 개질하는 수법으로 형성하여도 좋다. 그 경우, 제1 절연막(11)상에 비정질 실리콘 박막을 성막한 후, CVD 장치의 챔버로부터 기판을 꺼내어 레이저 광 조사 처리를 행해서 제1 실리콘층(91)을 형성하고, 그 후 다시 CVD 장치의 챔버 내로 기판을 넣고, 제1 실리콘층(91)상에 제2 실리콘층(92)을 적층한다.
또한, 반도체층(9b)에 있어서의 제1 실리콘층(91)과 제2 실리콘층(92)(반도체막에 있어서의 제1 영역과 제2 영역)의 실리콘의 결정화도에 관하여는 예컨대 라만 분광측정에 의해 산출한 결정화도에 기초하여 판별할 수 있다.
그 경우, 예를 들면, 아몰퍼스 실리콘은 480cm-1 부근에 브로드 피크를 갖는 스펙트럼을 준다. 그레인 바운더리 또는 결정 지름 5nm 이하의 매우 미소한 결정 실리콘은 500cm-1 부근에 브로드 피크를 갖는 스펙트럼을 준다.
결정화 실리콘은 520cm-1 부근에 비교적 샤프 피크를 갖는 스펙트럼을 준다.
측정 대상인 제1 실리콘층(91), 제2 실리콘층(92)의 실리콘 박막의 스펙트럼은 예컨대 도 61에 도시하는 바와 같이 각각의 성분 스펙트럼, 즉, 아몰퍼스 실리콘, 그레인 바운더리 또는 결정 지름 5nm 이하의 매우 미소한 결정 실리콘, 결정화 실리콘의 각각의 스펙트럼을 어떤 특정의 비율로 중합한 것으로서 나타낼 수 있다. 그 비율을 공지의 분석수법에 의해 구함으로써, 결정화도 d(%)를 산출할 수 있다. 어떤 실리콘 박막의 스펙트럼에 포함되는 아몰퍼스 실리콘의 성분 스펙트럼의 강도가 Ia - Si, 그레인 바운더리 또는 결정 지름 5nm 이하의 매우 미소한 결정 실리콘의 성분 스펙트럼의 강도가 Iuc - Si, 결정화 실리콘의 성분 스펙트럼의 강도가 Ic - Si인 경우, 결정화도 d(%)는 하기의 식(1)에 의해 산출된다.
d(%) = (Ic - Si + Iuc - Si)/(Ic - Si + Iuc - Si + Ia - Si)×100 (1)
그 결정화도 d(%)가 높은 만큼 실리콘 박막에 결정화한 실리콘이 포함된다. 여기서, 예를 들면 결정화도가 20% 이상이면 미세결정 실리콘 박막으로 정의하고, 결정화도가 20% 미만이면 비정질 실리콘 박막으로 정의한다.
제1 절연막(11)상에 반도체층(9b)을 성막하기 전 처리로서, 제1 절연막(11)의 표면에 플라즈마 처리를 행하는 것이 바람직하다. 제1 절연막(11)에 플라즈마 처리를 행하는 것에 의하면, 제1 절연막(11)의 표면을 개질하여, 그 제1 절연막(11)상에 성막하는 결정성 실리콘의 결정화도를 높힐 수 있다.
본 실시형태에 있어서의 플라즈마 처리로서는 예컨대 N2O 가스를 이용하고 가스 유량 2000[SCCM], 파워 밀도 0.356[W/cm2], 압력 80[Pa]의 조건으로 행할 수 있다. 그 플라즈마 처리로는 N2O 가스를 사용하였지만, N2O 가스 대신에 산소 가스나 수소 가스를 적절한 조건에 있어서 사용하는 것도 가능하다.
더욱, 도 8a 및 도 8b에 도시하는 바와 같이 반도체층(9b; 제2 실리콘층(92))상에 CVD법 등에 의해서 실리콘 질화물 등의 보호절연층(9d)을 성막한다.
다음에, 도 9a 및 도 9b에 도시하는 바와 같이 보호절연층(9d)을 포토리소그래피법·에칭법 등에 의해서 패터닝하여, 반도체층(9b)에 있어서의 채널로 되는 영역을 덮는 구동 트랜지스터(61)의 보호절연막(6d)과 스위치 트랜지스터(51)의 보호절연막(5d)을 형성한다.
여기서, 제1 실리콘층(91)은 제2 실리콘층(92)으로 덮혀 있기 때문에, 보호절연층(9d)을 에칭에 의하여 패터닝하는 때, 제1 실리콘층(91)은 에칭 환경하에 놓이지 아니하므로, 반도체층(9b)의 제1 실리콘층(91)은 막이 줄어드는 등의 손상을 받지 않는다.
예를 들면 종래 반도체층을 결정성 실리콘(특히 미세결정 실리콘)의 단층으로 한 구조에서는, 반도체층의 표면에는 요철이 많기 때문에, 그 반도체층의 채널 형성 영역상에 채널 보호막을 형성하는 때의 드라이 에칭시에 에칭 가스가 결정성 실리콘의 오목부를 통과하여 반도체층하의 제1 절연막으로까지 닿아, 제1 절연막의 일부가 깎이어 버리는 수가 있다. 그리하여, 제1 절연막의 일부가 깎이어서, 더욱 결정성 실리콘의 요철이 많은 반도체층상에 불순물 반도체막 및 소스·드레인 전극을 적층한 경우, 정상적인 구조의 박막 트랜지스터에 형성할 수 없고, 소스 전극과 드레인 전극 사이의 전류 경로에 이상이 생겨서, 도통 불량 등의 불편이 발생하여 버리는 수가 있다.
이에 대하여, 본 실시형태의 반도체층(9b)에서는, 미세결정 실리콘 박막의 제1 실리콘층(91)에 비정질 실리콘 박막의 제2 실리콘층(92)을 적층하여, 제1 실리콘층(91)의 요철을 커버하고 있으므로, 에칭에 의해서 반도체층(9b)이나 제1 절연막(11)이 손상되어 버리는 것이 없고, 구동 트랜지스터(61)의 보호절연막(6d)과 스위치 트랜지스터(51)의 보호절연막(5d)을 양호하게 형성할 수 있다.
다음으로, 도 10a 및 도 10b에 도시하는 바와 같이 보호절연막(6d, 5d)이 형성된 반도체층(9b)상에 스퍼터링이나 CVD법 등에 의해서 불순물 반도체막으로 되는 불순물 반도체층(9f)을 성막한다.
또한, 불순물 반도체층(9f)으로서 어느 재료를 이용하는지는 스위치 트랜지스터(51), 구동 트랜지스터(61)가 p형인지 n형인지에 따라 다르다.
p형 트랜지스터의 경우(p+Si)는 SiH4 가스 중에 다이보레인 등의 억셉터형의 불순물을 혼입시켜 플라즈마 성막시킴으로써 형성한다.
n형 트랜지스터의 경우(n+Si)는 SiH4 가스 중에 아르신이나 포스핀 등의 도너형의 불순물을 혼입시켜 플라즈마 성막시킴으로써 형성한다.
다음에, 도 11a 및 도 11b에 도시하는 바와 같이 불순물 반도체층(9f)상에 예컨대 스퍼터링 등에 의해서 소스 전극 및 드레인 전극으로 되는 도전막(9h)을 성막한다.
다음으로, 도 12a 및 도 12b에 도시하는 바와 같이 도전막(9h)을 포토리소그래피법·에칭법 등에 의해서 패터닝하여, 구동 트랜지스터(61)의 소스 전극(6i) 및 드레인 전극(6h), 스위치 트랜지스터(51)의 소스 전극(5i) 및 드레인 전극(5h)을 형성하는 것과 함께 주사선(2), 전압공급선(4), 커패시터(7)의 전극(7b)이 형성된다(도 4 내지 도 6 참조).
다음으로, 도 13a 및 도 13b에 도시하는 바와 같이 소스 전극(6i) 및 드레인 전극(6h), 및 소스 전극(5i) 및 드레인 전극(5h)을 마스크로 하여, 불순물 반도체층(9f)과 반도체층(9b)을 드라이 에칭에 의해 패터닝하여, 불순물 반도체막(6f, 6g)과 제1 반도체막(61b), 및 불순물 반도체막(5f, 5g)과 제2 반도체막(51b)을 형성한다.
제1 반도체막(61b)은 제1 영역(611)과 제2 영역(612)을 갖고 제2 반도체막(51b)은 제1 영역(511)과 제2 영역(512)을 갖고 있다.
다음으로, 도 14a 및 도 14b에 도시하는 바와 같이 구동 트랜지스터(61)의 소스 전극(6i) 및 드레인 전극(6h)이나, 스위치 트랜지스터(51)의 소스 전극(5i) 및 드레인 전극(5h) 등을 덮는 제2 절연막(12)을 성막한다. 제2 절연막(12)에는 주사선(2), 전압공급선(4)을 각각 노출시키는 홈을 형성한다.
또한, 제2 절연막(12)의 성막 전에, 구동 트랜지스터(61)의 소스 전극(6i)과 도통하는 화소 전극(8a)을 형성하고 있다(도 5 참조). 또, 대신에, 제2 절연막(12) 형성 후에, 제2 절연막(12)에 콘택트 홀을 형성하고, 그 콘택트 홀을 통하여 구동 트랜지스터(61)의 소스 전극(6i)에 화소 전극(8a)을 도통하도록, 제2 절연막(12)상 및 그 콘택트 홀 내에 화소 전극(8a)을 형성하여도 좋다.
다음으로, 도 15a 및 도 15b에 도시하는 바와 같이 제2 절연막(12)상 및 주사선(2), 전압공급선(4)을 각각 노출시킨 홈 내에 예컨대 Cr막, Al막, Cr/Al 적층막, AlTi 합금막 또는 AlTiNd 합금막 등의 게이트 메탈층(9a)을 스퍼터링 등에 의해 성막한다.
다음으로, 도 16a 및 도 16b에 도시하는 바와 같이 게이트 메탈층(9a)을 포토리소그래피법 및 에칭법 등에 의해 패터닝하여, 스위치 트랜지스터(51)의 제2 게이트 전극(5a)과 구동 트랜지스터(61)의 제1 차광막(6e)을 형성한다. 또한, 제2 게이트 전극(5a)과 제1 차광막(6e)과 함께, 도전층(2a), 도전층(4a)을 형성한다(도 4 참조).
다음으로, 도 17a 및 도 17b에 도시하는 바와 같이 제2 게이트 전극(5a)과 제1 차광막(6e)을 덮는 질화 실리콘 등의 패시베이션막(14)을 제2 절연막(12)상에 성막한다.
그렇게 하여, 구동 트랜지스터(61)와 스위치 트랜지스터(51)가 제조된다.
더욱, 패시베이션막(14)과 제2 절연막(12)을 포토리소그래피로 패터닝함으로써 화소 전극(8a)의 중앙부가 노출하는 개구부(12a)를 형성한다(도 5 참조).
다음으로, 폴리이미드 등의 감광성 수지를 퇴적 후, 노광하여 화소 전극(8a)이 노출하는 개구부(13a)를 갖는, 예컨대 격자 형상의 뱅크(13)를 형성한다(도 5 참조).
다음으로, 뱅크(13)의 개구부(13a)에, 정공주입층(8b)으로 되는 재료가 용매에 용해 또는 분산된 액상체를 도포하고, 그 액상체를 건조시키는 것에 의해서, 캐리어 수송층인 정공주입층(8b)을 성막하고, 뱅크(13)의 개구부(13a)내의 정공주입층(8b)상에, 발광층(8c)으로 되는 재료가 용매에 용해 또는 분산된 액상체를 도포하고, 그 액상체를 건조시키는 것에 의해서, 발광층(8c)을 성막한다(도 5 참조).
다음으로, 뱅크(13)의 위 및 발광층(8c)의 위에 대향 전극(8d)을 일면에 성막함으로써, EL 소자(8)가 제조되어서(도 5 참조), EL 패널(1)이 제조된다.
이상과 같이, 보텀 게이트 구조의 제1 박막 트랜지스터인 구동 트랜지스터(61) 및 톱 게이트 구조의 제2 박막 트랜지스터인 스위치 트랜지스터(51)를 형성하는 때, 기판(10)과 제1 절연막(11)의 사이에 구동 트랜지스터(61)의 제1 게이트 전극(6a) 및 스위치 트랜지스터(51)의 제2 차광막(5e)을 형성하는 공정과 제2 절연막(12)과 패시베이션막(14)의 사이에 스위치 트랜지스터(51)의 제2 게이트 전극(5a) 및 구동 트랜지스터(61)의 제1 차광막(6e)을 형성하는 공정을 별개의 공정으로 하고, 그 이외의 박막 트랜지스터의 구성을 공통의 공정에 의해서 형성할 수 있다.
즉, 구동 트랜지스터(61)의 제1 게이트 전극(6a)과 제1 차광막(6e)을 형성하는 공정과, 스위치 트랜지스터(51)의 제2 게이트 전극(5a)과 제2 차광막(5e)을 형성하는 공정 이외의 공정을 공통의 제조공정으로 하는 제조방법에 의해서, 구동 트랜지스터(61)와 스위치 트랜지스터(51)를 구분 제작할 수 있다.
이와 같이, 구동 트랜지스터(61)의 제1 게이트 전극(6a)과 스위치 트랜지스터(51)의 제2 게이트 전극(5a) 이외를 공통의 제조공정으로 형성하는 트랜지스터 구조체(561)의 제조방법이면, 제조공정 수를 억제해서 오작동을 일으킬 수도 있는 광을 차광하는 구동 트랜지스터(61)와 스위치 트랜지스터(51)를 구분 제작할 수 있다.
또한, 구동 트랜지스터(61)의 제1 차광막(6e)은 스위치 트랜지스터(51)의 제2 게이트 전극(5a)과 함께 형성되고, 스위치 트랜지스터(51)의 제2 차광막(5e)은 구동 트랜지스터(61)의 제1 게이트 전극(6a)과 함께 형성되고 있으므로, 제조공정 수를 늘리지 않고, 제1 차광막(6e)을 갖는 구동 트랜지스터(61)와 제2 차광막(5e)을 갖는 스위치 트랜지스터(51)를 구분 제작할 수 있다.
그리하여, 스위치 트랜지스터(51)의 제2 반도체막(51b)은 제2 게이트 전극(5a)측에 제2 영역(512)을 배치하였기 때문에, 제2 반도체막(51b)에 있어서의 비정질 실리콘을 보다 많이 포함하는 제2 영역(512)을 채널의 전류 경로로 하므로, 그 스위치 트랜지스터(51)는 비정질 실리콘으로 이루어진 반도체막을 구비하는 박막 트랜지스터에 상당하는 기능을 갖는 것으로 되고, 스위치 트랜지스터(51)는 구동 트랜지스터(61)의 온/오프를 제어하는 박막 트랜지스터로서 매우 적합하게 기능한다.
또한, 구동 트랜지스터(61)의 제1 반도체막(61b)은 제1 게이트 전극(6a)측에 제1 영역(611)을 배치하였기 때문에, 제1 반도체막(61b)에 있어서의 결정성 실리콘을 보다 많이 포함하는 제1 영역(611)을 채널의 전류 경로로 하므로, 그 구동 트랜지스터(61)는 결정성 실리콘으로 이루어지는 반도체막을 구비하는 박막 트랜지스터에 상당하는 기능을 갖는 것으로 되고, 스위치 트랜지스터(51)의 제어에 의해서 EL 소자(8)에 전류를 흘리는 박막 트랜지스터로서 매우 적합하게 기능한다.
이와 같이, 구동 트랜지스터(61)와 스위치 트랜지스터(51)는 각각 다른 트랜지스터 특성을 갖고 있고, 각각의 기능을 발휘함으로써, EL 패널(1)을 양호하게 발광시킬 수 있다.
또한, 스위치 트랜지스터(51)에 마련된 제2 차광막(5e)은 제2 반도체막(51b)의 채널 영역을 제2 게이트 전극(5a)과에서 사이에 두는 배치로 있으므로, 제2 차광막(5e)과 제2 게이트 전극(5a)과에서 스위치 트랜지스터(51)의 외부로부터 전파하는 광을 차단해서, 그 광이 제2 반도체막(51b)의 채널 영역에 도달하기 어렵도록 할 수 있다.
마찬가지로, 구동 트랜지스터(61)에 마련된 제1 차광막(6e)은 제1 반도체막(61b)의 채널 영역을 제1 게이트 전극(6a)과에서 사이에 두는 배치로 있으므로, 제1 차광막(6e)과 제1 게이트 전극(6a)과에서 구동 트랜지스터(61)의 외부로부터 전파하는 광을 차단해서, 그 광이 제1 반도체막(61b)의 채널 영역에 도달하기 어렵도록 할 수 있다.
그 결과, 스위치 트랜지스터(51)와 구동 트랜지스터(61)에 리크 전류가 생기기 어려워지고, 트랜지스터 특성이 안정하므로, 스위치 트랜지스터(51)와 구동 트랜지스터(61)는 양호하게 기능할 수 있다.
더욱, 제2 차광막(5e)은 그라운드 배선(33)에 접속되어 접지 전위로 설정되어 있고, 제2 차광막(5e)과 제2 게이트 전극(5a)은 제2 반도체막(51b)의 채널 영역으로 향하여 생기는 스위치 트랜지스터(51)외의 요소에 의한 불요 전계를 차단할 수 있으므로, 스위치 트랜지스터(51)는 적정한 제2 게이트 전극(5a)-소스 전극(5i)간 전압, 및 드레인 전극(5h)-소스 전극(5i)간 전압에 의해서 정상으로 동작할 수 있다.
제1 차광막(6e)은 그라운드 배선(33)에 접속되어 접지되어 있고, 제1 차광막(6e)과 제1 게이트 전극(6a)은 제1 반도체막(61b)의 채널 영역으로 향하여 생기는 구동 트랜지스터(61)외의 요소에 의한 불요 전계를 차단할 수 있으므로, 구동 트랜지스터(61)는 적정한 제1 게이트 전극(6a)-소스 전극(6i)간 전압, 및 드레인 전극(6h)-소스 전극(6i)간 전압에 의해서 정상으로 동작할 수 있다. 특히 구동 트랜지스터(61)의 구동 전류의 저하를 억제하는 것에 의해서, 구동 트랜지스터(61)의 기능을 양호하게 유지하고, EL 소자(8)를 양호하게 발광시킬 수 있다.
또한, 상기에 있어서는, 접지 전위로 설정되는 그라운드 배선(33)을 갖고, 제2 차광막(5e) 및 제1 차광막(6e)이 그라운드 배선(33)에 접속되어 접지 전위로 설정되는 구성으로 하였지만, 그 구성에 한하는 것은 아니다.
그라운드 배선(33)을 갖지 않고, 제2 차광막(5e) 및 제1 차광막(6e)이 어디에도 접속되어 있지 않는 구성으로 하는 것이어도 좋다. 그 경우, 상기의 전계 실드 기능은 얻어지지 않지만, 상기의 차광 효과는 마찬가지로 얻어질 수 있다.
또한, 구동 트랜지스터(61)의 보호절연막(6d)과 스위치 트랜지스터(51)의 보호절연막(5d)을 형성하는 과정에서, 결정성 실리콘을 제2 실리콘층(92)보다 많이 포함하는 제1 실리콘층(91; 제1 영역(611))을, 비정질 실리콘을 제1 실리콘층(91)보다 많이 포함하는 제2 실리콘층(92; 제2 영역(612))이 덮고 있으므로, 반도체층(9b)이 손상되는 일은 없다.
그리하여, 구동 트랜지스터(61)의 제1 반도체막(61b)과 스위치 트랜지스터(51)의 제2 반도체막(51b)을 손상없이 적정하게 형성할 수 있어서, 구동 트랜지스터(61)와 스위치 트랜지스터(51)를 양호하게 기능시킬 수 있다.
(제2 실시형태)
다음으로, 본원발명에 관한 EL 패널, 트랜지스터 구조체의 제2 실시형태에 관하여 설명한다. 또한, 상기 실시형태와 마찬가지의 구성에 관하여는 동일 부호를 붙여서 설명을 생략 또는 간략화한다.
제2 실시형태에 있어서의 EL 패널(1)과 그 화소(P)의 구성에 관하여, 도 18 내지 도 20을 이용하여 설명한다.
도 18은 제2 실시형태의 EL 패널(1)의 1화소(P)에 상당하는 평면도이다.
도 19는 도 18의 화살표 XIX-XIX선에 따른 면의 단면도이다.
도 20은 도 18의 화살표 XX-XX선에 따른 면의 단면도이다.
또한, 도 18에 있어서는, 전극 및 배선을 주로 나타내고 있다.
도 18에 나타내는 바와 같이 각각의 화소(P)는 스위치 트랜지스터(52)와 구동 트랜지스터(62)를 갖는 트랜지스터 구조체(562)를 구비한다.
스위치 트랜지스터(52), 구동 트랜지스터(62)는 각각 도 3의 스위치 트랜지스터(5), 구동 트랜지스터(6)에 대응한다.
스위치 트랜지스터(52) 및 구동 트랜지스터(62)는 신호선(3)을 따르도록 배열되고, 스위치 트랜지스터(52)의 근방에 커패시터(7)가 배치되고, 구동 트랜지스터(62)의 근방에 EL 소자(8)가 배치되어 있다.
각각의 화소(P)에 있어서, 주사선(2)과 전압공급선(4)의 사이에, 스위치 트랜지스터(52), 구동 트랜지스터(62), 커패시터(7) 및 EL 소자(8)가 배치되어 있다.
도 18 내지 도 20에 도시하는 바와 같이 기판(10)상에 제1 게이트 전극(5a)이 마련되고, 그 제1 게이트 전극(5a)을 덮도록 기판(10)의 상면에 제1 절연막(11)이 성막되어 있다.
그 제1 절연막(11)상에, 제1 반도체막(52b)과 제2 반도체막(62b), 1쌍의 불순물 반도체막(5f, 5g), 불순물 반도체막(6f, 6g), 드레인 전극(5h, 6h), 소스 전극(5i, 6i)이 각각 소정의 위치에 형성되어 있다.
드레인 전극(5h, 6h) 및 소스 전극(5i, 6i)을 덮어서 제2 절연막(12)이 성막되어 있다.
그 제2 절연막(12)상에 제2 게이트 전극(6a)이 마련되고, 그 제2 게이트 전극(6a)을 덮어서 제2 절연막(12)의 상면에 패시베이션막(14)이 성막되어 있다.
제1 반도체막(52b)은 일방의 면측(도면 하방측)에 제1 절연막(11)을 통하여 제1 게이트 전극(5a)이 대향하여 배치되고, 타방의 면측(도면 상방측)에 제2 절연막(12)을 통하여 제1 차광막(5e)이 대향하여 배치되어 있다.
제2 반도체막(62b)은 일방의 면측(도면 하방측)에 제1 절연막(11)을 통하여 제2 차광막(6e)이 대향하여 배치되고, 타방의 면측(도면 상방측)에 제2 절연막(12)을 통하여 제2 게이트 전극(6a)이 대향하여 배치되어 있다.
신호선(3)은 기판(10)과 제1 절연막(11)과의 사이에 형성되어 있다.
접지 전위로 설정되는 그라운드 배선(33)이 신호선(3)을 따라서 기판(10)과 제1 절연막(11)과의 사이에 형성되어 있다.
주사선(2)은 제1 절연막(11)상에 형성되어 있다. 그리하여, 주사선(2)의 상방을 덮는 제2 절연막(12)에는 주사선(2)을 따르는 홈이 형성되고, 그 홈 내에, 주사선(2)에 접촉하여 주사선(2)을 덮는 도전층(2a)이 마련되어서, 주사선(2) 및 도전층(2a)이 도통하도록 구성되어서, 주사선(2)의 저 저항화를 도모하고 있다. 또한, 상기 홈 및 도전층(2a)을 갖고 있지 않아도 좋다.
전압공급선(4)은 제1 절연막(11)상에 형성되어 있다. 그리하여, 전압공급선(4)의 상방을 덮는 제2 절연막(12)에는 전압공급선(4)을 따르는 홈이 형성되고, 그 홈 내에, 전압공급선(4)에 접촉하여 전압공급선(4)을 덮는 도전층(4a)이 마련되어서, 전압공급선(4)과 도전층(4a)이 도통하도록 구성되어 있다. 이에 의해서 전압공급선(4)의 저 저항화를 도모하고, 구동 트랜지스터(62)를 통하여 EL 소자(8)에게로 공급하는 전류량의 안정화를 도모하고 있다. 또한, 상기 홈 및 도전층(4a)을 갖고 있지 않아도 좋다.
도 18 및 도 20에 나타내는 바와 같이, 스위치 트랜지스터(52)는 역 스태거 구조를 갖는 보텀 게이트 구조의 제1 박막 트랜지스터이다. 그 스위치 트랜지스터(52)는 제1 게이트 전극(5a), 제1 반도체막(52b), 보호절연막(5d), 불순물 반도체막(5f, 5g), 드레인 전극(5h), 소스 전극(5i), 제 차광막(5e) 등을 갖는다.
제1 게이트 전극(5a)은 기판(10)과 제1 절연막(11)의 사이에 형성되어 있다. 그 제1 게이트 전극(5a)은 예컨대 Cr막, Al막, Cr/Al 적층막, AlTi 합금막, 및 AlTiNd 합금막 중으로부터 선택된 재료로 형성되는 것이 바람직하다.
제1 게이트 전극(5a)상에 절연성의 제1 절연막(11)이 성막되어 있고, 그 제1 절연막(11)에 있어서 제1 게이트 전극(5a)이 피복되어 있다. 제1 절연막(11)은 예컨대 광투과성을 갖고, 실리콘 질화물 또는 실리콘 산화물을 갖는다.
그 제1 절연막(11)상에 있어서, 제1 게이트 전극(5a)에 대응하는 위치에 진성 제1 반도체막(52b)이 형성되어 있고, 제1 반도체막(52b)이 제1 절연막(11)을 사이에 두고 제1 게이트 전극(5a)과 상대하고 있다.
제1 반도체막(52b)은 예컨대 결정성 실리콘, 특히, 미세결정 실리콘(마이크로크리스탈 실리콘)을 포함하고 있고, 제1 절연막(11)측(제1 게이트 전극(5a)측)에 위치하는 제1 영역(521)과 그 반대면측에 위치하는 제2 영역(522)을 갖고 있다. 여기서, 제2 영역(522)의 실리콘의 결정화도가 제1 영역(521)에 비해서 높게 형성되어 있다. 환언하면, 제2 반도체막(52b)의 제2 영역(522)은 제1 영역(521)에 비해서 상대적으로 실리콘의 결정화도가 높고, 결정성 실리콘 영역의 비율이 제1 영역(521)에 비해서 보다 높다. 그리하여, 제2 반도체막(52b)의 제1 영역(521)은 제2 영역(522)에 비해서 비정질 실리콘(아몰퍼스 실리콘) 영역의 비율이 높고, 바람직하게는 실질적으로 비정질 실리콘만의 영역이다. 그 제1 반도체막(52b)에 채널이 형성된다. 제1 반도체막(52b)의 중앙부상에는 절연성의 보호절연막(5d)이 형성되어 있다.
보호절연막(5d)은 예컨대 실리콘 질화물 또는 실리콘 산화물을 포함하는 것이 바람직하다. 제1 반도체막(52b)의 일단부의 위에는 불순물 반도체막(5f)이 일부 보호절연막(5d)에 포개어지도록 하여 형성되어 있고, 제1 반도체막(52b)의 타단부의 위에는 불순물 반도체막(5g)이 일부 보호절연막(5d)에 포개어지도록 하여 형성되어 있다. 이와 같이, 불순물 반도체막(5f, 5g)은 각각 제1 반도체막(52b)의 양단측에 서로 이간하여 형성되어 있다. 또한, 불순물 반도체막(5f, 5g)은 n형 불순물을 포함하는 n형 반도체이지만, 그에 한하지 않고, 스위치 트랜지스터(52)가 p형 트랜지스터이면, p형 반도체이어도 좋다.
불순물 반도체막(5f)의 위에는 드레인 전극(5h)이 형성되어 있다.
불순물 반도체막(5g)의 위에는 소스 전극(5i)이 형성되어 있다.
드레인 전극(5h), 소스 전극(5i)은 예컨대 Cr막, Al막, Cr/Al 적층막, AlTi 합금막, 및 AlTiNd 합금막 중으로부터 선택된 재료로 형성되는 것이 바람직하다.
보호절연막(5d), 드레인 전극(5h) 및 소스 전극(5i)의 위에는 절연성의 제2 절연막(12)이 성막되고, 보호절연막(5d), 드레인 전극(5h) 및 소스 전극(5i) 등이 제2 절연막(12)에 의해서 피복되어 있다. 제2 절연막(12)은 예컨대 질화 실리콘 또는 산화 실리콘을 갖는다.
제1 차광막(5e)은 제2 절연막(12)상에 있어서 보호절연막(5d)하의 드레인 전극(5h) 및 소스 전극(5i)간, 즉, 제2 반도체막(52b)의 채널 영역에 대응하는 위치에 형성되어 있다. 그 제1 차광막(5e)은 구동 트랜지스터(62)의 제2 게이트 전극(6a)을 형성하는 때에 제2 게이트 전극(6a)과 동일 프로세스로 형성되고, Cr막, Al막, Cr/Al 적층막, AlTi 합금막 또는 AlTiNd 합금막 중으로부터 선택된 재료에 의해 이루어진다. 제1 차광막(5e)은 그 일부가 콘택트 플러그(20d)를 통하여 그라운드 배선(33)에 접속되어 있다. 제2 절연막(12)상의 제1 차광막(5e)은 패시베이션막(14)으로 덮혀 있다.
그리하여, 스위치 트랜지스터(52)는 패시베이션막(14)에 의해서 피복된다.
그 스위치 트랜지스터(52)에 있어서, 제1 절연막(11)은 게이트 절연막으로서 기능하고, 제1 게이트 전극(5a)의 전계가 작용하는 제1 반도체막(52b)에 있어서의 보호절연막(5d)으로 덮혀 있는 영역에 채널(채널 영역)이 형성된다. 그 채널은 제1 반도체막(52b)에 있어서 제1 게이트 전극(5a)측으로 되는, 제1 반도체막(52b)의 제1 영역(521)에 형성되고, 그 제1 영역(521)이 소스 전극(5i)과 드레인 전극(5h) 사이의 전류 경로로 된다.
그리하여, 제1 반도체막(52b)의 제1 영역(521)은 비정질 실리콘(아몰퍼스 실리콘)을 보다 많이 포함하고 있는 반도체층이므로, 그 제1 영역(521)을 채널의 전류 경로로 하는 스위치 트랜지스터(52)는 비정질 실리콘으로 이루어지는 반도체막(혹은, 비정질 실리콘을 주성분으로 하는 반도체막)을 구비하는 박막 트랜지스터에 상당한다. 즉, 스위치 트랜지스터(52)의 제1 영역(521)의 비정질 실리콘은 미세결정 실리콘과 같은 결정성 실리콘에 비해서 리크 전류가 적고, (온 때에 반도체층에 흐르는 전류)/(오프 때에 반도체층에 흐르는 전류)가 높으므로, 스위치 트랜지스터(52)는 구동 트랜지스터(62)의 온/오프를 제어하는 스위치 트랜지스터로서 매우 적합하게 기능한다.
스위치 트랜지스터(52)에 있어서, 제1 반도체막(52b)의 채널 영역은 하방에 제1 게이트 전극(5a)이 대향하도록 배치되고, 상방에 제1 차광막(5e)이 대향하도록 배치되어 있으므로, 제1 게이트 전극(5a)과 제1 차광막(5e)에서 EL 패널(1)의 외부로부터 입사되는 광이나 EL 소자(8)의 발광한 광 등의 전파광이 제1 반도체막(52b)의 채널 영역에 도달하는 것을 차단할 수 있다. 그 결과, 스위치 트랜지스터(52)에 리크 전류가 생기기 어려워지고, 트랜지스터 특성이 안정하므로, 스위치 트랜지스터(52)는 양호하게 기능할 수 있다.
더욱, 제1 차광막(5e)은 그라운드 배선(33)에 접속되어 접지되어 있고, 제1 차광막(5e)과 제1 게이트 전극(5a)은 제1 반도체막(52b)의 채널 영역으로 향하여 생기는 스위치 트랜지스터(52)외의 요소에 의한 불요 전계를 차단할 수 있으므로, 스위치 트랜지스터(52)는 적정한 제1 게이트 전극(5a)-소스 전극(5i)간 전압, 및 드레인 전극(5h)-소스 전극(5i)간 전압에 의해서 정상으로 동작할 수 있다.
도 18 및 도 19에 도시하는 바와 같이, 구동 트랜지스터(62)는 역 스태거 구조를 갖는 톱 게이트 구조의 제2 박막 트랜지스터이다. 그 구동 트랜지스터(62)는 제2 게이트 전극(6a), 제2 반도체막(62b), 보호절연막(6d), 불순물 반도체막(6f, 6g), 드레인 전극(6h), 소스 전극(6i), 제2 차광막(6e) 등을 갖는 것이다.
제2 차광막(6e)은 기판(10)과 제1 절연막(11)의 사이에 있어서, 드레인 전극(6h) 및 소스 전극(6i)간의 제2 반도체막(62b)의 채널 영역에 대응하는 위치에 형성되어 있다. 그 제2 차광막(6e)은 스위치 트랜지스터(52)의 제1 게이트 전극(5a)을 형성하는 때에 제1 게이트 전극(5a)으로 되는 도전층을 패터닝하는 것에 의해서, 제1 게이트 전극(5a)과 동일 프로세스로 형성된다. 제1 게이트 전극(5a) 및 제2 차광막(6e)은 Cr막, Al막, Cr/Al 적층막, AlTi 합금막 및 AlTiNd 합금막 중으로부터 선택된 재료에 의해 이루어진다. 제2 차광막(5e)은 그 일부가 그라운드 배선(33)에 접속되어 있다.
기판(10)의 상면에 성막되어 있는 절연성의 제1 절연막(11)은 예컨대 광투과성을 갖고, 실리콘 질화물 또는 실리콘 산화물로 이루어진다. 그 제1 절연막(11)상에 있어서 제2 게이트 전극(6a)에 대응하는 것으로 되는 위치에 진성 제2 반도체막(62b)이 형성되어 있다.
제2 반도체막(62b)은 예컨대 결정성 실리콘, 특히 미세결정 실리콘(마이크로크리스탈 실리콘)을 포함하고 있고, 제1 절연막(11)측에 위치하는 제1 영역(621)과 그 반대면측(제2 게이트 전극(6a)측)에 위치하는 제2 영역(622)을 갖고 있다. 여기에서는, 제2 영역(622)의 실리콘의 결정화도가 제1 영역(621)에 비해서 높게 형성되고 있다. 환언하면, 제2 반도체막(62b)의 제2 영역(622)은 제1 영역(621)에 비해서 상대적으로 실리콘의 결정화도가 높고, 결정성 실리콘 영역의 비율이 제1 영역(621)에 비해서 보다 높다. 그리하여, 제2 반도체막(62b)의 제1 영역(621)은 제2 영역(622)에 비해서 비정질 실리콘(아몰퍼스 실리콘) 영역의 비율이 높고, 바람직하게는 실질적으로 비정질 실리콘만의 영역이다.
제2 반도체막(62b)의 제1 영역(621)은 제1 반도체막(52b)의 제1 영역(521)과 같은 조성인 한편 같은 두께이고, 제2 반도체막(62b)의 제2 영역(622)은 제1 반도체막(52b)의 제2 영역(522)과 같은 조성인 한편 같은 두께이다. 이 때문에, 제2 반도체막(62b) 및 제1 반도체막(52b)은 후술하는 바와 같이 동일 재료층인 반도체층(9b)을 이용하여 동일 프로세스로 일괄하여 제조하는 것이 가능하게 된다. 그 제2 반도체막(62b)은 채널이 형성되는 채널 영역으로 된다.
제2 반도체막(62b)의 중앙부상에는 절연성의 보호절연막(6d)이 형성되어 있다.
보호절연막(6d)은 보호절연막(5d)과 동일 재료로 구성되는 한편 같은 두께이고 예컨대 실리콘 질화물 또는 실리콘 산화물을 포함하는 것이 바람직하다. 이 때문에, 보호절연막(6d) 및 보호절연막(5d)은 후술하는 바와 같이 동일 재료층인 보호절연층(9d)을 이용하여 동일 프로세스로 일괄하여 제조하는 것이 가능하게 된다.
제2 반도체막(62b)의 일단부의 위에는 불순물 반도체막(6f)이 일부 보호절연막(6d)에 포개어지도록 하여 형성되어 있고, 제2 반도체막(62b)의 타단부의 위에는 불순물 반도체막(6g)이 일부 보호절연막(6d)에 포개어지도록 하여 형성되어 있다. 이와 같이, 불순물 반도체막(6f, 6g)은 각각 제2 반도체막(62b)의 양단측에 서로 이간하여 형성되어 있다. 또한, 불순물 반도체막(6f, 6g)은 n형 불순물을 포함하는 n형 반도체이지만, 그에 한하지 않고, 스위치 트랜지스터(52) 및 구동 트랜지스터(62)가 p형 트랜지스터이면, p형 반도체이어도 좋다. 불순물 반도체막(6f, 6g)은 불순물 반도체막(5f, 5g)과 동일 재료로 구성되는 한편 같은 두께이다. 불순물 반도체막(6f, 6g) 및 불순물 반도체막(5f, 5g)은 후술하는 바와 같이 동일 재료층인 불순물 반도체층(9f)을 이용하여 동일 프로세스로 일괄하여 제조하는 것이 가능하게 된다.
불순물 반도체막(6f)의 위에는 드레인 전극(6h)이 형성되어 있다. 불순물 반도체막(6g)의 위에는, 소스 전극(6i)이 형성되어 있다. 드레인 전극(6h), 소스 전극(6i)은 예컨대 Cr막, Al막, Cr/Al 적층막, AlTi 합금막, 및 AlTiNd 합금막 중으로부터 선택된 재료로 형성되는 것이 바람직하다. 드레인 전극(6h), 소스 전극(6i)은 드레인 전극(5h), 소스 전극(5i)과 동일 재료로 구성되는 한편 같은 두께이다. 드레인 전극(6h), 소스 전극(6i) 및 드레인 전극(5h), 소스 전극(5i)은 후술하는 바와 같이 동일 재료층인 도전막(9h)을 이용하여 동일 프로세스로 일괄하여 제조하는 것이 가능하게 된다.
보호절연막(6d), 드레인 전극(6h) 및 소스 전극(6i)의 위에는 절연성의 제2 절연막(12)이 성막되고, 보호절연막(6d), 드레인 전극(6h) 및 소스 전극(6i) 등이 제2 절연막(12)에 의해서 피복되어 있다.
제2 게이트 전극(6a)은 제2 절연막(12)상에 있어서, 보호절연막(6d)에 대응하는 위치에 형성되어 있다. 그 제2 게이트 전극(6a)은 예컨대 Cr막, Al막, Cr/Al 적층막, AlTi 합금막, 및 AlTiNd 합금막 중으로부터 선택된 재료로 형성되는 것이 바람직하다. 제2 절연막(12)상의 제2 게이트 전극(6a)은 패시베이션막(14)으로 덮혀 있다.
그리하여, 구동 트랜지스터(62)는 패시베이션막(14)에 의해서 피복되도록 되어 있다. 그러므로, 패시베이션막(14)은 스위치 트랜지스터(52) 및 구동 트랜지스터(62)의 양방을 각각 덮고 있다.
그 구동 트랜지스터(62)에 있어서, 제2 절연막(12) 및 보호절연막(6d)은 게이트 절연막으로서 기능하고, 제2 게이트 전극(6a)의 전계가 작용하는 제2 반도체막(62b)에 있어서의 보호절연막(6d)으로 덮혀 있는 영역에 채널(채널 영역)이 형성된다. 그 채널은 제2 반도체막(62b)에 있어서 제2 게이트 전극(6a)측으로 되는, 제2 반도체막(62b)의 제2 영역(622)에 형성되고, 그 제2 영역(622)이 소스 전극(6i)과 드레인 전극(6h) 사이의 전류 경로로 된다.
그리하여, 제2 반도체막(62b)의 제2 영역(622)은 결정성 실리콘을 제1 영역(621)보다 많이 포함하고 있는 반도체층이므로, 그 제2 영역(622)을 채널의 전류 경로로 하는 구동 트랜지스터(62)는 결정성 실리콘으로 이루어지는 반도체막(혹은, 결정성 실리콘을 주성분으로 하는 반도체막)을 구비하는 박막 트랜지스터에 상당한다. 즉, 구동 트랜지스터(62)의 제2 영역(622)내의 미세결정 실리콘은 결정입경이 대체로 50~100nm의 결정성 실리콘이고, 비정질 실리콘에 비해서 트랜지스터의 구동에 의한 역치 전압의 시프트가 적어서 트랜지스터의 열화를 억제할 뿐만 아니라, 캐리어 이동도가 높으므로, 구동 트랜지스터(62)는 스위치 트랜지스터(52)의 제어에 의해서 EL 소자(8)에 전류를 흘리는 구동 트랜지스터로서 매우 적합하게 기능한다.
또한, 그 톱 게이트 구조의 구동 트랜지스터(62)에 있어서, 제2 반도체막(62b)의 제2 영역(622)에 있어서의 채널의 전류 경로는, 제1 영역(621)과의 계면측으로 아니고, 보다 제2 게이트 전극(6a)에 가까운 보호절연막(6d)과의 계면측으로 된다. 제2 반도체막(62b)의 제2 영역(622)에 있어서의 제1 영역(621)과의 계면측보다도, 보호절연막(6d)과의 계면측의 쪽이 실리콘의 결정화도가 더 한층 높으므로, 구동 트랜지스터(62)의 전류 경로에 적합하다.
이것은, 결정성 실리콘으로 이루어진 제2 영역(622)이 성장하는 당초는 실리콘의 결정화가 안정하지 않고, 제2 영역(622)의 제1 영역(621)과의 계면측에는 실리콘의 결정화도가 비교적 나쁜 인큐베이션층이 생기기 쉽고, 보호절연막(6d)과의 계면측의 제2 영역(622)에는 실리콘의 결정화가 안정한 반도체막의 성막이 가능한 것에 의한다.
그리하여, 실리콘의 결정화가 안정하여 성막된 보호절연막(6d)과의 계면측의 제2 영역(622)의 쪽이 더 한층 전류 경로에 적합하고, 그 제2 영역(622)을 전류 경로로 하도록 구동 트랜지스터(62)가 톱 게이트 구조를 이룸으로써, 구동 트랜지스터(62)는 구동 트랜지스터로서 한층 더욱 적합하게 기능하는 것으로 된다.
또한, 구동 트랜지스터(62)에 있어서, 제2 반도체막(62b)의 채널 영역은 하방에 제2 차광막(6e)이 대향하도록 배치되고, 상방에 제2 게이트 전극(6a)이 대향하도록 배치되어 있으므로, 제2 차광막(6e)과 제2 게이트 전극(6a)으로 EL 패널(1)의 외부로부터 입사되는 광이나 EL 소자(8)의 발광한 광 등의 전파광이 제2 반도체막(62b)의 채널 영역에 도달하는 것을 차단할 수 있다. 그 결과, 구동 트랜지스터(62)에 리크 전류가 생기기 어려워져 트랜지스터 특성이 안정하므로, 구동 트랜지스터(62)는 양호하게 기능할 수 있다.
더욱, 제2 차광막(6e)은 그라운드 배선(33)에 접속되어서 접지되어 있고, 제2 차광막(6e)과 제2 게이트 전극(6a)은 제2 반도체막(62b)의 채널 영역으로 향하여 생기는 구동 트랜지스터(62)외의 요소에 의한 불요 전계를 차단할 수 있으므로, 구동 트랜지스터(62)는 적정한 제2 게이트 전극(6a)-소스 전극(6i)간 전압, 및 드레인 전극(6h)-소스 전극(6i)간 전압에 의하여 정상으로 동작할 수 있다.
커패시터(7)는 구동 트랜지스터(62)의 제2 게이트 전극(6a)과 소스 전극(6i)과의 사이에 접속되어 있다. 구체적으로는, 커패시터(7)의 전극(7a)은 구동 트랜지스터(62)의 제2 게이트 전극(6a)에 접속되고, 커패시터(7)의 전극(7b)은 구동 트랜지스터(62)의 소스 전극(6i)에 접속되어 있다.
그리하여, 도 18 및 도 20에 도시하는 바와 같이, 기판(10)과 제1 절연막(11)과의 사이에 커패시터(7)의 일방의 전극(7a)이 형성되고, 제1 절연막(11)과 제2 절연막(12)과의 사이에 커패시터(7)의 타방의 전극(7b)이 형성되고, 전극(7a)과 전극(7b)이 유전체인 제1 절연막(11)을 사이에 두고 상대하고 있다.
또한, 신호선(3), 그라운드 배선(33), 커패시터(7)의 전극(7a), 스위치 트랜지스터(52)의 제1 게이트 전극(6a), 구동 트랜지스터(62)의 제2 차광막(6e)은 기판(10)에 일면에 성막한, 도전성 재료에 의해 형성된 도전성막을 포토리소그래피법 및 에칭법 등에 의해 형상가공함으로써 일괄하여 형성한 것이다.
주사선(2), 전압공급선(4), 커패시터(7)의 전극(7b), 스위치 트랜지스터(52)의 드레인 전극(5h), 소스 전극(5i) 및 구동 트랜지스터(62)의 드레인 전극(6h), 소스 전극(6i)은 제1 절연막(11)에 일면에 성막한, 도전성 재료에 의해 형성된 도전성막을 포토리소그래피법 및 에칭법 등에 의하여 형상가공함으로써 일괄하여 형성한 것이다.
스위치 트랜지스터(52)의 제1 차광막(5e), 구동 트랜지스터(62)의 제2 게이트 전극(6a), 전압공급선(4)에 적층하는 도전층(4a), 및 주사선(2)에 적층하는 도전층(2a)은, 제2 절연막(12)에 일면에 성막한 도전성막을 포토리소그래피법 및 에칭법 등에 의하여 형상가공함으로써 일괄하여 형성한 것이다.
제1 절연막(11)에는, 제1 게이트 전극(5a)과 주사선(2)이 포개어지는 영역에 콘택트 홀(11a)이 형성되고, 드레인 전극(5h)과 신호선(3)이 포개어지는 영역에 콘택트 홀(11b)이 형성되고, 제2 게이트 전극(6a)과 소스 전극(5i)이 포개어지는 영역에 콘택트 홀(11c)이 형성되어 있다.
또한, 콘택트 홀(11c)은 제2 절연막(12)에도 연통하여 형성되어 있다. 그 콘택트 홀(11a~11c) 내에 콘택트 플러그(20a~20c)가 각각 파묻혀 있다.
콘택트 플러그(20a)에 있어서 스위치 트랜지스터(52)의 제1 게이트 전극(5a)과 주사선(2)이 전기적으로 도통하고, 콘택트 플러그(20b)에 있어서 스위치 트랜지스터(52)의 드레인 전극(5h)과 신호선(3)이 전기적으로 도통하고, 콘택트 플러그(20c)에 있어서 스위치 트랜지스터(52)의 소스 전극(5i)과 커패시터(7)의 전극(7a)이 전기적으로 도통하는 것과 함께 스위치 트랜지스터(52)의 소스 전극(5i)과 구동 트랜지스터(62)의 제2 게이트 전극(6a)이 전기적으로 도통한다. 또한, 콘택트 플러그(20a~20c)를 통하는 것 없이, 주사선(2)이 직접 제1 게이트 전극(5a)과 접촉하고, 드레인 전극(5h)이 신호선(3)과 접촉하고, 소스 전극(5i)이 제2 게이트 전극(6a)과 접촉하여 도통시켜도 좋다.
제1 절연막(11)과 제2 절연막(12)에는 제1 차광막(5e)과 그라운드 배선(33)이 포개어지는 영역에 콘택트 홀(11d)이 형성되어 있고, 그 콘택트 홀(11d)에 콘택트 플러그(20d)가 파묻혀 있다. 콘택트 플러그(20d)에 있어서 제1 차광막(5e)과 그라운드 배선(33)이 도통하여, 제1 차광막(6e)이 접지된다.
구동 트랜지스터(62)의 드레인 전극(6h)이 전압공급선(4)에 일체로 이어져 있고, 구동 트랜지스터(62)의 소스 전극(6i)이 커패시터(7)의 전극(7b)에 일체로 이어져 있다.
그 스위치 트랜지스터(52)와 구동 트랜지스터(62)를 구비하는 트랜지스터 구조체(562)의 구동, 제어에 의해서 EL 소자(8)의 발광이 제어되고, 트랜지스터 구조체(562)를 구비하는 EL 패널(1)의 발광이 제어된다.
다음으로, 본원발명의 제2 실시형태의 EL 패널(1)에 있어서의 트랜지스터 구조체(562)를 구성하는 스위치 트랜지스터(52)와 구동 트랜지스터(62)의 제조방법에 관하여, 도 21a 및 도 21b 내지 도 31a 및 도 31b의 공정도를 이용하여 설명한다.
또한, 그 공정설명도로 나타내는 스위치 트랜지스터(52)와 구동 트랜지스터(62)는 실제로는 예를 들면 도 18에 도시하는 바와 같이 그 형상이나 치수 등이 일부 다르지만, 여기에서는 편의상 각각의 박막 트랜지스터를 동등의 사이즈로서 나타내고, 각각의 박막 트랜지스터의 주요부를 개념적으로 도시하여 설명한다. 각각의 도 a는 구동 트랜지스터(62)이고 각각의 도 b는 스위치 트랜지스터(52)이다.
우선, 도 21a 및 도 21b에 도시하는 바와 같이 기판(10)상에 예컨대 Cr막, Al막, Cr/Al 적층막, AlTi 합금막 또는 AlTiNd 합금막 등의 게이트 메탈층을 스퍼터링으로 퇴적시켜, 포토리소그래피법 및 에칭법 등에 의하여 패터닝해서, 스위치 트랜지스터(52)의 제1 게이트 전극(5a)과 구동 트랜지스터(62)의 제2 차광막(6e)을 형성한다. 또한, 제1 게이트 전극(5a)과 제2 차광막(6e)과 함께, 기판(10)상에 신호선(3), 그라운드 배선(33), 커패시터(7)의 전극(7a)을 형성한다(도 18 ~ 도 20 참조).
다음으로, 도 22a 및 도 22b에 도시하는 바와 같이 플라즈마 CVD(PE-CVD)에 의해서 질화 실리콘 등의 제1 절연막(11)을 성막한다.
더욱, 도 22a 및 도 22b에 도시하는 바와 같이 제1 절연막(11)상에, 결정성 실리콘을 포함하는 반도체층(9b)을 플라즈마 CVD에 의해 성막한다. 여기서, 반도체막(52b, 62b)으로 되는 반도체층(9b)을 성막하는 때, 먼저 실리콘의 결정화도가 비교적 낮은 제1 실리콘층(91)을 성막하고, 계속해서 실리콘의 결정화도가 비교적 높은 제2 실리콘층(92)을 성막한다.
구체적으로는, SiH4 가스에 대한 H2 가스의 비율이 비교적 낮고, 플라즈마 파워와 압력이 낮은 조건에서, 비정질 실리콘 박막인 제1 실리콘층(91)을 성막하였다. 그후, SiH4 가스에 대한 H2 가스의 비율을 압도적으로 많이 하고, 보다 결정화도를 높게 하기 위해 플라즈마 파워와 압력을 크게 함으로써, 미세결정 실리콘 박막인 제2 실리콘층(92)을 성막하였다.
본 실시예에서는, 캐리어 가스로서 아르곤을 이용하고, 가스 유량을 SiH4/H2=50/10500[SCCM]으로 하고, 파워 밀도 0.134[W/cm2], 압력 300[Pa]의 조건으로 제2 실리콘층(92)을 성막하였다.
또한, 반도체층(9b)에 있어서의 제1 실리콘층(91)과 제2 실리콘층(92)(반도체막에 있어서의 제1 영역과 제2 영역)의 실리콘의 결정화도에 관하여는 전술한 바와 같이 예컨대 라만 분광측정에 의해 산출한 결정화도에 기초하여 판별할 수 있고, 예를 들면 결정화도가 20% 이상이면 미세결정 실리콘 박막으로 정의하고, 결정화도가 20% 미만이면 비정질 실리콘 박막으로 정의한다(도 61 참조).
제1 절연막(11)상에 반도체층(9b)을 성막하기 전 처리로서, 제1 절연막(11)의 표면에 플라즈마 처리를 행하는 것이 바람직하다. 제1 절연막(11)에 플라즈마 처리를 행하는 것에 의하면, 제1 절연막(11)의 표면을 개질하여, 그 제1 절연막(11)상에 성막하는 결정성 실리콘의 결정화도를 높힐 수 있다.
본 실시형태에 있어서의 플라즈마 처리로서는 예컨대 H2 가스를 이용하고 가스 유량 1000[SCCM], 파워 밀도 0.178[W/cm2], 압력 80[Pa]의 조건으로 행하였다.
더욱, 도 22a 및 도 22b에 도시하는 바와 같이 반도체층(9b; 제2 실리콘층(92))상에 CVD법 등에 의해서 실리콘 질화물 등의 보호절연층(9d)을 성막한다.
다음에, 도 23a 및 도 23b에 도시하는 바와 같이 보호절연층(9d)을 포토리소그래피법·에칭법 등에 의해서 패터닝하여, 반도체층(9b)에 있어서의 채널로 되는 영역을 덮는 구동 트랜지스터(62)의 보호절연막(6d)과 스위치 트랜지스터(52)의 보호절연막(5d)을 형성한다.
다음으로, 도 24a 및 도 24b에 도시하는 바와 같이 보호절연막(6d, 5d)이 형성된 반도체층(9b)상에 스퍼터링이나 CVD법 등에 의해서 불순물 반도체막으로 되는 불순물 반도체층(9f)을 성막한다.
또한, 불순물 반도체층(9f)으로서 어느 재료를 이용하는지는 스위치 트랜지스터(52), 구동 트랜지스터(62)가 p형인지 n형인지에 따라 다르다.
p형 트랜지스터의 경우(p+Si)는 SiH4 가스 중에 다이보레인 등의 억셉터형의 불순물을 혼입시켜 플라즈마 성막시킴으로써 형성한다.
n형 트랜지스터의 경우(n+Si)는 SiH4 가스 중에 아르신이나 포스핀 등의 도너형의 불순물을 혼입시켜 플라즈마 성막시킴으로써 형성한다.
다음에, 도 25a 및 도 25b에 도시하는 바와 같이 불순물 반도체층(9f)상에 예컨대 스퍼터링 등에 의해서 소스 전극 및 드레인 전극으로 되는 도전막(9h)을 성막한다.
다음으로, 도 26a 및 도 26b에 도시하는 바와 같이 도전막(9h)을 포토리소그래피법·에칭법 등에 의해서 패터닝하여, 구동 트랜지스터(62)의 소스 전극(6i) 및 드레인 전극(6h), 스위치 트랜지스터(52)의 소스 전극(5i) 및 드레인 전극(5h)을 형성하는 것과 함께 주사선(2), 전압공급선(4), 커패시터(7)의 전극(7b)이 형성된다(도 18 내지 도 20 참조).
다음으로, 도 27a 및 도 27b에 도시하는 바와 같이 소스 전극(6i) 및 드레인 전극(6h), 및 소스 전극(5i) 및 드레인 전극(5h)을 마스크로 하여, 불순물 반도체층(9f)과 반도체층(9b)을 드라이 에칭에 의해 패터닝하여, 불순물 반도체막(6f, 6g)과 제2 반도체막(62b), 및 불순물 반도체막(5f, 5g)과 제1 반도체막(52b)을 형성한다.
제2 반도체막(62b)은 제1 영역(621)과 제2 영역(622)을 갖고 제1 반도체막(52b)은 제1 영역(521)과 제2 영역(522)을 갖고 있다.
다음으로, 도 28a 및 도 28b에 도시하는 바와 같이 구동 트랜지스터(62)의 소스 전극(6i) 및 드레인 전극(6h)이나, 스위치 트랜지스터(52)의 소스 전극(5i) 및 드레인 전극(5h) 등을 덮는 제2 절연막(12)을 성막한다.
또한, 제2 절연막(12)의 성막 전에, 구동 트랜지스터(62)의 소스 전극(6i)과 도통하는 화소 전극(8a)을 형성하고 있다(도 19 참조).
또, 대신에, 제2 절연막(12) 형성 후에, 제2 절연막(12)에 콘택트 홀을 형성하고, 그 콘택트 홀을 통하여 구동 트랜지스터(6)의 소스 전극(6i)에 화소 전극(8a)을 도통하도록, 제2 절연막(12)상 및 콘택트 홀 내에 화소 전극(8a)을 형성하여도 좋다.
다음으로, 도 29a 및 도 29b에 도시하는 바와 같이 제2 절연막(12)상에 예컨대 Cr막, Al막, Cr/Al 적층막, AlTi 합금막 또는 AlTiNd 합금막 등의 게이트 메탈층(9a)을 스퍼터링 등에 의해 성막한다.
다음으로, 도 30a 및 도 30b에 도시하는 바와 같이 게이트 메탈층(9a)을 포토리소그래피법 및 에칭법 등에 의해 패터닝하여, 구동 트랜지스터(62)의 제2 게이트 전극(6a)과 스위치 트랜지스터(52)의 제1 차광막(5e)을 형성함과 함께, 도전층(2a, 4a)을 형성한다(도 18 참조).
다음으로, 도 31a 및 도 31b에 도시하는 바와 같이 제2 게이트 전극(6a)과 제1 차광막(5e)을 덮는 질화 실리콘 등의 패시베이션막(14)을 제2 절연막(12)상에 성막한다.
그렇게 하여, 구동 트랜지스터(62)와 스위치 트랜지스터(52)가 제조된다.
더욱, 패시베이션막(14)과 제2 절연막(12)을 포토리소그래피로 패터닝함으로써 화소 전극(8a)의 중앙부가 노출하는 개구부(12a)를 형성한다(도 19 참조).
다음으로, 폴리이미드 등의 감광성 수지를 퇴적 후, 노광하여 화소 전극(8a)이 노출하는 개구부(13a)를 갖는, 예컨대 격자 형상의 뱅크(13)를 형성한다(도 19 참조).
다음으로, 뱅크(13)의 개구부(13a)에, 정공주입층(8b)으로 되는 재료가 용매에 용해 또는 분산된 액상체를 도포하고, 그 액상체를 건조시키는 것에 의해서, 캐리어 수송층인 정공주입층(8b)을 성막하고, 뱅크(13)의 개구부(13a)내의 정공주입층(8b)상에, 발광층(8c)으로 되는 재료가 용매에 용해 또는 분산된 액상체를 도포하고, 그 액상체를 건조시키는 것에 의해서, 발광층(8c)을 성막한다(도 19 참조).
다음으로, 뱅크(13)의 위 및 발광층(8c)의 위에 대향 전극(8d)을 일면에 성막함으로써, EL 소자(8)가 제조되어서(도 19 참조), EL 패널(1)이 제조된다.
이상과 같이, 보텀 게이트 구조의 제1 박막 트랜지스터인 스위치 트랜지스터(52) 및 톱 게이트 구조의 제2 박막 트랜지스터인 구동 트랜지스터(62)를 형성하는 때, 기판(10)과 제1 절연막(11)의 사이에 스위치 트랜지스터(52)의 제1 게이트 전극(5a) 및 구동 트랜지스터(62)의 제2 차광막(6e)을 형성하는 공정과 제2 절연막(12)과 패시베이션막(14)의 사이에 구동 트랜지스터(62)의 제2 게이트 전극(6a) 및 스위치 트랜지스터(52)의 제1 차광막(5e)을 형성하는 공정을 별개의 공정으로 하고, 그 이외의 박막 트랜지스터의 구성을 공통의 공정에 의해서 형성할 수 있다.
즉, 스위치 트랜지스터(52)의 제1 게이트 전극(5a)과 제1 차광막(5e)을 형성하는 공정과, 구동 트랜지스터(62)의 제2 게이트 전극(6a)과 제2 차광막(6e)을 형성하는 공정 이외의 공정을 공통의 제조공정으로 하는 제조방법에 의해서, 구동 트랜지스터(62)와 스위치 트랜지스터(52)를 구분 제작할 수 있다.
이와 같이, 스위치 트랜지스터(52)의 제1 게이트 전극(5a)과 구동 트랜지스터(62)의 제2 게이트 전극(6a) 이외를 공통의 제조공정으로 하는 트랜지스터 구조체(562)의 제조방법이면, 제조공정 수를 억제해서, 종래보다도 적은 공정 수로 구동 트랜지스터(62)와 스위치 트랜지스터(52)를 구분 제작할 수 있다.
또한, 스위치 트랜지스터(52)의 제1 차광막(5e)은 구동 트랜지스터(62)의 제2 게이트 전극(6a)과 함께 형성되고, 구동 트랜지스터(62)의 제2 차광막(6e)은 스위치 트랜지스터(52)의 제1 게이트 전극(5a)과 함께 형성되고 있으므로, 제조공정 수를 늘리지 않고, 제1 차광막(5e)을 갖는 스위치 트랜지스터(52)와 제2 차광막(6e)을 갖는 구동 트랜지스터(62)를 구분 제작할 수 있다.
그리하여, 스위치 트랜지스터(52)의 제1 반도체막(52b)은 제1 게이트 전극(5a)측에 제1 영역(521)을 배치하였기 때문에, 제1 반도체막(52b)에 있어서의 비정질 실리콘을 보다 많이 포함하는 제1 영역(521)을 채널의 전류 경로로 하므로, 그 스위치 트랜지스터(52)는 비정질 실리콘으로 이루어진 반도체막을 구비하는 박막 트랜지스터에 상당하는 기능을 갖는 것으로 되고, 구동 트랜지스터(62)의 온/오프를 제어하는 박막 트랜지스터로서 매우 적합하게 기능한다.
또한, 구동 트랜지스터(62)의 제2 반도체막(62b)은 제2 게이트 전극(6a)측에 제2 영역(622)을 배치하였기 때문에, 제2 반도체막(62b)에 있어서의 결정성 실리콘을 보다 많이 포함하는 제2 영역(622)을 채널의 전류 경로로 하므로, 그 구동 트랜지스터(62)는 결정성 실리콘으로 이루어지는 반도체막을 구비하는 박막 트랜지스터에 상당하는 기능을 갖는 것으로 되고, 스위치 트랜지스터(52)의 제어에 의해서 EL 소자(8)에 전류를 흘리는 박막 트랜지스터로서 매우 적합하게 기능한다.
이와 같이, 구동 트랜지스터(62)와 스위치 트랜지스터(52)는 각각 다른 트랜지스터 특성을 갖고 있고, 각각의 기능을 발휘함으로써, EL 패널(1)을 양호하게 발광시킬 수 있다.
스위치 트랜지스터(52)에 마련된 제1 차광막(5e)은 제1 반도체막(52b)의 채널 영역에 대응하는 위치에 형성되어 있으므로, 제1 차광막(5e)과 제1 게이트 전극(5a)에서 EL 패널(1)의 외부로부터 입사되는 광이나 EL 소자(8)의 발광한 광 등의 전파광이 제1 반도체막(52b)의 채널 영역에 도달하는 것을 차단할 수 있다.
그 결과, 스위치 트랜지스터(52)에 리크 전류가 생기기 어려워지고, 트랜지스터 특성이 안정하므로, 스위치 트랜지스터(52)는 양호하게 기능할 수 있다.
마찬가지로, 구동 트랜지스터(62)에 마련된 제2 차광막(6e)은 제2 반도체막(62b)의 채널 영역에 대응하는 위치에 형성되어 있으므로, 제2 차광막(6e)과 제2 게이트 전극(6a)에서 EL 패널(1)의 외부로부터 입사되는 광이나 EL 소자(8)의 발광한 광 등의 전파광이 제2 반도체막(62b)의 채널 영역에 도달하는 것을 차단할 수 있다.
그 결과, 구동 트랜지스터(62)에 리크 전류가 생기기 어려워지고, 트랜지스터 특성이 안정하므로, 구동 트랜지스터(62)는 양호하게 기능할 수 있다.
더욱, 제1 차광막(5e)은 그라운드 배선(33)에 접속되어 접지 전위로 설정되어 있고, 제1 차광막(5e)과 제1 게이트 전극(5a)은 제1 반도체막(52b)의 채널 영역으로 향하여 생기는 스위치 트랜지스터(52)외의 요소에 의한 불요 전계를 차단할 수 있으므로, 스위치 트랜지스터(52)는 적정한 제1 게이트 전극(5a)-소스 전극(5i)간 전압, 및 드레인 전극(5h)-소스 전극(5i)간 전압에 의해서 정상으로 동작할 수 있다.
마찬가지로, 제2 차광막(6e)은 그라운드 배선(33)에 접속되어 접지전위로 설정되어 있고, 제2 차광막(6e)과 제2 게이트 전극(6a)은 제2 반도체막(62b)의 채널 영역으로 향하여 생기는 구동 트랜지스터(62)외의 요소에 의한 불요 전계를 차단할 수 있으므로, 구동 트랜지스터(62)는 적정한 제1 게이트 전극(6a)-소스 전극(6i)간 전압, 및 드레인 전극(6h)-소스 전극(6i)간 전압에 의해서 정상으로 동작할 수 있다.
또한, 상기에 있어서도, 접지 전위로 설정되는 그라운드 배선(33)을 갖고, 제1 차광막(5e) 및 제2 차광막(6e)이 그라운드 배선(33)에 접속되어 접지 전위로 설정되는 구성으로 하였지만, 그 구성에 한하는 것은 아니고, 그라운드 배선(33)을 갖지 않고, 제1 차광막(5e) 및 제2 차광막(6e)이 어디에도 접속되어 있지 않는 구성으로 하는 것이어도 좋다. 그 경우, 상기의 전계 실드 기능은 얻어지지 않지만, 상기의 차광 효과는 마찬가지로 얻어질 수 있다.
또한, 제2 반도체막(62b)에 있어서 실리콘의 결정화가 안정하여 있는 보호절연막(6d)과의 계면측의 제2 영역(622)을 전류 경로로 하도록, 구동 트랜지스터(62)가 톱 게이트 구조를 이루고 있으므로, 그 구동 트랜지스터(62)는 구동 트랜지스터로서 한층 더 양호하게 기능한다.
(제3 실시형태)
다음으로, 본원발명에 관한 EL 패널, 트랜지스터 구조체의 제3 실시형태에 관하여 설명한다. 또한, 상기 각각의 실시형태와 마찬가지의 구성에 관하여는 동일 부호를 붙여서 설명을 생략 또는 간략화한다.
제3 실시형태에 있어서의 EL 패널(1)과 그 화소(P)의 구성에 관하여, 도 32 내지 도 34를 이용하여 설명한다.
도 32는 제3 실시형태의 EL 패널(1)의 1화소(P)에 상당하는 평면도이다.
도 33은 도 32의 화살표 XXXIII-XXXIII선에 따른 면의 단면도이다.
도 34는 도 32의 화살표 XXXIV-XXXIV선에 따른 면의 단면도이다.
또한, 도 32에 있어서는, 전극 및 배선을 주로 나타내고 있다.
도 32에 나타내는 바와 같이 각각의 화소(P)는 스위치 트랜지스터(53)와 구동 트랜지스터(63)를 갖는 트랜지스터 구조체(563)를 구비한다.
스위치 트랜지스터(53), 구동 트랜지스터(63)는 각각 도 3의 스위치 트랜지스터(5), 구동 트랜지스터(6)에 대응한다.
스위치 트랜지스터(53) 및 구동 트랜지스터(63)는 신호선(3)을 따르도록 배열되고, 스위치 트랜지스터(53)의 근방에 커패시터(7)가 배치되고, 구동 트랜지스터(63)의 근방에 EL 소자(8)가 배치되어 있다.
각각의 화소(P)에 있어서, 주사선(2)과 전압공급선(4)의 사이에, 스위치 트랜지스터(53), 구동 트랜지스터(63), 커패시터(7) 및 EL 소자(8)가 배치되어 있다.
도 32 내지 도 34에 도시하는 바와 같이 기판(10)상에 제1 게이트 전극(6a)이 마련되고, 그 제1 게이트 전극(6a)을 덮도록 기판(10)의 상면에 제1 절연막(11)이 성막되어 있다.
그 제1 절연막(11)상에, 제2 반도체막(53b)과 제1 반도체막(63b), 1쌍의 불순물 반도체막(5f, 5g), 불순물 반도체막(6f, 6g), 드레인 전극(5h, 6h), 소스 전극(5i, 6i)이 각각 소정의 위치에 형성되어 있다.
드레인 전극(5h, 6h) 및 소스 전극(5i, 6i)을 덮어서 제2 절연막(12)이 성막되어 있다.
그 제2 절연막(12)상에 제2 게이트 전극(5a)이 마련되고, 그 제2 게이트 전극(5a)을 덮어서 제2 절연막(12)의 상면에 패시베이션막(14)이 성막되어 있다.
제2 절연막(12)상의 제1 반도체막(63b)에 대응하는 영역에 제1 차광막(6e)이 마련되어서, 제1 반도체막(63b)을 제1 게이트 전극(6a)과 제1 차광막(6e) 사이에 두는 배치로 되어 있다.
제1 절연막(11)하의, 제2 반도체막(53b)에 대응하는 영역의 기판(10)상에 제2 차광막(5e)이 마련되어서, 제2 반도체막(53b)을 제2 게이트 전극(5a)과 제2 차광막(5e) 사이에 두는 배치로 되어 있다.
또한, 구동 트랜지스터(63)의 드레인 전극(6h)과 소스 전극(6i)은 제1 반도체막(63b)의 오목부(6c)를 사이에 두는 1쌍의 단부에 각각 마련된 1쌍의 불순물 반도체막(6f, 6g)을 통하여 제1 반도체막(63b)의 단부에 접속되어 있다.
스위치 트랜지스터(53)의 드레인 전극(5h)과 소스 전극(5i)은 제2 반도체막(53b)의 오목부(5c)를 사이에 두는 1쌍의 단부에 각각 마련된 1쌍의 불순물 반도체막(5f, 5g)을 통하여 제2 반도체막(53b)의 단부에 접속되어 있다.
신호선(3)은 기판(10)과 제1 절연막(11)과의 사이에 형성되어 있다.
접지 전위로 설정되는 그라운드 배선(33)이 신호선(3)을 따라서 기판(10)과 제1 절연막(11)과의 사이에 형성되어 있다.
주사선(2)은 제1 절연막(11)상에 형성되어 있다. 그리하여, 주사선(2)의 상방을 덮는 제2 절연막(12)에는 주사선(2)을 따르는 홈이 형성되고, 그 홈 내에, 주사선(2)에 접촉하여 주사선(2)을 덮는 도전층(2a)이 마련되어서, 주사선(2) 및 도전층(2a)이 도통하도록 구성되어서, 주사선(2)의 저 저항화를 도모하고 있다. 또한, 상기 홈 및 도전층(2a)을 갖고 있지 않아도 좋다.
전압공급선(4)은 제1 절연막(11)상에 형성되어 있다. 그리하여, 전압공급선(4)의 상방을 덮는 제2 절연막(12)에는 전압공급선(4)을 따르는 홈이 형성되고, 그 홈 내에, 전압공급선(4)에 접촉하여 전압공급선(4)을 덮는 도전층(4a)이 마련되어서, 전압공급선(4)과 도전층(4a)이 도통하도록 구성되어 있다. 이에 의해서 전압공급선(4)의 저 저항화를 도모하고, 구동 트랜지스터(6)를 통하여 EL 소자(8)에게로 공급하는 전류량의 안정화를 도모하고 있다. 또한, 상기 홈 및 도전층(4a)을 갖고 있지 않아도 좋다.
도 32 및 도 34에 나타내는 바와 같이, 스위치 트랜지스터(53)는 역 스태거 구조 채널 에칭형의 톱 게이트 구조의 제2 박막 트랜지스터이다. 그 스위치 트랜지스터(53)는 제2 게이트 전극(5a), 제2 반도체막(53b), 불순물 반도체막(5f, 5g), 제2 드레인 전극(5h), 제2 소스 전극(5i), 제2 차광막(5e) 등을 갖는다.
제2 차광막(5e)은 기판(10)과 제1 절연막(11)의 사이에 형성되어 있다. 그 제2 차광막(5e)은 구동 트랜지스터(63)의 제1 게이트 전극(6a)을 형성하는 때에 동일 프로세스로 형성하고, Cr막, Al막, Cr/Al 적층막, AlTi 합금막, 또는 AlTiNd 합금막 중으로부터 선택된 재료에 의해 이루어진다. 제2 차광막(5e)은 그 일부가 그라운드 배선(33)에 접속되어 있다.
기판(10)의 상면에 성막되어 있는 절연성의 제1 절연막(11)은 예컨대 광투과성을 갖고, 실리콘 질화물 또는 실리콘 산화물을 함유한다.
그 제1 절연막(11)상에 있어서, 제2 게이트 전극(5a)에 대응하는 것으로 되는 위치에 진성 제2 반도체막(53b)이 형성되어 있다.
제2 반도체막(53b)은 예컨대 결정성 실리콘, 특히, 미세결정 실리콘(마이크로크리스탈 실리콘)을 포함하고 있고, 제1 절연막(11)측에 위치하는 제1 영역(531)과 그 반대면측의 제2 절연막(12)측에 위치하는 제2 영역(532)을 갖고 있다. 여기서, 제1 영역(531)의 실리콘의 결정화도가 제2 영역(532)에 비해서 높게 형성되어 있다. 환언하면, 제2 반도체막(53b)의 제1 영역(531)은 제2 영역(532)에 비해서 상대적으로 실리콘의 결정화도가 높고, 결정성 실리콘 영역의 비율이 제2 영역(532)에 비해서 보다 높다. 그리하여, 제2 반도체막(53b)의 제2 영역(532)은 제1 영역(531)에 비해서 비정질 실리콘(아몰퍼스 실리콘) 영역의 비율이 높고, 바람직하게는 실질적으로 비정질 실리콘만의 영역이다.
제2 반도체막(53b)의 상면이고, 제2 게이트 전극(5a)에 대응하는 영역의 적어도 일부를 포함하는 대략 중앙측에는, 오목부(5c)가 형성되어 있다. 그 오목부(5c)는 제2 반도체막(53b)의 제2 영역(532)내에 형성되어 있고, 제1 영역(531)에는 이르고 있지 않다. 또한, 제2 반도체막(53b)에 있어서의 오목부(5c)에 대응하는 부분은 채널이 형성되는 채널 영역으로 된다.
그 제2 반도체막(53b)에 있어서 오목부(5c)를 사이에 두는 양단부는 오목부(5c)보다도 한층 더 높게 되어 있다.
제2 반도체막(53b)의 일단부의 위에는 불순물 반도체막(5f)이 형성되어 있고, 제2 반도체막(53b)의 타단부의 위에는 불순물 반도체막(5g)이 형성되어 있다.
그리하여, 불순물 반도체막(5f, 5g)은 각각 제2 반도체막(53b)의 양단측에 서로 이간하여 형성되어 있다.
또한, 불순물 반도체막(5f, 5g)은 n형 반도체이지만, 그에 한하지 않고, 스위치 트랜지스터(53)가 p형 트랜지스터이면, p형 반도체이어도 좋다.
불순물 반도체막(5f)의 위에는 드레인 전극(5h)이 형성되어 있다.
불순물 반도체막(5g)의 위에는 소스 전극(5i)이 형성되어 있다.
드레인 전극(5h), 소스 전극(5i)은 예컨대 Cr막, Al막, Cr/Al 적층막, AlTi 합금막, 및 AlTiNd 합금막 중으로부터 선택된 재료로 형성되는 것이 바람직하다.
드레인 전극(5h) 및 소스 전극(5i)의 위에는 절연성의 제2 절연막(12)이 성막되고, 드레인 전극(5h) 및 소스 전극(5i) 등이 제2 절연막(12)에 의해서 피복되어 있다. 제2 절연막(12)은 예컨대 질화 실리콘 또는 산화 실리콘을 함유한다.
제2 게이트 전극(5a)은, 제2 절연막(12)상에 있어서, 제2 반도체막(53b)의 오목부(5c)에 대응하는 위치에 형성되어 있다. 그 제2 게이트 전극(5a)은 예컨대 Cr막, Al막, Cr/Al 적층막, AlTi 합금막 또는 AlTiNd 합금막으로 이루어진다.
제2 절연막(12)상의 제2 게이트 전극(5a)은 패시베이션막(14)으로 덮혀 있다.
패시베이션막(14)은 예컨대 질화 실리콘 또는 산화 실리콘을 함유한다.
그리하여, 스위치 트랜지스터(53)는 제1 절연막(11), 제2 절연막(12), 패시베이션막(14)에 의해서 피복되어 있다.
그 스위치 트랜지스터(53)에 있어서, 제2 절연막(12)은 게이트 절연막으로서 기능하고, 제2 게이트 전극(5a)의 전계가 작용하는 제2 반도체막(53b)의 한층 낮은 영역인 오목부(5c) 부분은 채널이 형성되는 채널 영역으로 된다. 그 채널은 제2 반도체막(53b)에 있어서 제2 게이트 전극(5a)측으로 되는, 제2 반도체막(53b)의 제2 영역(532)에 형성되고, 그 제2 영역(532)이 소스 전극(5i)과 드레인 전극(5h) 사이의 전류 경로로 된다.
그리하여, 제2 반도체막(53b)의 제2 영역(532)은 비정질 실리콘(아몰퍼스 실리콘)을 보다 많이 포함하고 있는 반도체층이므로, 그 제2 영역(532)을 채널의 전류 경로로 하는 스위치 트랜지스터(53)는 비정질 실리콘으로 이루어지는 반도체막(혹은, 비정질 실리콘을 주성분으로 하는 반도체막)을 구비하는 박막 트랜지스터에 상당한다. 즉, 스위치 트랜지스터(53)의 제2 영역(532)의 비정질 실리콘은 미세결정 실리콘과 같은 결정성 실리콘에 비해서 리크 전류가 적고, 반도체층에 흐르는 전류의 온/오프 비, 즉, (온 때에 반도체층에 흐르는 전류)/(오프 때에 반도체층에 흐르는 전류)의 값이 크므로, 스위치 트랜지스터(53)는 구동 트랜지스터(63)의 온/오프를 제어하는 스위치 트랜지스터로서 매우 적합하게 기능한다.
또한, 스위치 트랜지스터(53)에 있어서, 제2 차광막(5e)은 제2 반도체막(53b)의 채널 영역(오목부(5c))을 제2 게이트 전극(5a)과에서 사이에 두는 배치로 마련되어 있으므로, 제2 차광막(5e)과 제2 게이트 전극(5a)에서 EL 소자(8)의 발광광 등의 광을 차단할 수 있고, 그 광이 제2 반도체막(53b)의 채널 영역에 도달하기 어려워진다. 그 결과, 스위치 트랜지스터(53)에 리크 전류가 생기기 어려워지고, 트랜지스터 특성이 안정하므로, 스위치 트랜지스터(53)는 양호하게 기능할 수 있다.
더욱, 제2 차광막(5e)은 그라운드 배선(33)에 접속되어 접지되어 있기 때문에, 제2 차광막(5e)은 제2 반도체막(53b)의 채널 영역에 작용하는 불요 전계를 차단할 수 있으므로, 그 불요 전계에 의한 소스·드레인간의 전압 변화를 방지하여, 스위치 트랜지스터(53)의 기능을 양호하게 유지한다.
도 32 및 도 33에 도시하는 바와 같이, 구동 트랜지스터(63)는 역 스태거 구조 채널 에칭형의 보텀 게이트 구조의 제1 박막 트랜지스터이다. 그 구동 트랜지스터(63)는 제1 게이트 전극(6a), 제1 반도체막(63b), 불순물 반도체막(6f, 6g), 제1 드레인 전극(6h), 제1 소스 전극(6i), 제1 차광막(6e) 등을 갖는 것이다.
제1 게이트 전극(6a)은 기판(10)과 제1 절연막(11)의 사이에 형성되어 있다. 그 제1 게이트 전극(6a)은 예컨대 Cr막, Al막, Cr/Al 적층막, AlTi 합금막, 및 AlTiNd 합금막 중으로부터 선택된 재료로 형성되는 것이 바람직하다.
제1 게이트 전극(6a)의 위에 절연성의 제1 절연막(11)이 성막되어 있고, 그 제1 절연막(11)에 의해서 제1 게이트 전극(6a)이 피복되어 있다. 그 제1 절연막(11)상에 있어서 제1 게이트 전극(6a)에 대응하는 위치에 진성 제1 반도체막(63b)이 형성되어 있고, 제1 반도체막(63b)이 제1 절연막(11)을 사이에 두고 제1 게이트 전극(6a)과 상대하고 있다.
제1 반도체막(63b)은 예컨대 결정성 실리콘, 특히, 미세결정 실리콘(마이크로크리스탈 실리콘)을 포함하고 있고, 제1 절연막(11)측에 위치하는 제1 영역(631)과 그 반대면측의 제2 절연막(12)측에 위치하는 제2 영역(632)을 갖고 있다. 여기서는, 제1 영역(631)의 실리콘의 결정화도가 제2 영역(632)에 비해서 높게 형성되어 있다. 환언하면, 제1 반도체막(63b)의 제1 영역(631)은 제2 영역(632)에 비해서 상대적으로 실리콘의 결정화도가 높고, 결정성 실리콘 영역의 비율이 제2 영역(632)에 비해서 보다 높다. 그리하여, 제1 반도체막(63b)의 제2 영역(632)은 제1 영역(631)에 비해서 비정질 실리콘(아몰퍼스 실리콘) 영역의 비율이 높고, 바람직하게는 실질적으로 비정질 실리콘만의 영역이다. 제1 반도체막(63b)의 제1 영역(631)은 제2 반도체막(53b)의 제1 영역(531)과 같은 조성인 한편 같은 두께이고, 제1 반도체막(63b)의 제2 영역(632)은 제2 반도체막(53b)의 제2 영역(532)과 같은 조성인 한편 같은 두께이다. 이 때문에, 제1 반도체막(63b) 및 제2 반도체막(53b)은 후술하는 바와 같이 동일 재료층인 반도체층(9b)을 이용하여 동일 프로세스로 일괄하여 제조할 수 있다.
제1 반도체막(63b)의 상면이고, 제1 게이트 전극(6a)에 대응하는 영역의 적어도 일부를 포함하는 대략 중앙측에는, 오목부(6c)가 형성되어 있다. 그 오목부(6c)는 제1 반도체막(63b)의 제2 영역(632) 중에 형성되어 있고, 제1 영역(631)에는 이르고 있지 않다. 또한, 제1 반도체막(63b)의 오목부(6c)에 대응하는 부분은 채널이 형성되는 채널 영역으로 된다.
그 제1 반도체막(63b)에 있어서 오목부(5c)를 사이에 두는 양단부는 오목부(5c)보다도 한층 더 높게 되어 있다. 제1 반도체막(63b)의 일단부의 위에는 불순물 반도체막(6f)이 형성되어 있고, 제1 반도체막(63b)의 타단부의 위에는 불순물 반도체막(6g)이 형성되어 있다.
그리하여, 불순물 반도체막(6f, 6g)은 각각 제1 반도체막(63b)의 양단측에 서로 이간하여 형성되어 있다. 또한, 불순물 반도체막(6f, 6g)은 n형 반도체이지만, 그에 한하지 않고, 구동 트랜지스터(63)가 p형 트랜지스터이면, p형 반도체이어도 좋다. 불순물 반도체막(6f, 6g)은 불순물 반도체막(5f, 5g)과 동일 재료로 구성되는 한편 같은 두께이다. 이 때문에, 불순물 반도체막(6f, 6g) 및 불순물 반도체막(5f, 5g)은 후술하는 바와 같이 동일 재료층인 불순물 반도체층(9f)을 이용하여 동일 프로세스로 일괄하여 제조될 수 있다.
불순물 반도체막(6f)의 위에는 드레인 전극(6h)이 형성되어 있다. 불순물 반도체막(6g)의 위에는, 소스 전극(6i)이 형성되어 있다. 드레인 전극(6h), 소스 전극(6i)은 예컨대 Cr막, Al막, Cr/Al 적층막, AlTi 합금막, 및 AlTiNd 합금막 중으로부터 선택된 재료로 형성되는 것이 바람직하다. 드레인 전극(6h), 소스 전극(6i)은 드레인 전극(5h), 소스 전극(5i)과 동일 재료로 구성되는 한편 같은 두께이다. 이 때문에, 드레인 전극(6h), 소스 전극(6i) 및 드레인 전극(5h), 소스 전극(5i)은 후술하는 바와 같이 동일 재료층인 도전막(9h)을 이용하여 동일 프로세스로 일괄하여 제조할 수 있다.
드레인 전극(6h) 및 소스 전극(6i)의 위에는 절연성의 제2 절연막(12)이 성막되고, 드레인 전극(6h) 및 소스 전극(6i) 등이 제2 절연막(12)에 의해서 피복되어 있다.
제1 차광막(6e)은 제2 절연막(12)상에 있어서 제1 반도체막(63b)(오목부(6c))에 대응하는 위치에 형성되어 있다. 그 제1 차광막(6e)은 스위치 트랜지스터(53)의 제2 게이트 전극(5a)을 형성하는 때에 동일 프로세스로 형성되고, Cr막, Al막, Cr/Al 적층막, AlTi 합금막, 또는 AlTiNd 합금막 중으로부터 선택된 재료에 의해 이루어진다. 제1 차광막(6e)은 그 일부가 콘택트 플러그(20d)를 통하여 그라운드 배선(33)에 접속되어 있다. 제2 절연막(12)상의 제1 차광막(6e)은 패시베이션막(14)으로 덮혀 있다.
그리하여, 구동 트랜지스터(63)는 제1 절연막(11), 제2 절연막(12) 및 패시베이션막(14)에 의해서 피복되어 있다.
그 구동 트랜지스터(63)에 있어서, 제1 절연막(11)은 게이트 절연막으로서 기능하고, 제1 게이트 전극(6a)의 전계가 작용하는 제1 반도체막(63b)의 한층 낮은 영역인 오목부(6c) 부분에 채널(채널 영역)이 형성된다. 그 채널은 제1 반도체막(63b)에 있어서 제1 게이트 전극(6a)측으로 되는, 제1 반도체막(63b)의 제1 영역(631)에 채널이 형성되고, 그 제1 영역(631)이 소스 전극(6i)과 드레인 전극(6h) 사이의 전류 경로로 된다.
그리하여, 제1 반도체막(63b)의 제1 영역(631)은 결정성 실리콘을 제2 영역(632)보다 많이 포함하고 있는 반도체층이므로, 그 제1 영역(631)을 채널의 전류 경로로 하는 구동 트랜지스터(63)는 결정성 실리콘으로 이루어지는 반도체막(혹은, 결정성 실리콘을 주성분으로 하는 반도체막)을 구비하는 박막 트랜지스터에 상당한다. 즉, 구동 트랜지스터(63)의 제1 영역(631)내의 미세결정 실리콘은 결정입경이 대체로 50~100nm의 결정성 실리콘이고, 비정질 실리콘에 비해서 트랜지스터의 구동에 의한 역치 전압의 시프트가 적어서 트랜지스터의 열화를 억제할 뿐만 아니라, 캐리어 이동도가 높으므로, 구동 트랜지스터(63)는 스위치 트랜지스터(53)의 제어에 의해서 EL 소자(8)에 전류를 흘리는 구동 트랜지스터로서 매우 적합하게 기능한다.
또한, 구동 트랜지스터(63)에 있어서, 제1 차광막(6e)은 제1 반도체막(63b)의 채널 영역(오목부(6c))을 제1 게이트 전극(6a)과에서 사이에 두는 배치로 마련되어 있으므로, 제1 차광막(6e)과 제1 게이트 전극(6a)에서 EL 소자(8)의 발광광 등의 광을 차단할 수 있고, 그 광이 제1 반도체막(63b)의 채널 영역에 도달하기 어려워진다. 그 결과, 구동 트랜지스터(63)에 리크 전류가 생기기 어려워지고, 트랜지스터 특성이 안정하므로, 구동 트랜지스터(63)는 양호하게 기능할 수 있다.
더욱, 제1 차광막(6e)은 그라운드 배선(33)에 접속되어 접지되어 있기 때문에, 제1 차광막(6e)은 제1 반도체막(63b)의 채널 영역에 작용하는 불요 전계를 차단할 수 있으므로, 그 불요 전계에 의한 소스·드레인간의 전압 변화를 방지하고, 구동 트랜지스터(6)의 구동 전류의 변화를 억제하는 것에 의해서, 구동 트랜지스터(63)의 기능을 양호하게 유지한다.
커패시터(7)는 구동 트랜지스터(63)의 제1 게이트 전극(6a)과 소스 전극(6i)과의 사이에 접속되어 있다. 구체적으로는, 커패시터(7)의 전극(7a)은 구동 트랜지스터(63)의 제1 게이트 전극(6a)에 접속되고, 커패시터(7)의 전극(7b)은 구동 트랜지스터(63)의 소스 전극(6i)에 접속되어 있다.
그리하여, 도 32 및 도 34에 도시하는 바와 같이, 기판(10)과 제1 절연막(11)과의 사이에 커패시터(7)의 일방의 전극(7a)이 형성되고, 제1 절연막(11)과 제2 절연막(12)과의 사이에 커패시터(7)의 타방의 전극(7b)이 형성되고, 전극(7a)과 전극(7b)이 유전체인 제1 절연막(11)을 사이에 두고 상대하고 있다.
또한, 신호선(3), 그라운드 배선(33), 커패시터(7)의 전극(7a), 구동 트랜지스터(63)의 제1 게이트 전극(6a), 스위치 트랜지스터(53)의 제2 차광막(5e)은 기판(10)에 일면에 성막한 도전성막을 포토리소그래피법 및 에칭법 등에 의해 형상가공함으로써 일괄하여 형성한 것이다.
주사선(2), 전압공급선(4), 커패시터(7)의 전극(7b), 스위치 트랜지스터(53)의 드레인 전극(5h), 소스 전극(5i) 및 구동 트랜지스터(63)의 드레인 전극(6h), 소스 전극(6i)은 제1 절연막(11)에 일면에 성막한 도전성막을 포토리소그래피법 및 에칭법 등에 의하여 형상가공함으로써 일괄하여 형성한 것이다.
구동 트랜지스터(63)의 제1 차광막(6e), 스위치 트랜지스터(53)의 제2 게이트 전극(5a), 도전층(2a), 및 도전층(4a)은, 제2 절연막(12)에 일면에 성막한 도전성막을 포토리소그래피법 및 에칭법 등에 의하여 형상가공함으로써 일괄하여 형성한 것이다.
제1 절연막(11)에는 드레인 전극(5h)과 신호선(3)이 포개어지는 영역에 콘택트 홀(11b)이 형성되고, 제1 게이트 전극(6a)과 소스 전극(5i)이 포개어지는 영역에 콘택트 홀(11c)이 형성되어 있고, 콘택트 홀(11b, 11c) 내에 콘택트 플러그(20b, 20c)가 각각 파묻혀 있다.
콘택트 플러그(20b)에 있어서 스위치 트랜지스터(53)의 드레인 전극(5h)과 신호선(3)이 전기적으로 도통하고, 콘택트 플러그(20c)에 있어서 스위치 트랜지스터(53)의 소스 전극(5i)과 커패시터(7)의 전극(7a)이 전기적으로 도통하는 것과 함께 스위치 트랜지스터(53)의 소스 전극(5i)과 구동 트랜지스터(63)의 제1 게이트 전극(6a)이 전기적으로 도통한다.
또한, 콘택트 플러그(20b, 20c)를 통하는 것 없이, 드레인 전극(5h)이 직접 신호선(3)과 접촉하여 도통시켜도 좋고, 소스 전극(5i)이 직접 제1 게이트 전극(6a)과 접촉하여 도통시켜도 좋다.
제1 절연막(11)과 제2 절연막(12)에는 제1 차광막(6e)과 그라운드 배선(33)이 포개어지는 영역에 콘택트 홀(11d)이 형성되어 있고, 그 콘택트 홀(11d)에 콘택트 플러그(20d)가 파묻혀 있다. 콘택트 플러그(20d)에 있어서 제1 차광막(6e)과 그라운드 배선(33)이 도통하여, 제1 차광막(6e)이 접지된다.
또한, 구동 트랜지스터(63)의 제1 게이트 전극(6a)이 커패시터(7)의 전극(7a)에 일체로 이어져 있고, 구동 트랜지스터(63)의 드레인 전극(6h)이 전압공급선(4)에 일체로 이어져 있고, 구동 트랜지스터(63)의 소스 전극(6i)이 커패시터(7)의 전극(7b)에 일체로 이어져 있다.
그 스위치 트랜지스터(53)와 구동 트랜지스터(63)를 구비하는 트랜지스터 구조체(563)의 구동, 제어에 의해서 EL 소자(8)의 발광이 제어되고, 트랜지스터 구조체(563)를 구비하는 EL 패널(1)의 발광이 제어된다.
다음으로, 본원발명의 제3 실시형태의 EL 패널(1)에 있어서의 트랜지스터 구조체(563)를 구성하는 스위치 트랜지스터(53)와 구동 트랜지스터(63)의 제조방법에 관하여, 도 35a 및 도 35b 내지 도 44a 및 도 44b의 공정도를 이용하여 설명한다.
또한, 그 공정설명도로 나타내는 스위치 트랜지스터(53)와 구동 트랜지스터(63)는 실제로는 예를 들면 도 32에 도시하는 바와 같이 그 형상이나 치수 등이 일부 다르지만, 여기에서는 편의상 각각의 박막 트랜지스터를 동등의 사이즈를 갖는 것으로 하여 나타내고, 각각의 박막 트랜지스터의 주요부를 개념적으로 도시하여 설명한다. 각각의 도 a는 구동 트랜지스터(63)이고 각각의 도 b는 스위치 트랜지스터(53)이다.
우선, 도 35a 및 도 35b에 도시하는 바와 같이 기판(10)상에 예컨대 Cr막, Al막, Cr/Al 적층막, AlTi 합금막 또는 AlTiNd 합금막 등의 게이트 메탈층을 스퍼터링으로 퇴적시켜, 포토리소그래피법 및 에칭법 등에 의하여 패터닝해서, 구동 트랜지스터(63)의 제1 게이트 전극(6a)과 스위치 트랜지스터(53)의 제2 차광막(5e)을 형성한다. 또한, 제1 게이트 전극(6a)과 제2 차광막(5e)과 함께, 기판(10)상에 신호선(3), 그라운드 배선(33), 커패시터(7)의 전극(7a)을 형성한다(도 32 내지 도 34 참조).
다음으로, 도 36a 및 도 36b에 도시하는 바와 같이 플라즈마 CVD(PE-CVD)에 의해서 질화 실리콘 등의 제1 절연막(11)을 성막한다.
더욱, 도 36a 및 도 36b에 도시하는 바와 같이 제1 절연막(11)상에, 결정성 실리콘을 포함하는 반도체층(9b)을 플라즈마 CVD에 의해 성막한다. 여기서, 반도체막(53b, 63b)으로 되는 반도체층(9b)을 성막하는 때, 먼저 실리콘의 결정화도가 비교적 높은 제1 실리콘층(91)을 성막하고, 계속해서 실리콘의 결정화도가 비교적 낮은 제2 실리콘층(92)을 성막한다. 제2 실리콘층(92)은 바람직하게는 실질적으로 비정질 실리콘만으로 있다.
구체적으로는, 제1 실리콘층(91)은 SiH4 가스와 H2 가스를 플라즈마 분해시키고 나서 성막하지만, SiH4 가스에 대한 H2 가스의 비율을 압도적으로 많이 하고, 보다 결정화도를 높게 하기 위해 플라즈마 파워와 압력을 크게 함으로써, 미세결정 실리콘 박막인 제1 실리콘층(91)을 성막하였다.
본 실시예에서는, 캐리어 가스로서 아르곤을 이용하고, 가스 유량을 SiH4/H2=50/10500[SCCM]으로 하고, 파워 밀도 0.134[W/cm2], 압력 300[Pa]의 조건으로 제1 실리콘층(91)을 성막하였다.
그후, SiH4 가스에 대한 H2 가스의 비율을 낮추고, 플라즈마 파워 및 압력을 낮춤으로써, 비정질 실리콘 박막인 제2 실리콘층(92)을 성막하였다.
여기서, 미세결정 실리콘 박막인 제1 실리콘층(91)에는 그 표면에 요철이 생겨버리는 경향이 있지만, 제1 실리콘층(91)에 비정질 실리콘 박막인 제2 실리콘층(92)을 적층하고 있으므로, 제1 실리콘층(91)의 표면 요철은 제2 실리콘층(92)에 의해서 커버되어 완화된다.
제1 실리콘층(91)을 플라즈마 CVD에 의해 성막하는 것이 아니라, 비정질 실리콘 박막에 레이저 광을 조사하여 미세결정 실리콘 박막으로 개질하는 수법으로 형성하여도 좋다. 그 경우, 제1 절연막(11)상에 비정질 실리콘 박막을 성막한 후, CVD 장치의 챔버로부터 기판을 꺼내어 레이저 광 조사 처리를 행해서 제1 실리콘층(91)을 형성하고, 그 후 다시 CVD 장치의 챔버 내로 기판을 넣고, 제1 실리콘층(91)상에 제2 실리콘층(92)을 적층한다.
또한, 반도체층(9b)에 있어서의 제1 실리콘층(91)과 제2 실리콘층(92)(반도체막에 있어서의 제1 영역과 제2 영역)의 실리콘의 결정화도에 관하여는 전술한 바와 같이 예컨대 라만 분광측정에 의해 산출한 결정화도에 기초하여 판별할 수 있고, 예를 들면, 결정화도가 20% 이상이면 미세결정 실리콘 박막으로 정의하고, 결정화도가 20% 미만이면 비정질 실리콘 박막으로 정의한다(도 61 참조).
제1 절연막(11)상에 반도체층(9b)을 성막하기 전 처리로서, 제1 절연막(11)의 표면에 플라즈마 처리를 행하는 것이 바람직하다. 제1 절연막(11)에 플라즈마 처리를 행하는 것에 의하면, 제1 절연막(11)의 표면을 개질하여, 그 제1 절연막(11)상에 성막하는 결정성 실리콘의 결정화도를 높힐 수 있다.
본 실시형태에 있어서의 플라즈마 처리로서는 예컨대 N2O 가스를 이용하고 가스 유량 2000[SCCM], 파워 밀도 0.356[W/cm2], 압력 80[Pa]의 조건으로 행할 수 있다.
그 플라즈마 처리로는 N2O 가스를 사용하였지만, N2O 가스 대신에 산소 가스나 수소 가스를 적절한 조건에 있어서 사용하는 것도 가능하다.
더욱, 도 36a 및 도 36b에 도시하는 바와 같이 반도체층(9b; 제2 실리콘층(92))상에 스퍼터링이나 CVD법 등에 의해서 불순물 반도체막으로 되는 불순물 반도체층(9f)을 성막한다.
또한, 불순물 반도체층(9f)으로서 어느 재료를 이용하는지는 박막 트랜지스터(61)가 p형인지 n형인지에 따라 다르다.
p형 트랜지스터의 경우(p+Si)는 SiH4 가스 중에 다이보레인 등의 억셉터형의 불순물을 혼입시켜 플라즈마 성막시킴으로써 형성한다.
n형 트랜지스터의 경우(n+Si)는 SiH4 가스 중에 아르신이나 포스핀 등의 도너형의 불순물을 혼입시켜 플라즈마 성막시킴으로써 형성한다.
다음에, 도 37a 및 도 37b에 도시하는 바와 같이 반도체층(9b) 및 불순물 반도체층(9f)을 포토리소그래피법·에칭법 등에 의해서 패터닝하여, 제1 영역(631)과 제2 영역(632)을 갖는 제1 반도체막(63b) 및 그 제1 반도체막(63b)상에 배치된 불순물 반도체층부(9ff)와, 제1 영역(531)과 제2 영역(532)을 갖는 제2 반도체막(53b) 및 그 제2 반도체막(53b)상에 배치된 불순물 반도체층부(9ff)를 형성한다.
다음으로, 도 38a 및 도 38b에 도시하는 바와 같이 불순물 반도체층부(9ff)를 덮도록 제1 절연막(11)상에 예컨대 스퍼터링 등에 의해서 소스 전극 및 드레인 전극으로 되는 도전막(9h)을 성막한다.
다음으로, 도 39a 및 도 39b에 도시하는 바와 같이 도전막(9h)을 포토리소그래피법·에칭법 등에 의해서 패터닝하여, 구동 트랜지스터(63)의 소스 전극(6i) 및 드레인 전극(6h), 스위치 트랜지스터(53)의 소스 전극(5i) 및 드레인 전극(5h)을 형성하는 것과 함께, 소스 전극 및 드레인 전극과 함께, 주사선(2), 전압공급선(4), 커패시터(7)의 전극(7b)이 형성된다(도 33, 도 34 참조).
다음으로, 도 40a 및 도 40b에 도시하는 바와 같이 드레인 전극(6h) 및 소스 전극(6i)을 마스크로 하여, 불순물 반도체층부(9ff)를 드라이 에칭에 의해 패터닝하여, 1쌍의 불순물 반도체막(6f, 6g)을 형성한다. 그때, 제1 반도체막(63b)의 상면도 에칭되어서, 제1 반도체막(63b)의 상면측의 제2 영역(632)에 오목부(6c)가 형성된다. 또한, 그 오목부(6c)가 제1 반도체막(63b)의 제1 영역(631)에 이르게 되지 않는 에칭 조건으로, 1쌍의 불순물 반도체막(6f, 6g)을 형성함과 함께, 오목부(6c)를 형성한다.
마찬가지로, 드레인 전극(5h) 및 소스 전극(5i)을 마스크로 하여, 불순물 반도체층부(9ff)를 드라이 에칭에 의해 패터닝함으로써, 1쌍의 불순물 반도체막(5f, 5g)을 형성한다. 그때, 제2 반도체막(53b)의 상면도 에칭되어서, 제2 반도체막(53b)의 상면측의 제2 영역(532)에 오목부(5c)가 형성된다. 또한, 그 오목부(5c)가 제2 반도체막(53b)의 제1 영역(531)에 이르게 되지 않는 에칭 조건으로, 1쌍의 불순물 반도체막(5f, 5g)을 형성함과 함께, 오목부(5c)를 형성한다.
다음으로, 도 41a 및 도 41b에 도시하는 바와 같이 구동 트랜지스터(63)의 소스 전극(6i) 및 드레인 전극(6h)이나, 스위치 트랜지스터(53)의 소스 전극(5i) 및 드레인 전극(5h) 등을 덮는 제2 절연막(12)을 성막한다. 제2 절연막(12)에는 주사선(2), 전압공급선(4)을 각각 노출시키는 홈을 형성한다.
또한, 제2 절연막(12)의 성막 전에, 구동 트랜지스터(63)의 소스 전극(6i)과 도통하는 화소 전극(8a)을 형성하고 있다(도 33 참조).
다음으로, 도 42a 및 도 42b에 도시하는 바와 같이 제2 절연막(12)상 및 주사선(2), 전압공급선(4)을 각각 노출시킨 홈 내에 예컨대 Cr막, Al막, Cr/Al 적층막, AlTi 합금막 또는 AlTiNd 합금막 등의 게이트 메탈층(9a)을 스퍼터링 등에 의해 성막한다.
다음으로, 도 43a 및 도 43b에 도시하는 바와 같이 게이트 메탈층(9a)을 포토리소그래피법 및 에칭법 등에 의해 패터닝하여, 스위치 트랜지스터(53)의 제2 게이트 전극(5a)과 구동 트랜지스터(63)의 제1 차광막(6e)을 형성한다.
제2 게이트 전극(5a)과 제1 차광막(6e)과 함께, 도전층(2a), 도전층(4a)을 형성한다(도 32 참조).
다음으로, 도 44a 및 도 44b에 도시하는 바와 같이 제2 게이트 전극(5a)과 제1 차광막(6e)을 덮는 패시베이션막(14)을 제2 절연막(12)상에 성막한다.
그렇게 하여, 구동 트랜지스터(63)와 스위치 트랜지스터(53)가 제조된다.
더욱, 패시베이션막(14)과 제2 절연막(12)을 포토리소그래피로 패터닝함으로써 화소 전극(8a)의 중앙부가 노출하는 개구부(12a)를 형성한다(도 33 참조).
다음으로, 폴리이미드 등의 감광성 수지를 퇴적 후, 노광하여 화소 전극(8a)이 노출하는 개구부(13a)를 갖는, 예컨대 격자 형상의 뱅크(13)를 형성한다(도 33 참조).
다음으로, 뱅크(13)의 개구부(13a)에, 정공주입층(8b)으로 되는 재료가 용매에 용해 또는 분산된 액상체를 도포하고, 그 액상체를 건조시키는 것에 의해서, 캐리어 수송층인 정공주입층(8b)이나 발광층(8c)을 순차 성막한다(도 33 참조).
다음에, 뱅크(13)의 위 및 발광층(8c)의 위에 대향 전극(8d)을 일면에 성막함으로써, EL 소자(8)가 제조되어서(도 33 참조), EL 패널(1)이 제조된다.
이상과 같이, 보텀 게이트 구조의 제1 박막 트랜지스터인 구동 트랜지스터(63) 및 톱 게이트 구조의 제2 박막 트랜지스터인 스위치 트랜지스터(53)를 형성하는 때, 기판(10)과 제1 절연막(11)의 사이에 구동 트랜지스터(63)의 제1 게이트 전극(6a) 및 스위치 트랜지스터(53)의 제2 차광막(5e)을 형성하는 공정과 제2 절연막(12)과 패시베이션막(14)의 사이에 스위치 트랜지스터(53)의 제2 게이트 전극(5a) 및 구동 트랜지스터(63)의 제1 차광막(6e)을 형성하는 공정을 별개의 공정으로 하고, 그 이외의 박막 트랜지스터의 구성을 공통의 공정에 의해서 형성할 수 있다.
즉, 구동 트랜지스터(63)의 제1 게이트 전극(6a)과 제1 차광막(6e)을 형성하는 공정과, 스위치 트랜지스터(53)의 제2 게이트 전극(5a)과 제2 차광막(5e)을 형성하는 공정 이외의 공정을 공통의 제조공정으로 하는 제조방법에 의해서, 구동 트랜지스터(63)와 스위치 트랜지스터(53)를 구분 제작할 수 있다.
구동 트랜지스터(63)의 제1 차광막(6e)은 스위치 트랜지스터(53)의 제2 게이트 전극(5a)과 함께 형성되고, 스위치 트랜지스터(53)의 제2 차광막(5e)은 구동 트랜지스터(63)의 제1 게이트 전극(6a)과 함께 형성되므로, 제조 공정 수를 늘리지 않고, 제1 차광막(6e)을 갖는 구동 트랜지스터(63)와 제2 차광막(5e)을 갖는 스위치 트랜지스터(53)를 구분 제작할 수 있다.
그리하여, 스위치 트랜지스터(53)의 제2 반도체막(53b)은 제2 게이트 전극(5a)측에 제2 영역(532)을 배치하였기 때문에, 제2 반도체막(53b)에 있어서의 비정질 실리콘을 보다 많이 포함하는 제2 영역(532)을 채널의 전류 경로로 하므로, 그 스위치 트랜지스터(53)는 비정질 실리콘으로 이루어진 반도체막을 구비하는 박막 트랜지스터에 상당하는 기능을 갖는 것으로 되고, 구동 트랜지스터(63)의 온/오프를 제어하는 박막 트랜지스터로서 매우 적합하게 기능한다.
구동 트랜지스터(63)의 제1 반도체막(63b)은 제1 게이트 전극(6a)측에 제1 영역(631)을 배치하였기 때문에, 제1 반도체막(63b)에 있어서의 결정성 실리콘을 보다 많이 포함하는 제1 영역(631)을 채널의 전류 경로로 하므로, 그 구동 트랜지스터(63)는 결정성 실리콘으로 이루어지는 반도체막을 구비하는 박막 트랜지스터에 상당하는 기능을 갖는 것으로 되고, 스위치 트랜지스터(53)의 제어에 의해서 EL 소자(8)에 전류를 흘리는 박막 트랜지스터로서 매우 적합하게 기능한다.
이와 같이, 구동 트랜지스터(63)와 스위치 트랜지스터(53)는 각각 다른 트랜지스터 특성을 갖고 있고, 각각의 기능을 발휘함으로써, EL 패널(1)을 양호하게 발광시킬 수 있다.
스위치 트랜지스터(53)에 마련된 제2 차광막(5e)은 제2 반도체막(53b)의 채널 영역을 제2 게이트 전극(5a)과에서 사이에 두는 배치로 있으므로, 제2 차광막(5e)과 제2 게이트 전극(5a)에서 EL 소자(8)의 발광광 등의 광을 차단해서, 그 광이 제2 반도체막(53b)의 채널 영역에 도달하기 어렵도록 할 수 있다.
마찬가지로, 구동 트랜지스터(63)에 마련된 제1 차광막(6e)은 제1 반도체막(63b)의 채널 영역을 제1 게이트 전극(6a)과에서 사이에 두는 배치로 있으므로, 제1 차광막(6e)과 제1 게이트 전극(6a)에서 EL 소자(8)의 발광광 등의 광을 차단해서, 그 광이 제1 반도체막(63b)의 채널 영역에 도달하기 어렵도록 할 수 있다.
그 결과, 스위치 트랜지스터(53)와 구동 트랜지스터(63)에 리크 전류가 생기기 어려워지고, 트랜지스터 특성이 안정하므로, 스위치 트랜지스터(53)와 구동 트랜지스터(63)는 양호하게 기능할 수 있다.
더욱, 제2 차광막(5e)이 그라운드 배선(33)에 접속되어 접지 전위로 설정되어 있는 것에 의해, 제2 차광막(5e)과 제2 게이트 전극(5a)은 제2 반도체막(53b)의 채널 영역으로 향하여 생기는 스위치 트랜지스터(53)이외의 요소에 의한 불요 전계를 차단하는 전계 실드 효과를 얻을 수 있으므로, 스위치 트랜지스터(53)는 적정한 제2 게이트 전극(5a)-소스 전극(5i)간 전압, 및 드레인 전극(5h)-소스 전극(5i)간 전압에 의해서 정상으로 동작할 수 있다.
마찬가지로, 제1 차광막(6e)이 그라운드 배선(33)에 접속되어 접지 전위로 설정되어 있는 것에 의하여, 제1 차광막(6e)과 제1 게이트 전극(6a)은 제1 반도체막(63b)의 채널 영역으로 향하여 생기는 구동 트랜지스터(63)이외의 요소에 의한 불요 전계를 차단하는 전계 실드 효과를 얻을 수 있으므로, 구동 트랜지스터(63)는 적정한 제1 게이트 전극(6a)-소스 전극(6i)간 전압, 및 드레인 전극(6h)-소스 전극(6i)간 전압에 의해서 정상으로 동작할 수 있다.
또한, 상기에 있어서도, 접지 전위로 설정되는 그라운드 배선(33)을 갖고, 제1 차광막(6e) 및 제2 차광막(5e)이 그라운드 배선(33)에 접속되어 접지 전위로 설정되는 구성으로 하였지만, 그 구성에 한하는 것은 아니고, 그라운드 배선(33)을 갖지 않고, 제1 차광막(6e) 및 제2 차광막(5e)이 어디에도 접속되어 있지 않는 구성으로 하는 것이어도 좋다. 그 경우, 상기의 전계 실드 효과는 얻어지지 않지만, 상기의 차광 효과는 마찬가지로 얻어질 수 있다.
스위치 트랜지스터(53) 및 구동 트랜지스터(63)는 역 스태거 구조의 채널 에칭형의 박막 트랜지스터이고, 제2 반도체막(53b)과 제1 반도체막(63b)의 채널을 보호하는 채널 보호막을 구비하지 않는 구조를 갖고 있다. 이 때문에, 채널 보호막을 구비하는 타입의 박막 트랜지스터와 비교했을 경우, 채널 보호막을 형성하는 공정을 생략할 수 있으므로, 제조공정 수가 적은 만큼 제조 코스트를 억제하는 것이 가능하게 된다.
스위치 트랜지스터(53)는 톱 게이트 구조이고, 제2 게이트 전극(5a)의 하방에 소스 전극(5i) 및 드레인 전극(5h)이 존재하는 구조이기 때문에, 제2 게이트 전극(5a)으로부터의 전계가 소스 전극(5i) 및 드레인 전극(5h)으로 차단되어 버리는 일이 있다. 그렇지만, 본 실시형태 3의 스위치 트랜지스터(53)는 채널 에칭형의 박막 트랜지스터이므로, 소스 전극(5i)과 드레인 전극(5h)간의 전류 경로는 제2 반도체막(53b)의 오목부(5c)에 대응하는 제2 영역(532)에 있어서, 제2 영역(532)에 있어서의 제2 절연막(12)과의 계면측으로 되고, 소스 전극(5i)과 드레인 전극(5h)의 아래에는 흐르지 않는다. 즉, 제2 게이트 전극(5a)으로부터의 전계가 소스 전극(5i) 및 드레인 전극(5h)으로 차단되어서, 소스 전극(5i)과 드레인 전극(5h)의 아래에는 채널이 생기지 않는다. 소스 전극(5i)과 드레인 전극(5h)의 아래에 채널이 생기지 않아도, 소스 전극(5i)과 드레인 전극(5h)간의 전류 경로는 제2 반도체막(53b)의 오목부(5c) 부분에서 안정되어 있다. 따라서, 스위치 트랜지스터(53)는 매우 적합하게 기능하여, 구동 트랜지스터(63)의 온/오프의 스위칭을 양호하게 행할 수 있다.
(제4 실시형태)
다음으로, 본원발명에 관한 EL 패널, 트랜지스터 구조체의 제4 실시형태에 관하여 설명한다. 또한, 상기 각각의 실시형태와 마찬가지의 구성에 관하여는 동일 부호를 붙여서 설명을 생략 또는 간략화한다.
제4 실시형태에 있어서의 EL 패널(1)과 그 화소(P)의 구성에 관하여, 도 45 내지 도 47를 이용하여 설명한다.
도 45는 제4 실시형태의 EL 패널(1)의 1화소(P)에 상당하는 평면도이다.
도 46은 도 45의 화살표 XLVI-XLVI선에 따른 면의 단면도이다.
도 47은 도 45의 화살표 XLVII-XLVII선에 따른 면의 단면도이다.
또한, 도 45에 있어서는, 전극 및 배선을 주로 나타내고 있다.
도 45에 나타내는 바와 같이 각각의 화소(P)는 스위치 트랜지스터(54)와 구동 트랜지스터(64)를 갖는 트랜지스터 구조체(564)를 구비한다.
스위치 트랜지스터(54), 구동 트랜지스터(64)는 각각 도 3의 스위치 트랜지스터(5), 구동 트랜지스터(6)에 대응한다.
스위치 트랜지스터(54) 및 구동 트랜지스터(64)는 신호선(3)을 따르도록 배열되고, 스위치 트랜지스터(54)의 근방에 커패시터(7)가 배치되고, 구동 트랜지스터(64)의 근방에 EL 소자(8)가 배치되어 있다.
각각의 화소(P)에 있어서, 주사선(2)과 전압공급선(4)의 사이에, 스위치 트랜지스터(54), 구동 트랜지스터(64), 커패시터(7) 및 EL 소자(8)가 배치되어 있다.
도 45 내지 도 47에 도시하는 바와 같이 기판(10)상에 제1 게이트 전극(5a)이 마련되고, 그 제1 게이트 전극(5a)을 덮도록 기판(10)의 상면에 제1 절연막(11)이 성막되어 있다.
그 제1 절연막(11)의 위에, 제1 반도체막(54b)과 제2 반도체막(64b), 1쌍의 불순물 반도체막(5f, 5g), 불순물 반도체막(6f, 6g), 드레인 전극(5h, 6h), 소스 전극(5i, 6i)이 각각 소정의 위치에 형성되어 있다.
드레인 전극(5h, 6h) 및 소스 전극(5i, 6i)을 덮어서 제2 절연막(12)이 성막되어 있다.
그 제2 절연막(12)상에 제2 게이트 전극(6a)이 마련되고, 그 제2 게이트 전극(6a)을 덮어서 제2 절연막(12)의 상면에 패시베이션막(14)이 성막되어 있다.
제2 절연막(12)상의 제1 반도체막(54b)에 대응하는 영역에 제1 차광막(5e)이 마련되어서, 제1 반도체막(54b)을 제1 게이트 전극(5a)과 제1 차광막(5e) 사이에 두는 배치로 되어 있다.
제1 절연막(11)하의, 제2 반도체막(64b)에 대응하는 영역의 기판(10)상에 제2 차광막(6e)이 마련되어서, 제2 반도체막(64b)을 제2 게이트 전극(6a)과 제2 차광막(6e) 사이에 두는 배치로 되어 있다.
또한, 구동 트랜지스터(64)의 드레인 전극(6h)과 소스 전극(6i)은 제2 반도체막(64b)의 오목부(6c)를 사이에 두는 1쌍의 단부에 각각 마련된 1쌍의 불순물 반도체막(6f, 6g)을 통하여 제1 반도체막(63b)의 단부에 접속되어 있다.
스위치 트랜지스터(54)의 드레인 전극(5h)과 소스 전극(5i)은 제1 반도체막(54b)의 오목부(5c)를 사이에 두는 1쌍의 단부에 각각 마련된 1쌍의 불순물 반도체막(5f, 5g)을 통하여 제2 반도체막(54b)의 단부에 접속되어 있다.
신호선(3)은 기판(10)과 제1 절연막(11)과의 사이에 형성되어 있다.
접지 전위로 설정되는 그라운드 배선(33)이 신호선(3)을 따라서 기판(10)과 제1 절연막(11)과의 사이에 형성되어 있다.
주사선(2)은 제1 절연막(11)상에 형성되어 있다. 그리하여, 주사선(2)의 상방을 덮는 제2 절연막(12)에는 주사선(2)을 따르는 홈이 형성되고, 그 홈 내에, 주사선(2)에 접촉하여 주사선(2)을 덮는 도전층(2a)이 마련되어서, 주사선(2) 및 도전층(2a)이 도통하도록 구성되어서, 주사선(2)의 저 저항화를 도모하고 있다. 또한, 상기 홈 및 도전층(2a)을 갖고 있지 않아도 좋다.
전압공급선(4)은 제1 절연막(11)상에 형성되어 있다. 그리하여, 전압공급선(4)의 상방을 덮는 제2 절연막(12)에는 전압공급선(4)을 따르는 홈이 형성되고, 그 홈 내에, 전압공급선(4)에 접촉하여 전압공급선(4)을 덮는 도전층(4a)이 마련되어서, 전압공급선(4)과 도전층(4a)이 도통하도록 구성되어 있다. 이에 의해서 전압공급선(4)의 저 저항화를 도모하고, 구동 트랜지스터(6)를 통하여 EL 소자(8)에게로 공급하는 전류량의 안정화를 도모하고 있다. 또한, 상기 홈 및 도전층(4a)을 갖고 있지 않아도 좋다.
도 45 및 도 47에 나타내는 바와 같이, 스위치 트랜지스터(54)는 역 스태거 구조 채널 에칭형의 보텀 게이트 구조의 제1 박막 트랜지스터이다. 그 스위치 트랜지스터(54)는 제1 게이트 전극(5a), 제1 반도체막(54b), 불순물 반도체막(5f, 5g), 제1 드레인 전극(5h), 제1 소스 전극(5i), 제1 차광막(5e) 등을 갖는다.
제1 게이트 전극(5a)은 기판(10)과 제1 절연막(11)의 사이에 형성되어 있다. 그 제1 게이트 전극(5a)은 예컨대 Cr막, Al막, Cr/Al 적층막, AlTi 합금막, 및 AlTiNd 합금막 중으로부터 선택된 재료로 형성되는 것이 바람직하다.
제1 게이트 전극(5a)의 위에 절연성의 제1 절연막(11)이 성막되어 있고, 그 제1 절연막(11)에 의해서 제1 게이트 전극(5a)이 피복되어 있다. 제1 절연막(11)은 예컨대 광투과성을 갖고, 실리콘 질화물 또는 실리콘 산화물로 이루어진다.
그 제1 절연막(11)상에 있어서 제1 게이트 전극(5a)에 대응하는 위치에 진성 제1 반도체막(54b)이 형성되어 있고, 제1 반도체막(54b)이 제1 절연막(11)을 사이에 두고 제1 게이트 전극(5a)과 상대하고 있다.
제1 반도체막(54b)은 예컨대 결정성 실리콘, 특히, 미세결정 실리콘(마이크로크리스탈 실리콘)을 포함하고 있고, 제1 절연막(11)측에 위치하는 제1 영역(541)과 그 반대면측의 제2 절연막(12)측에 위치하는 제2 영역(542)을 갖고 있다. 여기서, 제2 영역(542)의 실리콘의 결정화도가 제1 영역(541)에 비해서 높게 형성되어 있다. 환언하면, 제1 반도체막(54b)의 제2 영역(542)은 제1 영역(541)에 비해서 상대적으로 실리콘의 결정화도가 높고, 결정성 실리콘 영역의 비율이 제1 영역(541)에 비해서 보다 높다. 그리하여, 제1 반도체막(54b)의 제1 영역(541)은 제2 영역(542)에 비해서 비정질 실리콘(아몰퍼스 실리콘) 영역의 비율이 높고, 바람직하게는 실질적으로 비정질 실리콘만의 영역이다.
제1 반도체막(54b)의 상면이고, 제1 게이트 전극(5a)에 대응하는 영역의 적어도 일부를 포함하는 대략 중앙측에는, 오목부(5c)가 형성되어 있다. 그 오목부(5c)는 제1 반도체막(54b)의 제2 영역(542)에 형성되어 있고, 제1 영역(541)에는 이르고 있지 않다. 또한, 제1 반도체막(54b)의 오목부(5c)에 대응하는 부분은 채널이 형성되는 채널 영역으로 된다.
그 제1 반도체막(54b)에 있어서 오목부(5c)를 사이에 두는 양단부는 오목부(5c)보다도 한층 더 높게 되어 있다.
제1 반도체막(54b)의 일단부의 위에는 불순물 반도체막(5f)이 형성되어 있고, 제1 반도체막(54b)의 타단부의 위에는 불순물 반도체막(5g)이 형성되어 있다.
그리하여, 불순물 반도체막(5f, 5g)은 각각 제1 반도체막(54b)의 양단측에 서로 이간하여 형성되어 있다. 또한, 불순물 반도체막(5f, 5g)은 n형 반도체이지만, 그에 한하지 않고, 스위치 트랜지스터(54)가 p형 트랜지스터이면, p형 반도체이어도 좋다.
불순물 반도체막(5f)의 위에는 드레인 전극(5h)이 형성되어 있다.
불순물 반도체막(5g)의 위에는 소스 전극(5i)이 형성되어 있다.
드레인 전극(5h), 소스 전극(5i)은 예컨대 Cr막, Al막, Cr/Al 적층막, AlTi 합금막, 및 AlTiNd 합금막 중으로부터 선택된 재료로 형성되는 것이 바람직하다.
드레인 전극(5h) 및 소스 전극(5i)의 위에는 절연성의 제2 절연막(12)이 성막되고, 드레인 전극(5h) 및 소스 전극(5i) 등이 제2 절연막(12)에 의해서 피복되어 있다. 제2 절연막(12)은 예컨대 질화 실리콘 또는 산화 실리콘을 갖는다.
제1 차광막(5e)은, 제2 절연막(12)상에 있어서, 제1 반도체막(54b)(오목부(5c))에 대응하는 위치에 형성되어 있다. 그 제1 차광막(5e)은 구동 트랜지스터(64)의 제2 게이트 전극(6a)을 형성하는 때에 동일 프로세스로 형성되고, Cr막, Al막, Cr/Al 적층막, AlTi 합금막 또는 AlTiNd 합금막 중으로부터 선택된 재료에 의해 이루어진다. 제1 차광막(5e)은 그 일부가 콘택트 플러그(20d)를 통하여 그라운드 배선(33)에 접속되어 있다.
제2 절연막(12)상의 제1 차광막(5e)은 패시베이션막(14)으로 덮혀 있다.
패시베이션막(14)은 예컨대 질화 실리콘 또는 산화 실리콘을 함유한다.
그리하여, 스위치 트랜지스터(54)는 제1 절연막(11), 제2 절연막(12), 패시베이션막(14)에 의해서 피복되어 있다.
그 스위치 트랜지스터(54)에 있어서, 제1 절연막(11)은 게이트 절연막으로서 기능하고, 제1 게이트 전극(5a)의 전계가 작용하는 제1 반도체막(54b)의 한층 낮은 영역인 오목부(5c) 부분은 채널이 형성되는 채널 영역으로 된다. 그 채널은 제1 반도체막(54b)에 있어서 제1 게이트 전극(5a)측으로 되는, 제1 반도체막(54b)의 제1 영역(541)에 형성되고, 그 제1 영역(541)이 소스 전극(5i)과 드레인 전극(5h) 사이의 전류 경로로 된다.
그리하여, 제1 반도체막(54b)의 제1 영역(541)은 비정질 실리콘(아몰퍼스 실리콘)을 보다 많이 포함하고 있는 반도체층이므로, 그 제1 영역(541)을 채널의 전류 경로로 하는 스위치 트랜지스터(54)는 비정질 실리콘으로 이루어지는 반도체막(혹은, 비정질 실리콘을 주성분으로 하는 반도체막)을 구비하는 박막 트랜지스터에 상당한다. 즉, 스위치 트랜지스터(54)의 제1 영역(541)의 비정질 실리콘은 미세결정 실리콘과 같은 결정성 실리콘에 비해서 리크 전류가 적고, 반도체층에 흐르는 전류의 온/오프 비, 즉, (온 때에 반도체층에 흐르는 전류)/(오프 때에 반도체층에 흐르는 전류)의 값이 크므로, 스위치 트랜지스터(54)는 구동 트랜지스터(64)의 온/오프를 제어하는 스위치 트랜지스터로서 매우 적합하게 기능한다.
스위치 트랜지스터(54)에 있어서, 제1 차광막(5e)은 제1 반도체막(54b)의 채널 영역(오목부(5c))을 제1 게이트 전극(5a)과에서 사이에 두는 배치로 마련되어 있으므로, 제1 차광막(5e)과 제1 게이트 전극(5a)에서 EL 소자(8)의 발광광 등의 광을 차단할 수 있고, 그 광이 제1 반도체막(54b)의 채널 영역에 도달하기 어려워진다. 그 결과, 스위치 트랜지스터(54)에 리크 전류가 생기기 어려워지고, 트랜지스터 특성이 안정하므로, 스위치 트랜지스터(54)는 양호하게 기능할 수 있다.
더욱, 제1 차광막(5e)은 그라운드 배선(33)에 접속되어 접지되어 있기 때문에, 제1 차광막(5e)은 제1 반도체막(54b)의 채널 영역에 작용하는 불요 전계를 차단할 수 있으므로, 그 불요 전계에 의한 소스·드레인간의 전압 변화를 방지하여, 스위치 트랜지스터(54)의 기능을 양호하게 유지한다.
도 45 및 도 46에 도시하는 바와 같이, 구동 트랜지스터(64)는 역 스태거 구조 채널 에칭형의 톱 게이트 구조의 제2 박막 트랜지스터이다. 그 구동 트랜지스터(64)는 제2 게이트 전극(6a), 제2 반도체막(64b), 불순물 반도체막(6f, 6g), 제2 드레인 전극(6h), 제2 소스 전극(6i), 제2 차광막(6e) 등을 갖는다.
제2 차광막(6e)은 기판(10)과 제1 절연막(11)의 사이에 형성되어 있다. 그 제2 차광막(6e)은 스위치 트랜지스터(54)의 제1 게이트 전극(5a)을 형성하는 때에 동일 프로세스로 형성되고, Cr막, Al막, Cr/Al 적층막, AlTi 합금막, 또는 AlTiNd 합금막 중으로부터 선택된 재료에 의해 이루어진다. 제2 차광막(6e)은 그 일부가 그라운드 배선(33)에 접속되어 있다.
기판(10)의 상면에 성막되어 있는 절연성의 제1 절연막(11)은 예컨대 광투과성을 갖고 실리콘 질화물 또는 실리콘 산화물로 이루어진다. 그 제1 절연막(11)상에 있어서 제2 게이트 전극(6a)에 대응하는 것으로 되는 위치에 진성 제2 반도체막(64b)이 형성되어 있다.
제2 반도체막(64b)은 예컨대 결정성 실리콘, 특히, 미세결정 실리콘(마이크로크리스탈 실리콘)을 포함하고 있고, 제1 절연막(11)측에 위치하는 제1 영역(641)과 그 반대면측의 제2 절연막(12)측에 위치하는 제2 영역(642)을 갖고 있다. 여기서는, 제2 영역(642)의 실리콘의 결정화도가 제1 영역(641)에 비해서 높게 형성되어 있다. 환언하면, 제2 반도체막(64b)의 제2 영역(642)은 제1 영역(641)에 비해서 상대적으로 실리콘의 결정화도가 높고, 결정성 실리콘 영역의 비율이 제1 영역(641)에 비해서 보다 높다. 그리하여, 제2 반도체막(64b)의 제1 영역(641)은 제2 영역(642)에 비해서 비정질 실리콘(아몰퍼스 실리콘) 영역의 비율이 높고, 바람직하게는 실질적으로 비정질 실리콘만의 영역이다. 제2 반도체막(64b)의 제1 영역(641)은 제1 반도체막(54b)의 제1 영역(541)과 같은 조성인 한편 같은 두께이고, 제2 반도체막(64b)의 제2 영역(642)은 제1 반도체막(54b)의 제2 영역(542)과 같은 조성인 한편 같은 두께이다. 이 때문에, 제2 반도체막(64b) 및 제1 반도체막(54b)은 후술하는 바와 같이 동일 재료층인 반도체층(9b)을 이용하여 동일 프로세스로 일괄하여 제조할 수 있다.
또한, 제2 반도체막(64b)의 상면이고, 제2 게이트 전극(6a)에 대응하는 영역의 적어도 일부를 포함하는 대략 중앙측에는, 오목부(6c)가 형성되어 있다. 그 오목부(6c)는 제2 반도체막(64b)의 제2 영역(642)에 형성되어 있고, 제1 영역(641)에는 이르고 있지 않다. 또한, 제2 반도체막(64b)의 오목부(6c)에 대응하는 부분은 채널이 형성되는 채널 영역으로 된다.
그 제2 반도체막(64b)에 있어서 오목부(5c)를 사이에 두는 양단부는 오목부(5c)보다도 한층 더 높게 되어 있다. 제2 반도체막(64b)의 일단부의 위에는 불순물 반도체막(6f)이 형성되어 있고, 제2 반도체막(64b)의 타단부의 위에는 불순물 반도체막(6g)이 형성되어 있다. 그리하여, 불순물 반도체막(6f, 6g)은 각각 제2 반도체막(64b)의 양단측에 서로 이간하여 형성되어 있다. 또한, 불순물 반도체막(6f, 6g)은 n형 반도체이지만, 그에 한하지 않고, 구동 트랜지스터(64)가 p형 트랜지스터이면, p형 반도체이어도 좋다. 불순물 반도체막(6f, 6g)은 불순물 반도체막(5f, 5g)과 동일 재료로 구성되는 한편 같은 두께이다. 이 때문에, 불순물 반도체막(6f, 6g) 및 불순물 반도체막(5f, 5g)은 후술하는 바와 같이 동일 재료층인 불순물 반도체층(9f)을 이용하여 동일 프로세스로 일괄하여 제조할 수 있다.
불순물 반도체막(6f)의 위에는 드레인 전극(6h)이 형성되어 있다. 불순물 반도체막(6g)의 위에는, 소스 전극(6i)이 형성되어 있다. 드레인 전극(6h), 소스 전극(6i)은 예컨대 Cr막, Al막, Cr/Al 적층막, AlTi 합금막, 및 AlTiNd 합금막 중으로부터 선택된 재료로 형성되는 것이 바람직하다. 드레인 전극(5h), 소스 전극(5i)은 드레인 전극(6h), 소스 전극(6i)과 동일 재료로 구성되는 한편 같은 두께이다. 이 때문에, 드레인 전극(5h), 소스 전극(5i) 및 드레인 전극(6h), 소스 전극(6i)은 후술하는 바와 같이 동일 재료층인 도전막(9h)을 이용하여 동일 프로세스로 일괄하여 제조할 수 있다.
드레인 전극(6h) 및 소스 전극(6i)의 위에는 절연성의 제2 절연막(12)이 성막되고, 드레인 전극(6h) 및 소스 전극(6i) 등이 제2 절연막(12)에 의해서 피복되어 있다.
제2 게이트 전극(6a)은 제2 절연막(12)상에 있어서 제2 반도체막(64b)의 오목부(6c)에 대응하는 위치에 형성되어 있다. 그 제2 게이트 전극(6a)은 예컨대 Cr막, Al막, Cr/Al 적층막, AlTi 합금막, 및 AlTiNd 합금막 중으로부터 선택된 재료로 형성되는 것이 바람직하다. 제2 절연막(12)상의 제2 게이트 전극(6a)은 패시베이션막(14)으로 덮혀 있다.
그리하여, 구동 트랜지스터(64)는 제1 절연막(11), 제2 절연막(12) 및 패시베이션막(14)에 의해서 피복되어 있다.
그 구동 트랜지스터(64)에 있어서, 제2 절연막(12)은 게이트 절연막으로서 기능하고, 제2 게이트 전극(6a)의 전계가 작용하는 제2 반도체막(64b)의 한층 낮은 영역인 오목부(6c) 부분에 채널(채널 영역)이 형성된다. 그 채널은 제2 반도체막(64b)에 있어서 제2 게이트 전극(6a)측으로 되는, 제2 반도체막(64b)의 제2 영역(642)에 형성되고, 그 제2 영역(642)이 소스 전극(6i)과 드레인 전극(6h) 사이의 전류 경로로 된다.
그리하여, 제2 반도체막(64b)의 제2 영역(642)은 결정성 실리콘을 제1 영역(641)보다 많이 포함하고 있는 반도체층이므로, 그 제2 영역(642)을 채널의 전류 경로로 하는 구동 트랜지스터(64)는 결정성 실리콘으로 이루어지는 반도체막(혹은, 결정성 실리콘을 주성분으로 하는 반도체막)을 구비하는 박막 트랜지스터에 상당한다. 즉, 구동 트랜지스터(64)의 제2 영역(642)내의 미세결정 실리콘은 결정입경이 대체로 50~100nm의 결정성 실리콘이고, 비정질 실리콘에 비해서 트랜지스터의 구동에 의한 역치 전압의 시프트가 적어서 트랜지스터의 열화를 억제할 뿐만 아니라, 캐리어 이동도가 높으므로, 구동 트랜지스터(64)는 스위치 트랜지스터(54)의 제어에 의해서 EL 소자(8)에 전류를 흘리는 구동 트랜지스터로서 매우 적합하게 기능한다.
또한, 그 톱 게이트 구조의 구동 트랜지스터(64)에 있어서, 제2 반도체막(64b)의 제2 영역(642)에 있어서의 채널의 전류 경로는, 제1 영역(641)과의 계면측으로 아니고, 보다 제2 게이트 전극(6a)에 가까운 제2 절연막(12)과의 계면측으로 된다. 제2 반도체막(64b)의 제2 영역(642)에 있어서의 제1 영역(641)과의 계면측보다도, 제2 절연막(12)과의 계면측의 쪽이 실리콘의 결정화도가 더 한층 높으므로, 구동 트랜지스터(64)의 전류 경로에 적합하다.
이것은, 결정성 실리콘으로 이루어진 제2 영역(642)을 성막하는 당초는 실리콘의 결정화가 안정하지 않고, 제2 영역(642)의 제1 영역(641)과의 계면측에는 실리콘의 결정화도가 비교적 나쁜 인큐베이션층이 생기기 쉽고, 제2 절연막(12)과의 계면측의 제2 영역(642)에는 실리콘의 결정화가 안정한 반도체막의 성막이 가능한 것에 의한다.
그리하여, 실리콘의 결정화가 안정하여 성막된 제2 절연막(12)과의 계면측의 제2 영역(642)의 쪽이 더 한층 전류 경로에 적합하고, 그 제2 영역(642)을 전류 경로로 하도록 구동 트랜지스터(64)가 톱 게이트 구조를 이룸으로써, 구동 트랜지스터(64)는 구동 트랜지스터로서 한층 더욱 적합하게 기능하는 것으로 된다.
또한, 구동 트랜지스터(64)에 있어서, 제2 차광막(6e)은 제2 반도체막(64b)의 채널 영역(오목부(6c))을 제2 게이트 전극(6a)과에서 사이에 두는 배치로 마련되어 있으므로, 제2 차광막(6e)과 제2 게이트 전극(6a)에서 EL 소자(8)의 발광광 등의 광을 차단할 수 있고, 그 광이 제2 반도체막(64b)의 채널 영역에 도달하기 어려워진다. 그 결과, 구동 트랜지스터(64)에 리크 전류가 생기기 어려워지고, 트랜지스터 특성이 안정하므로, 구동 트랜지스터(64)는 양호하게 기능할 수 있다.
더욱, 제2 차광막(6e)은 그라운드 배선(33)에 접속되어 접지되어 있기 때문에, 제2 차광막(6e)은 제2 반도체막(64b)의 채널 영역에 작용하는 불요 전계를 차단할 수 있으므로, 그 불요 전계에 의한 소스·드레인간의 전압 변화를 방지하고, 구동 트랜지스터(64)의 구동 전류의 변화를 억제하는 것에 의해서, 구동 트랜지스터(64)의 기능을 양호하게 유지한다.
커패시터(7)는 구동 트랜지스터(64)의 제2 게이트 전극(6a)과 소스 전극(6i)과의 사이에 접속되어 있다. 구체적으로는, 커패시터(7)의 전극(7a)은 구동 트랜지스터(64)의 제2 게이트 전극(6a)에 접속되고, 커패시터(7)의 전극(7b)은 구동 트랜지스터(64)의 소스 전극(6i)에 접속되어 있다. 그리하여, 도 45 및 도 47에 도시하는 바와 같이, 기판(10)과 제1 절연막(11)과의 사이에 커패시터(7)의 일방의 전극(7a)이 형성되고, 제1 절연막(11)과 제2 절연막(12)과의 사이에 커패시터(7)의 타방의 전극(7b)이 형성되고, 전극(7a)과 전극(7b)이 유전체인 제1 절연막(11)을 사이에 두고 상대하고 있다.
또한, 신호선(3), 그라운드 배선(33), 커패시터(7)의 전극(7a), 스위치 트랜지스터(54)의 제1 게이트 전극(5a), 구동 트랜지스터(64)의 제2 차광막(6e)은 기판(10)에 일면에 성막한 도전성막을 포토리소그래피법 및 에칭법 등에 의해 형상가공함으로써 일괄하여 형성한 것이다.
주사선(2), 전압공급선(4), 커패시터(7)의 전극(7b), 스위치 트랜지스터(54)의 드레인 전극(5h), 소스 전극(5i) 및 구동 트랜지스터(64)의 드레인 전극(6h), 소스 전극(6i)은 제1 절연막(11)에 일면에 성막한 도전성막을 포토리소그래피법 및 에칭법 등에 의하여 형상가공함으로써 일괄하여 형성한 것이다.
스위치 트랜지스터(54)의 제1 차광막(5e), 구동 트랜지스터(64)의 제2 게이트 전극(6a)은 제2 절연막(12)에 일면에 성막한 도전성막을 포토리소그래피법 및 에칭법 등에 의하여 형상가공함으로써 일괄하여 형성한 것이다. 또한, 전압공급선(4)에 적층하는 도전층(4a)과 주사선(2)에 적층하는 도전층(2a)은 제2 게이트 전극(6a)과 제1 차광막(5e)과 함께 형성한 것이다.
제1 절연막(11)에는, 제1 게이트 전극(5a)과 주사선(2)이 포개어지는 영역에 콘택트 홀(11a)이 형성되고, 드레인 전극(5h)과 신호선(3)이 포개어지는 영역에 콘택트 홀(11b)이 형성되고, 제2 게이트 전극(6a)과 소스 전극(5i)이 포개어지는 영역에 콘택트 홀(11c)이 형성되어 있다. 또한, 콘택트 홀(11c)은 제2 절연막(12)에도 연통하여 형성되어 있다. 그 콘택트 홀(11a~11c) 내에 콘택트 플러그(20a~20c)가 각각 파묻혀 있다. 콘택트 플러그(20a)에 있어서 스위치 트랜지스터(54)의 제1 게이트 전극(5a)과 주사선(2)이 전기적으로 도통하고, 콘택트 플러그(20b)에 있어서 스위치 트랜지스터(54)의 드레인 전극(5h)과 신호선(3)이 전기적으로 도통하고, 콘택트 플러그(20c)에 있어서 스위치 트랜지스터(54)의 소스 전극(5i)과 커패시터(7)의 전극(7a)이 전기적으로 도통하는 것과 함께 스위치 트랜지스터(54)의 소스 전극(5i)과 구동 트랜지스터(64)의 제2 게이트 전극(6a)이 전기적으로 도통한다. 또한, 콘택트 플러그(20a~20c)를 통하는 것 없이, 주사선(2)이 직접 제1 게이트 전극(5a)과 접촉하고, 드레인 전극(5h)이 신호선(3)과 접촉하고, 소스 전극(5i)이 제2 게이트 전극(6a)과 접촉하여 도통시켜도 좋다.
또한, 제1 절연막(11)과 제2 절연막(12)에는 제1 차광막(5e)과 그라운드 배선(33)이 포개어지는 영역에 콘택트 홀(11d)이 형성되어 있고, 그 콘택트 홀(11d)에 콘택트 플러그(20d)가 파묻혀 있다. 콘택트 플러그(20d)에 있어서 제1 차광막(5e)과 그라운드 배선(33)이 도통하고, 제1 차광막(5e)이 접지되도록 되어 있다.
또한, 구동 트랜지스터(64)의 드레인 전극(6h)이 전압공급선(4)에 일체로 이어져 있고, 구동 트랜지스터(64)의 소스 전극(6i)이 커패시터(7)의 전극(7b)에 일체로 이어져 있다.
그 스위치 트랜지스터(54)와 구동 트랜지스터(64)로 구성되는 트랜지스터 구조체(564)의 구동, 제어에 의해서도 마찬가지로 EL 소자(8)가 발광하고, 트랜지스터 구조체(564)를 구비하는 EL 패널(1)도 마찬가지로 발광한다.
다음으로, 본원발명의 EL 패널(1)에 있어서의 트랜지스터 구조체(564)를 구성하는 스위치 트랜지스터(54)와 구동 트랜지스터(64)의 제조방법에 관하여, 도 48a 및 도 48b 내지 도 57a 및 도 57b의 공정도를 이용하여 설명한다.
또한, 그 공정설명도로 나타내는 스위치 트랜지스터(54)와 구동 트랜지스터(64)는 실제로는 예를 들면 도 45에 도시하는 바와 같이 그 형상이나 치수 등이 일부 다르지만, 여기에서는 편의상 각각의 박막 트랜지스터를 동등의 사이즈를 갖는 것으로 하여 나타내고, 각각의 박막 트랜지스터의 주요부를 개념적으로 도시하여 설명한다. 각각의 도 a는 구동 트랜지스터(64)이고 각각의 도 b는 스위치 트랜지스터(54)이다.
우선, 도 48a 및 도 48b에 도시하는 바와 같이 기판(10)상에 예컨대 Cr막, Al막, Cr/Al 적층막, AlTi 합금막 또는 AlTiNd 합금막 등의 게이트 메탈층을 스퍼터링으로 퇴적시켜, 포토리소그래피법 및 에칭법 등에 의하여 패터닝해서, 스위치 트랜지스터(54)의 제1 게이트 전극(5a)과 구동 트랜지스터(64)의 제2 차광막(6e)을 형성한다. 또한, 제1 게이트 전극(5a)과 제2 차광막(6e)과 함께, 기판(10)상에 신호선(3), 그라운드 배선(33), 커패시터(7)의 전극(7a)을 형성한다(도 45 내지 도 47 참조).
다음으로, 도 49a 및 도 49b에 도시하는 바와 같이 플라즈마 CVD(PE-CVD)에 의해서 질화 실리콘 등의 제1 절연막(11)을 성막한다.
더욱, 도 49a 및 도 49b에 도시하는 바와 같이 제1 절연막(11)상에, 결정성 실리콘을 포함하는 반도체층(9b)을 플라즈마 CVD에 의해 성막한다. 반도체막(54b, 64b)으로 되는 반도체층(9b)을 성막하는 때, 먼저 실리콘의 결정화도가 비교적 낮은 제1 실리콘층(91)을 성막하고, 계속해서 실리콘의 결정화도가 비교적 높은 제2 실리콘층(92)을 성막한다. 제1 실리콘층(91)은 바람직하게는 실질적으로 비정질 실리콘만으로 있다.
구체적으로는, SiH4 가스에 대한 H2 가스의 비율이 낮고, 플라즈마 파워와 압력이 낮은 조건에서, 비정질 실리콘 박막인 제1 실리콘층(91)을 성막하였다.
그후, SiH4 가스에 대한 H2 가스의 비율을 압도적으로 많이 하고, 또한, 보다 결정화도를 높게 하기 위해 플라즈마 파워와 압력을 크게 함으로써, 미세결정 실리콘 박막인 제2 실리콘층(92)을 성막하였다.
본 실시예에서는, 캐리어 가스로서 아르곤을 이용하고, 가스 유량을 SiH4/H2=50/10500[SCCM]으로 하고, 파워 밀도 0.134[W/cm2], 압력 300[Pa]의 조건으로 제2 실리콘층(92)을 성막하였다.
또한, 반도체층(9b)에 있어서의 제1 실리콘층(91)과 제2 실리콘층(92)(반도체막에 있어서의 제1 영역과 제2 영역)의 실리콘의 결정화도에 관하여는 전술한 바와 같이 예컨대 라만 분광측정에 의해 산출한 결정화도에 기초하여 판별할 수 있고, 예를 들면, 결정화도가 20% 이상이면 미세결정 실리콘 박막으로 정의하고, 결정화도가 20% 미만이면 비정질 실리콘 박막으로 정의한다(도 61 참조).
제1 절연막(11)상에 반도체층(9b)을 성막하기 전 처리로서, 제1 절연막(11)의 표면에 플라즈마 처리를 행하는 것이 바람직하다. 제1 절연막(11)에 플라즈마 처리를 행하는 것에 의하면, 제1 절연막(11)의 표면을 개질하여, 그 제1 절연막(11)상에 성막하는 결정성 실리콘의 결정화도를 높힐 수 있다.
본 실시형태에 있어서의 플라즈마 처리로서는 예컨대 H2 가스를 이용하고 가스 유량 1000[SCCM], 파워 밀도 0.178[W/cm2], 압력 80[Pa]의 조건으로 행하였다.
더욱, 도 49a 및 도 49b에 도시하는 바와 같이 반도체층(9b; 제2 실리콘층(92))상에 스퍼터링이나 CVD법 등에 의해서 불순물 반도체막으로 되는 불순물 반도체층(9f)을 성막한다.
또한, 불순물 반도체층(9f)으로서 어느 재료를 이용하는지는 박막 트랜지스터가 p형인지 n형인지에 따라 다르다.
p형 트랜지스터의 경우(p+Si)는 SiH4 가스 중에 다이보레인 등의 억셉터형의 불순물을 혼입시켜 플라즈마 성막시킴으로써 형성한다.
n형 트랜지스터의 경우(n+Si)는 SiH4 가스 중에 아르신이나 포스핀 등의 도너형의 불순물을 혼입시켜 플라즈마 성막시킴으로써 형성한다.
다음에, 도 50a 및 도 50b에 도시하는 바와 같이 반도체층(9b) 및 불순물 반도체층(9f)을 포토리소그래피법·에칭법 등에 의해서 패터닝하여, 제1 영역(641)과 제2 영역(642)을 갖는 제2 반도체막(64b) 및 그 제2 반도체막(64b)상에 배치된 불순물 반도체층부(9ff)와, 제1 영역(541)과 제2 영역(542)을 갖는 제1 반도체막(54b) 및 그 제1 반도체막(54b)상에 배치된 불순물 반도체층부(9ff)를 형성한다.
다음으로, 도 51a 및 도 51b에 도시하는 바와 같이 불순물 반도체층부(9ff)를 덮도록 제1 절연막(11)상에 예컨대 스퍼터링 등에 의해서 소스 전극 및 드레인 전극으로 되는 도전막(9h)을 성막한다.
다음으로, 도 52a 및 도 52b에 도시하는 바와 같이 도전막(9h)을 포토리소그래피법·에칭법 등에 의해서 패터닝하여, 구동 트랜지스터(64)의 소스 전극(6i) 및 드레인 전극(6h), 스위치 트랜지스터(54)의 소스 전극(5i) 및 드레인 전극(5h)을 형성한다. 또한, 소스 전극 및 드레인 전극과 함께, 주사선(2), 전압공급선(4), 커패시터(7)의 전극(7b)이 형성된다(도 45 ~ 도 47 참조).
다음으로, 도 53a 및 도 53b에 도시하는 바와 같이 드레인 전극(6h) 및 소스 전극(6i)을 마스크로 하여, 불순물 반도체층부(9ff)를 드라이 에칭에 의해 패터닝함으로써, 1쌍의 불순물 반도체막(6f, 6g)을 형성한다. 그때, 제2 반도체막(64b)의 상면도 에칭되어서, 제2 반도체막(64b)의 상면측의 제2 영역(642)에 오목부(6c)가 형성된다. 또한, 그 오목부(6c)가 제2 반도체막(64b)의 제1 영역(641)에 이르게 되지 않는 에칭 조건으로, 1쌍의 불순물 반도체막(6f, 6g)을 형성함과 함께, 오목부(6c)를 형성한다.
마찬가지로, 드레인 전극(5h) 및 소스 전극(5i)을 마스크로 하여, 불순물 반도체층부(9ff)를 드라이 에칭에 의해 패터닝함으로써, 1쌍의 불순물 반도체막(5f, 5g)을 형성한다. 그때, 제1 반도체막(54b)의 상면도 에칭되어서, 제1 반도체막(54b)의 상면측의 제2 영역(542)에 오목부(5c)가 형성된다. 또한, 그 오목부(5c)가 제1 반도체막(54b)의 제1 영역(541)에 이르게 되지 않는 에칭 조건으로, 1쌍의 불순물 반도체막(5f, 5g)을 형성함과 함께, 오목부(5c)를 형성한다.
여기서, 불순물 반도체층부(9ff)에 드라이 에칭을 행하는 것에 수반하여, 톱 게이트 구조의 구동 트랜지스터(64)의 제2 반도체막(64b)에 오목부(6c)를 형성하는 때, 제2 반도체막(64b)의 제2 영역(642)의 상면으로부터 그 제2 영역(642)의 두께의 반을 넘지 않도록 에칭을 행하는 것이 바람직하다. 보다 바람직하게는 제2 영역(642)의 두께의 3분의 1까지의 깊이의 오목부(6c)를 형성하도록 에칭을 행한다.
이것은, 제2 반도체막(64b)의 제2 영역(642)의 상면으로부터 그 제2 영역(642)의 두께의 반을 넘는 에칭을 행하여 버리면, 오목부(6c)가 제2 영역(642)에 있어서의 인큐베이션층에 이르게 되어 버리거나, 그 제2 영역(642)에 있어서의 전류 경로에 인큐베이션층이 포함되어 버리는 일이 있고, 트랜지스터의 온 전류의 향상이 방해되어 버리는 불편이 있다.
여기서, 제2 영역(642)에 있어서의 실리콘의 결정화가 안정되어 있는 부분(제2 영역(642)의 상면측)을 전류 경로로 하기 위해, 제2 반도체막(64b)의 제2 영역(642)을 너무 깊게 에칭하여 버리지 않도록, 오목부(6c)의 깊이를 제2 영역(642)의 두께의 반 정도로 두는 것이 바람직하다.
다음으로, 도 54a 및 도 54b에 도시하는 바와 같이 구동 트랜지스터(64)의 소스 전극(6i) 및 드레인 전극(6h)이나, 스위치 트랜지스터(54)의 소스 전극(5i) 및 드레인 전극(5h) 등을 덮는 제2 절연막(12)을 성막한다.
제2 절연막(12)에는 주사선(2), 전압공급선(4)을 각각 노출시키는 홈을 형성한다.
또한, 제2 절연막(12)의 성막 전에, 구동 트랜지스터(64)의 소스 전극(6i)과 도통하는 화소 전극(8a)을 형성하고 있다(도 46 참조).
다음으로, 도 55a 및 도 55b에 도시하는 바와 같이 제2 절연막(12)상 및 주사선(2), 전압공급선(4)을 각각 노출시킨 홈 내에 예컨대 Cr막, Al막, Cr/Al 적층막, AlTi 합금막 또는 AlTiNd 합금막 등의 게이트 메탈층(9a)을 스퍼터링 등에 의해 성막한다.
다음으로, 도 56a 및 도 56b에 도시하는 바와 같이 게이트 메탈층(9a)을 포토리소그래피법 및 에칭법 등에 의해 패터닝하여, 구동 트랜지스터(64)의 제2 게이트 전극(6a)과 스위치 트랜지스터(54)의 제1 차광막(5e)을 형성한다. 제2 게이트 전극(6a)과 제1 차광막(5e)과 함께, 도전층(2a), 도전층(4a)을 형성한다(도 45 참조).
다음으로, 도 57a 및 도 57b에 도시하는 바와 같이 제2 게이트 전극(6a)과 제1 차광막(5e)을 덮는 패시베이션막(14)을 제2 절연막(12)상에 성막한다.
그렇게 하여, 구동 트랜지스터(64)와 스위치 트랜지스터(54)가 제조된다.
더욱, 패시베이션막(14)과 제2 절연막(12)을 포토리소그래피로 패터닝함으로써 화소 전극(8a)의 중앙부가 노출하는 개구부(12a)를 형성한다(도 46 참조).
다음으로, 폴리이미드 등의 감광성 수지를 퇴적 후, 노광하여 화소 전극(8a)이 노출하는 개구부(13a)를 갖는, 예컨대 격자 형상의 뱅크(13)를 형성한다(도 46 참조).
다음으로, 뱅크(13)의 개구부(13a)에, 정공주입층(8b)이나 발광층(8c)으로 되는 재료가 용매에 용해 또는 분산된 액상체를 도포하고, 그 액상체를 건조시키는 것에 의해서, 캐리어 수송층인 정공주입층(8b)이나 발광층(8c)을 순차 성막한다(도 46 참조).
다음에, 뱅크(13)의 위 및 발광층(8c)의 위에 대향 전극(8d)을 일면에 성막함으로써, EL 소자(8)가 제조되어서(도 46 참조), EL 패널(1)이 제조된다.
이상과 같이, 보텀 게이트 구조의 제1 박막 트랜지스터인 스위치 트랜지스터(54) 및 톱 게이트 구조의 제2 박막 트랜지스터인 구동 트랜지스터(64)를 형성하는 때, 기판(10)과 제1 절연막(11)의 사이에 스위치 트랜지스터(54)의 제1 게이트 전극(5a) 및 구동 트랜지스터(64)의 제2 차광막(6e)을 형성하는 공정과 제2 절연막(12)과 패시베이션막(14)의 사이에 구동 트랜지스터(64)의 제2 게이트 전극(6a) 및 스위치 트랜지스터(54)의 제1 차광막(5e)을 형성하는 공정을 별개의 공정으로 하고, 그 이외의 박막 트랜지스터의 구성을 공통의 공정에 의해서 형성할 수 있다.
즉, 스위치 트랜지스터(54)의 제1 게이트 전극(5a)과 제1 차광막(5e)을 형성하는 공정과, 구동 트랜지스터(64)의 제2 게이트 전극(6a)과 제2 차광막(6e)을 형성하는 공정 이외의 공정을 공통의 제조공정으로 하는 제조방법에 의해서, 구동 트랜지스터(64)와 스위치 트랜지스터(54)를 구분 제작할 수 있다.
스위치 트랜지스터(54)의 제1 차광막(5e)은 구동 트랜지스터(64)의 제2 게이트 전극(6a)과 함께 형성되고, 구동 트랜지스터(64)의 제2 차광막(6e)은 스위치 트랜지스터(54)의 제1 게이트 전극(5a)과 함께 형성되므로, 제조공정 수를 늘리지 않고, 제1 차광막(5e)을 갖는 스위치 트랜지스터(54)와 제2 차광막(6e)을 갖는 구동 트랜지스터(64)를 구분 제작할 수 있다.
그리하여, 스위치 트랜지스터(54)의 제1 반도체막(54b)은 제1 게이트 전극(5a)측에 제1 영역(541)을 배치하였기 때문에, 제1 반도체막(54b)에 있어서의 비정질 실리콘을 보다 많이 포함하는 제1 영역(541)을 채널의 전류 경로로 하므로, 그 스위치 트랜지스터(54)는 비정질 실리콘으로 이루어진 반도체막을 구비하는 박막 트랜지스터에 상당하는 기능을 갖는 것으로 되고, 구동 트랜지스터(64)의 온/오프를 제어하는 박막 트랜지스터로서 매우 적합하게 기능한다.
또한, 구동 트랜지스터(64)의 제2 반도체막(64b)은 제2 게이트 전극(6a)측에 제2 영역(642)을 배치하였기 때문에, 제2 반도체막(64b)에 있어서의 결정성 실리콘을 보다 많이 포함하는 제2 영역(642)을 채널의 전류 경로로 하므로, 그 구동 트랜지스터(64)는 결정성 실리콘으로 이루어지는 반도체막을 구비하는 박막 트랜지스터에 상당하는 기능을 갖는 것으로 되고, 스위치 트랜지스터(54)의 제어에 의해서 EL 소자(8)에 전류를 흘리는 박막 트랜지스터로서 매우 적합하게 기능한다.
이와 같이, 구동 트랜지스터(64)와 스위치 트랜지스터(54)는 각각 다른 트랜지스터 특성을 갖고 있고, 각각의 기능을 발휘함으로써, EL 패널(1)을 양호하게 발광시킬 수 있다.
또한, 스위치 트랜지스터(54)에 마련된 제1 차광막(5e)은 제1 반도체막(54b)의 채널 영역을 제1 게이트 전극(5a)과에서 사이에 두는 배치로 있으므로, 제1 차광막(5e)과 제1 게이트 전극(5a)에서 EL 소자(8)의 발광광 등의 광을 차단해서, 그 광이 제1 반도체막(54b)의 채널 영역에 도달하기 어렵도록 할 수 있다.
마찬가지로, 구동 트랜지스터(64)에 마련된 제2 차광막(6e)은 제2 반도체막(64b)의 채널 영역을 제2 게이트 전극(6a)과에서 사이에 두는 배치로 있으므로, 제2 차광막(6e)과 제2 게이트 전극(6a)에서 EL 소자(8)의 발광광 등의 광을 차단해서, 그 광이 제2 반도체막(64b)의 채널 영역에 도달하기 어렵도록 할 수 있다.
그 결과, 스위치 트랜지스터(54)와 구동 트랜지스터(64)에 리크 전류가 생기기 어려워지고, 트랜지스터 특성이 안정하므로, 스위치 트랜지스터(54)와 구동 트랜지스터(64)는 양호하게 기능할 수 있다.
더욱, 제1 차광막(5e)이 그라운드 배선(33)에 접속되어 접지 전위로 설정되어 있는 것에 의해, 제1 차광막(5e)과 제1 게이트 전극(5a)은 제1 반도체막(54b)의 채널 영역으로 향하여 생기는 스위치 트랜지스터(54)이외의 요소에 의한 불요 전계를 차단하는 전계 실드 효과를 얻을 수 있으므로, 스위치 트랜지스터(54)는 적정한 제1 게이트 전극(5a)-소스 전극(5i)간 전압, 및 드레인 전극(5h)-소스 전극(5i)간 전압에 의해서 정상으로 동작할 수 있다. 마찬가지로, 제2 차광막(6e)이 그라운드 배선(33)에 접속되어 접지 전위로 설정되어 있는 것에 의하여, 제2 차광막(6e)과 제2 게이트 전극(6a)은 제2 반도체막(64b)의 채널 영역으로 향하여 생기는 구동 트랜지스터(64)이외의 요소에 의한 불요 전계를 차단하는 전계 실드 효과를 얻을 수 있으므로, 구동 트랜지스터(64)는 적정한 제1 게이트 전극(6a)-소스 전극(6i)간 전압, 및 드레인 전극(6h)-소스 전극(6i)간 전압에 의해서 정상으로 동작할 수 있다. 특히 구동 트랜지스터(64)의 구동 전류의 변화를 억제하는 것에 의해서 구동 트랜지스터(64)의 기능을 양호하게 유지하고 EL 소자(8)를 양호하게 발광시킬 수 있다.
또한, 상기에 있어서도, 접지 전위로 설정되는 그라운드 배선(33)을 갖고, 제1 차광막(5e) 및 제2 차광막(6e)이 그라운드 배선(33)에 접속되어 접지 전위로 설정되는 구성으로 하였지만, 그 구성에 한하는 것은 아니고, 그라운드 배선(33)을 갖지 않고, 제1 차광막(5e) 및 제2 차광막(6e)이 어디에도 접속되어 있지 않는 구성으로 하는 것이어도 좋다. 그 경우, 상기의 전계 실드 효과는 얻어지지 않지만, 상기의 차광 효과는 마찬가지로 얻어질 수 있다.
또한, 스위치 트랜지스터(54) 및 구동 트랜지스터(64)는 역 스태거 구조의 채널 에칭형의 박막 트랜지스터이고, 제1 반도체막(54b)과 제2 반도체막(64b)의 채널을 보호하는 채널 보호막을 구비하지 않는 구조를 갖고 있다. 이 때문에, 채널 보호막을 구비하는 타입의 박막 트랜지스터와 비교했을 경우, 채널 보호막을 형성하는 공정을 생략할 수 있으므로, 제조공정 수가 적은 만큼 제조 코스트를 억제하는 것이 가능하게 된다.
또한, 구동 트랜지스터(64)는 톱 게이트 구조이고, 제2 게이트 전극(6a)의 하방에 소스 전극(6i) 및 드레인 전극(6h)이 존재하는 구조이기 때문에, 제2 게이트 전극(6a)으로부터의 전계가 소스 전극(6i) 및 드레인 전극(6h)으로 차단되어 버리는 일이 있다. 그렇지만, 본 제4 실시형태의 구동 트랜지스터(64)는 채널 에칭형의 박막 트랜지스터이므로, 소스 전극(6i)과 드레인 전극(6h)간의 전류 경로는 제2 반도체막(64b)의 오목부(6c)에 대응하는 제2 영역(642)에 있어서, 제2 영역(642)에 있어서의 제2 절연막(12)과의 계면측으로 되고, 소스 전극(6i)과 드레인 전극(6h)의 아래에는 흐르지 않는다. 즉, 제2 게이트 전극(6a)으로부터의 전계가 소스 전극(6i) 및 드레인 전극(6h)으로 차단되어서, 소스 전극(6i)과 드레인 전극(6h)의 아래에는 채널이 생기지 않는다. 소스 전극(6i)과 드레인 전극(6h)의 아래에 채널이 생기지 않아도, 소스 전극(6i)과 드레인 전극(6h)간의 전류 경로는 제2 반도체막(64b)의 오목부(6c) 부분에서 안정되어 있고, 온 전류가 저하하지 않도록 구성되어 있다.
따라서, 구동 트랜지스터(64)의 구동 전류가 안정되고, 구동 트랜지스터(64)가 매우 적합하게 기능하므로, EL 소자(8)를 양호하게 발광구동할 수 있다.
그리하여, 이상과 같이 형성되어서 제조된 EL 패널(1)은 각종 전자기기의 표시 패널로서 이용된다.
예를 들면, 도 58에 도시하는 휴대전화기(200)의 표시 패널(1a)이나, 도 59a, 도 59b에 도시하는 디지털 카메라(300)의 표시 패널(1b)이나, 도 60에 도시하는 퍼스널 컴퓨터(400)의 표시 패널(1c)에 EL 패널(1)을 적용할 수 있다.
또한, 본원발명의 적용은 상술한 실시형태에 한정되는 것은 아니고 본원발명의 취지를 일탈하지 않는 범위에서 적절하게 변경가능하다.
상기 각각의 실시형태에서는 각각의 화소가 스위치 트랜지스터 및 구동 트랜지스터의 2개의 트랜지스터를 구비하고 있었지만, 그에 한하지 않고, 예컨대 도 62에 도시하는 바와 같은 트랜지스터 구성이어도 좋다.
그 경우, 스위치 트랜지스터(501) 및 스위치 트랜지스터(502)는 상술한 스위치 트랜지스터(51, 52, 53, 54)와 마찬가지의 구조이고, 구동 트랜지스터(601)는 상술한 구동 트랜지스터(61, 62, 63, 64)와 마찬가지의 구조로 하면 좋다.
당업자에게는 부가적인 이점 및 수정이 용이할 것이다. 그러므로, 더 넓은 태양의 본원발명은 여기서 기술되고 도시된 특정 설명 및 각각의 실시예에 국한되지 않는다. 따라서, 첨부된 청구범위 및 그 균등물에 의해 정의되는 바와 같은 전반적인 진보적 개념의 취지 및 범위를 벗어남이 없이 다양한 변경이 가능하다.

Claims (20)

  1. 제1 게이트 전극, 상기 제1 게이트 전극을 덮는 제1 절연막, 상기 제1 절연막상의 상기 제1 게이트 전극에 대응하는 위치에 마련된 제1 반도체막, 상기 제1 반도체막을 덮는 제2 절연막, 및 상기 제2 절연막상의, 상기 제1 반도체막에 대응하는 위치에 마련된 제1 차광막을 구비하는 제1 박막 트랜지스터와,
    상기 제1 절연막상에 마련된 제2 반도체막, 상기 제2 반도체막을 덮는 상기 제2 절연막, 상기 제2 절연막상의, 상기 제2 반도체막에 대응하는 위치에 마련된 제2 게이트 전극, 및 상기 제1 절연막하의, 상기 제2 반도체막에 대응하는 위치에 마련된 제2 차광막을 구비하는 제2 박막 트랜지스터를 구비하고,
    상기 제1 반도체막 및 상기 제2 반도체막은 상기 제1 절연막측으로부터 두께 방향을 따라서 제1 영역과 제2 영역을 갖고,
    상기 제1 영역의 실리콘의 결정화도는 상기 제2 영역의 실리콘의 결정화도보다 높은 것을 특징으로 하는 트랜지스터 구조체.
  2. 제1 항에 있어서,
    상기 제1 반도체막 및 상기 제2 반도체막에 있어서, 상기 제2 영역에 있어서의 비정질 실리콘영역의 비율은, 상기 제1 영역에 있어서의 비정질 실리콘 영역의 비율보다 큰 것을 특징으로 하는 트랜지스터 구조체.
  3. 제1 항에 있어서,
    상기 제1 박막 트랜지스터에 있어서는 상기 제1 반도체막의 상기 제1 영역이 상기 제1 반도체막의 전류 경로를 이루고,
    상기 제2 박막 트랜지스터에 있어서는 상기 제2 반도체막의 상기 제2 영역이 상기 제2 반도체막의 전류 경로를 이루는 것을 특징으로 하는 트랜지스터 구조체.
  4. 제1 항에 있어서,
    상기 제1 반도체막의 상면의, 상기 제1 게이트 전극에 대응하는 영역의 적어도 일부에 오목부가 마련되고,
    상기 제2 반도체막의 상면의, 상기 제2 게이트 전극에 대응하는 영역의 적어도 일부에 오목부가 마련되고,
    상기 제1 박막 트랜지스터는 상기 제1 반도체막의 상기 오목부를 제외한 영역의 적어도 일부에, 불순물 반도체막을 통하여 마련된 제1 소스 전극 및 제1 드레인 전극을 갖고,
    상기 제2 박막 트랜지스터는 상기 제2 반도체막의 상기 오목부를 제외한 영역의 적어도 일부에, 불순물 반도체막을 통하여 마련된 제2 소스 전극 및 제2 드레인 전극을 갖는 것을 특징으로 하는 트랜지스터 구조체.
  5. 제4 항에 있어서,
    상기 오목부는 상기 제1 반도체막 및 상기 제2 반도체막의 상기 제2 영역에 마련되어 있는 것을 특징으로 하는 트랜지스터 구조체.
  6. 제1 항에 있어서,
    상기 제1 차광막 및 상기 제2 차광막은 도전성 재료에 의해 형성되고, 접지 전위로 설정되는 그라운드 배선에 전기적으로 접속되어 있는 것을 특징으로 하는 트랜지스터 구조체.
  7. 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 갖는 트랜지스터 구조체의 제조방법으로서,
    상기 제1 박막 트랜지스터의 제1 게이트 전극을 형성하는 제1 게이트 전극 형성공정,
    상기 제1 게이트 전극상에 제1 절연막을 형성하는 제1 절연막 형성공정,
    상기 제1 절연막상의 상기 제1 게이트 전극에 대응하는 위치에 제1 반도체막을 형성하고, 상기 제1 절연막상의 상기 제2 박막 트랜지스터로 되는 위치에 제2 반도체막을 형성하는 반도체막 형성공정,
    상기 제1 반도체막 및 상기 제2 반도체막의 상방에 제2 절연막을 형성하는 제2 절연막 형성공정, 및
    상기 제2 절연막상의 상기 제2 반도체막에 대응하는 위치에 상기 제2 박막 트랜지스터의 제2 게이트 전극을 형성하는 제2 게이트 전극 형성공정을 포함하고,
    상기 제2 게이트 전극 형성공정은, 상기 제2 절연막상의 상기 제1 반도체막에 대응하는 위치에, 상기 제2 게이트 전극과 동시에 제1 차광막을 형성하는 제1 차광막 형성공정을 포함하고,
    상기 제1 게이트 전극 형성공정은, 상기 제1 절연막하의 상기 제2 반도체막에 대응하는 위치에, 상기 제1 게이트 전극과 동시에 제2 차광막을 형성하는 제2 차광막 형성공정을 포함하고,
    상기 반도체막 형성공정은, 상기 제1 절연막측으로부터 두께 방향을 따라서 제1 영역과 제2 영역을 적층하여 형성해서, 상기 제1 반도체막 및 상기 제2 반도체막을 형성하고, 상기 제1 영역의 실리콘의 결정화도를, 상기 제2 영역의 실리콘의 결정화도보다 높게 하는 공정을 포함하는 것을 특징으로 하는 트랜지스터 구조체의 제조방법.
  8. 제7 항에 있어서,
    상기 제1 차광막 형성공정은 상기 제1 차광막을 상기 제2 게이트 전극과 같은 재료에 의해 상기 제2 게이트 전극의 형성과 동시에 형성하는 공정을 포함하고,
    상기 제2 차광막 형성공정은 상기 제2 차광막을 상기 제1 게이트 전극과 같은 재료에 의해 상기 제1 게이트 전극의 형성과 동시에 형성하는 공정을 포함하는 것을 특징으로 하는 트랜지스터 구조체의 제조방법.
  9. 제7 항에 있어서,
    상기 반도체막 형성공정은, 상기 제1 반도체막의 상면의, 상기 제1 게이트 전극에 대응하는 영역의 적어도 일부에 오목부를 형성하고, 상기 제2 반도체막의 상면의, 상기 제2 게이트 전극에 대응하는 영역의 적어도 일부에 오목부를 형성하는 오목부 형성공정을 포함하는 것을 특징으로 하는 트랜지스터 구조체의 제조방법.
  10. 제9 항에 있어서,
    상기 오목부 형성공정은 상기 오목부를 상기 제1 반도체막의 상기 제2 영역 및 상기 제2 반도체막의 상기 제2 영역에 형성하는 반도체막 가공공정을 포함하는 것을 특징으로 하는 트랜지스터 구조체의 제조방법.
  11. 제9 항에 있어서,
    불순물 반도체막을 상기 제1 반도체막 및 상기 제2 반도체막에 접촉하도록 형성하는 불순물 반도체막 형성공정,
    상기 제1 박막 트랜지스터의 제1 소스 전극 및 제1 드레인 전극을, 상기 불순물 반도체막을 통하여 상기 제1 반도체막에 전기적으로 접속되는 위치에 서로 이간하여 형성하고, 상기 제2 박막 트랜지스터의 제2 소스 전극 및 제2 드레인 전극을, 상기 불순물 반도체막을 통하여 상기 제2 반도체막에 전기적으로 접속되는 위치에 서로 이간하여 형성하는 전극 형성공정, 및
    상기 불순물 반도체막을 상기 제1 소스 전극, 상기 제1 드레인 전극, 상기 제2 소스 전극 및 상기 제2 드레인 전극을 마스크로 하여 에칭해서, 이간한 상기 제1 소스 전극과 상기 제1 드레인 전극과의 사이의 상기 불순물 반도체막, 및 이간한 상기 제2 소스 전극과 상기 제2 드레인 전극과의 사이의 상기 불순물 반도체막을 제거하는 불순물 반도체막 가공공정을 포함하고,
    상기 오목부 형성공정은, 상기 불순물 반도체막 가공공정에 있어서 상기 불순물 반도체막의 일부를 에칭에 의해서 제거하는 것에 수반하여, 상기 제1 반도체막의 상면 및 상기 제2 반도체막의 상면의 일부도 에칭되어서 제거되는 것에 의해 실행되는 것을 특징으로 하는 트랜지스터 구조체의 제조방법.
  12. 트랜지스터 구조체와 발광소자를 갖는 발광장치로서,
    상기 트랜지스터 구조체는
    제1 게이트 전극, 상기 제1 게이트 전극을 덮는 제1 절연막, 상기 제1 절연막상의 상기 제1 게이트 전극에 대응하는 위치에 마련된 제1 반도체막, 상기 제1 반도체막을 덮는 제2 절연막, 및 상기 제2 절연막상의, 상기 제1 반도체막에 대응하는 위치에 마련된 제1 차광막을 구비하는 제1 박막 트랜지스터와,
    상기 제1 절연막상에 마련된 제2 반도체막, 상기 제2 반도체막을 덮는 상기 제2 절연막, 상기 제2 절연막상의, 상기 제2 반도체막에 대응하는 위치에 마련된 제2 게이트 전극, 및 상기 제1 절연막하의, 상기 제2 반도체막에 대응하는 위치에 마련된 제2 차광막을 구비하는 제2 박막 트랜지스터를 구비하고,
    상기 발광소자는 상기 제1 박막 트랜지스터와 상기 제2 박막 트랜지스터의 제어에 의해서 발광이 제어되고,
    상기 제1 반도체막 및 상기 제2 반도체막은 상기 제1 절연막측으로부터 두께 방향을 따라서 제1 영역과 제2 영역을 갖고,
    상기 제1 영역의 실리콘의 결정화도는 상기 제2 영역의 실리콘의 결정화도보다 높은 것을 특징으로 하는 발광장치.
  13. 제12 항에 있어서,
    상기 제1 반도체막 및 상기 제2 반도체막에 있어서, 상기 제2 영역에 있어서의 비정질 실리콘영역의 비율은, 상기 제1 영역에 있어서의 비정질 실리콘 영역의 비율보다 큰 것을 특징으로 하는 발광장치.
  14. 제12 항에 있어서,
    상기 제1 박막 트랜지스터에 있어서는 상기 제1 반도체막의 상기 제1 영역이 상기 제1 반도체막의 전류 경로를 이루고,
    상기 제2 박막 트랜지스터에 있어서는 상기 제2 반도체막의 상기 제2 영역이 상기 제2 반도체막의 전류 경로를 이루는 것을 특징으로 하는 발광장치.
  15. 제12 항에 있어서,
    상기 제1 영역은 상기 실리콘의 결정화도가 상기 제2 영역의 상기 실리콘의 결정화도보다 높고,
    상기 제2 박막 트랜지스터가 상기 제1 박막 트랜지스터로의 신호의 전달을 제어하는 스위치 트랜지스터로서 기능하고,
    상기 제1 박막 트랜지스터가 상기 제2 박막 트랜지스터를 통하여 전달된 신호에 기초하여 전류를 상기 발광소자에 흘리는 구동 트랜지스터로서 기능하는 것을 특징으로 하는 발광장치.
  16. 제12 항에 있어서,
    상기 제2 영역은 상기 실리콘의 결정화도가 상기 제1 영역의 상기 실리콘의 결정화도보다 높고,
    상기 제1 박막 트랜지스터가 상기 제2 박막 트랜지스터로의 신호의 전달을 제어하는 스위치 트랜지스터로서 기능하고,
    상기 제2 박막 트랜지스터가 상기 제1 박막 트랜지스터를 통하여 전달된 신호에 기초하여 전류를 상기 발광소자에 흘리는 구동 트랜지스터로서 기능하는 것을 특징으로 하는 발광장치.
  17. 제12 항에 있어서,
    상기 제1 박막 트랜지스터와 상기 제2 박막 트랜지스터 중 적어도 어느 하나에 접속된 전압공급선, 및
    상기 전압공급선상에, 상기 전압공급선에 전기적으로 접속하여 마련된, 상기 제2 게이트 전극과 같은 재료로 이루어지는 도전층을 갖는 것을 특징으로 하는 발광장치.
  18. 제12 항에 있어서,
    상기 제1 반도체막의 상면의, 상기 제1 게이트 전극에 대응하는 영역의 적어도 일부에 오목부가 마련되고,
    상기 제2 반도체막의 상면의, 상기 제2 게이트 전극에 대응하는 영역의 적어도 일부에 오목부가 마련되고,
    상기 제1 박막 트랜지스터는 상기 제1 반도체막의 상기 오목부를 제외한 영역의 적어도 일부에, 불순물 반도체막을 통하여 마련된 제1 소스 전극 및 제1 드레인 전극을 갖고,
    상기 제2 박막 트랜지스터는 상기 제2 반도체막의 상기 오목부를 제외한 영역의 적어도 일부에, 불순물 반도체막을 통하여 마련된 제2 소스 전극 및 제2 드레인 전극을 갖는 것을 특징으로 하는 발광장치.
  19. 제18 항에 있어서,
    상기 오목부는 상기 제1 반도체막 및 상기 제2 반도체막의 상기 제2 영역에 마련되어 있는 것을 특징으로 하는 발광장치.
  20. 제12 항에 있어서,
    상기 제1 차광막 및 상기 제2 차광막은 도전성 재료에 의해 형성되고, 접지 전위로 설정되어 있는 그라운드 배선에 전기적으로 접속되어 있는 것을 특징으로 하는 발광장치.
KR1020110092398A 2010-09-14 2011-09-14 트랜지스터 구조체, 트랜지스터 구조체의 제조방법 및 발광장치 KR101298309B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2010205016A JP5136616B2 (ja) 2010-09-14 2010-09-14 トランジスタ構造体、トランジスタ構造体の製造方法及び発光装置
JPJP-P-2010-205024 2010-09-14
JPJP-P-2010-205016 2010-09-14
JP2010205024A JP5205634B2 (ja) 2010-09-14 2010-09-14 トランジスタ構造体、トランジスタ構造体の製造方法及び発光装置

Publications (2)

Publication Number Publication Date
KR20120028832A KR20120028832A (ko) 2012-03-23
KR101298309B1 true KR101298309B1 (ko) 2013-08-20

Family

ID=45805771

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110092398A KR101298309B1 (ko) 2010-09-14 2011-09-14 트랜지스터 구조체, 트랜지스터 구조체의 제조방법 및 발광장치

Country Status (4)

Country Link
US (1) US8633487B2 (ko)
KR (1) KR101298309B1 (ko)
CN (1) CN102403362B (ko)
TW (1) TW201218367A (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8633486B2 (en) * 2010-07-09 2014-01-21 Casio Computer Co., Ltd. Transistor structure and light emitting apparatus
US9184052B2 (en) * 2012-10-25 2015-11-10 Samsung Electronics Co., Ltd. Semiconductor device and manufacturing method of semiconductor device using metal oxide
KR102012854B1 (ko) * 2012-11-12 2019-10-22 엘지디스플레이 주식회사 액정표시장치용 어레이기판 및 그 제조방법
KR102446991B1 (ko) 2013-09-13 2022-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
KR102319478B1 (ko) * 2014-03-18 2021-10-29 삼성디스플레이 주식회사 박막 트랜지스터 및 그 제조 방법
CN105655408A (zh) * 2016-03-14 2016-06-08 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及其制作和驱动方法、显示装置
CN105742240B (zh) * 2016-04-05 2019-09-13 武汉华星光电技术有限公司 一种ltps阵列基板的制造方法
KR102352809B1 (ko) * 2017-03-31 2022-01-19 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이를 포함하는 표시 장치
CN110502960B (zh) * 2018-05-17 2022-04-08 京东方科技集团股份有限公司 显示基板、指纹识别面板、指纹识别方法及显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009033145A (ja) 2007-06-29 2009-02-12 Semiconductor Energy Lab Co Ltd 半導体装置
JP2009212219A (ja) 2008-03-03 2009-09-17 Casio Comput Co Ltd Ｅｌディスプレイパネル及びトランジスタアレイパネル
JP2010135384A (ja) 2008-12-02 2010-06-17 Mitsubishi Electric Corp 薄膜トランジスタアレイ基板、その製造方法及び液晶表示装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0990403A (ja) 1995-09-27 1997-04-04 Advanced Display:Kk 薄膜トランジスタアレイおよびその製法
JP4105173B2 (ja) 2001-05-23 2008-06-25 株式会社半導体エネルギー研究所 発光装置
US7307301B2 (en) * 2002-12-17 2007-12-11 General Electric Company Imaging array
JP4442570B2 (ja) * 2005-04-11 2010-03-31 セイコーエプソン株式会社 電気光学装置及びその製造方法、並びに電子機器
KR101209041B1 (ko) 2005-11-25 2012-12-06 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR101277606B1 (ko) 2006-03-22 2013-06-21 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
KR101281167B1 (ko) * 2006-11-22 2013-07-02 삼성전자주식회사 유기발광 디스플레이의 단위 화소부 구동소자 및 그제조방법
JP5395382B2 (ja) * 2007-08-07 2014-01-22 株式会社半導体エネルギー研究所 トランジスタの作製方法
US8822995B2 (en) 2008-07-24 2014-09-02 Samsung Display Co., Ltd. Display substrate and method of manufacturing the same
US8633486B2 (en) 2010-07-09 2014-01-21 Casio Computer Co., Ltd. Transistor structure and light emitting apparatus

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009033145A (ja) 2007-06-29 2009-02-12 Semiconductor Energy Lab Co Ltd 半導体装置
JP2009212219A (ja) 2008-03-03 2009-09-17 Casio Comput Co Ltd Ｅｌディスプレイパネル及びトランジスタアレイパネル
JP2010135384A (ja) 2008-12-02 2010-06-17 Mitsubishi Electric Corp 薄膜トランジスタアレイ基板、その製造方法及び液晶表示装置

Also Published As

Publication number Publication date
KR20120028832A (ko) 2012-03-23
US20120061675A1 (en) 2012-03-15
CN102403362B (zh) 2014-10-22
CN102403362A (zh) 2012-04-04
US8633487B2 (en) 2014-01-21
TW201218367A (en) 2012-05-01

Similar Documents

Publication Publication Date Title
KR101298309B1 (ko) 트랜지스터 구조체, 트랜지스터 구조체의 제조방법 및 발광장치
US6894432B2 (en) Light emitting device and production method thereof
KR101432110B1 (ko) 유기 발광 장치 및 그 제조 방법
JP4953166B2 (ja) 表示パネルの製造方法
KR101232159B1 (ko) 터널링 효과 박막 트랜지스터 및 그 제조 방법과 그를이용한 유기 전계발광 표시장치
KR101272373B1 (ko) 트랜지스터 구조체 및 발광 장치
JP4973698B2 (ja) 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP2012064604A (ja) トランジスタ構造体、トランジスタ構造体の製造方法及び発光装置
JP5630170B2 (ja) トランジスタ構造体の製造方法
JP5136616B2 (ja) トランジスタ構造体、トランジスタ構造体の製造方法及び発光装置
JP5428404B2 (ja) 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP5205634B2 (ja) トランジスタ構造体、トランジスタ構造体の製造方法及び発光装置
JP2012019120A (ja) トランジスタ構造体、トランジスタ構造体の製造方法及び発光装置
JP5630169B2 (ja) トランジスタ構造体の製造方法
JP2012069540A (ja) 薄膜トランジスタ、薄膜トランジスタの製造方法及び発光装置
JP5471564B2 (ja) 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP2012019117A (ja) トランジスタ構造体、トランジスタ構造体の製造方法及び発光装置
JP5533070B2 (ja) 薄膜トランジスタ、発光装置及び薄膜トランジスタの製造方法
JP2012019122A (ja) トランジスタ構造体、トランジスタ構造体の製造方法及び発光装置
JP5481998B2 (ja) トランジスタの製造方法
JP2011192941A (ja) 薄膜トランジスタ基板及び薄膜トランジスタ基板の製造方法
JP5458770B2 (ja) トランジスタ及びトランジスタの製造方法
JP2011048215A (ja) トランジスタ基板及び発光装置
JP2012019119A (ja) トランジスタ構造体、トランジスタ構造体の製造方法及び発光装置
JP2012019118A (ja) トランジスタ構造体、トランジスタ構造体の製造方法及び発光装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160630

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170629

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180628

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190624

Year of fee payment: 7