JP5533070B2 - 薄膜トランジスタ、発光装置及び薄膜トランジスタの製造方法 - Google Patents
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そして、微結晶シリコンからなる半導体層を形成する手法として、例えば、シリコンを結晶化しつつ堆積させるようにして、シリコンの結晶化と半導体層の成膜を同時に行い、微結晶シリコンの半導体層を成膜する試みも行われている。
例えば、ボトムゲート構造の薄膜トランジスタ56においては、図17に示すように、半導体層56bにおけるインキュベーション層56cがゲート絶縁膜11との界面に位置するので、インキュベーション層56cがオン電流(Id)の経路の一部となってしまうことがある。そして、オン電流の経路の一部がインキュベーション層56cにあたると、オン電流が向上せず、トランジスタ特性が悪化してしまうことになる。
ゲート電極に対向する第一面寄りに、インキュベーション領域及び第一型不純物を含む第一型不純物領域を有し、前記第一面と反対の第二面寄りに、前記第一型不純物と異なる型の不純物を含む第二型不純物領域を有する結晶性半導体層を形成する半導体層成膜工程を有し、前記半導体層成膜工程において、前記第一型不純物領域成膜時に第一型ドーパントを供給し、前記第一型不純物領域の成膜から前記第二型不純物領域の成膜に切り替えるときに、前記第一型ドーパントの供給を停止して、第二型ドーパントを供給することを特徴とする。
前記結晶性半導体層の前記第二型不純物領域は、前記第一型不純物領域のうち、前記インキュベーション領域を含んでいない領域と接していることが好ましい。
本発明の薄膜トランジスタは、上記薄膜トランジスタの製造方法によって製造されることを特徴とする。
本発明の発光装置は、前記薄膜トランジスタと、前記薄膜トランジスタの制御によって発光する発光素子と、を有することを特徴とする。
このELパネル1には、複数の走査線2が行方向に沿って互いに略平行となるよう配列され、複数の信号線3が平面視して走査線2と略直交するよう列方向に沿って互いに略平行となるよう配列されている。また、隣り合う走査線2の間において電圧供給線4が走査線2に沿って設けられている。そして、これら各走査線2と隣接する二本の信号線3と各電圧供給線4とによって囲われる範囲が、画素Pに相当する。
また、ELパネル1には、走査線2、信号線3、電圧供給線4の上方に覆うように、格子状の隔壁であるバンク13が設けられている。このバンク13によって囲われてなる略長方形状の複数の開口部13aが画素Pごとに形成されており、この開口部13a内に所定のキャリア輸送層(後述する正孔注入層8b、発光層8c)が設けられて、画素Pの発光領域となる。キャリア輸送層とは、電圧が印加されることによって正孔又は電子を輸送する層である。なお、バンク13は、上述のように、画素Pごとに開口部13aを設けるものばかりでなく、信号線3上を覆い且つ列方向に沿って延在するとともに、列方向に並んだ後述する複数の画素Pの各画素電極8aの中央部をまとめて露出するようなストライプ状であってもよい。
第一絶縁膜11は、例えば、光透過性を有し、シリコン窒化物又はシリコン酸化物からなる。この第一絶縁膜11上であってゲート電極5aに対応する位置に半導体膜5bが形成されており、半導体膜5bが第一絶縁膜11を挟んでゲート電極5aと相対している。
半導体膜5bは、例えば、結晶性シリコンからなり微結晶シリコンを含んでいる。特に、半導体膜5bの下層側はn−型の結晶性シリコンからなり、その上層側はp型の結晶性シリコンからなる。具体的には、半導体膜5bは、n−型の結晶性シリコンからなる下層部51と、p型の結晶性シリコンからなる上層部52とを有しており、第一絶縁膜11に面する下層部51上に、上層部52が積層された構造を成している。半導体膜5bの下層部51と上層部52は一体に形成されている。この半導体膜5bにチャネルが形成される。
半導体膜5bの中央部上には、絶縁性のチャネル保護膜5dが形成されている。チャネル保護膜5dは、例えば、シリコン窒化物又はシリコン酸化物からなり、半導体膜5bのチャネルとなる領域を覆う保護膜である。
また、半導体膜5bの一端部の上には、不純物半導体膜5fが一部チャネル保護膜5dに重なるようにして形成されており、半導体膜5bの他端部の上には、不純物半導体膜5gが一部チャネル保護膜5dに重なるようにして形成されている。そして、不純物半導体膜5f,5gはチャネル保護膜5dを挟みチャネル長方向に対向しており、それぞれ半導体膜5bの両端側に互いに離間して形成されている。なお、不純物半導体膜5f,5gは、不純物イオン濃度がn−型の下層部51よりも高いn+型半導体であるが、これに限らず、p型半導体であってもよい。
不純物半導体膜5fの上には、ドレイン電極5hが形成されている。不純物半導体膜5gの上には、ソース電極5iが形成されている。ドレイン電極5h,ソース電極5iは、例えば、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜又はAlTiNd合金膜からなる。
チャネル保護膜5d、ドレイン電極5h及びソース電極5iの上には、絶縁性の第二絶縁膜12が成膜され、チャネル保護膜5d、ドレイン電極5h及びソース電極5iが第二絶縁膜12によって被覆されている。そして、スイッチトランジスタ5は、第二絶縁膜12によって覆われるようになっている。第二絶縁膜12は、例えば、窒化シリコン又は酸化シリコンからなる。
この第一絶縁膜11の上であって、ゲート電極6aに対応する位置に、チャネルが形成される半導体膜6bが設けられており、この半導体膜6bが第一絶縁膜11を挟んでゲート電極6aと相対している。
半導体膜6bは、例えば、結晶性シリコンからなり微結晶シリコンを含んでいる。特に、半導体膜6bの下層側はn−型の結晶性シリコンからなり、その上層側はp型の結晶性シリコンからなる。具体的には、半導体膜6bは、n−型の結晶性シリコンからなる下層部61と、p型の結晶性シリコンからなる上層部62とを有しており、第一絶縁膜11に面する下層部61上に上層部62が一体に積層された構造を成している。この半導体膜6bにチャネルが形成される。
半導体膜6bの中央部上には、絶縁性のチャネル保護膜6dが形成されている。チャネル保護膜6dは、例えば、シリコン窒化物又はシリコン酸化物からなり、半導体膜6bのチャネルとなる領域を覆う保護膜である。
また、半導体膜6bの一端部の上には、不純物半導体膜6fが一部チャネル保護膜6dに重なるようにして形成されており、半導体膜6bの他端部の上には、不純物半導体膜6gが一部チャネル保護膜6dに重なるようにして形成されている。そして、不純物半導体膜6f,6gはチャネル保護膜6dを挟みチャネル長方向に対向しており、それぞれ半導体膜6bの両端側に互いに離間して形成されている。なお、不純物半導体膜6f,6gは、不純物イオン濃度がn−型の下層部61よりも高いn+型半導体であるが、これに限らず、p型半導体であってもよい。
不純物半導体膜6fの上には、ドレイン電極6hが形成されている。不純物半導体膜6gの上には、ソース電極6iが形成されている。ドレイン電極6h,ソース電極6iは、例えば、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜又はAlTiNd合金膜からなる。
チャネル保護膜6d、ドレイン電極6h及びソース電極6iの上には、絶縁性の第二絶縁膜12が成膜され、チャネル保護膜6d、ドレイン電極6h及びソース電極6iが第二絶縁膜12によって被覆されている。そして、駆動トランジスタ6は、第二絶縁膜12によって覆われるようになっている。
また、走査線2、電圧供給線4、キャパシタ7の電極7b、スイッチトランジスタ5のドレイン電極5h,ソース電極5i及び駆動トランジスタ6のドレイン電極6h,ソース電極6iは、第一絶縁膜11に一面に成膜された導電性の金属膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで形成されたものである。
また、駆動トランジスタ6のゲート電極6aがキャパシタ7の電極7aに一体に連なっており、駆動トランジスタ6のドレイン電極6hが電圧供給線4に一体に連なっており、駆動トランジスタ6のソース電極6iがキャパシタ7の電極7bに一体に連なっている。
そして、図4、図5に示すように、第二絶縁膜12が、走査線2、信号線3、電圧供給線4、スイッチトランジスタ5、駆動トランジスタ6、画素電極8aの周縁部、キャパシタ7の電極7b及び第一絶縁膜11を覆うように形成されている。第二絶縁膜12には、各画素電極8aの中央部が露出するように開口部12aが形成されている。そのため、第二絶縁膜12は平面視して格子状に形成されている。
発光層8cは、画素P毎にR(赤),G(緑),B(青)のいずれかを発光する材料を含み、例えば、ポリフルオレン系発光材料やポリフェニレンビニレン系発光材料からなる層であって、対向電極8dから供給される電子と、正孔注入層8bから注入される正孔との再結合に伴い発光する。このため、R(赤)を発光する画素P、G(緑)を発光する画素P、B(青)を発光する画素Pは互いに発光層8cの発光材料が異なる。なお、画素PのR(赤),G(緑),B(青)のパターンは格子パターンに限らず、デルタ配列であってもよく、また縦方向に同色画素が配列されるストライプパターンであってもよい。ストライプパターンの場合、バンク13の開口部13aは、列方向に沿って複数の画素Pの画素電極8aの中央部をまとめて露出するようなストライプ状となる。
この対向電極8dは全ての画素Pに共通した電極であり、発光層8cなどの化合物膜とともに後述するバンク13を被覆している。
そして、開口部13a内において、キャリア輸送層としての正孔注入層8b及び発光層8cが、画素電極8a上に積層されている。
例えば、図5に示すように、第二絶縁膜12の上に設けられたバンク13には、第二絶縁膜12の開口部12aより内側に開口部13aが形成されている。
そして、各開口部13aに囲まれた各画素電極8a上に、正孔注入層8bとなる材料が含有される液状体を塗布し、基板10ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第1のキャリア輸送層である正孔注入層8bとなる。
さらに、各開口部13aに囲まれた各正孔注入層8b上に、発光層8cとなる材料が含有される液状体を塗布し、基板10ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第2のキャリア輸送層である発光層8cとなる。
なお、この発光層8cとバンク13を被覆するように対向電極8dが設けられている。
なお、基板10側ではなく、反対側が表示面となるトップエミッション構造でもよい。この場合、上述したように対向電極8dを透明電極とし、画素電極8aを反射電極として、発光層8cから発した光が対向電極8dを透過して出射する。
全ての電圧供給線4に所定レベルの電圧が印加された状態で、走査ドライバによって走査線2に順次電圧が印加されることで、これら走査線2が順次選択される。
各走査線2が選択されている時に、データドライバによって階調に応じたレベルの電圧が全ての信号線3に印加されると、その選択されている走査線2に対応するスイッチトランジスタ5がオンになっていることから、その信号線3における電圧が駆動トランジスタ6のゲート電極6aに印加される。
この駆動トランジスタ6のゲート電極6aに印加された所定の階調に対応するレベルの電圧に応じて、駆動トランジスタ6のゲート電極6aとソース電極6iとの間の電位差が定まって、駆動トランジスタ6におけるドレイン−ソース電流の大きさが定まり、EL素子8がそのドレイン−ソース電流に応じた明るさで発光する。その後、その走査線2の選択が解除されると、スイッチトランジスタ5がオフとなるので、駆動トランジスタ6のゲート電極6aに印加された電圧にしたがった電荷がキャパシタ7に蓄えられ、駆動トランジスタ6のゲート電極6aとソース電極6i間の電位差は保持される。このため、駆動トランジスタ6は選択時と同じ電流値のドレイン−ソース電流を流し続け、EL素子8の輝度を維持するようになっている。
つまり、スイッチトランジスタ5によって、駆動トランジスタ6のゲート電極6aに印加される電圧が、信号線3に印加された所定階調レベルの電圧に切り替えられ、駆動トランジスタ6は、そのゲート電極6aに印加された電圧のレベルに応じた電流値のドレイン−ソース電流(駆動電流)を電圧供給線4からEL素子8に向けて流し、EL素子8を電流値(電流密度)にしたがった所定の階調で発光させる。
この半導体膜6b(5b)における下層部61(51)が第一絶縁膜11と接する下面側には、シリコンの結晶化が不十分なインキュベーション層6c(5c)が形成されている。そのインキュベーション層6c(5c)よりも上層側の半導体膜6b(5b)は、結晶性シリコン(特に微結晶シリコン)の結晶化が安定している結晶化領域Rとして形成されている。つまり、半導体膜6b(5b)において、下層部61(51)における下面側がインキュベーション層6c(5c)となっており、下層部61(51)のインキュベーション層6c(5c)以外の部分と上層部62(52)とがシリコンの結晶化が安定している結晶化領域Rとなっている。なお、下層部61(51)の結晶化領域Rのシリコンの結晶成長と、上層部62(52)の結晶化領域Rのシリコンの結晶成長とは連続しており、下層部61(51)のn−型の結晶性シリコン(微結晶シリコン)と上層部62(52)のp型の結晶性シリコン(微結晶シリコン)とは不純物イオンの型と濃度が異なっているだけで層として分離しているわけではなく一体に繋がっている。この半導体膜6b(5b)における結晶化領域Rは、第一絶縁膜11側から上方に向かって柱状に結晶成長してなる結晶性シリコンが無数に密集した領域である。
これは、半導体膜6b(5b)を、n−型の結晶性シリコンを含む下層部61(51)とp型の結晶性シリコンを含む上層部62(52)との二層構造としたことによって、半導体膜6b(5b)のチャネルにおけるオン電流の経路を、第一絶縁膜11の近傍から上層部62(52)側にシフトさせたことに起因している。つまり、半導体膜6b(5b)におけるオン電流の経路の大部分がインキュベーション層6c(5c)から外れるように、その電流経路をインキュベーション層6c(5c)よりも上方の上層部62(52)側にシフトさせて、電流経路が半導体膜6b(5b)の結晶化領域Rにあたるようにしている。
特に、ELパネル1において駆動素子として用いられる薄膜トランジスタの製造方法について、駆動トランジスタ6を例に、図8〜図13に示す工程図を用いて説明する。
さらに、図8に示すように、プラズマCVDによって、窒化シリコン等の第一絶縁膜11を成膜し、ゲート電極6a等を被覆する。
具体的に、本実施形態では、キャリアガスとしてアルゴンを用い、シランガスのガス流量をSiH4/H2/Ar=10/2000/2000[SCCM]とし、パワー密度0.1〜0.2[W/cm2]、圧力300〜600[Pa]の条件で半導体層91,92を成膜した。
そして、結晶性の半導体層を成膜する第一の工程として、下層側の半導体層91(第一型不純物領域)を成膜する際に、例えば、n型ドーパントであるホスフィン(PH3)を水素(H2)で希釈したn型ドーパントガス(PH3;1%、H2;99%)を0.1〜1.0の流量比でシランガスに混合させて供給し、n−型の結晶性シリコン(微結晶シリコン)を含む半導体層91を50〜100Åの厚みに成膜する。なお、半導体層91を所定の膜厚に成膜した後、n型ドーパントガスの混入を止める。
次に、結晶性の半導体層を成膜する第二の工程として、上層側の半導体層92(第二型不純物領域)を成膜する際に、例えば、p型ドーパントであるジボラン(B2H6)を水素(H2)で希釈したp型ドーパントガス(B2H6;1%、H2;99%)を0.1〜3.0の流量比でシランガスに混合させて供給し、p型の結晶性シリコン(微結晶シリコン)を含む半導体層92を200〜500Åの厚みに成膜する。
こうして、半導体層91および半導体層92を成膜する際、結晶性シリコン(微結晶シリコン)を結晶化させつつ半導体層を形成する過程で、n型ドーパントガスの供給と停止のタイミングと、p型ドーパントガスの供給と停止のタイミングを切り替えることによって、n−型の結晶性シリコンからなる半導体層91とp型の結晶性シリコンからなる半導体層92を連続して形成することができ、半導体層91と半導体層92を一体的に成膜することができる。なお、半導体層91の下層側であって第一絶縁膜11と接する下面には、結晶化シリコンの結晶化が不十分なインキュベーション層(インキュベーション層6c,5c;図7参照)が、例えば、20〜30Å程度生じている。
また、n型ドーパントガスからp型ドーパントガスに切り替える際、高周波電源を切らずに半導体層を連続して成膜することが好ましいが、その切り替えの際に電源を一旦停止してもよい。なお、電源を切らない場合も、短期間であれば電源を切った場合でも、シリコンの結晶は連続して成長して柱状結晶が形成される。
また、結晶性シリコン(微結晶シリコン)の結晶化度を高くするための前処理として、第一絶縁膜11に対してプラズマ処理を行うことが好ましいが、プラズマ処理は必ずしも行わなくてもよい。但し、プラズマ処理を行った場合には、半導体層91の下面側に形成されてしまうインキュベーション層が極めて薄くなるなど、半導体層91(下層部61,51)においてインキュベーション層が占める割合を最低限に抑えることが期待できる。
また、上記した実施形態における半導体層91を成膜する第一の工程において、n型ドーパントガスをシランガスに混合させて供給することによって、n−型の結晶性シリコンからなる半導体層91を成膜するとしたが、n型ドーパントガスを供給せずに半導体層91を成膜してもよい。結晶性シリコン(微結晶シリコン)はドーパントの混入がなくても弱いn型特性を発現するので、半導体層91上に連続して成膜されるp型の半導体層92との間に、半導体特性の差が十分に生じる場合には、n型ドーパントガスを供給しなくてもよい。
なお、チャネル保護膜6dの形成と同時に半導体層92上に、スイッチトランジスタ5のチャネル保護膜5dも形成される(図6参照)。
なお、不純物半導体膜6f,6g、半導体膜6bとともに、スイッチトランジスタ5の不純物半導体膜5f,5g、半導体膜5b(下層部51および上層部52)も形成される(図6参照)。
なお、ソース電極6i及びドレイン電極6hとともに、スイッチトランジスタ5のソース電極5i及びドレイン電極5hも形成される(図6参照)。また、ソース電極及びドレイン電極とともに、走査線2、電圧供給線4、キャパシタ7の電極7bが形成されるようになっている(図5、図6参照)。
こうして、駆動トランジスタ6とスイッチトランジスタ5が製造される。
次いで、駆動トランジスタ6やスイッチトランジスタ5を覆うように、第二絶縁膜12を成膜する(図5、図6参照)。なお、第二絶縁膜12は、第一絶縁膜11と同様に、プラズマCVDによって窒化シリコン等を成膜したものである。この第二絶縁膜12をフォトリソグラフィーでパターニングすることで画素電極8aの中央部が露出する開口部12aを形成する(図5参照)。
次いで、ポリイミド等の感光性樹脂を堆積後、露光して画素電極8aが露出する開口部13aを有する、例えば格子状のバンク13を形成する(図5参照)。
次いで、バンク13の開口部13aに、正孔注入層8bや発光層8cとなる材料が溶媒に溶解または分散された液状体を塗布し、その液状体を乾燥させることによって、キャリア輸送層である正孔注入層8bや発光層8cを順次成膜する(図5参照)。
次いで、バンク13の上及び発光層8cの上に対向電極8dを一面に成膜することで、EL素子8が製造されて(図5参照)、ELパネル1が製造される。
そして、薄膜トランジスタ6、5のソース−ドレイン間のオン電流の経路が、半導体膜6b、5bにおいて結晶性シリコン(微結晶シリコン)の結晶化が安定している結晶化領域Rにあたることで、その結晶化領域Rにチャネルが形成されることになる。その結果、薄膜トランジスタ6、5のオン電流の向上を図ることができ、トランジスタ特性を向上させることができる。
そして、以上のように形成されて製造されたELパネル1は、各種電子機器の表示パネルとして用いられる。
例えば、図14に示す、携帯電話機200の表示パネル1aや、図15(a)(b)に示す、デジタルカメラ300の表示パネル1bや、図16に示す、パーソナルコンピュータ400の表示パネル1cに、ELパネル1を適用することができる。
また上記実施形態では、nチャネル型トランジスタであったが、これに限らずpチャネル型トランジスタであってもよい。この場合、ゲート電極側の半導体層をp−型の結晶性シリコンとし、その反対側をn型の結晶性シリコンとすればよい。
また上記実施形態では、逆スタガ構造のトランジスタであったが、コプラナ型のトランジスタであってもよい。
5 スイッチトランジスタ(薄膜トランジスタ)
6 駆動トランジスタ(薄膜トランジスタ)
5a、6a ゲート電極
5b、6b 半導体膜
51、61 下層部
52、62 上層部
5d、6d チャネル保護膜
5f、6f 不純物半導体膜
5g、6g 不純物半導体膜
5h、6h ドレイン電極
5i、6i ソース電極
8 EL素子
91 半導体層(第一型不純物領域)
92 半導体層(第二型不純物領域)
9f 不純物半導体層
10 基板
11 第一絶縁膜
12 第二絶縁膜
13 バンク
R 結晶化領域
Claims (4)
- ゲート電極に対向する第一面寄りに、インキュベーション領域を含む第一型不純物領域を有し、前記第一面と反対の第二面寄りに、前記第一型不純物領域と異なる型の不純物を含む第二型不純物領域を有する結晶性半導体層を形成する半導体層成膜工程を有し、
前記半導体層成膜工程において、前記第一型不純物領域成膜時に第一型ドーパントを供給し、前記第一型不純物領域の成膜から前記第二型不純物領域の成膜に切り替えるときに、前記第一型ドーパントの供給を停止して、第二型ドーパントを供給することを特徴とする薄膜トランジスタの製造方法。 - 前記結晶性半導体層の前記第二型不純物領域は、前記第一型不純物領域のうち、前記インキュベーション領域を含んでいない領域と接していることを特徴とする請求項1に記載の薄膜トランジスタの製造方法。
- 請求項1又は2に記載の薄膜トランジスタの製造方法によって製造されることを特徴とする薄膜トランジスタ。
- 請求項3に記載の薄膜トランジスタと、
前記薄膜トランジスタの制御によって発光する発光素子と、
を有することを特徴とする発光装置。
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