KR20080059804A - 박막 트랜지스터 기판 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 박막 트랜지스터 기판의 하부면에 밸런싱층을 형성하는 것으로 기판의 변형을 방지할 수 있는 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.
본 발명은 폴리 실리콘으로 형성된 박막 트랜지스터를 가지는 기판; 상기 기판 하부면에 형성된 밸런싱층을 포함하는 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.
유기 전계 발광 표시 소자, 아몰퍼스 실리콘, 폴리 실리콘, 밸런싱층
Description
도 1은 종래의 박막 트랜지스터 기판의 휨 현상을 나타내는 도면이다.
도 2는 본 발명의 실시예에 따른 유기 전계 발광 표시 소자를 나타내는 단면도이다.
도 3은 밸런싱층의 온도 변화에 따른 변형 특성을 나타내는 그래프이다.
도 4는 밸런싱층의 두께 변화에 따른 변형 특성을 나타내는 그래프이다.
도 5a 내지 도 5j는 본 발명의 실시예에 따른 유기 전계 발광 표시 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면 부호의 간단한 설명>
40 : 기판 80 : 스위치 박막 트랜지스터
81, 111 : 게이트 전극 83, 113 : 소스 전극
85, 115 : 드레인 전극 90, 120 : 반도체 패턴
100 : 밸런싱층 103, 105, 107 : 콘택홀
110 : 구동 박막 트랜지스터 130 : 평탄화층
141 : 연결 전극 143 : 애노드
145 : 캐소드 150 : 격벽
160 : 유기 발광층 190 : 컬러 필터
본 발명은 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것으로, 특히 박막 트랜지스터 기판의 하부면에 밸런싱층을 형성하는 것으로 기판의 변형을 방지할 수 있는 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.
다양한 정보를 화면으로 구현해 주는 영상 표시 장치는 정보 통신 시대의 핵심 기술로 더 얇고 더 가볍고 휴대가 가능하면서도 고성능의 방향으로 발전하고 있다. 평판 표시 장치는 불활성 가스의 방전 횟수를 조절하여 영상을 표시하는 플라즈마 표시 패널(Plasma Display Panel; PDP), 유전 이방성을 갖는 액정의 광투과율을 제어하는 영상을 표시하는 액정 표시 장치(Liquid Crystal Display; LCD), 유기 발광층의 발광량을 제어하여 영상을 표시하는 유기 전계 발광 표시 장치(Organic Electro-Luminescence Display; OLED) 등을 포함한다. 이들 중 액정 표시 장치 및 유기 전계 발광 표시 장치는 휴대폰, 노트북, 모니터, TV 등과 같이 소형부터 대형까지 다양한 크기로 많은 분야의 영상 표시 장치로 응용되고 있다. 이러한 유기 전계 발광 표시 장치는 자발광형 디스플레이 장치로서 시야각이 넓고 콘트라스트가 우수할 뿐만 아니라 응답속도가 빠르다는 장점을 가지고 있어서 차세대 디스플레이 장치로서 주목받고 있다.
액티브 매트릭스 유기 전계 발광 표시 장치(Active Matrix OLED; AMOLED)는 3색(R, G, B) 서브 화소로 구성된 화소들이 매트릭스 형태로 배열되어 화상을 표시하게 되고, 각 서브 화소는 유기 전계 발광(OEL) 셀과 그 유기 전계 발광 셀을 독립적으로 구동하는 셀 구동부를 구비한다. 유기 전계 발광 셀은 셀 구동부와 접속된 화소 전극 및 그라운드와 접속된 공통 음극과, 화소 전극과 공통 음극 사이에 형성된 발광층으로 구성된다. 셀 구동부는 스캔 신호를 공급하는 게이트 라인과, 비디오 데이터 신호를 공급하는 데이터 라인과, 공통 전원 신호를 공급하는 공통 전원 라인 사이에 접속된 적어도 2개의 박막 트랜지스터와 스토리지 캐패시터로 구성되어 유기 전계 발광 셀의 화소 전극을 구동한다.
이러한 유기 전계 발광 표시 장치는 전류 구동 방식으로 인하여 박막 트랜지스터(TFT)의 구동 시간에 따른 문턱 전압의 변화가 발생된다. 특히, 아몰퍼스 실리콘을 기반으로 한 박막 트랜지스터의 경우 이 현상으로 인하여 유기 전계 발광 표시 장치의 구동에 문제가 된다.
이를 개선하기 위해 폴리 실리콘을 dldydkg여안정성(Stability)를 확보하려는 노력이 진행되고 있다. 그러나, 고온의 제약이 있어서 폴리 실리콘을 직접 형성시키지 못한다.
따라서, 아몰퍼스 실리콘을 형성시킨 후에 열처리나 레이저를 활용하여 결정화에 필요한 에너지를 공급하는 방식으로 폴리 실리콘을 형성한다. 이때 인가되는 에너지에 의해 막질별 열팽창계수의 차이로 기판 전면에 휨(Warpage) 현상이 발생되므로 후 공정에 영향을 미칠 수 있다.
도 1은 종래의 박막 트랜지스터 기판의 휨 현상을 나타내는 도면이다.
도 1을 참조하면, 기판 상에 실리콘을 형성하여 열처리 한 후 기판 휨 정도를 측정한 결과이다. 중앙 부위가 위로 굽는 상태로 즉, 실리콘은 늘어난 상태이고, 기판은 상대적으로 수축된 상태이다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 박막 트랜지스터 기판의 하부면에 밸런싱층을 형성하여 기판의 변형을 방지할 수 있는 박막 트랜지스터 기판 및 이의 제조 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판은 폴리 실리콘으로 형성된 박막 트랜지스터를 가지는 기판; 상기 기판 하부면에 형성된 밸런싱층을 포함한다.
상기 밸런싱층은 폴리 실리콘인 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 기판 하부면에 밸런싱층을 형성하는 단계; 상기 기판 상에 아몰퍼스 실리콘을 형성하는 단계; 상기 아몰퍼스 실리콘이 형성된 기판을 열처리하여 폴 리 실리콘으로 결정화하는 단계; 상기 폴리 실리콘으로 결정화된 기판 위에 매트릭스 형태로 형성되어 화소 영역을 정의하는 게이트 라인 및 데이터 라인을 형성하는 단계; 상기 게이트 라인 및 데이터 라인과 접속되며 상기 화소 영역마다 박막 트랜지스터를 형성하는 단계를 포함한다.
상기 밸런싱층은 아몰퍼스 실리콘으로 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 박막 트랜지스터를 형성한 후에 상기 밸런싱층을 제거하는 단계를 더 포함하는 것을 특징으로 한다.
상기 기술적 과제 외에 본 발명의 다른 기술적 과제 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시예들을 도 2 내지 도 5를 참조하여 상세하게 설명하기로 한다. 본 발명의 실시예에서는 유기 전계 발광 표시 소자를 형성하는 박막 트랜지스터 기판을 예로 들어 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 유기 전계 발광 표시 소자를 나타내는 단면도이다.
도 2를 참조하면, 본 발명에 따른 유기 전계 발광 표시 소자는 스위치 및 구동 박막 트랜지스터(80,110), 컬러 필터(190), 애노드(143), 유기 발광층(160), 캐소드(145)를 포함하는 기판(40) 및 기판(40) 하부면에 형성된 밸런싱층(100)을 포함한다.
여기서, 밸런싱층(100)은 폴리 실리콘으로 형성된다. 예를 들어, 비정질 실리콘 나이트라이드(Silicon Nitride; SiN), 아몰퍼스 실리콘(amorphous-silicon)을 플라즈마 화학 기상 증착(Chemical Vapor Deposition; CVD) 방식으로 형성시킨 후 열처리를 통해 폴리 실리콘으로 결정화한다.
우선 스위치 및 구동 박막 트랜지스터(80,110)는 게이트 전극(81,111), 게이트 절연막(73,77), 활성층(91,121), 소스 전극(83,113), 드레인 전극(85,115) 및 보호막(90)으로 구성된다.
이때, 게이트 전극(81,111)은 도전성 금속으로 형성되고, 게이트 라인에 의하여 전달되는 스캔 신호가 전달된다. 게이트 라인은 스위치 박막 트랜지스터(80)에 게이트 신호를 공급하며, 데이터 라인은 스위치 박막 트랜지스터(80)에 데이터 신호를 공급하고, 전원 라인은 구동 박막 트랜지스터(110)에 전원 신호를 공급한다.
스위치 박막 트랜지스터(80)는 게이트 라인에 스캔 펄스가 공급되면 턴-온되어 데이터 라인에 공급된 데이터 신호를 스토리지 캐패시터(C) 및 구동 박막 트랜지스터(110)의 제 2 게이트 전극(111)으로 공급한다. 이를 위해, 스위치 박막 트랜지스터(80)는 게이트 라인과 접속된 제 1 게이트 전극(81), 데이터 라인과 접속된 제 1 소스 전극(83), 제 1 소스 전극(83)과 마주하며 구동 박막 트랜지스터(110)의 제 2 게이트 전극(111) 및 스토리지 캐패시터(C)와 접속된 제 1 드레인 전극(85), 제 1 소스 전극(83) 및 제 1 드레인 전극(85) 사이에 채널부를 형성하는 제 1 반도체 패턴(90)을 구비한다. 여기서, 제 1 반도체 패턴(90)은 제 1 게이트 절연막(73)을 사이에 두고 제 1 게이트 전극(81)과 중첩되는 제 1 활성층(91), 제 1 소스 전극(83) 및 제 1 드레인 전극(85)과의 오믹 접촉을 위하여 채널부를 제외한 제 1 활성층(91) 위에 형성된 제 1 오믹 접촉층(93)을 구비한다. 이러한, 제 1 활성층(91)은 아몰퍼스 실리콘 또는 폴리 실리콘으로 형성될 수 있으며, 스위치 박막 트랜지스터(80)가 우수한 온-오프 특성을 요구하므로 온-오프 동작에 유리한 아몰퍼스 실리콘으로 형성하는 것이 바람직하다.
구동 박막 트랜지스터(110)는 제 2 게이트 전극(111)으로 공급되는 전류를 제어함으로써 유기 전계 발광 셀의 발광량을 조절하게 된다. 이를 위해, 구동 박막 트랜지스터(110)는 스위치 박막 트랜지스터(80)의 제 1 드레인 전극(85)과의 연결 전극(141)을 통해 접속된 제 2 게이트 전극(111), 전원 라인과 접속된 제 2 소스 전극(113), 제 2 소스 전극(113)과 마주하며 유기 전계 발광 셀의 애노드(143)와 접속된 제 2 드레인 전극(115), 제 2 소스 전극(113) 및 제 2 드레인 전극(115) 사이에 채널부를 형성하는 제 2 반도체 패턴(120)을 구비한다. 여기서, 연결 전극(141)은 평탄화층(130) 위에 애노드(143)와 동일 재질로 형성된다. 연결 전극(141)은 제 1 콘택홀(103)을 통해 노출된 스위치 박막 트랜지스터(80)의 제 1 드레인 전극(85)과, 제 2 콘택홀(105)을 통해 노출된 구동 박막 트랜지스터(110)의 제 2 게이트 전극(111)을 연결시킨다. 제 1 콘택홀(103)은 보호막 및 평탄화층(130)을 관통하여 제 1 드레인 전극(85)을 노출시키며, 제 2 콘택홀(105)은 제 2 게이트 절연막(77), 보호막(90) 및 평탄화층(130)을 관통하여 제 2 게이트 전극(111)을 노출시킨다.
그리고, 제 2 반도체 패턴(120)은 제 2 게이트 전극(111)과 중첩되는 제 2 활성층(121), 제 2 소스 전극(113) 및 제 2 드레인 전극(115)과의 오믹 접촉을 위하여 채널부를 제외한 제 2 활성층(121) 위에 형성된 제 2 오믹 접촉층(123)을 포함한다. 이러한, 제 2 활성층(121)은 아몰퍼스 실리콘 또는 폴리 실리콘으로 형성될 수 있으며, 유기 발광 셀의 발광 기간 동안 지속적으로 전류가 흐르는 구동 박막 트랜지스터(110)의 특성상 제 2 활성층(121)을 폴리 실리콘으로 형성되는 것이 바람직하다.
스토리지 캐패시터(C)는 전원 라인과 구동 박막 트랜지스터(110)의 제 2 게이트 전극(111)이 제 2 게이트 절연막(77)을 사이에 두고 중첩됨으로써 형성된다. 이러한 스토리지 캐패시터(C)에 충전된 전압에 의해 스위치 박막 트랜지스터(80)가 턴-오프되더라도 구동 박막 트랜지스터(110)는 다음 프레임의 데이터 신호가 공급될 때까지 일정한 전류를 공급하여 유기 전계 발광 셀이 발광을 유지하게 된다.
캐소드(145)는 서브 화소 단위로 형성된 유기 발광층(160)을 사이에 두고 애노드(143)와 마주하게 된다. 애노드(143)는 평탄화층(130) 위에 컬러 필터(190)와 중첩되도록 각 서브 화소 영역에 독립적으로 형성된다. 그리고, 애노드(143)는 보호막(90) 및 평탄화층(130)을 각각 관통하는 제 3 콘택홀(107)을 통해 노출된 구동 박막 트랜지스터(110)의 제 2 드레인 전극(115)과 접속된다. 이러한 애노드(143)는 ITO(Induim Tin Oxide), TO(Tin Oxide), IZO(Induim Zinc Oxide) 및 ITZO 등으로 형성되는 것이 바람직하다. 그리고, 캐소드(145)는 전자 공급 능력과 반사 성능이 우수한 알루미늄(Al), 마그네슘(Mg), 은(Ag) 및 칼슘(Ca) 등으로 형성되는 것 이 바람직하다.
컬러 필터(190)는 보호막(90) 위에 백색광을 생성하는 유기 발광층(160)과 중첩되게 형성된다. 이에 따라, 컬러 필터(190)는 유기 발광층(160)으로부터 생성된 백색광을 이용하여 적색(R), 녹색(G) 및 청색(B)을 구현한다. 컬러 필터(190)에서 생성된 적색(R), 녹색(G) 및 청색(B) 광은 절연 기판(40)을 통해 외부로 방출된다.
유기 전계 발광 셀은 평탄화층(130) 위에 형성된 투명 도전 물질의 애노드(143)와, 애노드(143) 와 격벽(150) 위에 형성된 발광층을 포함하는 유기 발광층(160)과, 유기 발광층(160) 위에 형성된 캐소드(145)로 구성된다. 유기 발광층(160)은 애노드(143) 및 격벽(150) 위에 형성된 캐소드(145)로 구성된다. 유기 발광층(160)은 애노드(143) 및 격벽(150) 위에 적층된 정공 주입층, 정공 수송층, 발광층, 전자 수송층, 전자 주입층으로 구성된다. 여기서 발광층은 적색(R), 녹색(G) 및 청색(B)을 각각 구현하는 발광층들이 순차적으로 적층되어 3층 구조로 형성되거나 보색관계를 가지는 발광층들이 적층되어 2층 구조로 형성되거나 백색을 구현하는 발광층으로 이루어진 단층 구조로 형성된다. 이에 따라, 유기 발광층(160)에 포함된 발광층은 캐소드(145)에 공급된 전류량에 따라 발광하여 캐소드(145)를 경유하여 컬러 필터(190) 방향으로 백색광을 방출하게 된다.
이와 같이 본 발명에 따른 유기 전계 발광 소자는 애노드(143)와 캐소드(145) 각각에 구동 신호가 인가되면 전자와 정공이 방출되고, 애노드(143) 및 캐소드(145)에서 방출된 전자와 정공은 유기 발광층(160) 내에서 재결합하면서 가시 광을 발생하게 된다.
도 3은 밸런싱층의 온도 변화에 따른 변형 특성을 나타내는 그래프이다.
도 3을 참조하면, 기판(40)의 온도를 변화시켰을 때 비정실 실리콘 나이트라이트(SiN)로 형성된 밸런싱층(100)의 온도에 따른 변형률을 나타낸다. 온도가 높을수록 변형률이 선형적으로 증가되는 것을 확인할 수 있다.
도 4는 밸런싱층의 두께 변화에 따른 변형 특성을 나타내는 그래프이다.
도 4를 참조하면, 비정실 실리콘 나이트라이트(SiN)로 형성된 밸런싱층(100)의 두께에 따른 변형률을 나타낸다. 두께가 두꺼워질수록 변형률도 증가하게 된다. 150℃와 250℃를 비교해 볼 때, 250℃에서 두께 증가에 따른 변형률이 급격하게 증가되는 것을 확인할 수 있다. 따라서, 온도에 따른 변형률이 매우 큰 것을 알 수 있다.
도 5a 내지 도 5j는 본 발명의 실시예에 따른 유기 전계 발광 표시 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 5a를 참조하면, 기판(40) 하부면에 밸런싱층(100)을 형성한다. 구체적으로, 밸런싱층(100)은 아몰퍼스 실리콘 또는 비정질 실리콘 나이트라이드 등으로 형성될 수 있다. 이러한 밸런싱층(100)은 화학 기상 증착(CVD) 방식으로 형성한다.
기판(40) 상에는 구동 박막 트랜지스터(T2)의 제 2 활성층(121) 및 제 2 오믹 콘택층(123)을 형성한다. 여기서, 구동 박막 트랜지스터(T2)의 구동 특성을 고려하여 제 2 활성층(121) 및 제 2 오믹 콘택층(123)은 폴리 실리콘으로 형성하는 것이 바람직하다. 이러한 제 2 활성층(121)을 형성하는 과정을 구체적으로 설명하 면 다음과 같다. 기판(40) 상에 아몰퍼스 실리콘 및 n+ 도핑된 아몰퍼스 실리콘을 기판의 전면에 걸쳐서 일정한 두께로 증착한다. 그런 다음, 아몰퍼스 실리콘을 결정화한다. 결정화하는 방법으로는 레이저를 이용한 방법과, 열 및 자기장을 이용하는 고상결정화(Solid Phase Crystallozation; SPC) 방법 등이 있으며, 대면적 기판의 결정화에는 고상결정화 방법이 바람직하다.
상술한 바와 같이, 기판(40) 상의 아몰퍼스 실리콘을 결정화하는 과정에서 열을 가하기 때문에 기판(40)이 열에 의해 변형될 수 있다. 따라서, 본 발명에서는 기판(40) 하부면에도 유사한 성질의 아몰퍼스 실리콘을 증착하여 이의 변형을 막을 수 있게 된다.
결정화된 실리콘층을 포토리소그래피 공정 및 에칭 공정을 통하여 패터닝함으로써 도 5a에 도시된 바와 같은 제 2 활성층(121) 및 제 2 오믹 콘택층(123)을 형성한다. 여기서는 밸런싱층(100)이 기판(40) 상에 아몰퍼스 실리콘을 증착하기 전에 형성되는 경우를 예로 들어 설명했으나, 기판(40) 상에 아몰퍼스 실리콘 증착 후 기판(40)의 하부면에 밸런싱층(100)을 형성하는 것도 가능하다. 또한, 기판(40) 상에 형성되는 아몰퍼스 실리콘과 기판(40) 하부에 형성되는 밸런싱층(100)을 동시에 형성하는 것도 가능하다.
도 5b를 참조하면, 제 2 소스 전극(113) 및 제 2 드레인 전극(115)을 형성한다. 구체적으로, 스퍼터링 방법을 이용하여 도전성 금속을 기판(40) 상에 전면 증착한 수, 포토리소그래피 공정 및 식각 공정을 이용하여 도전성 금속을 패터닝하여 제 2 소스 전극(113) 및 제 2 드레인 전극(115)을 형성한다. 이때, 제 2 소스 전 극(113) 및 제 2 드레인 전극(115)에 의하여 가려지지 않고 노출된 제 2 오믹 콘택층(123)은 식각 공정으로 제거하여 아몰퍼스 실리콘으로만 이루어진 채널을 형성한다. 한편, 제 2 소스 전극(113)이 형성될 때, 전원 라인과 데이터 라인도 함께 형성된다.
그런 다음, 기판(40) 전면에 걸쳐서 제 1 게이트 절연막(73)을 형성한다. 구체적으로, PECVD 등의 증착 방법으로 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질이 전면 증착됨으로써 제 1 게이트 절연막(73)이 형성된다.
도 5c를 참조하면, 제 1 게이트 절연막(73) 상에 제 1 게이트 전극(81)과 제 2 게이트 전극(111)을 동시에 형성한다. 구체적으로, 스퍼터링 방법을 이용하여 도전성 금속을 기판 상에 전면 증착한 후, 포토리소그래피 공정 및 식각 공정을 이용하여 도전성 금속을 패터닝하여 제 1 및 제 2 게이트 전극(81,111)을 형성한다. 이때, 제 1 게이트 전극(81)과 접속되도록 게이트 라인도 함께 형성된다. 그런 다음, 제 1 및 제 2 게이트 전극(81,111)이 형성된 기판(40) 상에 제 2 게이트 절연막(77)을 전면 증착한다. 여기서 제 2 게이트 절연막(77)은 제 1 게이트 절연막(73)과 동일한 방법으로 형성되므로 상세한 설명은 생략하기로 한다.
도 5d를 참조하면, 제 2 게이트 절연막(77)이 형성된 기판(40) 상에 제 1 활성층(91) 및 제 1 오믹 콘택층(93)을 형성한다. 본 발명의 실시예에서는 스위치 박막 트랜지스터(T1)의 구동 특성을 고려하여 제 1 활성층(91) 및 제 1 오믹 콘택층(93)을 아몰퍼스 실리콘으로 형성한다. 따라서, 아몰퍼스 실리콘을 기판(40) 상에 증착한 후, 결정화 과정을 거치지 않고 패터닝하여 제 1 활성층(91) 및 제 1 오 믹 콘택층(93)을 형성한다.
도 5e를 참조하면, 제 1 소스 전극(83) 및 제 1 드레인 전극(85)을 형성한다. 제 1 소스 전극(83) 및 제 1 드레인 전극(85)을 형성하는 방법과 동일하므로 상세한 설명은 생략하기로 한다.
도 5f를 참조하면, 제 1 및 제 2 소스 전극(83,113) 및 제 1 및 제 2 드레인 전극(85,115)이 형성된 기판(40) 상에 보호막(90) 및 평탄화층(130)을 형성한다. 보호막(90)은 SiNx 또는 SiOx와 같은 무기 절연막으로 형성된다. 그런 다음, 제 1 내지 제 3 콘택홀(107)을 포함하는 평탄화층(130)을 형성한다.
평탄화층(130)은 보호막(90)이 형성된 기판(40) 상에 스핀 코팅(Spin Coating) 또는 스핀리스 코팅(Spinless Coating) 등의 방법으로 형성된다. 제 1 내지 제 3 콘택홀(107)은 제 1 및 제 2 게이트 절연막(73,77)과, 보호막(90) 및 평탄화층(130) 중 적어도 두 층이 선택적으로 포토리소그래피 공정과 식각 공정으로 패터닝됨으로써 형성된다. 제 1 콘택홀(103)은 보호막(90) 및 평탄화층(130)을 관통하여 스위치 박막 트랜지스터(T1)의 제 1 드레인 전극(85)을 노출시키며, 제 2 콘택홀(105)은 제 2 게이트 절연막(77), 보호막(90) 및 평탄화층(130)을 관통하여 구동 박막 트랜지스터(T2)의 제 2 게이트 전극(111)을 노출시키며, 제 3 콘택홀(107)은 제 1 및 제 2 게이트 절연막(73,77)과, 보호막(90) 및 평탄화층(130)을 관통하여 구동 박막 트랜지스터(T2)의 제 2 드레인 전극(115)을 노출시킨다.
도 5g를 참조하면, 평탄화층(130)이 형성된 기판(40) 상에 연결 전극(141) 및 애노드(143)를 형성한다.
평탄화층(130)이 형성된 기판(40) 상에 스퍼터링 등의 증착 방법으로 투명 도전막을 형성한 후 포토리소그래피 공정과 식긱 공정을 통해 패터닝함으로써 형성된다. 투명 도전막으로는 ITO(Induim Tin Oxide), TO(Tin Oxide), IZO(Induim Zinc Oxide), ITZO 등이 이용된다.
도 5h를 참조하면, 연결 전극(141) 및 애노드(143)가 형성된 기판(40) 상에 격벽(150)을 형성한다.
격벽(150)은 연결 전극(141) 및 애노드(143)가 형성된 기판(40) 상에 유기 절연 물질을 도포하여 포토리소그래피 공정 및 식각 공정을 통해 형성된다.
도 5i를 참조하면, 격벽(150)이 형성된 기판(40) 상에 유기 발광층(160)을 형성한다.
유기 발광층(160)에 포함된 발광층은 적색(R), 녹색(G) 및 청색(B)을 각각 구현하는 발광층들이 순차적으로 적층되어 3층 구조로 형성되거나 보색 관계를 가지는 발광층들이 적층되어 2층 구조로 형성되거나 백색을 구현하는 발광층으로 이루어진 단층 구조로 형성된다.
도 5j를 참조하면, 유기 발광층(160)이 형성된 기판(40) 상에 캐소드(145)를 형성한다. 구체적으로, 캐소드(145)는 유기 발광층(160)이 형성된 기판(40) 상에 Al, Mg, Ag, Ca 또는 MgAg 등과 같은 반사율이 높은 금속을 증착함으로써 형성된다.
밸런싱층(100)은 인캡(Encap)을 형성할 때까지 유지하여 인캡 박막과의 밀착도를 향상시키는 역할도 가능하다. 이러한 밸런싱층(100)은 인캡 형성 후 화학 약 품 처리를 통하여 제거도 가능하다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 밸런싱층을 기판의 하부에 형성하여 기판 상부 공정 시 열처리에 의한 기판의 휨 현상을 방지할 수 있다.
이상에서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음이 자명하다.
Claims (5)
- 폴리 실리콘으로 형성된 박막 트랜지스터를 가지는 기판;상기 기판 하부면에 형성된 밸런싱층을 포함하는 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 밸런싱층은 폴리 실리콘인 것을 특징으로 하는 박막 트랜지스터 기판.
- 기판 하부면에 밸런싱층을 형성하는 단계;상기 기판 상에 아몰퍼스 실리콘을 형성하는 단계;상기 아몰퍼스 실리콘이 형성된 기판을 열처리하여 폴리 실리콘으로 결정화하는 단계;상기 폴리 실리콘으로 결정화된 기판 위에 매트릭스 형태로 형성되어 화소 영역을 정의하는 게이트 라인 및 데이터 라인을 형성하는 단계;상기 게이트 라인 및 데이터 라인과 접속되며 상기 화소 영역마다 박막 트랜지스터를 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
- 제 3 항에 있어서,상기 밸런싱층은 아몰퍼스 실리콘으로 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
- 제 4 항에 있어서,상기 박막 트랜지스터를 형성한 후에 상기 밸런싱층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
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