JP2012019122A - トランジスタ構造体、トランジスタ構造体の製造方法及び発光装置 - Google Patents

トランジスタ構造体、トランジスタ構造体の製造方法及び発光装置 Download PDF

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Abstract

【課題】互いに異なる形態の薄膜トランジスタを効率よく作ること。
【解決手段】厚さ方向にシリコンの結晶化度が異なる第１領域と第２領域とを有する半導体層を有し、ボトムゲート構造の駆動トランジスタ６と、トップゲート構造のスイッチトランジスタ５とを形成する際、基板１０と第１絶縁膜１１の間に駆動トランジスタ６の第１ゲート電極６ａを形成する工程と、第２絶縁膜１２とパッシベーション膜１４の間にスイッチトランジスタ５の第２ゲート電極５ａを形成する工程を別工程にし、それ以外の薄膜トランジスタの構成を共通の工程によって形成する。こうして、駆動トランジスタ６の第１ゲート電極６ａと、スイッチトランジスタ５の第２ゲート電極５ａを形成する以外の工程を共通の製造工程とする製造方法によって、駆動トランジスタ６とスイッチトランジスタ５を作り分ける。
【選択図】図１

Description

本発明は、トランジスタ構造体、トランジスタ構造体の製造方法及び発光装置に関する。
従来、ＥＬ（Electro Luminescence）素子を用いたＥＬ発光表示装置が知られている。ＥＬ発光表示装置にはガラス基板等の絶縁性基板上に複数のＥＬ素子が備えられており、このＥＬ発光表示装置をアクティブマトリックス回路により駆動するため、各画素に、駆動素子として、ＥＬ素子に対して供給する電流を制御する複数の薄膜トランジスタが設けられている。
アクティブマトリックス方式のＥＬ発光表示装置の各画素は、信号線（データ線）に連結されて、信号線に印加されたデータ電圧の伝達を制御するスイッチトランジスタと、スイッチトランジスタから伝達されたデータ電圧に応じた電流をＥＬ素子に流す駆動トランジスタと、を備えている。
このＥＬ発光表示装置がより良好な発光表示特性を発揮するために、スイッチトランジスタと駆動トランジスタは、それぞれ異なった特性を有することが要求される。
この要求を満たすために、結晶性シリコンを含む半導体膜を備える薄膜トランジスタを駆動トランジスタとして機能させ、非晶質シリコンからなる半導体膜を備える薄膜トランジスタをスイッチトランジスタとして機能させる発光表示装置が知られている（例えば、特許文献１参照。）。
特開２００７−２５６９２６号公報
しかしながら、上記特許文献１の場合、結晶性シリコンを含む半導体膜を備える一方の薄膜トランジスタを形成した後、非晶質シリコンからなる半導体膜を備える他方の薄膜トランジスタを形成するため、薄膜トランジスタ毎に絶縁膜、半導体膜、金属膜などの成膜とそれら成膜した膜のパターニングを繰り返すことになる。そして、薄膜トランジスタ毎に各工程を繰り返すために通常の倍程度の工程が必要になるので、工程数の増加が製造コストの増大を招いてしまうという問題があった。
本発明は、上述した問題点に鑑み、互いに異なる形態の薄膜トランジスタを効率よく作ることができるトランジスタ構造体、その製造方法及びそれを備えた発光装置を提供することを目的とする。
本発明のトランジスタ構造体は、
第１ゲート電極と、前記第１ゲート電極を覆って設けられた第１絶縁膜と、前記第１絶縁膜上で、前記第１ゲート電極の上部に対応する領域の少なくとも一部を挟むように離間して設けられた第１ソース電極及び第１ドレイン電極と、前記第１ソース電極及び前記第１ドレイン電極の少なくとも一部を覆うとともに、前記第１絶縁膜上の前記第１ソース電極と前記第１ドレイン電極との間の領域を被覆するように設けられた第１半導体膜と、を備える第１薄膜トランジスタと、
前記第１絶縁膜上に離間して設けられた第２ソース電極及び第２ドレイン電極と、前記第２ソース電極及び前記第２ドレイン電極の少なくとも一部を覆うとともに、前記第１絶縁膜上の前記第２ソース電極と前記第２ドレイン電極との間の領域を被覆するように設けられた第２半導体膜と、前記第２半導体膜を覆う第２絶縁膜と、前記第２絶縁膜上で、少なくとも前記第２ソース電極と前記第２ドレイン電極との間の領域に対応する領域に設けられた第２ゲート電極と、を備える第２薄膜トランジスタと、
を備え、
前記第１半導体膜および前記第２半導体膜はそれぞれ、前記第１絶縁膜側となる第１領域と、その反対面側となる第２領域と、を有し、前記第１領域と前記第２領域の何れか一方のシリコンの結晶化度が他方に比べて高いことを特徴とする。
好ましくは、前記第１半導体膜および前記第２半導体膜はそれぞれ、前記第１領域と前記第２領域の前記他方における非晶質シリコン領域の割合が、前記一方における前記非晶質シリコン領域の割合より高い。
好ましくは、前記第１薄膜トランジスタにおいては、前記第１半導体膜における前記第１領域が、前記第１ソース電極と前記第１ドレイン電極の間の電流経路になり、前記第２薄膜トランジスタにおいては、前記第２半導体膜における前記第２領域が、前記第２ソース電極と前記第２ドレイン電極の間の電流経路になる。
本発明のトランジスタ構造体の製造方法は、
第１薄膜トランジスタと第２薄膜トランジスタとを備えるトランジスタ構造体の製造方法であって、
前記第１薄膜トランジスタの第１ゲート電極を形成する第１ゲート電極形成工程と、
前記第１ゲート電極を覆う第１絶縁膜を形成する第１絶縁膜形成工程と、
前記第１絶縁膜上で前記第１ゲート電極の上部に対応する領域の少なくとも一部を挟んで離間する位置に、前記第１薄膜トランジスタの第１ソース電極及び第１ドレイン電極を形成するとともに、前記第１絶縁膜上の前記第２薄膜トランジスタを形成する位置に、前記第２薄膜トランジスタの第２ソース電極及び第２ドレイン電極を離間して形成する電極形成工程と、
前記第１ソース電極及び前記第１ドレイン電極の少なくとも一部を覆うとともに、前記第１絶縁膜上の前記第１ソース電極と前記第１ドレイン電極との間の領域を被覆するように第１半導体膜を形成するとともに、前記第２ソース電極及び前記第２ドレイン電極の少なくとも一部を覆うとともに、前記第１絶縁膜上の前記第２ソース電極と前記第２ドレイン電極との間の領域を被覆するように第２半導体膜を形成する半導体膜形成工程と、
前記第２半導体膜を覆う第２絶縁膜を形成する第２絶縁膜形成工程と、
前記第２絶縁膜上で、少なくとも前記第２ソース電極と前記第２ドレイン電極との間に対応する領域に、前記第２薄膜トランジスタの第２ゲート電極を形成する第２ゲート電極形成工程と、
を含み、
前記半導体膜形成工程は、前記第１半導体膜及び前記第２半導体膜がそれぞれ、前記第１絶縁膜側となる第１領域と、その反対面側となる第２領域と、を有するように形成し、前記第１領域と前記第２領域の何れか一方のシリコンの結晶化度を他方に比べて高く形成することを特徴とする。
本発明の発光装置は、
第１ゲート電極と、前記第１ゲート電極を覆って設けられた第１絶縁膜と、前記第１絶縁膜上で、前記第１ゲート電極の上部に対応する領域の少なくとも一部を挟むように離間して設けられた第１ソース電極及び第１ドレイン電極と、前記第１ソース電極及び前記第１ドレイン電極の少なくとも一部を覆うとともに、前記第１絶縁膜上の前記第１ソース電極と前記第１ドレイン電極との間の領域を被覆するように設けられた第１半導体膜と、を備える第１薄膜トランジスタと、
前記第１絶縁膜上に離間して設けられた第２ソース電極及び第２ドレイン電極と、前記第２ソース電極及び前記第２ドレイン電極の少なくとも一部を覆うとともに、前記第１絶縁膜上の前記第２ソース電極と前記第２ドレイン電極との間の領域を被覆するように設けられた第２半導体膜と、前記第２半導体膜を覆う第２絶縁膜と、前記第２絶縁膜上で、少なくとも前記第２ソース電極と前記第２ドレイン電極との間の領域に対応する領域に設けられた第２ゲート電極と、を備える第２薄膜トランジスタと、
前記第１薄膜トランジスタと前記第２薄膜トランジスタの制御によって発光する発光素子と、
を備え、
前記第１半導体膜および前記第２半導体膜はそれぞれ、前記第１絶縁膜側となる第１領域と、その反対面側となる第２領域と、を有し、前記第１領域と前記第２領域の何れか一方のシリコンの結晶化度が他方に比べて高い。
好ましくは、前記第１薄膜トランジスタにおいては、前記第１半導体膜における前記第１領域が、前記第１ソース電極と前記第１ドレイン電極の間の電流経路になり、前記第２薄膜トランジスタにおいては、前記第２半導体膜における前記第２領域が、前記第２ソース電極と前記第２ドレイン電極の間の電流経路になる。
好ましくは、前記第１領域のシリコンの結晶化度が前記第２領域よりも高く形成されて、前記第２薄膜トランジスタを、前記第１薄膜トランジスタへの信号の伝達を制御するスイッチトランジスタとして機能させ、前記第１薄膜トランジスタを、前記第２薄膜トランジスタの制御に応じた電流を前記発光素子に流す駆動トランジスタとして機能させる。
好ましくは、前記第２領域のシリコンの結晶化度が前記第１領域よりも高く形成されて、前記第１薄膜トランジスタを、前記第２薄膜トランジスタへの信号の伝達を制御するスイッチトランジスタとして機能させ、前記第２薄膜トランジスタを、前記第１薄膜トランジスタの制御に応じた電流を前記発光素子に流す駆動トランジスタとして機能させる。
本発明によれば、互いに異なる形態の薄膜トランジスタを効率よく作ることができる。
ＥＬパネルの画素の配置構成を示す平面図である。 ＥＬパネルの概略構成を示す平面図である。 ＥＬパネルの１画素に相当する回路の一例を示した回路図である。 実施形態１のＥＬパネルの１画素を示した平面図である。 図４のV−V線に沿った面の矢視断面図である。 図４のVI−VI線に沿った面の矢視断面図である。 実施形態１の薄膜トランジスタの製造工程を示す説明図である。 実施形態１の薄膜トランジスタの製造工程を示す説明図である。 実施形態１の薄膜トランジスタの製造工程を示す説明図である。 実施形態１の薄膜トランジスタの製造工程を示す説明図である。 実施形態１の薄膜トランジスタの製造工程を示す説明図である。 実施形態１の薄膜トランジスタの製造工程を示す説明図である。 実施形態１の薄膜トランジスタの製造工程を示す説明図である。 実施形態１の薄膜トランジスタの製造工程を示す説明図である。 実施形態１の薄膜トランジスタの製造工程を示す説明図である。 実施形態１の薄膜トランジスタの製造工程を示す説明図である。 実施形態１の薄膜トランジスタの製造工程を示す説明図である。 実施形態１の薄膜トランジスタの製造工程を示す説明図である。 実施形態２のＥＬパネルの１画素を示した平面図である。 図１９のXX−XX線に沿った面の矢視断面図である。 図１９のXXI−XXI線に沿った面の矢視断面図である。 実施形態２の薄膜トランジスタの製造工程を示す説明図である。 実施形態２の薄膜トランジスタの製造工程を示す説明図である。 実施形態２の薄膜トランジスタの製造工程を示す説明図である。 実施形態２の薄膜トランジスタの製造工程を示す説明図である。 実施形態２の薄膜トランジスタの製造工程を示す説明図である。 実施形態２の薄膜トランジスタの製造工程を示す説明図である。 実施形態２の薄膜トランジスタの製造工程を示す説明図である。 実施形態２の薄膜トランジスタの製造工程を示す説明図である。 実施形態２の薄膜トランジスタの製造工程を示す説明図である。 実施形態２の薄膜トランジスタの製造工程を示す説明図である。 実施形態２の薄膜トランジスタの製造工程を示す説明図である。 実施形態２の薄膜トランジスタの製造工程を示す説明図である。 表示パネルにＥＬパネルが適用された携帯電話機の一例を示す正面図である。 表示パネルにＥＬパネルが適用されたデジタルカメラの一例を示す正面側斜視図（ａ）と、後面側斜視図（ｂ）である。 表示パネルにＥＬパネルが適用されたパーソナルコンピュータの一例を示す斜視図である。 ラマン分光法による半導体の結晶化度の測定方法を説明するための図である。 ＥＬパネルの１画素に相当する回路の他の例を示した回路図である。
以下に、本発明を実施するための好ましい形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。
（実施形態１）
図１は、発光装置であるＥＬパネル１における複数の画素Ｐの配置構成を示す平面図であり、図２は、ＥＬパネル１の概略構成を示す平面図である。
図１、図２に示すように、ＥＬパネル１には、複数の画素Ｐが所定のパターンでマトリクス状に配置されている。複数の画素Ｐは、Ｒ（赤）を発光する赤画素Ｐと、Ｇ（緑）を発光する赤画素Ｐと、Ｂ（青）を発光する赤画素Ｐと、を有している。
このＥＬパネル１には、複数の走査線２が行方向に沿って互いに略平行となるよう配列され、複数の信号線３が平面視して走査線２と略直交するよう列方向に沿って互いに略平行となるよう配列されている。また、隣り合う走査線２の間において電圧供給線４が走査線２に沿って設けられている。そして、これら互いに隣接する二本の走査線２と、互いに隣接する二本の信号線３と、によって囲われる範囲が、画素Ｐに相当する。
また、ＥＬパネル１には、走査線２、信号線３、電圧供給線４の上方を覆うように、隔壁であるバンク１３が設けられている。このバンク１３は例えば格子状に設けられ、バンク１３によって囲われてなる略長方形状の複数の開口部１３ａが画素Ｐごとに形成されている。このバンク１３の開口部１３ａ内に所定のキャリア輸送層（後述する正孔注入層８ｂ、発光層８ｃ）が設けられ、画素Ｐの発光領域となる。キャリア輸送層とは、電圧が印加されることによって正孔又は電子を輸送する層である。なお、バンク１３は、上述のように、画素Ｐごとに開口部１３ａを設けるものばかりでなく、信号線３上を覆い且つ列方向に沿って延在するとともに、列方向に並んだ後述する複数の画素Ｐの各画素電極８ａの中央部をまとめて露出するようなストライプ状の開口部を有しているものであってもよい。
図３は、アクティブマトリクス駆動方式で動作するＥＬパネル１の１画素に相当する回路の一例を示した回路図である。
図３に示すように、ＥＬパネル１には、走査線２と、走査線２と交差する信号線３と、走査線２に沿う電圧供給線４とが設けられており、このＥＬパネル１の各画素Ｐは、第２薄膜トランジスタであるスイッチトランジスタ５と、第１薄膜トランジスタである駆動トランジスタ６と、キャパシタ７と、発光素子であるＥＬ素子８とを備えている。スイッチトランジスタ５と駆動トランジスタ６は、ＥＬ素子８を発光させる駆動素子として機能する。
各画素Ｐにおいては、スイッチトランジスタ５のゲートが走査線２に接続され、スイッチトランジスタ５のドレインとソースのうちの一方が信号線３に接続され、スイッチトランジスタ５のドレインとソースのうちの他方がキャパシタ７の一方の電極及び駆動トランジスタ６のゲートに接続されている。駆動トランジスタ６のソースとドレインのうちの一方が電圧供給線４に接続され、駆動トランジスタ６のソースとドレインのうち他方がキャパシタ７の他方の電極及びＥＬ素子８のアノードに接続されている。なお、全ての画素ＰのＥＬ素子８のカソードは、一定電圧Ｖcomに保たれている（例えば、接地されている）。
また、このＥＬパネル１の周囲において各走査線２が走査ドライバに接続され、各電圧供給線４が一定電圧を出力する電圧源又は適宜電圧信号を出力する電圧ドライバに接続され、各信号線３がデータドライバに接続され、これらドライバによってＥＬパネル１がアクティブマトリクス駆動方式で駆動される。電圧供給線４には、電圧源による一定電圧又は電圧ドライバによる電圧信号が供給される。
次に、ＥＬパネル１と、その画素Ｐの回路構造について、図４〜図６を用いて説明する。ここで、図４は、ＥＬパネル１の１画素Ｐに相当する平面図であり、図５は、図４のV−V線に沿った面の矢視断面図、図６は、図４のVI−VI線に沿った面の矢視断面図である。なお、図４においては、電極及び配線を主に示す。
図４に示すように、各画素Ｐのトランジスタ構造体５６は、このスイッチトランジスタ５と駆動トランジスタ６とを備える。スイッチトランジスタ５及び駆動トランジスタ６は、信号線３に沿うように配列され、スイッチトランジスタ５の近傍にキャパシタ７が配置され、駆動トランジスタ６の近傍にＥＬ素子８が配置されている。また、各画素Ｐにおいて、走査線２と電圧供給線４の間に、スイッチトランジスタ５、駆動トランジスタ６、キャパシタ７及びＥＬ素子８が配置されている。
図４〜図６に示すように、基板１０上に第１ゲート電極６ａが設けられ、その第１ゲート電極６ａを覆うように基板１０の上面に第１絶縁膜１１が成膜されている。この第１絶縁膜１１の上に、第２ドレイン電極５ｈと第２ソース電極５ｉ、及び一対の不純物半導体膜５ｆ、５ｇと第２半導体膜５ｂが形成され、また、第１ドレイン電極６ｈと第１ソース電極６ｉ、及び一対の不純物半導体膜６ｆ、６ｇと第１半導体膜６ｂが形成されている。その第２半導体膜５ｂおよび第１半導体膜６ｂを覆うように第２絶縁膜１２が成膜されている。この第２絶縁膜１２上に第２ゲート電極５ａが設けられ、その第２ゲート電極５ａを覆うように第２絶縁膜１２の上面にパッシベーション膜１４が成膜されている。
また、信号線３は、基板１０と第１絶縁膜１１との間に形成されている。
走査線２は、第２絶縁膜１２とパッシベーション膜１４との間に形成されている。
電圧供給線４は、第１絶縁膜１１上に形成されている。なお、電圧供給線４上の第２絶縁膜１２には電圧供給線４に沿う溝（図示省略）が形成されており、その溝内に電圧供給線４を覆う導電層４ａが設けられている。電圧供給線４に導電層４ａが接触するように導電層４ａを積層することで、電圧供給線４の低抵抗化を図り、駆動トランジスタ６を介してＥＬ素子８へ供給する電流量の安定化を図っている。
また、図４、図６に示すように、スイッチトランジスタ５は、ボトムコンタクト構造を有するトップゲート構造の第２薄膜トランジスタである。このスイッチトランジスタ５は、第２ゲート電極５ａ、第２半導体膜５ｂ、不純物半導体膜５ｆ，５ｇ、第２ドレイン電極５ｈ、第２ソース電極５ｉ等を有するものである。
基板１０の上面に成膜されている絶縁性の第１絶縁膜１１は、例えば、光透過性を有し、シリコン窒化物又はシリコン酸化物からなる。この第１絶縁膜１１上に所定方向（チャネル長方向）に離間して第２ソース電極５ｉと第２ドレイン電極５ｈが形成されている。第２ソース電極５ｉと第２ドレイン電極５ｈは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、及びＡｌＴｉＮｄ合金膜の中から選択された材料で形成されることが好ましい。
第２ソース電極５ｉ上には、ドーパントを含有する不純物半導体膜５ｇが第２ソース電極５ｉの少なくとも一部に重なって形成されている。また、第２ドレイン電極５ｈ上には、ドーパントを含有する不純物半導体膜５ｆが第２ドレイン電極５ｈの少なくとも一部に重なって形成されている。そして、一対の不純物半導体膜５ｆ，５ｇは、第２ソース電極５ｉと第２ドレイン電極５ｈの配置に応じて互いに離間して形成されている。なお、不純物半導体膜５ｆ，５ｇはｎ型半導体であるが、これに限らず、スイッチトランジスタ５がｐ型トランジスタであれば、ｐ型半導体であってもよい。
また、一対の不純物半導体膜５ｆ，５ｇを介して第２ソース電極５ｉおよび第２ドレイン電極５ｈの一部を覆うとともに、第２ソース電極５ｉと第２ドレイン電極５ｈとの間の領域を被覆する真正な第２半導体膜５ｂが第１絶縁膜１１上に設けられている。
第２半導体膜５ｂは、例えば、結晶性シリコン、特に微結晶シリコン（マイクロクリスタルシリコン）を含んでおり、第２絶縁膜１２側となる第２領域５２と、その反対面側となる、第１絶縁膜１１側の第１領域５１とを有している。ここでは、第１領域５１のシリコンの結晶化度が第２領域５２に比べて高く形成されている。換言すれば、第２半導体膜５ｂの第１領域５１は、第２領域５２に比べて相対的にシリコンの結晶化度が高く、結晶性シリコン領域の割合が第２領域５２に比べてより高い。そして、第２半導体膜５ｂの第２領域５２は、非晶質シリコン（アモルファスシリコン）領域の割合が高く、好ましくは実質的に非晶質シリコンのみの領域である。この第２半導体膜５ｂはチャネルが形成されるチャネル領域となる。
第２半導体膜５ｂ、第２ソース電極５ｉ及び第２ドレイン電極５ｈの上には、絶縁性の第２絶縁膜１２が成膜され、第２半導体膜５ｂ、第２ソース電極５ｉ及び第２ドレイン電極５ｈ等が第２絶縁膜１２によって被覆されている。第２絶縁膜１２は、例えば、窒化シリコン又は酸化シリコンからなる。
第２ゲート電極５ａは、第２絶縁膜１２上であって、第２ソース電極５ｉと第２ドレイン電極５ｈとの間の領域に対応する領域に形成されている。この第２ゲート電極５ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、及びＡｌＴｉＮｄ合金膜の中から選択された材料で形成されることが好ましい。第２絶縁膜１２上の第２ゲート電極５ａは、パッシベーション膜１４で覆われている。パッシベーション膜１４は、例えば、窒化シリコン又は酸化シリコンを有する。
そして、スイッチトランジスタ５は、第１絶縁膜１１、第２絶縁膜１２、パッシベーション膜１４によって被覆されている。
このスイッチトランジスタ５において、第２絶縁膜１２はゲート絶縁膜として機能し、第２ゲート電極５ａの電界が作用する第２半導体膜５ｂにおける、第２ソース電極５ｉと第２ドレイン電極５ｈとの間の領域にチャネル（チャネル領域）が形成される。特に、第２半導体膜５ｂにおいて第２ゲート電極５ａ側となる、第２半導体膜５ｂの第２領域５２に主にチャネルが形成され、その第２領域５２が第２ソース電極５ｉと第２ドレイン電極５ｈの間の主な電流経路になる。
そして、第２半導体膜５ｂの第２領域５２は、非晶質シリコン（アモルファスシリコン）をより多く含んでいる半導体層であるので、その第２領域５２をチャネルの電流経路とするスイッチトランジスタ５は、非晶質シリコンからなる半導体膜（或いは、非晶質シリコンを主成分とする半導体膜）を備える薄膜トランジスタに相当する。つまり、スイッチトランジスタ５の第２領域５２の非晶質シリコンは、微結晶シリコンのような結晶性シリコンと比べてリーク電流が少なく、半導体層に流れる電流のオン／オフ比、すなわち、（オン時に半導体層に流れる電流）／（オフ時に半導体層に流れる電流）の値が大きいので、駆動トランジスタ６のオン／オフを制御するスイッチトランジスタとして好適に機能する。
特に、トップゲートである第２ゲート電極５ａは、第２ソース電極５ｉと第２ドレイン電極５ｈの上面に配された第２半導体膜５ｂに対して電界を作用させることができるので、第２ソース電極５ｉと第２ドレイン電極５ｈの間の領域における第２半導体膜５ｂに適正にチャネルが形成される。
また、図４、図５に示すように、駆動トランジスタ６は、ボトムコンタクト構造を有するボトムゲート構造の第１薄膜トランジスタである。この駆動トランジスタ６は、第１ゲート電極６ａ、第１半導体膜６ｂ、不純物半導体膜６ｆ，６ｇ、第１ドレイン電極６ｈ、第１ソース電極６ｉ等を有するものである。
第１ゲート電極６ａは、基板１０と第１絶縁膜１１の間に形成されている。この第１ゲート電極６ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、及びＡｌＴｉＮｄ合金膜の中から選択された材料で形成されることが好ましい。また、第１ゲート電極６ａの上に絶縁性の第１絶縁膜１１が成膜されており、その第１絶縁膜１１によって第１ゲート電極６ａが被覆されている。この第１絶縁膜１１上であって、第１ゲート電極６ａの上部に対応する領域の少なくとも一部を挟むように離間して、第１ソース電極６ｉと第１ドレイン電極６ｈが形成されている。第１ソース電極６ｉと第１ドレイン電極６ｈは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、及びＡｌＴｉＮｄ合金膜の中から選択された材料で形成されることが好ましい。ドレイン電極６ｈ，ソース電極６ｉは、ドレイン電極５ｈ、ソース電極５ｉと同一材料で構成され且つ同じ厚さである。このため、ドレイン電極６ｈ，ソース電極６ｉ及びドレイン電極５ｈ、ソース電極５ｉは、後述するように、同一材料層である導電膜９ｈを用いて同一プロセスで一括して製造することができる。
第１ソース電極６ｉ上には、ドーパントを含有する不純物半導体膜６ｇが第１ソース電極６ｉの少なくとも一部に重なって形成されている。また、第１ドレイン電極６ｈ上には、ドーパントを含有する不純物半導体膜６ｆが第１ドレイン電極６ｈの少なくとも一部に重なって形成されている。そして、一対の不純物半導体膜６ｆ，６ｇは、第１ソース電極６ｉと第１ドレイン電極６ｈの配置に応じて互いに離間して形成されている。なお、不純物半導体膜６ｆ，６ｇはｎ型半導体であるが、これに限らず、駆動トランジスタ６がｐ型トランジスタであれば、ｐ型半導体であってもよい。不純物半導体膜６ｆ，６ｇは、不純物半導体膜５ｆ，５ｇと同一材料で構成され且つ同じ厚さである。このため、不純物半導体膜６ｆ，６ｇ及び不純物半導体膜５ｆ，５ｇは、後述するように、同一材料層である不純物半導体層９ｆを用いて同一プロセスで一括して製造することができる。
また、一対の不純物半導体膜６ｆ，６ｇを介して第１ソース電極６ｉおよび第１ドレイン電極６ｈの一部を覆うとともに、第１ソース電極６ｉと第１ドレイン電極６ｈとの間の領域を被覆する真正な第１半導体膜６ｂが第１絶縁膜１１上に設けられている。
第１半導体膜６ｂは、例えば、結晶性シリコン、特に微結晶シリコン（マイクロクリスタルシリコン）を含んでおり、第２絶縁膜１２側となる第２領域６２と、その反対面側となる、第１絶縁膜１１側の第１領域６１とを有している。ここでは、第１領域６１のシリコンの結晶化度が第２領域６２に比べて高く形成されている。換言すれば、第１半導体膜６ｂの第１領域６１は、第２領域６２に比べて相対的にシリコンの結晶化度が高く、結晶性シリコン領域の割合が第２領域６２に比べてより高い。そして、第１半導体膜６ｂの第２領域６２は、非晶質シリコン（アモルファスシリコン）領域の割合が高く、好ましくは実質的に非晶質シリコンのみの領域である。この第１半導体膜６ｂはチャネルが形成されるチャネル領域となる。第１半導体膜６ｂの第１領域６１は、第２半導体膜５ｂの第１領域５１と同じ組成で且つ同じ厚さであり、第１半導体膜６ｂの第２領域６２は、第２半導体膜５ｂの第２領域５２と同じ組成且つ同じ厚さである。このため、第１半導体膜６ｂ及び第２半導体膜５ｂは、後述するように、同一材料層である半導体層９ｂを用いて同一プロセスで一括して製造することができる。
第１半導体膜６ｂ、第１ソース電極６ｉ及び第１ドレイン電極６ｈの上には、絶縁性の第２絶縁膜１２が成膜され、第１半導体膜６ｂ、第１ソース電極６ｉ及び第１ドレイン電極６ｈ等が第２絶縁膜１２によって被覆されている。第２絶縁膜１２上には、パッシベーション膜１４が成膜されている。
そして、駆動トランジスタ６は、第１絶縁膜１１、第２絶縁膜１２、パッシベーション膜１４によって被覆されている。
この駆動トランジスタ６において、第１絶縁膜１１はゲート絶縁膜として機能し、第１ゲート電極６ａの電界が作用する第１半導体膜６ｂにおける、第１ソース電極６ｉと第１ドレイン電極６ｈとの間の領域にチャネル（チャネル領域）が形成される。特に、第１半導体膜６ｂにおいて第１ゲート電極６ａ側となる、第１半導体膜６ｂの第１領域６１にチャネルが形成され、その第１領域６１が第１ソース電極６ｉと第１ドレイン電極６ｈの間の電流経路になる。
そして、第１半導体膜６ｂの第１領域６１は、結晶性シリコンを第２領域６２より多く含んでいる半導体層であるので、その第１領域６１をチャネルの電流経路とする駆動トランジスタ６は、結晶性シリコンからなる半導体膜（或いは、結晶性シリコンを主成分とする半導体膜）を備える薄膜トランジスタに相当する。つまり、駆動トランジスタ６の第１領域６１内の微結晶シリコンは、結晶粒径が概ね５０〜１００ｎｍの結晶性シリコンであり、非晶質シリコンに比べてトランジスタの駆動による閾値電圧のシフトが少ないことからトランジスタの劣化を抑えられる上に、キャリア移動度が高いので、スイッチトランジスタ５の制御によってＥＬ素子８に電流を流す駆動トランジスタとして好適に機能する。
キャパシタ７は、駆動トランジスタ６の第１ゲート電極６ａと第１ソース電極６ｉとの間に接続されている。具体的には、キャパシタ７の電極７ａは、駆動トランジスタ６の第１ゲート電極６ａに接続され、キャパシタ７の電極７ｂは、駆動トランジスタ６の第１ソース電極６ｉに接続されている。そして、図４、図６に示すように、基板１０と第１絶縁膜１１との間にキャパシタ７の一方の電極７ａが形成され、第１絶縁膜１１と第２絶縁膜１２との間にキャパシタ７の他方の電極７ｂが形成され、電極７ａと電極７ｂが誘電体である第１絶縁膜１１を挟んで相対している。
なお、信号線３、キャパシタ７の電極７ａ、駆動トランジスタ６の第１ゲート電極６ａは、基板１０に一面に成膜した導電膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成したものである。
また、電圧供給線４、キャパシタ７の電極７ｂ、スイッチトランジスタ５の第２ドレイン電極５ｈ，第２ソース電極５ｉ及び駆動トランジスタ６の第１ドレイン電極６ｈ，第１ソース電極６ｉは、第１絶縁膜１１に一面に成膜した導電膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成したものである。
また、走査線２、スイッチトランジスタ５の第２ゲート電極５ａは、第２絶縁膜１２に一面に成膜した導電膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成したものである。なお、電圧供給線４に積層する導電層４ａは、走査線２と第２ゲート電極５ａとともに形成したものである。
また、第１絶縁膜１１には、第２ドレイン電極５ｈと信号線３とが重なる領域にコンタクトホール１１ｂが形成され、第１ゲート電極６ａと第２ソース電極５ｉとが重なる領域にコンタクトホール１１ｃが形成されており、コンタクトホール１１ｂ、１１ｃ内にコンタクトプラグ２０ｂ、２０ｃがそれぞれ埋め込まれている。コンタクトプラグ２０ｂによってスイッチトランジスタ５の第２ドレイン電極５ｈと信号線３が電気的に導通し、コンタクトプラグ２０ｃによってスイッチトランジスタ５の第２ソース電極５ｉとキャパシタ７の電極７ａが電気的に導通するとともにスイッチトランジスタ５の第２ソース電極５ｉと駆動トランジスタ６の第１ゲート電極６ａが電気的に導通する。なお、コンタクトプラグ２０ｂ、２０ｃを介することなく、第２ドレイン電極５ｈが信号線３と接触し、第２ソース電極５ｉが第１ゲート電極６ａと接触してもよい。
また、駆動トランジスタ６の第１ゲート電極６ａがキャパシタ７の電極７ａに一体に連なっており、駆動トランジスタ６の第１ドレイン電極６ｈが電圧供給線４に一体に連なっており、駆動トランジスタ６の第１ソース電極６ｉがキャパシタ７の電極７ｂに一体に連なっている。
画素電極８ａは、第１絶縁膜１１を介して基板１０上に設けられており、画素Ｐごとに独立して形成されている。画素電極８ａ側からＥＬ素子８の光を出射するボトムエミッション構造であれば、この画素電極８ａは透明電極であって、例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）、及びカドミウム−錫酸化物（ＣＴＯ）の中から選択された材料で形成されることが好ましい。また、対向電極８ｄ側からＥＬ素子８の光を出射するトップエミッション構造の場合、画素電極８ａは、高い光反射性のアルミ等の単体又は合金層を下層として光反射性層とし、上層として上述の透明電極の積層構造とすることが好ましい。なお、画素電極８ａの一部が駆動トランジスタ６のソース電極６ｉに重なり、画素電極８ａとソース電極６ｉとが接続されている。
そして、図４、図５に示すように、第２絶縁膜１２およびパッシベーション膜１４が、走査線２、信号線３、電圧供給線４、スイッチトランジスタ５、駆動トランジスタ６、画素電極８ａの周縁部、キャパシタ７の電極７ｂ及び第１絶縁膜１１を覆うように形成されている。つまり第２絶縁膜１２およびパッシベーション膜１４には、各画素電極８ａの中央部が露出するように開口部１２ａが形成されている。そのため、第２絶縁膜１２およびパッシベーション膜１４は平面視して格子状に形成されている。
ＥＬ素子８は、図４、図５に示すように、アノードとなる第１電極としての画素電極８ａと、画素電極８ａの上に形成された化合物膜である正孔注入層８ｂと、正孔注入層８ｂの上に形成された化合物膜である発光層８ｃと、発光層８ｃの上に形成された第２電極としての対向電極８ｄとを備えている。対向電極８ｄは全画素Ｐに共通の単一電極であって、全画素Ｐにわたって連続して形成されている。
正孔注入層８ｂは、例えば、導電性高分子であるＰＥＤＯＴ（poly(ethylenedioxy)thiophene；ポリエチレンジオキシチオフェン）及びドーパントであるＰＳＳ（polystyrene sulfonate；ポリスチレンスルホン酸）からなる層であって、画素電極８ａから発光層８ｃに向けて正孔を注入するキャリア注入層である。
発光層８ｃは、画素Ｐ毎にＲ（赤），Ｇ（緑），Ｂ（青）のいずれかを発光する材料を含み、例えば、ポリフルオレン系発光材料やポリフェニレンビニレン系発光材料からなる層であって、対向電極８ｄから供給される電子と、正孔注入層８ｂから注入される正孔との再結合に伴い発光する。このため、Ｒ（赤）を発光する画素Ｐ、Ｇ（緑）を発光する画素Ｐ、Ｂ（青）を発光する画素Ｐは互いに発光層８ｃの発光材料が異なる。なお、画素ＰのＲ（赤），Ｇ（緑），Ｂ（青）は、例えば縦方向に同色画素が配列されるストライプパターンで配列される。なお、このパターンはストライプパターンに限らず、デルタ配列であってもよい。配列パターンがストライプパターンの場合に、バンク１３の開口部１３ａは、各画素Ｐの配列パターンに沿った格子状又は列方向に沿って複数の画素Ｐの画素電極８ａの中央部をまとめて露出するストライプ状に設けられる。
対向電極８ｄは、画素電極８ａよりも仕事関数の低い材料で形成されており、カソードとして適用される場合、例えば、インジウム、マグネシウム、カルシウム、リチウム、バリウム、希土類金属の少なくとも一種を含む単体又は合金の下層及びシート抵抗を下げるための上層の積層体で形成されている。上層は、対向電極８ｄ側からＥＬ素子８の光を出射するトップエミッション構造の場合、透明電極であって、例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）、及びカドミウム−錫酸化物（ＣＴＯ）の中から選択された材料で形成されることが好ましく、画素電極８ａ側からＥＬ素子８の光を出射するボトムエミッションであれば、高い光反射性のアルミ等の単体又は合金層が好ましい。
この対向電極８ｄは全ての画素Ｐに共通した電極であり、発光層８ｃなどの化合物膜とともに後述するバンク１３を被覆している。
このように、第２絶縁膜１２及びバンク１３によって発光部位となる発光層８ｃが画素Ｐごとに仕切られている。
そして、開口部１３ａ内において、キャリア輸送層としての正孔注入層８ｂ及び発光層８ｃが、画素電極８ａ上に積層されている。なお、正孔注入層８ｂは、複数の画素Ｐに跨るように連続して形成されていてもよい。この場合、正孔注入性のある酸化ゲルマニウムが好ましい。
具体的には、バンク１３は、正孔注入層８ｂや発光層８ｃを湿式法により画素Ｐのバンク１３で囲まれた所定の領域に形成するに際して、正孔注入層８ｂや発光層８ｃとなる材料が溶媒に溶解または分散された液状体が、バンク１３を介して隣接する画素Ｐに流出しないように堰き止める隔壁として機能する。
例えば、図５に示すように、第２絶縁膜１２及びパッシベーション膜１４の上に設けられたバンク１３の開口部１３ａの開口端は、第２絶縁膜１２の開口部１２ａの開口端より内側に位置しており、バンク１３は、第２絶縁膜１２及びパッシベーション膜１４の全面を覆っている。なお、第２絶縁膜１２をバンク１３よりも幅広とした構造にすることによって、開口部１３ａが開口部１２ａより幅広となり、パッシベーション膜１４及び第２絶縁膜１２の開口部１２ａの開口端における側面が、バンク１３の開口部１３ａから露出するようにしてもよい。
そして、各開口部１３ａに囲まれた各画素電極８ａ上に、正孔注入層８ｂとなる材料が含有される液状体を塗布し、基板１０ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第１のキャリア輸送層である正孔注入層８ｂとなる。
さらに、各開口部１３ａに囲まれた各正孔注入層８ｂ上に、発光層８ｃとなる材料が含有される液状体を塗布し、基板１０ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第２のキャリア輸送層である発光層８ｃとなる。
なお、この発光層８ｃとバンク１３を被覆するように対向電極８ｄが設けられている。
そして、このＥＬパネル１においては、ボトムエミッション構造の場合、画素電極８ａ、基板１０及び第１絶縁膜１１が透明であり、発光層８ｃから発した光が画素電極８ａ、第１絶縁膜１１及び基板１０を透過して出射する。そのため、基板１０の裏面が表示面となる。
なお、基板１０側ではなく、反対側が表示面となるトップエミッション構造でもよい。この場合、上述したように対向電極８ｄを透明電極とし、画素電極８ａを反射電極として、発光層８ｃから発した光が対向電極８ｄを透過して出射する。
このＥＬパネル１は、次のように駆動されて発光する。
全ての電圧供給線４に所定レベルの電圧が印加された状態で、走査ドライバによって走査線２に順次電圧が印加されることで、これら走査線２が順次選択される。選択された走査線２に対応する各画素Ｐのスイッチトランジスタ５はオンになる。
各走査線２が選択されている時に、データドライバによって階調に応じたレベルの電圧が全ての信号線３に印加されると、その選択されている走査線２に対応する各画素Ｐのスイッチトランジスタ５がオンになっていることから、その信号線３における電圧が駆動トランジスタ６のゲート電極６ａに印加される。
この駆動トランジスタ６のゲート電極６ａに印加された所定の階調に対応するレベルの電圧に応じて、駆動トランジスタ６のゲート電極６ａとソース電極６ｉとの間の電位差が定まって、駆動トランジスタ６におけるドレイン−ソース電流の大きさが定まり、ＥＬ素子８がそのドレイン−ソース電流に応じた明るさで発光する。その後、その走査線２の選択が解除されると、スイッチトランジスタ５がオフとなるので、駆動トランジスタ６のゲート電極６ａに印加された電圧にしたがった電荷がキャパシタ７に蓄えられ、駆動トランジスタ６のゲート電極６ａとソース電極６ｉ間の電位差は保持される。このため、駆動トランジスタ６は選択時と同じ電流値のドレイン−ソース電流を流し続け、ＥＬ素子８の輝度を維持する。
つまり、スイッチトランジスタ５によって、駆動トランジスタ６のゲート電極６ａに印加される電圧が、信号線３に印加された所定階調レベルの電圧に切り替えられ、駆動トランジスタ６は、そのゲート電極６ａに印加された電圧のレベルに応じた電流値のドレイン−ソース電流（駆動電流）を電圧供給線４からＥＬ素子８に向けて流し、ＥＬ素子８を電流値（電流密度）にしたがった所定の階調で発光させる。
このように、スイッチトランジスタ５と駆動トランジスタ６を備えるトランジスタ構造体５６の駆動、制御によってＥＬ素子８が発光して、ＥＬパネル１が発光する。
次に、本発明にかかるＥＬパネル１におけるトランジスタ構造体５６を構成するスイッチトランジスタ５と駆動トランジスタ６の製造方法について、図７から図１８の工程図を用いて説明する。
なお、この工程説明図で示すスイッチトランジスタ５と駆動トランジスタ６とは、実際には一部形状等が異なるが、ここでは便宜上、各薄膜トランジスタを同等のサイズを有するものとして示し、各薄膜トランジスタの主要部を概念的に図示して説明する。図中左側が駆動トランジスタ６、図中右側がスイッチトランジスタ５である。
まず、図７に示すように、基板１０上に例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜等のゲートメタル層をスパッタリングで堆積させ、フォトリソグラフィー法及びエッチング法等によってパターニングして、駆動トランジスタ６の第１ゲート電極６ａを形成する。また、第１ゲート電極６ａとともに、基板１０上に、信号線３、キャパシタ７の電極７ａを形成する（図５、図６参照）。
次いで、図８に示すように、プラズマＣＶＤ（ＰＥ−ＣＶＤ）によって、窒化シリコン等の第１絶縁膜１１を成膜する。
次いで、図９に示すように、第１絶縁膜１１上に、例えばスパッタリングなどによって、ソース電極およびドレイン電極となる導電膜９ｈを成膜する。
なお、導電膜９ｈの成膜前に、駆動トランジスタ６の第１ソース電極６ｉと導通することになる画素電極８ａを形成している（図５参照）。
次いで、図１０に示すように、導電膜９ｈをフォトリソグラフィー法・エッチング法等によってパターニングして、駆動トランジスタ６の第１ソース電極６ｉ及び第１ドレイン電極６ｈ、スイッチトランジスタ５の第２ソース電極５ｉ及び第２ドレイン電極５ｈを形成する。また、ソース電極及びドレイン電極とともに、電圧供給線４、キャパシタ７の電極７ｂが形成されるようになっている（図５、図６参照）。
次いで、図１１に示すように、ソース電極及びドレイン電極が形成された第１絶縁膜１１上に、スパッタリングやＣＶＤ法などによって不純物半導体膜となる不純物半導体層９ｆを成膜する。
なお、不純物半導体層９ｆとしてどの材料を用いるかは薄膜トランジスタがｐ型かｎ型かによって異なる。ｐ型トランジスタの場合（ｐ＋Ｓｉ）は、ＳｉＨ４ガス中にジボラン等のアクセプター型の不純物を混入させてプラズマ成膜させることで形成する。ｎ型トランジスタの場合（ｎ＋Ｓｉ）は、ＳｉＨ４ガス中にアルシンやホスフィン等のドナー型の不純物を混入させてプラズマ成膜させることで形成する。
次いで、図１２に示すように、不純物半導体層９ｆをフォトリソグラフィー法・エッチング法等によってパターニングして、一対の不純物半導体膜６ｇ、６ｆ、一対の不純物半導体膜５ｇ、５ｆを形成する。不純物半導体膜６ｇは第１ソース電極６ｉに重なり、不純物半導体膜６ｆは第１ドレイン電極６ｈに重なっており、それぞれ離間して形成されている。また、不純物半導体膜５ｇは第２ソース電極５ｉに重なり、不純物半導体膜５ｆは第２ドレイン電極５ｈに重なっており、それぞれ離間して形成されている。
次いで、図１３に示すように、一対の不純物半導体膜が形成された第１絶縁膜１１上に、結晶性シリコンを含む半導体層９ｂをプラズマＣＶＤにより成膜する。半導体膜（５ｂ、６ｂ）となる半導体層９ｂを成膜する際、先にシリコンの結晶化度が比較的高い第１シリコン層９１を成膜し、続けてシリコンの結晶化度が比較的低い第２シリコン層９２を成膜する。第２シリコン層９２は、好ましくは実質的に非晶質シリコンのみである。
具体的に、第１シリコン層９１は、ＳｉＨ４ガスとＨ２ガスをプラズマ分解させてから成膜するが、ＳｉＨ４ガスに対するＨ２ガスの割合を圧倒的に多くし、また、より結晶化度を高くするためにプラズマパワーと圧力を大きくすることで、微結晶シリコン薄膜である第１シリコン層９１を成膜することができる。本実施例では、キャリアガスとしてアルゴンを用い、ガス流量をＳｉＨ４／Ｈ２＝５０／１０５００［ＳＣＣＭ］とし、パワー密度０．１３４［Ｗ／ｃｍ２］、圧力３００［Ｐａ］の条件で第１シリコン層９１を成膜した。その後、ＳｉＨ４ガスに対するＨ２ガスの割合を下げ、プラズマパワーと圧力を下げることで、非晶質シリコン薄膜である第２シリコン層９２を成膜した。
ここで、微結晶シリコン薄膜である第１シリコン層９１には、その表面に凹凸が生じてしまう傾向があるが、第１シリコン層９１に非晶質シリコン薄膜である第２シリコン層９２を積層しているので、第１シリコン層９１の表面凹凸は第２シリコン層９２によってカバーされて緩和されている。
また、第１シリコン層９１をプラズマＣＶＤにより成膜するのではなく、非晶質シリコン薄膜にレーザ光を照射して微結晶シリコン薄膜に改質する手法で形成してもよい。その場合、第１絶縁膜１１上に非晶質シリコン薄膜を成膜した後、ＣＶＤ装置のチャンバから基板を取り出してレーザ光照射処理を行って第１シリコン層９１を形成し、その後再びＣＶＤ装置のチャンバ内に基板を入れ、第１シリコン層９１に第２シリコン層９２を積層する。
なお、半導体層９ｂにおける第１シリコン層９１と第２シリコン層９２（半導体膜における第１領域と第２領域）のシリコンの結晶化度については、例えばラマン分光測定により算出した結晶化度に基づいて判別することができる。この場合、例えば、アモルファスシリコンは、４８０ｃｍ−１付近にブロードなピークを有するスペクトルを与える。グレインバウンダリーまたは結晶径５ｎｍ以下の非常に微小な結晶シリコンは、５００ｃｍ−１付近にブロードなピークを有するスペクトルを与える。結晶化シリコンは、５２０ｃｍ−１付近に比較的シャープなピークを有するスペクトルを与える。測定対象である第１シリコン層９１、第２シリコン層９２のシリコン薄膜のスペクトルは、例えば、図３７に示すように、各成分スペクトル、すなわちアモルファスシリコン、グレインバウンダリーまたは結晶径５ｎｍ以下の非常に微小な結晶シリコン、結晶化シリコンの各スペクトルをある特定の比率で重ね合わせたものとして表すことができる。この比率を公知の解析手法により求めることで、結晶化度ｄ（％）を算出することができる。あるシリコン薄膜のスペクトルに含まれるアモルファスシリコンの成分スペクトルの強度がＩａ−Ｓｉ、グレインバウンダリーまたは結晶径５ｎｍ以下の非常に微小な結晶シリコンの成分スペクトルの強度がＩｕｃ−Ｓｉ、結晶化シリコンの成分スペクトルの強度がＩｃ−Ｓｉ、である場合、結晶化度ｄ（％）は、下記の式１により算出される。
ｄ（％）＝（Ｉｃ−Ｓｉ＋Ｉｕｃ−Ｓｉ）/（Ｉｃ−Ｓｉ＋Ｉｕｃ−Ｓｉ＋Ｉａ−Ｓｉ）×100…（１）
この結晶化度ｄ（％）が高いほど、シリコン薄膜に結晶化したシリコンが含まれる。結晶化度が２０％以上であれば微結晶シリコン薄膜であると定義し、結晶化度が２０％未満であれば非晶質シリコン薄膜であると定義する。
また、第１絶縁膜１１上に半導体層９ｂを成膜する前処理として、第１絶縁膜１１の表面にプラズマ処理を施すことがある。第１絶縁膜１１にプラズマ処理を施すことによれば、第１絶縁膜１１の表面を改質して、その第１絶縁膜１１上に成膜する結晶性シリコンの結晶化度を高めることができる。
但し、プラズマ処理によって、一対の不純物半導体膜６ｇ、６ｆ，５ｇ、５ｆの表面に酸化膜が生成してしまうことがある。不純物半導体膜の表面に絶縁性の酸化膜が形成されてしまうと、ソース・ドレイン間の電流の妨げになってしまうので、プラズマ処理を行う場合、プラズマパワーなどの処理条件を適正に管理することが好ましい。
次いで、図１４に示すように、半導体層９ｂをフォトリソグラフィー法・エッチング法等によってパターニングして、第１半導体膜６ｂと第２半導体膜５ｂを形成する。第１半導体膜６ｂは、第１領域６１と第２領域６２を有しており、第２半導体膜５ｂは、第１領域５１と第２領域５２を有している。
ここで、第１シリコン層９１は第２シリコン層９２で覆われているため、半導体層９ｂをエッチングによってパターニングする際、第１シリコン層９１はエッチング環境下に晒されないので、半導体層９ｂの第１シリコン層９１が膜減りするなどの損傷を受けすることはない。
例えば、結晶性シリコン（特に微結晶シリコン）を多く含む半導体層（第１シリコン層９１）の表面には凹凸が多く、またシリコンの柱状結晶構造の柱間が疎になる部分があるために、ドライエッチング時にエッチングガスが結晶性シリコンの凹部や柱間を通過して不純物半導体膜や第１絶縁膜１１まで届き、その半導体層が損傷してしまうことがある。そして、ソース電極とドレイン電極の間の半導体層が損傷していると、正常な構造の薄膜トランジスタに形成できず、ソース電極とドレイン電極の間の電流経路に異常が生じて、導通不良などの不具合が発生してしまうことがある。
それに対し、本実施形態の半導体層９ｂでは、微結晶シリコン薄膜の第１シリコン層９１に非晶質シリコン薄膜の第２シリコン層９２を積層して、第１シリコン層９１の凹凸やシリコンの柱状結晶の間隙をカバーしているので、エッチングによって半導体層９ｂが損傷してしまうことはなく、駆動トランジスタ６の第１半導体膜６ｂと、スイッチトランジスタ５の第２半導体膜５ｂとを良好に形成することができる。
次いで、図１５に示すように、駆動トランジスタ６の第１半導体膜６ｂや、スイッチトランジスタ５の第２半導体膜５ｂなどを覆う第２絶縁膜１２を成膜する。なお、この第２絶縁膜１２に、電圧供給線４を露出させる溝を形成する。
次いで、図１６に示すように、第２絶縁膜１２上に例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜等のゲートメタル層９ａをスパッタリングなどにより成膜する。
次いで、図１７に示すように、ゲートメタル層９ａをフォトリソグラフィー法及びエッチング法等によってパターニングして、スイッチトランジスタ５の第２ゲート電極５ａを形成する。また、第２ゲート電極５ａとともに、走査線２、導電層４ａを形成する（図４参照）。
次いで、図１８に示すように、第２ゲート電極５ａを覆うパッシベーション膜１４を第２絶縁膜１２上に成膜する。
こうして、駆動トランジスタ６とスイッチトランジスタ５が製造される。
更に、パッシベーション膜１４と第２絶縁膜１２をフォトリソグラフィーでパターニングすることで画素電極８ａの中央部が露出する開口部１２ａを形成する（図５参照）。
次いで、ポリイミド等の感光性樹脂を堆積後、露光して画素電極８ａが露出する開口部１３ａを有する、例えば格子状のバンク１３を形成する（図５参照）。
次いで、バンク１３の開口部１３ａに、正孔注入層８ｂとなる材料が溶媒に溶解または分散された液状体を塗布し、その液状体を乾燥させることによって、キャリア輸送層である正孔注入層８ｂを成膜し、バンク１３の開口部１３ａ内の正孔注入層８ｂ上に、発光層８ｃとなる材料が溶媒に溶解または分散された液状体を塗布し、その液状体を乾燥させることによって、発光層８ｃを成膜する（図５参照）。
次いで、バンク１３の上及び発光層８ｃの上に対向電極８ｄを一面に成膜することで、ＥＬ素子８が製造されて（図５参照）、ＥＬパネル１が製造される。
以上のように、ボトムゲート構造の第１薄膜トランジスタである駆動トランジスタ６と、トップゲート構造の第２薄膜トランジスタであるスイッチトランジスタ５とを形成する際、基板１０と第１絶縁膜１１の間に駆動トランジスタ６の第１ゲート電極６ａを形成する工程と、第２絶縁膜１２とパッシベーション膜１４の間にスイッチトランジスタ５の第２ゲート電極５ａを形成する工程を別工程にし、それ以外の薄膜トランジスタの構成を共通の工程によって形成することができる。
つまり、駆動トランジスタ６の第１ゲート電極６ａを形成する工程と、スイッチトランジスタ５の第２ゲート電極５ａを形成する工程以外の工程を共通の製造工程とする製造方法によって、駆動トランジスタ６と、スイッチトランジスタ５を作り分けることができる。
このように、駆動トランジスタ６の第１ゲート電極６ａとスイッチトランジスタ５の第２ゲート電極５ａ以外を共通の製造工程で形成するトランジスタ構造体５６の製造方法であれば、製造工程数を抑えて、従来よりも少ない工程数で駆動トランジスタ６とスイッチトランジスタ５を作り分けることができる。
そして、スイッチトランジスタ５の第２半導体膜５ｂは、第２ゲート電極５ａ側に第２領域５２を配置したため、第２半導体膜５ｂにおける非晶質シリコンをより多く含む第２領域５２をチャネルの電流経路とするので、このスイッチトランジスタ５は、非晶質シリコンからなる半導体膜を備える薄膜トランジスタに相当する機能を有することになる。そして、スイッチトランジスタ５は、駆動トランジスタ６のオン／オフを制御する薄膜トランジスタとして好適に機能する。
また、駆動トランジスタ６の第１半導体膜６ｂは、第１ゲート電極６ａ側に第１領域６１を配置したため、第１半導体膜６ｂにおける結晶性シリコンをより多く含む第１領域６１をチャネルの電流経路とするので、この駆動トランジスタ６は、結晶性シリコンからなる半導体膜を備える薄膜トランジスタに相当する機能を有することになる。そして、駆動トランジスタ６は、スイッチトランジスタ５の制御によってＥＬ素子８に電流を流す薄膜トランジスタとして好適に機能する。
このように、駆動トランジスタ６とスイッチトランジスタ５は、それぞれ異なったトランジスタ特性を有しており、それぞれの機能を発揮することで、ＥＬパネル１を良好に発光させることができる。
また、半導体層９ｂをパターニングして、駆動トランジスタ６の第１半導体膜６ｂと、スイッチトランジスタ５の第２半導体膜５ｂとを形成する過程で、結晶性シリコンをより多く含む第１シリコン層９１（第１領域６１、５１）を、非晶質シリコンをより多く含む第２シリコン層９２（第２領域６２、５２）が覆っているので、第１半導体膜６ｂや第２半導体膜５ｂが損傷することはない。そして、駆動トランジスタ６の第１半導体膜６ｂとスイッチトランジスタ５の第２半導体膜５ｂを損傷なく適正に形成でき、駆動トランジスタ６とスイッチトランジスタ５を良好に機能させることができる。
（実施形態２）
次に、本発明に係るＥＬパネル、トランジスタ構造体の実施形態２について説明する。なお、実施形態１と同様の構成については、同符号を付して説明を割愛する。
実施形態２におけるＥＬパネル１のトランジスタ構造体５６０について、図１９〜図２１を用いて説明する。ここで、図１９は、ＥＬパネル１の１画素Ｐに相当する平面図であり、図２０は、図１９のXX−XX線に沿った面の矢視断面図、図２１は、図１９のXXI−XXI線に沿った面の矢視断面図である。なお、図１９においては、電極及び配線を主に示す。
図１９に示すように、各画素Ｐのトランジスタ構造体５６０は、スイッチトランジスタ５０と駆動トランジスタ６０とを備える。第１薄膜トランジスタであるスイッチトランジスタ５０及び第２薄膜トランジスタである駆動トランジスタ６０は、信号線３に沿うように配列され、スイッチトランジスタ５０の近傍にキャパシタ７が配置され、駆動トランジスタ６０の近傍にＥＬ素子８が配置されている。また、各画素Ｐにおいて、走査線２と電圧供給線４の間に、スイッチトランジスタ５０、駆動トランジスタ６０、キャパシタ７及びＥＬ素子８が配置されている。
図１９〜図２１に示すように、基板１０上に第１ゲート電極５ａが設けられ、その第１ゲート電極５ａを覆うように基板１０の上面に第１絶縁膜１１が成膜されている。この第１絶縁膜１１の上に、第１ドレイン電極５ｈと第１ソース電極５ｉ、及び一対の不純物半導体膜５ｆ、５ｇと第１半導体膜５ｂが形成され、また、第２ドレイン電極６ｈと第２ソース電極６ｉ、及び一対の不純物半導体膜６ｆ、６ｇと第２半導体膜６ｂが形成されている。その第１半導体膜５ｂおよび第２半導体膜６ｂを覆うように第２絶縁膜１２が成膜されている。この第２絶縁膜１２上に第２ゲート電極６ａが設けられ、その第２ゲート電極６ａを覆うように第２絶縁膜１２の上面にパッシベーション膜１４が成膜されている。
また、信号線３は、基板１０と第１絶縁膜１１との間に形成されている。
走査線２は、第１絶縁膜１１上に形成されている。なお、走査線２上の第２絶縁膜１２には走査線２に沿う溝（図示省略）が形成されており、その溝内に走査線２を覆う導電層２ａが設けられている。
電圧供給線４は、第１絶縁膜１１上に形成されている。なお、電圧供給線４上の第２絶縁膜１２には電圧供給線４に沿う溝（図示省略）が形成されており、その溝内に電圧供給線４を覆う導電層４ａが設けられている。電圧供給線４に導電層４ａが接触するように導電層４ａを積層することで、電圧供給線４の低抵抗化を図り、駆動トランジスタ６０を介してＥＬ素子８へ供給する電流量の安定化を図っている。
また、図１９、図２１に示すように、スイッチトランジスタ５０は、ボトムコンタクト構造を有するボトムゲート構造の第１薄膜トランジスタである。このスイッチトランジスタ５０は、第１ゲート電極５ａ、第１半導体膜５ｂ、不純物半導体膜５ｆ，５ｇ、第１ドレイン電極５ｈ、第１ソース電極５ｉ等を有するものである。
第１ゲート電極５ａは、基板１０と第１絶縁膜１１の間に形成されている。この第１ゲート電極５ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、及びＡｌＴｉＮｄ合金膜の中から選択された材料で形成されることが好ましい。また、第１ゲート電極５ａの上に絶縁性の第１絶縁膜１１が成膜されており、その第１絶縁膜１１によって第１ゲート電極５ａが被覆されている。第１絶縁膜１１は、例えば、光透過性を有し、シリコン窒化物又はシリコン酸化物からなる。この第１絶縁膜１１上であって、第１ゲート電極５ａの上部に対応する領域の少なくとも一部を挟むように離間して、第１ソース電極５ｉと第１ドレイン電極５ｈが形成されている。第１ソース電極５ｉと第１ドレイン電極５ｈは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、及びＡｌＴｉＮｄ合金膜の中から選択された材料で形成されることが好ましい。
第１ソース電極５ｉ上には、ドーパントを含有する不純物半導体膜５ｇが第１ソース電極５ｉの少なくとも一部に重なって形成されている。また、第１ドレイン電極５ｈ上には、ドーパントを含有する不純物半導体膜５ｆが第１ドレイン電極５ｈの少なくとも一部に重なって形成されている。そして、一対の不純物半導体膜５ｆ，５ｇは、第１ソース電極５ｉと第１ドレイン電極５ｈの配置に応じて互いに離間して形成されている。なお、不純物半導体膜５ｆ，５ｇはｎ型半導体であるが、これに限らず、スイッチトランジスタ５０がｐ型トランジスタであれば、ｐ型半導体であってもよい。
また、一対の不純物半導体膜５ｆ，５ｇを介して第１ソース電極５ｉおよび第１ドレイン電極５ｈの一部を覆うとともに、第１ソース電極５ｉと第１ドレイン電極５ｈとの間の領域を被覆する真正な第１半導体膜５ｂが第１絶縁膜１１上に設けられている。
第１半導体膜５ｂは、例えば、結晶性シリコン、特に微結晶シリコン（マイクロクリスタルシリコン）を含んでおり、第２絶縁膜１２側となる第２領域５２と、その反対面側となる、第１絶縁膜１１側の第１領域５１とを有している。ここでは、第２領域５２のシリコンの結晶化度が第１領域５１に比べて高く形成されている。換言すれば、第１半導体膜５ｂの第２領域５２は、第１領域５１に比べて相対的にシリコンの結晶化度が高く、結晶性シリコン領域の割合が第１領域５１に比べてより高い。そして、第１半導体膜５ｂの第１領域５１は、第２領域５２より非晶質シリコン（アモルファスシリコン）領域の割合が高く、好ましくは実質的に非晶質シリコンのみの領域である。この第１半導体膜５ｂはチャネルが形成されるチャネル形成領域となる。
第１半導体膜５ｂ、第１ソース電極５ｉ及び第１ドレイン電極５ｈの上には、絶縁性の第２絶縁膜１２が成膜され、第１半導体膜５ｂ、第１ソース電極５ｉ及び第１ドレイン電極５ｈ等が第２絶縁膜１２によって被覆されている。第２絶縁膜１２は、例えば、窒化シリコン又は酸化シリコンを有する。
第２絶縁膜１２上には、パッシベーション膜１４が成膜されている。パッシベーション膜１４は、例えば、窒化シリコン又は酸化シリコンを有する。
そして、スイッチトランジスタ５０は、第１絶縁膜１１、第２絶縁膜１２、パッシベーション膜１４によって被覆されている。
このスイッチトランジスタ５０において、第１絶縁膜１１はゲート絶縁膜として機能し、第１ゲート電極５ａの電界が作用する第１半導体膜５ｂにおける、第１ソース電極５ｉと第１ドレイン電極５ｈとの間の領域はチャネルが形成されるチャネル領域となる。特に、第１半導体膜５ｂにおいて第１ゲート電極５ａ側となる、第１半導体膜５ｂの第１領域５１にチャネルが形成され、その第１領域５１が第１ソース電極５ｉと第１ドレイン電極５ｈの間の電流経路になる。
そして、第１半導体膜５ｂの第１領域５１は、非晶質シリコン（アモルファスシリコン）をより多く含んでいる半導体層であるので、その第１領域５１をチャネルの電流経路とするスイッチトランジスタ５０は、非晶質シリコンからなる半導体膜（或いは、非晶質シリコンを主成分とする半導体膜）を備える薄膜トランジスタに相当する。つまり、スイッチトランジスタ５０の第１領域５１の非晶質シリコンは、微結晶シリコンのような結晶性シリコンと比べてリーク電流が少なく、半導体層に流れる電流のオン／オフ比、すなわち、（オン時に半導体層に流れる電流）／（オフ時に半導体層に流れる電流）の値が大きいので、駆動トランジスタ６０のオン／オフを制御するスイッチトランジスタとして好適に機能する。
また、図１９、図２０に示すように、駆動トランジスタ６０は、ボトムコンタクト構造を有するトップゲート構造の第２薄膜トランジスタである。この駆動トランジスタ６０は、第２ゲート電極６ａ、第２半導体膜６ｂ、不純物半導体膜６ｆ，６ｇ、第２ドレイン電極６ｈ、第２ソース電極６ｉ等を有するものである。
基板１０の上面に成膜されている絶縁性の第１絶縁膜１１は、例えば、光透過性を有し、シリコン窒化物又はシリコン酸化物からなる。この第１絶縁膜１１上に所定方向（チャネル長方向）に離間して第２ソース電極６ｉと第２ドレイン電極６ｈが形成されている。第２ソース電極６ｉと第２ドレイン電極６ｈは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、及びＡｌＴｉＮｄ合金膜の中から選択された材料で形成されることが好ましい。ドレイン電極５ｈ，ソース電極５ｉは、ドレイン電極６ｈ、ソース電極６ｉと同一材料で構成され且つ同じ厚さである。そのため、ドレイン電極５ｈ，ソース電極５ｉ及びドレイン電極６ｈ、ソース電極６ｉは、後述するように、同一材料層である導電膜９ｈを用いて同一プロセスで一括して製造することができる。
第２ソース電極６ｉ上には、ドーパントを含有する不純物半導体膜６ｇが第２ソース電極６ｉの少なくとも一部に重なって形成されている。また、第２ドレイン電極６ｈ上には、ドーパントを含有する不純物半導体膜６ｆが第２ドレイン電極６ｈの少なくとも一部に重なって形成されている。そして、一対の不純物半導体膜６ｆ，６ｇは、第２ソース電極６ｉと第２ドレイン電極６ｈの配置に応じて互いに離間して形成されている。なお、不純物半導体膜６ｆ，６ｇはｎ型半導体であるが、これに限らず、スイッチトランジスタ５がｐ型トランジスタであれば、ｐ型半導体であってもよい。不純物半導体膜６ｆ，６ｇは、不純物半導体膜５ｆ，５ｇと同一材料で構成され且つ同じ厚さである。このため、不純物半導体膜６ｆ，６ｇ及び不純物半導体膜５ｆ，５ｇは、後述するように、同一材料層である不純物半導体層９ｆを用いて同一プロセスで一括して製造することができる。
また、一対の不純物半導体膜６ｆ，６ｇを介して第２ソース電極６ｉおよび第２ドレイン電極６ｈの一部を覆うとともに、第２ソース電極６ｉと第２ドレイン電極６ｈとの間の領域を被覆する真正な第２半導体膜６ｂが第１絶縁膜１１上に設けられている。
第２半導体膜６ｂは、例えば、結晶性シリコン、特に微結晶シリコン（マイクロクリスタルシリコン）を含んでおり、第２絶縁膜１２側となる第２領域６２と、その反対面側となる、第１絶縁膜１１側の第１領域６１とを有している。ここでは、第２領域６２のシリコンの結晶化度が第１領域６１に比べて高く形成されている。換言すれば、第２半導体膜６ｂの第２領域６２は、第１領域６１に比べて相対的にシリコンの結晶化度が高く、結晶性シリコン領域の割合が第１領域５１に比べてより高い。そして、第２半導体膜６ｂの第１領域６１は、第２領域６２に比べて非晶質シリコン（アモルファスシリコン）領域の割合が高く、好ましくは実質的に非晶質シリコンのみの領域である。この第２半導体膜６ｂはチャネルが形成されるチャネル領域となる。第２半導体膜６ｂの第１領域６１は、第１半導体膜５ｂの第１領域５１と同じ組成で且つ同じ厚さであり、第２半導体膜６ｂの第２領域６２は、第１半導体膜５ｂの第２領域５２と同じ組成且つ同じ厚さである。このため、第２半導体膜６ｂ及び第１半導体膜５ｂは、後述するように、同一材料層である半導体層９ｂを用いて同一プロセスで一括して製造することができる。
第２半導体膜６ｂ、第２ソース電極６ｉ及び第２ドレイン電極６ｈの上には、絶縁性の第２絶縁膜１２が成膜され、第２半導体膜６ｂ、第２ソース電極６ｉ及び第２ドレイン電極６ｈ等が第２絶縁膜１２によって被覆されている。
第２ゲート電極６ａは、第２絶縁膜１２上であって、第２ソース電極６ｉと第２ドレイン電極６ｈとの間の領域に対応する領域に形成されている。この第２ゲート電極６ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、及びＡｌＴｉＮｄ合金膜の中から選択された材料で形成されることが好ましい。第２絶縁膜１２上の第２ゲート電極６ａは、パッシベーション膜１４で覆われている。
そして、駆動トランジスタ６０は、第１絶縁膜１１、第２絶縁膜１２、パッシベーション膜１４によって被覆されている。
この駆動トランジスタ６０において、第２絶縁膜１２はゲート絶縁膜として機能し、第２ゲート電極６ａの電界が作用する第２半導体膜６ｂにおける、第２ソース電極６ｉと第２ドレイン電極６ｈとの間の領域にチャネル（チャネル領域）が形成される。特に、第２半導体膜６ｂにおいて第２ゲート電極６ａ側となる、第２半導体膜６ｂの第２領域６２に主にチャネルが形成され、その第２領域６２が第２ソース電極６ｉと第２ドレイン電極６ｈの間の主な電流経路になる。
そして、第２半導体膜６ｂの第２領域６２は、結晶性シリコンを第１領域６１より多く含んでいる半導体層であるので、その第２領域６２をチャネルの電流経路とする駆動トランジスタ６０は、結晶性シリコンからなる半導体膜（或いは、結晶性シリコンを主成分とする半導体膜）を備える薄膜トランジスタに相当する。つまり、駆動トランジスタ６０の第２領域６２内の微結晶シリコンは、結晶粒径が概ね５０〜１００ｎｍの結晶性シリコンであり、非晶質シリコンに比べてトランジスタの駆動による閾値電圧のシフトが少ないことからトランジスタの劣化を抑えられる上に、キャリア移動度が高いので、スイッチトランジスタ５０の制御によってＥＬ素子８に電流を流す駆動トランジスタとして好適に機能する。
特に、トップゲートである第２ゲート電極６ａは、第２ソース電極６ｉと第２ドレイン電極６ｈの上面に配された第２半導体膜６ｂに対して電界を作用させることができるので、第２ソース電極６ｉと第２ドレイン電極６ｈの間の領域における第２半導体膜６ｂに適正にチャネルが形成される。
なお、このトップゲート構造の駆動トランジスタ６０において、第２半導体膜６ｂの第２領域６２におけるチャネルの電流経路は、第１領域６１との界面側でなく、より第２ゲート電極６ａに近い第２絶縁膜１２との界面側になる。第２半導体膜６ｂの第２領域６２における第１領域６１との界面側よりも、第２絶縁膜１２との界面側の方がシリコンの結晶化度がより一層高いので、駆動トランジスタ６０の電流経路に適している。
これは、結晶性シリコンからなる第２領域６２を成膜する当初はシリコンの結晶化が安定しておらず、第２領域６２の第１領域６１との界面側にはシリコンの結晶化度が比較的悪いインキュベーション層が生じやすく、第２絶縁膜１２との界面側の第２領域６２にはシリコンの結晶化が安定した半導体膜の成膜が可能なことによる。
そして、シリコンの結晶化が安定して成膜された第２絶縁膜１２との界面側の第２領域６２の方がより一層電流経路に適しているので、その第２領域６２を電流経路とするように駆動トランジスタ６０がトップゲート構造を成すことで、駆動トランジスタ６０は、駆動トランジスタとしてより一層好適に機能することになる。
キャパシタ７は、駆動トランジスタ６０の第２ゲート電極６ａと第２ソース電極６ｉとの間に接続されている。具体的には、キャパシタ７の電極７ａは、駆動トランジスタ６０の第２ゲート電極６ａに接続され、キャパシタ７の電極７ｂは、駆動トランジスタ６０の第２ソース電極６ｉに接続されている。そして、図１９、図２１に示すように、基板１０と第１絶縁膜１１との間にキャパシタ７の一方の電極７ａが形成され、第１絶縁膜１１と第２絶縁膜１２との間にキャパシタ７の他方の電極７ｂが形成され、電極７ａと電極７ｂが誘電体である第１絶縁膜１１を挟んで相対している。
なお、信号線３、キャパシタ７の電極７ａ、スイッチトランジスタ５０の第１ゲート電極５ａは、基板１０に一面に成膜した導電膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成したものである。
また、走査線２、電圧供給線４、キャパシタ７の電極７ｂ、スイッチトランジスタ５０の第１ドレイン電極５ｈ，第１ソース電極５ｉ及び駆動トランジスタ６０の第２ドレイン電極６ｈ，第２ソース電極６ｉは、第１絶縁膜１１に一面に成膜した導電膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成したものである。
また、駆動トランジスタ６０の第２ゲート電極６ａは、第２絶縁膜１２に一面に成膜した導電膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成したものである。なお、電圧供給線４に積層する導電層４ａと、走査線２に積層する導電層２ａは、第２ゲート電極６ａとともに形成したものである。
また、第１絶縁膜１１には、第１ゲート電極５ａと走査線２とが重なる領域にコンタクトホール１１ａが形成され、第１ドレイン電極５ｈと信号線３とが重なる領域にコンタクトホール１１ｂが形成され、第２ゲート電極６ａと第１ソース電極５ｉとが重なる領域にコンタクトホール１１ｃが形成されている。なお、コンタクトホール１１ｃは、第２絶縁膜１２にも連通して形成されている。このコンタクトホール１１ａ〜１１ｃ内にコンタクトプラグ２０ａ〜２０ｃがそれぞれ埋め込まれている。コンタクトプラグ２０ａによってスイッチトランジスタ５０の第１ゲート電極５ａと走査線２が電気的に導通し、コンタクトプラグ２０ｂによってスイッチトランジスタ５０の第１ドレイン電極５ｈと信号線３が電気的に導通し、コンタクトプラグ２０ｃによってスイッチトランジスタ５０の第１ソース電極５ｉとキャパシタ７の電極７ａが電気的に導通するとともにスイッチトランジスタ５０の第１ソース電極５ｉと駆動トランジスタ６０の第２ゲート電極６ａが電気的に導通する。なお、コンタクトプラグ２０ａ〜２０ｃを介することなく、走査線２が直接第１ゲート電極５ａと接触し、第１ドレイン電極５ｈが信号線３と接触し、第１ソース電極５ｉが第２ゲート電極６ａと接触してもよい。
また、駆動トランジスタ６０の第２ドレイン電極６ｈが電圧供給線４に一体に連なっており、駆動トランジスタ６０の第２ソース電極６ｉがキャパシタ７の電極７ｂに一体に連なっている。
このスイッチトランジスタ５０と駆動トランジスタ６０とで構成されるトランジスタ構造体５６０の駆動、制御によっても同様にＥＬ素子８が発光し、トランジスタ構造体５６０を備えるＥＬパネル１も同様に発光する。
次に、本発明にかかるＥＬパネル１におけるトランジスタ構造体５６０を構成するスイッチトランジスタ５０と駆動トランジスタ６０の製造方法について、図２２から図３３の工程図を用いて説明する。
なお、この工程説明図で示すスイッチトランジスタ５０と駆動トランジスタ６０とは、実際には一部形状等が異なるが、ここでは便宜上、各薄膜トランジスタを同等のサイズを有するものとして示し、各薄膜トランジスタの主要部を概念的に図示して説明する。図中左側が駆動トランジスタ６０、図中右側がスイッチトランジスタ５０である。
まず、図２２に示すように、基板１０上に例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜等のゲートメタル層をスパッタリングで堆積させ、フォトリソグラフィー法及びエッチング法等によってパターニングして、スイッチトランジスタ５０の第１ゲート電極５ａを形成する。また、第１ゲート電極５ａとともに、基板１０上に、信号線３、キャパシタ７の電極７ａを形成する（図１９〜図２１参照）。
次いで、図２３に示すように、プラズマＣＶＤ（ＰＥ−ＣＶＤ）によって、窒化シリコン等の第１絶縁膜１１を成膜する。
次いで、図２４に示すように、第１絶縁膜１１上に、例えばスパッタリングなどによって、ソース電極およびドレイン電極となる導電膜９ｈを成膜する。
なお、導電膜９ｈの成膜前に、駆動トランジスタ６の第２ソース電極６ｉと導通することになる画素電極８ａを形成している（図２０参照）。
次いで、図２５に示すように、導電膜９ｈをフォトリソグラフィー法・エッチング法等によってパターニングして、駆動トランジスタ６０の第２ソース電極６ｉ及び第２ドレイン電極６ｈ、スイッチトランジスタ５０の第１ソース電極５ｉ及び第１ドレイン電極５ｈを形成する。また、ソース電極及びドレイン電極とともに、走査線２、電圧供給線４、キャパシタ７の電極７ｂが形成されるようになっている（図１９〜図２１参照）。
次いで、図２６に示すように、ソース電極及びドレイン電極が形成された第１絶縁膜１１上に、スパッタリングやＣＶＤ法などによって不純物半導体膜となる不純物半導体層９ｆを成膜する。
なお、不純物半導体層９ｆとしてどの材料を用いるかは薄膜トランジスタがｐ型かｎ型かによって異なる。ｐ型トランジスタの場合（ｐ＋Ｓｉ）は、ＳｉＨ４ガス中にジボラン等のアクセプター型の不純物を混入させてプラズマ成膜させることで形成する。ｎ型トランジスタの場合（ｎ＋Ｓｉ）は、ＳｉＨ４ガス中にアルシンやホスフィン等のドナー型の不純物を混入させてプラズマ成膜させることで形成する。
次いで、図２７に示すように、不純物半導体層９ｆをフォトリソグラフィー法・エッチング法等によってパターニングして、一対の不純物半導体膜６ｇ、６ｆ、一対の不純物半導体膜５ｇ、５ｆを形成する。不純物半導体膜６ｇは第２ソース電極６ｉに重なり、不純物半導体膜６ｆは第２ドレイン電極６ｈに重なっており、それぞれ離間して形成されている。また、不純物半導体膜５ｇは第１ソース電極５ｉに重なり、不純物半導体膜５ｆは第１ドレイン電極５ｈに重なっており、それぞれ離間して形成されている。
次いで、図２８に示すように、一対の不純物半導体膜が形成された第１絶縁膜１１上に、結晶性シリコンを含む半導体層９ｂをプラズマＣＶＤにより成膜する。半導体膜（５ｂ、６ｂ）となる半導体層９ｂを成膜する際、先にシリコンの結晶化度が比較的低い第１シリコン層９１を成膜し、続けてシリコンの結晶化度が比較的高い第２シリコン層９２を成膜する。第１シリコン層９１は、好ましくは実質的に非晶質シリコンのみである。
具体的に、ＳｉＨ４ガスに対するＨ２ガスの割合が低く、プラズマパワーと圧力が低い条件で、非晶質シリコン薄膜である第１シリコン層９１を成膜した。その後、ＳｉＨ４ガスに対するＨ２ガスの割合を圧倒的に多くし、また、より結晶化度を高くするためにプラズマパワーと圧力を大きくすることで、微結晶シリコン薄膜である第２シリコン層９２を成膜した。本実施例では、キャリアガスとしてアルゴンを用い、ガス流量をＳｉＨ４／Ｈ２＝５０／１０５００［ＳＣＣＭ］とし、パワー密度０．１３４［Ｗ／ｃｍ２］、圧力３００［Ｐａ］の条件で第２シリコン層９２を成膜した。
なお、半導体層９ｂにおける第１シリコン層９１と第２シリコン層９２（半導体膜における第１領域と第２領域）のシリコンの結晶化度に関し、ラマン分光測定により算出した結晶化度に基づいて判別することについては、実施形態１で前述した通りであり、結晶化度が２０％以上であれば微結晶シリコン薄膜であると定義し、結晶化度が２０％未満であれば非晶質シリコン薄膜であると定義する（図３７参照）。
また、非晶質シリコン薄膜である第１シリコン層９１を成膜した後、微結晶シリコン薄膜である第２シリコン層９２を成膜する前処理として、第１シリコン層９１の表面にプラズマ処理を施してもよい。第１シリコン層９１にプラズマ処理を施すことによれば、第１シリコン層９１の表面を改質して、その第１シリコン層９１上に成膜する結晶性シリコンの結晶化度を高めることができる。
但し、プラズマ処理によって、第１シリコン層９１の表面に酸化膜が生成してしまうことがある。第１シリコン層９１と第２シリコン層９２の間に絶縁性の酸化膜が形成されてしまうと、ソース・ドレイン間の電流の妨げになってしまうので、プラズマ処理を行う場合、プラズマパワーなどの処理条件を適正に管理することが好ましい。
本実施形態におけるプラズマ処理としては、例えばＨ２ガスを用い、ガス流量１０００［ＳＣＣＭ］、パワー密度０．１７８［Ｗ／ｃｍ２］、圧力８０［Ｐａ］の条件で行った。
次いで、図２９に示すように、半導体層９ｂをフォトリソグラフィー法・エッチング法等によってパターニングして、第２半導体膜６ｂと第１半導体膜５ｂを形成する。第２半導体膜６ｂは、第１領域６１と第２領域６２を有しており、第１半導体膜５ｂは、第１領域５１と第２領域５２を有している。
次いで、図３０に示すように、駆動トランジスタ６０の第２半導体膜６ｂや、スイッチトランジスタ５０の第１半導体膜５ｂなどを覆う第２絶縁膜１２を成膜する。なお、この第２絶縁膜１２に、走査線２および電圧供給線４を露出させる溝を形成する。
次いで、図３１に示すように、第２絶縁膜１２上に例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜等のゲートメタル層９ａをスパッタリングなどにより成膜する。
次いで、図３２に示すように、ゲートメタル層９ａをフォトリソグラフィー法及びエッチング法等によってパターニングして、駆動トランジスタ６０の第２ゲート電極６ａを形成する。また、第２ゲート電極６ａとともに、導電層２ａ、４ａを形成する（図１９参照）。
次いで、図３３に示すように、第２ゲート電極６ａを覆うパッシベーション膜１４を第２絶縁膜１２上に成膜する。
こうして、駆動トランジスタ６０とスイッチトランジスタ５０が製造される。
更に、パッシベーション膜１４と第２絶縁膜１２をフォトリソグラフィーでパターニングすることで画素電極８ａの中央部が露出する開口部１２ａを形成する（図２０参照）。
次いで、ポリイミド等の感光性樹脂を堆積後、露光して画素電極８ａが露出する開口部１３ａを有する、例えば格子状のバンク１３を形成する（図２０参照）。
次いで、バンク１３の開口部１３ａに、正孔注入層８ｂとなる材料が溶媒に溶解または分散された液状体を塗布し、その液状体を乾燥させることによって、キャリア輸送層である正孔注入層８ｂを成膜し、バンク１３の開口部１３ａ内の正孔注入層８ｂ上に、発光層８ｃとなる材料が溶媒に溶解または分散された液状体を塗布し、その液状体を乾燥させることによって、発光層８ｃを成膜する（図２０参照）。
次いで、バンク１３の上及び発光層８ｃの上に対向電極８ｄを一面に成膜することで、ＥＬ素子８が製造されて（図２０参照）、ＥＬパネル１が製造される。
以上のように、ボトムゲート構造の第１薄膜トランジスタであるスイッチトランジスタ５０と、トップゲート構造の第２薄膜トランジスタである駆動トランジスタ６０とを形成する際、基板１０と第１絶縁膜１１の間にスイッチトランジスタ５０の第１ゲート電極５ａを形成する工程と、第２絶縁膜１２とパッシベーション膜１４の間に駆動トランジスタ６０の第２ゲート電極６ａを形成する工程を別工程にし、それ以外の薄膜トランジスタの構成を共通の工程によって形成することができる。
つまり、スイッチトランジスタ５０の第１ゲート電極５ａを形成する工程と、駆動トランジスタ６０の第２ゲート電極６ａを形成する工程以外の工程を共通の製造工程とする製造方法によって、駆動トランジスタ６０と、スイッチトランジスタ５０を作り分けることができる。
このように、スイッチトランジスタ５０の第１ゲート電極５ａと駆動トランジスタ６０の第２ゲート電極６ａ以外を共通の製造工程とするトランジスタ構造体５６０の製造方法であれば、製造工程数を抑えて、従来よりも少ない工程数で駆動トランジスタ６０とスイッチトランジスタ５０を作り分けることができる。
そして、スイッチトランジスタ５０の第１半導体膜５ｂは、第１ゲート電極５ａ側に第１領域５１を配置したため、第１半導体膜５ｂにおける非晶質シリコンをより多く含む第１領域５１をチャネルの電流経路とするので、このスイッチトランジスタ５０は、非晶質シリコンからなる半導体膜を備える薄膜トランジスタに相当する機能を有することになる。そして、スイッチトランジスタ５０は、駆動トランジスタ６０のオン／オフを制御する薄膜トランジスタとして好適に機能する。
また、駆動トランジスタ６０の第２半導体膜６ｂは、第２ゲート電極６ａ側に第２領域６２を配置したため、第２半導体膜６ｂにおける結晶性シリコンをより多く含む第２領域６２をチャネルの電流経路とするので、この駆動トランジスタ６０は、結晶性シリコンからなる半導体膜を備える薄膜トランジスタに相当する機能を有することになる。そして、駆動トランジスタ６０は、スイッチトランジスタ５０の制御によってＥＬ素子８に電流を流す薄膜トランジスタとして好適に機能する。
このように、駆動トランジスタ６０とスイッチトランジスタ５０は、それぞれ異なったトランジスタ特性を有しており、それぞれの機能を発揮することで、ＥＬパネル１を良好に発光させることができる。
また、第２半導体膜６ｂにおいてシリコンの結晶化が安定している第２絶縁膜１２との界面側の第２領域６２を電流経路とするように、駆動トランジスタ６０がトップゲート構造を成しているので、この駆動トランジスタ６０は、駆動トランジスタとして一層良好に機能する。
また、ＥＬ素子８を発光駆動する際、全画素に共通の電極である対向電極８ｄによる電界が駆動トランジスタ６０に作用することがあるが、駆動トランジスタ６０はトップゲート構造を成しているので、第２ゲート電極６ａがその電界を遮断することができる。第２ゲート電極６ａが、対向電極８ｄによる電界を遮断することで、その電界によるソース・ドレイン間の電圧変化を防ぎ、駆動トランジスタ６０の駆動電流の低下を抑えることができ、駆動トランジスタ６０の駆動トランジスタとしての機能を維持する。
そして、以上のように形成されて製造されたＥＬパネル１は、各種電子機器の表示パネルとして用いられる。
例えば、図３４に示す、携帯電話機２００の表示パネル１ａや、図３５（ａ）（ｂ）に示す、デジタルカメラ３００の表示パネル１ｂや、図３６に示す、パーソナルコンピュータ４００の表示パネル１ｃに、ＥＬパネル１を適用することができる。
なお、本発明の適用は上述した実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
上記各実施形態では、各画素がスイッチトランジスタ及び駆動トランジスタの２つのトランジスタを備えていたが、これに限らず、例えば、図３８に示すようなトランジスタ構成でもよい。この場合、スイッチトランジスタ５０１及びスイッチトランジスタ５０２は、上述したスイッチトランジスタ５或いはスイッチトランジスタ５０と同様の構造であり、駆動トランジスタ６０１は上述した駆動トランジスタ６或いは駆動トランジスタ６０と同様の構造とすればよい。
１ ＥＬパネル（発光装置）
２ 走査線
２ａ 導電層
３ 信号線
４ 電圧供給線
４ａ 導電層
５ スイッチトランジスタ（第２薄膜トランジスタ）
５０ スイッチトランジスタ（第１薄膜トランジスタ）
５ａ 第２ゲート電極、第１ゲート電極
５ｂ 第２半導体膜、第１半導体膜
５１ 第１領域
５２ 第２領域
５ｆ 不純物半導体膜
５ｇ 不純物半導体膜
５ｈ 第２ドレイン電極、第１ドレイン電極
５ｉ 第２ソース電極、第１ソース電極
６ 駆動トランジスタ（第１薄膜トランジスタ）
６０ 駆動トランジスタ（第２薄膜トランジスタ）
６ａ 第１ゲート電極、第２ゲート電極
６ｂ 第１半導体膜、第２半導体膜
６１ 第１領域
６２ 第２領域
６ｆ 不純物半導体膜
６ｇ 不純物半導体膜
６ｈ 第１ドレイン電極、第２ドレイン電極
６ｉ 第１ソース電極、第２ソース電極
５６ トランジスタ構造体
５６０ トランジスタ構造体
７ キャパシタ
８ ＥＬ素子（発光素子）
９ｂ 半導体層
９ｆ 不純物半導体層
９ｈ 導電膜
１０ 基板
１１ 第１絶縁膜
１２ 第２絶縁膜
１３ バンク
１４ パッシベーション膜

Claims (8)

  1. 第１ゲート電極と、前記第１ゲート電極を覆って設けられた第１絶縁膜と、前記第１絶縁膜上で、前記第１ゲート電極の上部に対応する領域の少なくとも一部を挟むように離間して設けられた第１ソース電極及び第１ドレイン電極と、前記第１ソース電極及び前記第１ドレイン電極の少なくとも一部を覆うとともに、前記第１絶縁膜上の前記第１ソース電極と前記第１ドレイン電極との間の領域を被覆するように設けられた第１半導体膜と、を備える第１薄膜トランジスタと、
    前記第１絶縁膜上に離間して設けられた第２ソース電極及び第２ドレイン電極と、前記第２ソース電極及び前記第２ドレイン電極の少なくとも一部を覆うとともに、前記第１絶縁膜上の前記第２ソース電極と前記第２ドレイン電極との間の領域を被覆するように設けられた第２半導体膜と、前記第２半導体膜を覆う第２絶縁膜と、前記第２絶縁膜上で、少なくとも前記第２ソース電極と前記第２ドレイン電極との間の領域に対応する領域に設けられた第２ゲート電極と、を備える第２薄膜トランジスタと、
    を備え、
    前記第１半導体膜および前記第２半導体膜はそれぞれ、前記第１絶縁膜側となる第１領域と、その反対面側となる第２領域と、を有し、前記第１領域と前記第２領域の何れか一方のシリコンの結晶化度が他方に比べて高いことを特徴とするトランジスタ構造体。
  2. 前記第１半導体膜および前記第２半導体膜はそれぞれ、前記第１領域と前記第２領域の前記他方における非晶質シリコン領域の割合が、前記一方における前記非晶質シリコン領域の割合より高いことを特徴とする請求項１に記載のトランジスタ構造体。
  3. 前記第１薄膜トランジスタにおいては、前記第１半導体膜における前記第１領域が、前記第１ソース電極と前記第１ドレイン電極の間の電流経路になり、
    前記第２薄膜トランジスタにおいては、前記第２半導体膜における前記第２領域が、前記第２ソース電極と前記第２ドレイン電極の間の電流経路になることを特徴とする請求項１又は２に記載のトランジスタ構造体。
  4. 第１薄膜トランジスタと第２薄膜トランジスタとを備えるトランジスタ構造体の製造方法であって、
    前記第１薄膜トランジスタの第１ゲート電極を形成する第１ゲート電極形成工程と、
    前記第１ゲート電極を覆う第１絶縁膜を形成する第１絶縁膜形成工程と、
    前記第１絶縁膜上で前記第１ゲート電極の上部に対応する領域の少なくとも一部を挟んで離間する位置に、前記第１薄膜トランジスタの第１ソース電極及び第１ドレイン電極を形成するとともに、前記第１絶縁膜上の前記第２薄膜トランジスタを形成する位置に、前記第２薄膜トランジスタの第２ソース電極及び第２ドレイン電極を離間して形成する電極形成工程と、
    前記第１ソース電極及び前記第１ドレイン電極の少なくとも一部を覆うとともに、前記第１絶縁膜上の前記第１ソース電極と前記第１ドレイン電極との間の領域を被覆するように第１半導体膜を形成するとともに、前記第２ソース電極及び前記第２ドレイン電極の少なくとも一部を覆うとともに、前記第１絶縁膜上の前記第２ソース電極と前記第２ドレイン電極との間の領域を被覆するように第２半導体膜を形成する半導体膜形成工程と、
    前記第２半導体膜を覆う第２絶縁膜を形成する第２絶縁膜形成工程と、
    前記第２絶縁膜上で、少なくとも前記第２ソース電極と前記第２ドレイン電極との間に対応する領域に、前記第２薄膜トランジスタの第２ゲート電極を形成する第２ゲート電極形成工程と、
    を含み、
    前記半導体膜形成工程は、前記第１半導体膜及び前記第２半導体膜がそれぞれ、前記第１絶縁膜側となる第１領域と、その反対面側となる第２領域と、を有するように形成し、前記第１領域と前記第２領域の何れか一方のシリコンの結晶化度を他方に比べて高く形成することを特徴とするトランジスタ構造体の製造方法。
  5. 第１ゲート電極と、前記第１ゲート電極を覆って設けられた第１絶縁膜と、前記第１絶縁膜上で、前記第１ゲート電極の上部に対応する領域の少なくとも一部を挟むように離間して設けられた第１ソース電極及び第１ドレイン電極と、前記第１ソース電極及び前記第１ドレイン電極の少なくとも一部を覆うとともに、前記第１絶縁膜上の前記第１ソース電極と前記第１ドレイン電極との間の領域を被覆するように設けられた第１半導体膜と、を備える第１薄膜トランジスタと、
    前記第１絶縁膜上に離間して設けられた第２ソース電極及び第２ドレイン電極と、前記第２ソース電極及び前記第２ドレイン電極の少なくとも一部を覆うとともに、前記第１絶縁膜上の前記第２ソース電極と前記第２ドレイン電極との間の領域を被覆するように設けられた第２半導体膜と、前記第２半導体膜を覆う第２絶縁膜と、前記第２絶縁膜上で、少なくとも前記第２ソース電極と前記第２ドレイン電極との間の領域に対応する領域に設けられた第２ゲート電極と、を備える第２薄膜トランジスタと、
    前記第１薄膜トランジスタと前記第２薄膜トランジスタの制御によって発光する発光素子と、
    を備え、
    前記第１半導体膜および前記第２半導体膜はそれぞれ、前記第１絶縁膜側となる第１領域と、その反対面側となる第２領域と、を有し、前記第１領域と前記第２領域の何れか一方のシリコンの結晶化度が他方に比べて高いことを特徴とする発光装置。
  6. 前記第１薄膜トランジスタにおいては、前記第１半導体膜における前記第１領域が、前記第１ソース電極と前記第１ドレイン電極の間の電流経路になり、
    前記第２薄膜トランジスタにおいては、前記第２半導体膜における前記第２領域が、前記第２ソース電極と前記第２ドレイン電極の間の電流経路になることを特徴とする請求項５に記載の発光装置。
  7. 前記第１領域のシリコンの結晶化度が前記第２領域よりも高く形成されて、
    前記第２薄膜トランジスタを、前記第１薄膜トランジスタへの信号の伝達を制御するスイッチトランジスタとして機能させ、
    前記第１薄膜トランジスタを、前記第２薄膜トランジスタの制御に応じた電流を前記発光素子に流す駆動トランジスタとして機能させることを特徴とする請求項５又は６に記載の発光装置。
  8. 前記第２領域のシリコンの結晶化度が前記第１領域よりも高く形成されて、
    前記第１薄膜トランジスタを、前記第２薄膜トランジスタへの信号の伝達を制御するスイッチトランジスタとして機能させ、
    前記第２薄膜トランジスタを、前記第１薄膜トランジスタの制御に応じた電流を前記発光素子に流す駆動トランジスタとして機能させることを特徴とする請求項５又は６に記載の発光装置。
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