JP2012019119A - トランジスタ構造体、トランジスタ構造体の製造方法及び発光装置 - Google Patents
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Abstract
【解決手段】厚さ方向にシリコンの結晶化度が異なる第1領域と第2領域とを有する半導体層を有し、ボトムゲート構造の駆動トランジスタ6と、トップゲート構造のスイッチトランジスタ5とを形成する際、基板10と第1絶縁膜11の間に駆動トランジスタ6の第1ゲート電極6aを形成する工程と、第2保護絶縁膜5d上にスイッチトランジスタ5の第2ゲート電極5aを形成する工程を別工程にし、それ以外の薄膜トランジスタの構成を共通の工程によって形成する。こうして、駆動トランジスタ6の第1ゲート電極6aと、スイッチトランジスタ5の第2ゲート電極5aを形成する以外の工程を共通の製造工程とする製造方法によって、駆動トランジスタ6とスイッチトランジスタ5を作り分ける。
【選択図】図1
Description
アクティブマトリックス方式のEL発光表示装置の各画素は、信号線(データ線)に連結されて、信号線に印加されたデータ電圧の伝達を制御するスイッチトランジスタと、スイッチトランジスタから伝達されたデータ電圧に応じた電流をEL素子に流す駆動トランジスタと、を備えている。
このEL発光表示装置がより良好な発光表示特性を発揮するために、スイッチトランジスタと駆動トランジスタは、それぞれ異なった特性を有することが要求される。
第1ゲート電極と、前記第1ゲート電極を覆って設けられた第1絶縁膜と、前記第1絶縁膜上で前記第1ゲート電極の上部に設けられた第1半導体膜と、前記第1半導体膜を覆い前記第1絶縁膜上に設けられた第2絶縁膜と、不純物半導体膜を介して前記第1半導体膜に電気的に接続されるとともに少なくとも一部が前記第2絶縁膜上に設けられた第1ソース電極及び第1ドレイン電極と、を備える第1薄膜トランジスタと、
前記第1絶縁膜上に設けられた第2半導体膜と、前記第2半導体膜上に設けられた保護絶縁膜と、前記保護絶縁膜を介して前記第2半導体膜の上部に設けられた第2ゲート電極と、前記第2半導体膜、前記保護絶縁膜及び前記第2ゲート電極を覆い前記第1絶縁膜上に設けられた前記第2絶縁膜と、不純物半導体膜を介して前記第2半導体膜に電気的に接続されるとともに少なくとも一部が前記第2絶縁膜上に設けられた第2ソース電極及び第2ドレイン電極と、を備える第2薄膜トランジスタと、
を備え、
前記第1半導体膜および前記第2半導体膜はそれぞれ、前記第1絶縁膜側となる第1領域と、その反対面側となる第2領域と、を有し、前記第1領域と前記第2領域の何れか一方のシリコンの結晶化度が他方に比べて高いことを特徴とする。
好ましくは、前記第1半導体膜および前記第2半導体膜はそれぞれ、前記第1領域と前記第2領域の前記他方における非晶質シリコン領域の割合が、前記一方における前記非晶質シリコン領域の割合より高い。
好ましくは、前記第2絶縁膜に設けられて、前記第1半導体膜の一部及び前記第2半導体膜の一部を露出させる複数の開口部を有し、前記不純物半導体膜は、前記第2絶縁膜の前記複数に開口部の各々を介して、前記第1半導体膜及び前記第2半導体膜と電気的に接続されている。
好ましくは、前記第1薄膜トランジスタにおいては、前記第1半導体膜における前記第1領域が、前記第1ソース電極と前記第1ドレイン電極の間の電流経路になり、前記第2薄膜トランジスタにおいては、前記第2半導体膜における前記第2領域が、前記第2ソース電極と前記第2ドレイン電極の間の電流経路になる。
第1薄膜トランジスタと第2薄膜トランジスタとを備えるトランジスタ構造体の製造方法であって、
前記第1薄膜トランジスタの第1ゲート電極を形成する第1ゲート電極形成工程と、
前記第1ゲート電極を覆う第1絶縁膜を形成する第1絶縁膜形成工程と、
前記第1絶縁膜上で前記第1ゲート電極の上部に第1半導体膜を形成するとともに、前記第1絶縁膜上の前記第2薄膜トランジスタを形成する位置に第2半導体膜を形成する半導体膜形成工程と、
前記第2半導体膜上に保護絶縁膜を形成する保護絶縁膜形成工程と、
前記保護絶縁膜を介して、前記第2半導体膜の上部に前記第2薄膜トランジスタの第2ゲート電極を形成する第2ゲート電極形成工程と、
前記第1絶縁膜上に、前記第1半導体膜、前記第2半導体膜、前記保護絶縁膜及び前記第2ゲート電極を覆う第2絶縁膜を形成する第2絶縁膜形成工程と、
不純物半導体膜を前記第1半導体膜及び前記第2半導体膜に接触するように形成する不純物半導体膜形成工程と、
前記第1薄膜トランジスタの第1ソース電極及び第1ドレイン電極を、前記不純物半導体膜を介して前記第1半導体膜に電気的に接続するとともに少なくとも一部を前記第2絶縁膜上に形成し、前記第2薄膜トランジスタの第2ソース電極及び第2ドレイン電極を、前記不純物半導体膜を介して前記第2半導体膜に電気的に接続するとともに少なくとも一部を前記第2絶縁膜上に形成する電極形成工程と、
を含み、
前記半導体膜形成工程は、前記第1半導体膜及び前記第2半導体膜がそれぞれ、前記第1絶縁膜側となる第1領域と、その反対面側となる第2領域と、を有し、前記第1領域と前記第2領域の何れか一方のシリコンの結晶化度を他方に比べて高く形成することを特徴とする。
好ましくは、前記不純物半導体膜形成工程は、前記第2絶縁膜に、前記第1半導体膜の一部及び第2半導体膜の一部を露出させる複数の開口部を形成する開口部形成工程と、前記不純物半導体膜を、前記第2絶縁膜に形成された前記複数の開口部の各々を介して、前記第1半導体膜及び前記第2半導体膜に接触させて形成する接続工程と、を含む。
第1ゲート電極と、前記第1ゲート電極を覆って設けられた第1絶縁膜と、前記第1絶縁膜上で前記第1ゲート電極の上部に設けられた第1半導体膜と、前記第1半導体膜を覆い前記第1絶縁膜上に設けられた第2絶縁膜と、不純物半導体膜を介して前記第1半導体膜に電気的に接続されるとともに少なくとも一部が前記第2絶縁膜上に設けられた第1ソース電極及び第1ドレイン電極と、を備える第1薄膜トランジスタと、
前記第1絶縁膜上に設けられた第2半導体膜と、前記第2半導体膜上に設けられた保護絶縁膜と、前記保護絶縁膜を介して前記第2半導体膜の上部に設けられた第2ゲート電極と、前記第2半導体膜、前記保護絶縁膜及び前記第2ゲート電極を覆い前記第1絶縁膜上に設けられた第2絶縁膜と、前記不純物半導体膜を介して前記第2半導体膜に電気的に接続されるとともに少なくとも一部が前記第2絶縁膜上に設けられた第2ソース電極及び第2ドレイン電極と、を備える第2薄膜トランジスタと、
前記第1薄膜トランジスタと前記第2薄膜トランジスタの制御によって発光する発光素子と、
を備え、
前記第1半導体膜および前記第2半導体膜はそれぞれ、前記第1絶縁膜側となる第1領域と、その反対面側となる第2領域と、を有し、前記第1領域と前記第2領域の何れか一方のシリコンの結晶化度が他方に比べて高いことを特徴とする。
好ましくは、前記第1半導体膜および前記第2半導体膜はそれぞれ、前記第1領域と前記第2領域の前記他方における非晶質シリコン領域の割合が、前記一方における前記非晶質シリコン領域の割合より高い。
好ましくは、前記第2絶縁膜に設けられて、前記第1半導体膜の一部及び前記第2半導体膜の一部を露出させる複数の開口部を有し、前記不純物半導体膜は、前記第2絶縁膜の前記複数の開口部の各々を介して、前記第1半導体層及び前記第2半導体膜と電気的に接続されている。
好ましくは、前記第1薄膜トランジスタにおいては、前記第1半導体膜における前記第1領域が、前記第1ソース電極と前記第1ドレイン電極の間の電流経路になり、前記第2薄膜トランジスタにおいては、前記第2半導体膜における前記第2領域が、前記第2ソース電極と前記第2ドレイン電極の間の電流経路になる。
好ましくは、前記第1領域のシリコンの結晶化度が前記第2領域よりも高く形成されて、前記第2薄膜トランジスタを、前記第1薄膜トランジスタへの信号の伝達を制御するスイッチトランジスタとして機能させ、前記第1薄膜トランジスタを、前記発光素子に流す電流を制御する駆動トランジスタとして機能させる。
好ましくは、前記第2領域のシリコンの結晶化度が前記第1領域よりも高く形成されて、前記第1薄膜トランジスタを、前記第2薄膜トランジスタへの信号の伝達を制御するスイッチトランジスタとして機能させ、前記第2薄膜トランジスタを、前記発光素子に流す電流を制御する駆動トランジスタとして機能させる。
図1は、発光装置であるELパネル1における複数の画素Pの配置構成を示す平面図であり、図2は、ELパネル1の概略構成を示す平面図である。
このELパネル1には、複数の走査線2が行方向に沿って互いに略平行となるよう配列され、複数の信号線3が平面視して走査線2と略直交するよう列方向に沿って互いに略平行となるよう配列されている。また、隣り合う走査線2の間において電圧供給線4が走査線2に沿って設けられている。そして、これら互いに隣接する二本の走査線2と、互いに隣接する二本の信号線3と、によって囲われる範囲が、画素Pに相当する。
また、ELパネル1には、走査線2、信号線3、電圧供給線4の上方を覆うように、隔壁であるバンク13が設けられている。このバンク13は例えば格子状に設けられ、バンク13によって囲われてなる略長方形状の複数の開口部13aが画素Pごとに形成されている。このバンク13の開口部13a内に所定のキャリア輸送層(後述する正孔注入層8b、発光層8c)が設けられ、画素Pの発光領域となる。キャリア輸送層とは、電圧が印加されることによって正孔又は電子を輸送する層である。なお、バンク13は、上述のように、画素Pごとに開口部13aを設けるものばかりでなく、信号線3上を覆い且つ列方向に沿って延在するとともに、列方向に並んだ後述する複数の画素Pの各画素電極8aの中央部をまとめて露出するようなストライプ状の開口部を有しているものであってもよい。
また、信号線3は、基板10と第1絶縁膜11との間に形成されている。
走査線2は、第1絶縁膜11と第2絶縁膜12との間に形成されている。
電圧供給線4は、第2絶縁膜12とパッシベーション膜14との間に形成されている。なお、電圧供給線4下には、その電圧供給線4に接触して導電層4aが設けられて、導電層4aに電圧供給線4が積層されている。導電層4aに電圧供給線4を積層することで、電圧供給線4の低抵抗化を図り、駆動トランジスタ6を介してEL素子8へ供給する電流量の安定化を図っている。
第2半導体膜5bは、例えば、結晶性シリコン、特に微結晶シリコン(マイクロクリスタルシリコン)を含んでおり、第1絶縁膜11側に位置する第1領域51と、その反対面側の、第2保護絶縁膜5d側に位置する第2領域52とを有している。ここでは、第1領域51のシリコンの結晶化度が第2領域52に比べて高く形成されている。換言すれば、第2半導体膜5bの第1領域51は、第2領域52に比べて相対的にシリコンの結晶化度が高く、結晶性シリコン領域の割合が第2領域52に比べてより高い。そして、第2半導体膜5bの第2領域52は、第1領域51に比べて非晶質シリコン(アモルファスシリコン)領域の割合が高く、好ましくは実質的に非晶質シリコンのみの領域である。この第2半導体膜5bはチャネルが形成されるチャネル領域となる。また、第2半導体膜5bの中央部上には、絶縁性の第2保護絶縁膜5dが形成されている。
第2保護絶縁膜5dは、例えば、シリコン窒化物又はシリコン酸化物を含むことが好ましく、第2半導体膜5bの略中央部上に形成されてチャネル領域を覆っている。この第2保護絶縁膜5dの上面に第2ゲート電極5aが形成されている。第2保護絶縁膜5dは、第1保護絶縁膜6dと同一材料で構成され且つ同じ厚さであり、例えば、シリコン窒化物又はシリコン酸化物を含むことが好ましい。このため、第2保護絶縁膜5d及び第1保護絶縁膜6dは、後述するように、同一材料層である保護絶縁層9dを用いて同一プロセスで一括して製造することができる。
第2ゲート電極5aは、第2保護絶縁膜5d上にその第2保護絶縁膜5dよりもチャネル長方向に僅かに短い幅で形成されており、第2保護絶縁膜5dの両端が第2ゲート電極5aの両側から僅かに張り出している。この第2ゲート電極5aは、例えば、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜、及びAlTiNd合金膜の中から選択された材料で形成されることが好ましい。
第2ゲート電極5a、第2保護絶縁膜5d、第2半導体膜5bの上には、絶縁性の第2絶縁膜12が成膜され、第2ゲート電極5a、第2保護絶縁膜5d、第2半導体膜5b等が第2絶縁膜12によって被覆されている。第2絶縁膜12は、例えば、光透過性を有し、窒化シリコン又は酸化シリコンを有する。
第2絶縁膜12上には、ドーパントを含有する半導体膜である不純物半導体膜5f、5gが形成されている。不純物半導体膜5fは、第2絶縁膜12に形成された開口部を通じて第2半導体膜5bの一方の端部に接続しており、不純物半導体膜5gは、第2絶縁膜12に形成された開口部を通じて第2半導体膜5bの他方の端部に接続している。
不純物半導体膜5f上にはドレイン電極5hが形成されており、不純物半導体膜5g上にはソース電極5iが形成されている。ドレイン電極5h及びソース電極5iは、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜、及びAlTiNd合金膜の中から選択された材料で形成されることが好ましい。
第2絶縁膜12上のドレイン電極5h及び不純物半導体膜5f、ソース電極5i及び不純物半導体膜5gは、パッシベーション膜14で覆われている。パッシベーション膜14は、例えば、窒化シリコン又は酸化シリコンを有する。
そして、スイッチトランジスタ5は、第1絶縁膜11、第2絶縁膜12、パッシベーション膜14によって被覆されている。
なお、第1絶縁膜11と第2絶縁膜12に亘って形成されて信号線3に繋がるコンタクトホール11b内に不純物半導体膜5fとドレイン電極5hの一部が入り込んで、不純物半導体膜5fとドレイン電極5hの一部がコンタクトプラグ20bを成すように形成されており、ドレイン電極5hと信号線3が導通可能になっている。
また、上記において、ドレイン電極6hとソース電極6iとは不純物半導体膜6f、6gの上面に配され、ドレイン電極5hとソース電極5iとは不純物半導体膜5f、5gの上面に配されているとしたが、上記のコンタクトプラグ20bと同様に構成されているものであってもよい。すなわち、第2絶縁膜12に形成された複数の開口部の、それぞれの内部に、不純物半導体膜6fとドレイン電極6hの一部、不純物半導体膜6gソース電極6iの一部、不純物半導体膜5fとドレイン電極5hの一部、不純物半導体膜5gとソース電極5iの一部、が入り込んでいるものであってもよい。
そして、第2半導体膜5bの第2領域52は、非晶質シリコン(アモルファスシリコン)をより多く含んでいる半導体層であるので、その第2領域52をチャネルの電流経路とするスイッチトランジスタ5は、非晶質シリコンからなる半導体膜(或いは、非晶質シリコンを主成分とする半導体膜)を備える薄膜トランジスタに相当する。つまり、スイッチトランジスタ5の第2領域52の非晶質シリコンは、微結晶シリコンのような結晶性シリコンと比べてリーク電流が少なく、半導体層に流れる電流のオン/オフ比、すなわち、(オン時に半導体層に流れる電流)/(オフ時に半導体層に流れる電流)の値が大きいので、駆動トランジスタ6のオン/オフを制御するスイッチトランジスタとして好適に機能する。
特に、トップゲートである第2ゲート電極5aは、ソース電極5iとドレイン電極5hよりも第2半導体膜5bに近接した配置であって、ソース電極5iとドレイン電極5hの下方に設けられている。第2ゲート電極5aがソース電極5iとドレイン電極5hよりも下側に設けられているので、第2ゲート電極5aの電界がソース電極5iとドレイン電極5hに妨げられることは無く、第2ゲート電極5aの電界が全て第2半導体膜5bに作用することとなって、第2半導体膜5bのチャネル領域に適正にチャネルが形成される。
第1半導体膜6bは、例えば、結晶性シリコン、特に微結晶シリコン(マイクロクリスタルシリコン)を含んでおり、第1絶縁膜11側に位置する第1領域61と、その反対面側の、第1保護絶縁膜6d側に位置する第2領域62とを有している。ここでは、第1領域61のシリコンの結晶化度が第2領域62に比べて高く形成されている。換言すれば、第1半導体膜6bの第1領域61は、第2領域62に比べて相対的にシリコンの結晶化度が高く、結晶性シリコン領域の割合が第2領域62に比べてより高い。そして、第1半導体膜6bの第2領域62は、第1領域61に比べて非晶質シリコン(アモルファスシリコン)領域の割合が高く、好ましくは実質的に非晶質シリコンのみの領域である。この第1半導体膜6bはチャネルが形成されるチャネル領域となる。また、第1半導体膜6bの中央部上には、絶縁性の第1保護絶縁膜6dが形成されている。
第1半導体膜6bの第1領域61は、第2半導体膜5bの第1領域51と同じ組成で且つ同じ厚さであり、第1半導体膜6bの第2領域62は、第2半導体膜5bの第2領域52と同じ組成且つ同じ厚さである。このため、第1半導体膜6b及び第2半導体膜5bは、後述するように、同一材料層である半導体層9bを用いて同一プロセスで一括して製造することができる。
第1保護絶縁膜6dは、第2保護絶縁膜5dと同一材料で構成され且つ同じ厚さであり、例えば、シリコン窒化物又はシリコン酸化物を含むことが好ましく、第1半導体膜6bの略中央部上に形成されてチャネル領域を覆っている。
第1保護絶縁膜6d、第1半導体膜6bの上には、絶縁性の第2絶縁膜12が成膜され、第1保護絶縁膜6d、第1半導体膜6b等が第2絶縁膜12によって被覆されている。
第2絶縁膜12上には、ドーパントを含有する半導体膜である不純物半導体膜6f、6gが形成されている。不純物半導体膜6fは、第2絶縁膜12に形成された開口部を通じて第1半導体膜6bの一方の端部に接続しており、不純物半導体膜6gは、第2絶縁膜12に形成された開口部を通じて第1半導体膜6bの他方の端部に接続している。不純物半導体膜6f,6gは、不純物半導体膜5f,5gと同一材料で構成され且つ同じ厚さである。このため、不純物半導体膜6f,6g及び不純物半導体膜5f,5gは、後述するように、同一材料層である不純物半導体層9fを用いて同一プロセスで一括して製造することができる。
不純物半導体膜6f上にはドレイン電極6hが形成されており、不純物半導体膜6g上にはソース電極6iが形成されている。ドレイン電極6h及びソース電極6iは、例えば、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜、及びAlTiNd合金膜の中から選択された材料で形成されることが好ましい。ドレイン電極6h,ソース電極6iは、ドレイン電極5h、ソース電極5iと同一材料で構成され且つ同じ厚さである。このため、ドレイン電極6h,ソース電極6i及びドレイン電極5h、ソース電極5iは、後述するように、同一材料層である導電膜9hを用いて同一プロセスで一括して製造することができる。
第2絶縁膜12上のドレイン電極6h及び不純物半導体膜6f、ソース電極6i及び不純物半導体膜6gは、パッシベーション膜14で覆われている。
そして、駆動トランジスタ6は、パッシベーション膜14によって被覆されている。
そして、第1半導体膜6bの第1領域61は、結晶性シリコンを第2領域62より多く含んでいる半導体層であるので、その第1領域61をチャネルの電流経路とする駆動トランジスタ6は、結晶性シリコンからなる半導体膜(或いは、結晶性シリコンを主成分とする半導体膜)を備える薄膜トランジスタに相当する。つまり、駆動トランジスタ6の第1領域61内の微結晶シリコンは、結晶粒径が概ね50〜100nmの結晶性シリコンであり、非晶質シリコンに比べてトランジスタの駆動による閾値電圧のシフトが少ないことからトランジスタの劣化を抑えられる上に、キャリア移動度が高いので、スイッチトランジスタ5の制御によってEL素子8に電流を流す駆動トランジスタとして好適に機能する。
また、電圧供給線4、キャパシタ7の電極7b、スイッチトランジスタ5のドレイン電極5h,ソース電極5i及び駆動トランジスタ6のドレイン電極6h,ソース電極6iは、第2絶縁膜12に一面に成膜した導電膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成したものである。なお、電圧供給線4とキャパシタ7の電極7bは、ドーパントを含有する不純物半導体膜とともに、ソース・ドレイン電極となる導電膜を形状加工してなる。
また、走査線2、スイッチトランジスタ5の第2ゲート電極5a、導電層4aは、第2保護絶縁膜5dおよび第1絶縁膜11に成膜した導電膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成したものである。
また、駆動トランジスタ6の第1ゲート電極6aがキャパシタ7の電極7aに一体に連なっており、駆動トランジスタ6のドレイン電極6hが電圧供給線4に一体に連なっており、駆動トランジスタ6のソース電極6iがキャパシタ7の電極7bに一体に連なっている。
そして、図4、図5に示すように、パッシベーション膜14が、走査線2、信号線3、電圧供給線4、スイッチトランジスタ5、駆動トランジスタ6、画素電極8aの周縁部、キャパシタ7の電極7b及び第2絶縁膜12を覆うように形成されている。つまりパッシベーション膜14には、各画素電極8aの中央部が露出するように開口部14aが形成されている。そのため、パッシベーション膜14は平面視して格子状に形成されている。
発光層8cは、画素P毎にR(赤),G(緑),B(青)のいずれかを発光する材料を含み、例えば、ポリフルオレン系発光材料やポリフェニレンビニレン系発光材料からなる層であって、対向電極8dから供給される電子と、正孔注入層8bから注入される正孔との再結合に伴い発光する。このため、R(赤)を発光する画素P、G(緑)を発光する画素P、B(青)を発光する画素Pは互いに発光層8cの発光材料が異なる。なお、画素PのR(赤),G(緑),B(青)は、例えば縦方向に同色画素が配列されるストライプパターンで配列される。なお、この配列パターンはストライプパターンに限らず、デルタ配列であってもよい。配列パターンがストライプパターンの場合に、バンク13の開口部13aは、各画素Pの配列パターンに沿った格子状又は列方向に沿って複数の画素Pの画素電極8aの中央部をまとめて露出するストライプ状に設けられる。
この対向電極8dは全ての画素Pに共通した電極であり、発光層8cなどの化合物膜とともに後述するバンク13を被覆している。
そして、開口部13a内において、キャリア輸送層としての正孔注入層8b及び発光層8cが、画素電極8a上に積層されている。なお、正孔注入層8bは、複数の画素Pに跨るように連続して形成されていてもよい。この場合、正孔注入性のある酸化ゲルマニウムが好ましい。
例えば、図5に示すように、パッシベーション膜14の上に設けられたバンク13の開口部13aの開口端は、パッシベーション膜14の開口部14aの開口端より内側に位置しているため、バンク13は、パッシベーション膜14の全面を覆っている。なお、パッシベーション膜14をバンク13よりも幅広とした構造にすることによって、開口部13aが開口部14aより幅広となり、パッシベーション膜14の開口部14aの開口端における側面が、バンク13の開口部13aから露出するようにしてもよい。
そして、各開口部13aに囲まれた各画素電極8a上に、正孔注入層8bとなる材料が含有される液状体を塗布し、基板10ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第1のキャリア輸送層である正孔注入層8bとなる。
さらに、各開口部13aに囲まれた各正孔注入層8b上に、発光層8cとなる材料が含有される液状体を塗布し、基板10ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第2のキャリア輸送層である発光層8cとなる。
なお、この発光層8cとバンク13を被覆するように対向電極8dが設けられている。
なお、基板10側ではなく、反対側が表示面となるトップエミッション構造でもよい。この場合、上述したように対向電極8dを透明電極とし、画素電極8aを反射電極として、発光層8cから発した光が対向電極8dを透過して出射する。
全ての電圧供給線4に所定レベルの電圧が印加された状態で、走査ドライバによって走査線2に順次電圧が印加されることで、これら走査線2が順次選択される。選択された走査線2に対応する各画素Pのスイッチトランジスタ5はオンになる。
各走査線2が選択されている時に、データドライバによって階調に応じたレベルの電圧が全ての信号線3に印加されると、その選択されている走査線2に対応する各画素Pのスイッチトランジスタ5がオンになっていることから、その信号線3における電圧が駆動トランジスタ6のゲート電極6aに印加される。
この駆動トランジスタ6のゲート電極6aに印加された所定の階調に対応するレベルの電圧に応じて、駆動トランジスタ6のゲート電極6aとソース電極6iとの間の電位差が定まって、駆動トランジスタ6におけるドレイン−ソース電流の大きさが定まり、EL素子8がそのドレイン−ソース電流に応じた明るさで発光する。その後、その走査線2の選択が解除されると、スイッチトランジスタ5がオフとなるので、駆動トランジスタ6のゲート電極6aに印加された電圧にしたがった電荷がキャパシタ7に蓄えられ、駆動トランジスタ6のゲート電極6aとソース電極6i間の電位差は保持される。このため、駆動トランジスタ6は選択時と同じ電流値のドレイン−ソース電流を流し続け、EL素子8の輝度を維持する。
つまり、スイッチトランジスタ5によって、駆動トランジスタ6のゲート電極6aに印加される電圧が、信号線3に印加された所定階調レベルの電圧に切り替えられ、駆動トランジスタ6は、そのゲート電極6aに印加された電圧のレベルに応じた電流値のドレイン−ソース電流(駆動電流)を電圧供給線4からEL素子8に向けて流し、EL素子8を電流値(電流密度)にしたがった所定の階調で発光させる。
このように、スイッチトランジスタ5と駆動トランジスタ6を備えるトランジスタ構造体56の駆動、制御によってEL素子8が発光して、ELパネル1が発光する。
なお、この工程説明図で示すスイッチトランジスタ5と駆動トランジスタ6とは、実際には一部形状等が異なるが、ここでは便宜上、各薄膜トランジスタを同等のサイズを有するものとして示し、各薄膜トランジスタの主要部を概念的に図示して説明する。図中左側が駆動トランジスタ6、図中右側がスイッチトランジスタ5である。
さらに、図8に示すように、第1絶縁膜11上に、結晶性シリコンを含む半導体層9bをプラズマCVDにより成膜する。半導体膜(5b、6b)となる半導体層9bを成膜する際、先にシリコンの結晶化度が比較的高い第1シリコン層91を成膜し、続けてシリコンの結晶化度が比較的低い第2シリコン層92を成膜する。第2シリコン層92は、好ましくは実質的に非晶質シリコンのみである。
具体的に、第1シリコン層91は、SiH4ガスとH2ガスをプラズマ分解させてから成膜するが、SiH4ガスに対するH2ガスの割合を圧倒的に多くし、また、より結晶化度を高くするためにプラズマパワーと圧力を大きくすることで、微結晶シリコン薄膜である第1シリコン層91を成膜することができる。本実施例では、キャリアガスとしてアルゴンを用い、ガス流量をSiH4/H2=50/10500[SCCM]とし、パワー密度0.134[W/cm2]、圧力300[Pa]の条件で第1シリコン層91を成膜した。その後、SiH4ガスに対するH2ガスの割合を下げ、プラズマパワーと圧力を下げることで、非晶質シリコン薄膜である第2シリコン層92を成膜した。
ここで、微結晶シリコン薄膜である第1シリコン層91には、その表面に凹凸が生じてしまう傾向があるが、第1シリコン層91に非晶質シリコン薄膜である第2シリコン層92を積層しているので、第1シリコン層91の表面凹凸は第2シリコン層92によってカバーされて緩和されている。
また、第1シリコン層91をプラズマCVDにより成膜するのではなく、非晶質シリコン薄膜にレーザ光を照射して微結晶シリコン薄膜に改質する手法で形成してもよい。その場合、第1絶縁膜11上に非晶質シリコン薄膜を成膜した後、CVD装置のチャンバから基板を取り出してレーザ光照射処理を行って第1シリコン層91を形成し、その後再びCVD装置のチャンバ内に基板を入れ、第1シリコン層91上に第2シリコン層92を積層する。
d(%)=(Ic−Si+Iuc−Si)/(Ic−Si+Iuc−Si+Ia−Si)×100…(1)
この結晶化度d(%)が高いほど、シリコン薄膜に結晶化したシリコンが含まれる。結晶化度が20%以上であれば微結晶シリコン薄膜であると定義し、結晶化度が20%未満であれば非晶質シリコン薄膜であると定義する。
本実施形態におけるプラズマ処理としては、例えばN2Oガスを用い、ガス流量2000[SCCM]、パワー密度0.356[W/cm2]、圧力80[Pa]の条件で行うことができる。このプラズマ処理ではN2Oガスを使用したが、N2Oガスの代わりに酸素ガスや水素ガスを適切な条件において使用することも可能である。
ここで、第1シリコン層91に由来する微結晶シリコン薄膜からなる第1領域61,51は、第2シリコン層92に由来する非晶質シリコン薄膜からなる第2領域62,52で覆われているため、第2絶縁膜12等をエッチングによってパターニングする際、第1領域61,51はエッチング環境下に晒されないので、第1半導体膜6bと第2半導体膜5bが膜減りするなどの損傷を受けることはない。
ここで、例えば、半導体層を結晶性シリコン(特に微結晶シリコン)の単層とした構造では、その半導体層の表面には凹凸が多く、またシリコンの柱状結晶構造の柱間が疎になる部分があるために、その半導体層がドライエッチング環境下に晒されると、エッチングガスが結晶性シリコンの凹部や柱間を通過して第1絶縁膜11まで届き、第1絶縁膜11の一部が削れてしまうことがある。そして、第1絶縁膜11の一部が削れていて、さらに結晶性シリコンの凹凸が多い半導体層上にソース・ドレイン電極を積層した場合、正常な構造の薄膜トランジスタに形成できず、ソース電極とドレイン電極の間の電流経路に異常が生じて、導通不良などの不具合が発生してしまうことがある。
それに対し、本実施形態の半導体層(第1半導体膜6b、第2半導体膜5b)では、微結晶シリコン薄膜の第1領域61,51に非晶質シリコン薄膜の第2領域62,52が積層しており、第1領域61,51のシリコン表面の凹凸やシリコンの柱状結晶の間隙を第2領域62,52がカバーしているので、エッチングによって第1半導体膜6bと第2半導体膜5bや第1絶縁膜11が損傷を受けることはない。そして、第1半導体膜6bおよび第2半導体膜5bを、ソース電極・ドレイン電極と良好に導通可能に露出させることができる。
なお、不純物半導体層9fとして用いる材料は、薄膜トランジスタをp型とするかn型とするかによって異なる。p型トランジスタとする場合(p+Si)は、SiH4ガス中にジボラン等のアクセプター型の不純物を混入させてプラズマ成膜させることで形成する。n型トランジスタとする場合(n+Si)は、SiH4ガス中にアルシンやホスフィン等のドナー型の不純物を混入させてプラズマ成膜させることで形成する。
続けて、ソース電極6i及びドレイン電極6h、並びにソース電極5i及びドレイン電極5hをマスクにして、不純物半導体層9fをドライエッチングによってパターニングし、第1半導体膜6bのチャネル領域を挟む一対の端部にそれぞれ接続した一対の不純物半導体膜6f、6gと、第2半導体膜5bのチャネル領域を挟む一対の端部にそれぞれ接続した一対の不純物半導体膜5f、5gとを形成する。なお、不純物半導体膜6g上にソース電極6i、不純物半導体膜6f上にドレイン電極6hが形成されている。また、不純物半導体膜5g上にソース電極5i、不純物半導体膜5f上にドレイン電極5hが形成されている。
また、ソース電極及びドレイン電極と同時に、電圧供給線4、キャパシタ7の電極7bが形成される(図4〜図6参照)。なお、電圧供給線4は、第2絶縁膜12の溝を通じて導電層4aに積層している。
こうして、駆動トランジスタ6とスイッチトランジスタ5が製造される。
次いで、ポリイミド等の感光性樹脂を堆積後、露光して画素電極8aが露出する開口部13aを有する、例えば格子状のバンク13を形成する(図5参照)。
次いで、バンク13の開口部13aに、正孔注入層8bとなる材料が溶媒に溶解または分散された液状体を塗布し、その液状体を乾燥させることによって、キャリア輸送層である正孔注入層8bを成膜し、バンク13の開口部13a内の正孔注入層8b上に、発光層8cとなる材料が溶媒に溶解または分散された液状体を塗布し、その液状体を乾燥させることによって、発光層8cを成膜する(図5参照)。
次いで、バンク13の上及び発光層8cの上に対向電極8dを一面に成膜することで、EL素子8が製造されて(図5参照)、ELパネル1が製造される。
つまり、駆動トランジスタ6の第1ゲート電極6aを形成する工程と、スイッチトランジスタ5の第2ゲート電極5aを形成する工程以外の工程を共通の製造工程とする製造方法によって、駆動トランジスタ6と、スイッチトランジスタ5を作り分けることができる。
このように、駆動トランジスタ6の第1ゲート電極6aとスイッチトランジスタ5の第2ゲート電極5a以外を共通の製造工程で形成するトランジスタ構造体56の製造方法であれば、製造工程数を抑えて、従来よりも少ない工程数で駆動トランジスタ6とスイッチトランジスタ5を作り分けることができる。
また、駆動トランジスタ6の第1半導体膜6bは、第1ゲート電極6a側に第1領域61を配置したため、第1半導体膜6bにおける結晶性シリコンをより多く含む第1領域61をチャネルの電流経路とするので、この駆動トランジスタ6は、結晶性シリコンからなる半導体膜を備える薄膜トランジスタに相当する機能を有することになる。そして、駆動トランジスタ6は、スイッチトランジスタ5の制御によってEL素子8に電流を流す薄膜トランジスタとして好適に機能する。
このように、駆動トランジスタ6とスイッチトランジスタ5は、それぞれ異なったトランジスタ特性を有しており、それぞれの機能を発揮することで、ELパネル1を良好に発光させることができる。
次に、本発明に係るELパネル、トランジスタ構造体の実施形態2について説明する。なお、実施形態1と同様の構成については、同符号を付して説明を割愛する。
また、信号線3は、基板10と第1絶縁膜11との間に形成されている。
走査線2は、第2絶縁膜12とパッシベーション膜14との間に形成されている。なお、走査線2の下には、その走査線2に接触して導電層2aが設けられて、導電層2aに走査線2が積層されている。
電圧供給線4は、第2絶縁膜12とパッシベーション膜14との間に形成されている。なお、電圧供給線4下には、その電圧供給線4に接触して導電層4aが設けられて、導電層4aに電圧供給線4が積層されている。導電層4aに電圧供給線4を積層することで、電圧供給線4の低抵抗化を図り、駆動トランジスタ60を介してEL素子8へ供給する電流量の安定化を図っている。
第1半導体膜5bは、例えば、結晶性シリコン、特に微結晶シリコン(マイクロクリスタルシリコン)を含んでおり、第1絶縁膜11側に位置する第1領域51と、その反対面側の、第1保護絶縁膜5d側に位置する第2領域52とを有している。ここでは、第2領域52のシリコンの結晶化度が第1領域51に比べて高く形成されている。換言すれば、第1半導体膜5bの第2領域52は、第1領域51に比べて相対的にシリコンの結晶化度が高く、結晶性シリコン領域の割合が第1領域51に比べてより高い。そして、第1半導体膜5bの第1領域51は、第2領域52に比べて非晶質シリコン(アモルファスシリコン)領域の割合が高く、好ましくは実質的に非晶質シリコンのみの領域である。この第1半導体膜5bはチャネルが形成されるチャネル領域となる。また、第1半導体膜5bの中央部上には、絶縁性の第1保護絶縁膜5dが形成されている。
第1保護絶縁膜5dは、例えば、シリコン窒化物又はシリコン酸化物からなり、第1半導体膜5bの略中央部上に形成されてチャネル領域を覆っている。
第1保護絶縁膜5d、第1半導体膜5bの上には、絶縁性の第2絶縁膜12が成膜され、第1保護絶縁膜5d、第1半導体膜5b等が第2絶縁膜12によって被覆されている。第2絶縁膜12は、例えば、光透過性を有し、窒化シリコン又は酸化シリコンを有する。
第2絶縁膜12上には、ドーパントを含有する半導体膜である不純物半導体膜5f、5gが形成されている。不純物半導体膜5fは、第2絶縁膜12に形成された開口部を通じて第1半導体膜5bの一方の端部に接続しており、不純物半導体膜5gは、第2絶縁膜12に形成された開口部を通じて第1半導体膜5bの他方の端部に接続している。不純物半導体膜5f,5gは、不純物半導体膜6f,6gと同一材料で構成され且つ同じ厚さである。そのため、不純物半導体膜5f,5g及び不純物半導体膜6f,6gは、後述するように、同一材料層である不純物半導体層9fを用いて同一プロセスで一括して製造することが可能となる。
不純物半導体膜5f上にはドレイン電極5hが形成されており、不純物半導体膜5g上にはソース電極5iが形成されている。ドレイン電極5h及びソース電極5iは、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜、及びAlTiNd合金膜の中から選択された材料で形成されることが好ましい。ドレイン電極5h,ソース電極5iは、ドレイン電極6h、ソース電極6iと同一材料で構成され且つ同じ厚さである。そのため、ドレイン電極5h,ソース電極5i及びドレイン電極6h、ソース電極6iは、後述するように、同一材料層である導電膜9hを用いて同一プロセスで一括して製造することができる。
第2絶縁膜12上のドレイン電極5h及び不純物半導体膜5f、ソース電極5i及び不純物半導体膜5gは、パッシベーション膜14で覆われている。パッシベーション膜14は、例えば、窒化シリコン又は酸化シリコンを有する。
そして、スイッチトランジスタ50は、第1絶縁膜11、第2絶縁膜12、パッシベーション膜14によって被覆されている。
なお、第1絶縁膜11と第2絶縁膜12に亘って形成されて信号線3に繋がるコンタクトホール11b内に不純物半導体膜5fとドレイン電極5hの一部が入り込んで、不純物半導体膜5fとドレイン電極5hの一部がコンタクトプラグ20bを成すように形成されており、ドレイン電極5hと信号線3が導通可能になっている。
また、上記において、ドレイン電極6hとソース電極6iとは不純物半導体膜6f、6gの上面に配され、ドレイン電極5hとソース電極5iとは不純物半導体膜5f、5gの上面に配されているとしたが、上記のコンタクトプラグ20bと同様に構成されているものであってもよい。すなわち、第2絶縁膜12に形成された複数の開口部の、それぞれの内部に、不純物半導体膜6fとドレイン電極6hの一部、不純物半導体膜6gソース電極6iの一部、不純物半導体膜5fとドレイン電極5hの一部、不純物半導体膜5gとソース電極5iの一部、が入り込んでいるものであってもよい。
そして、第1半導体膜5bの第1領域51は、非晶質シリコン(アモルファスシリコン)をより多く含んでいる半導体層であるので、その第1領域51をチャネルの電流経路とするスイッチトランジスタ50は、非晶質シリコンからなる半導体膜(或いは、非晶質シリコンを主成分とする半導体膜)を備える薄膜トランジスタに相当する。つまり、スイッチトランジスタ50の第1領域51の非晶質シリコンは、微結晶シリコンのような結晶性シリコンと比べてリーク電流が少なく、半導体層に流れる電流のオン/オフ比、すなわち、(オン時に半導体層に流れる電流)/(オフ時に半導体層に流れる電流)の値が大きいので、駆動トランジスタ60のオン/オフを制御するスイッチトランジスタとして好適に機能する。
第2半導体膜6bは、例えば、結晶性シリコン、特に微結晶シリコン(マイクロクリスタルシリコン)を含んでおり、第1絶縁膜11側に位置する第1領域61と、その反対面側の、第2保護絶縁膜6d側に位置する第2領域62とを有している。ここでは、第2領域62のシリコンの結晶化度が第1領域61に比べて高く形成されている。換言すれば、第2半導体膜6bの第2領域62は、第1領域61に比べて相対的にシリコンの結晶化度が高く、結晶性シリコン領域の割合が第1領域51に比べてより高い。そして、第2半導体膜6bの第1領域61は、第2領域62に比べて非晶質シリコン(アモルファスシリコン)領域の割合が高く、好ましくは実質的に非晶質シリコンのみの領域である。第2半導体膜6bの第1領域61は、第1半導体膜5bの第1領域51と同じ組成で且つ同じ厚さであり、第2半導体膜6bの第2領域62は、第1半導体膜5bの第2領域52と同じ組成且つ同じ厚さである。このため、第2半導体膜6b及び第1半導体膜5bは、後述するように、同一材料層である半導体層9bを用いて同一プロセスで一括して製造することができる。
この第2半導体膜6bはチャネルが形成されるチャネル領域となる。また、第2半導体膜6bの中央部上には、絶縁性の第2保護絶縁膜6dが形成されている。
第2保護絶縁膜6dは、例えば、シリコン窒化物又はシリコン酸化物を含むことが好ましく、第2半導体膜6bの略中央部上に形成されてチャネル領域を覆っている。この第2保護絶縁膜6dの上面に第2ゲート電極6aが形成されている。第2保護絶縁膜6dは、第1保護絶縁膜5dと同一材料で構成され且つ同じ厚さである。このため、第2保護絶縁膜6d及び第1保護絶縁膜5dは、後述するように、同一材料層である保護絶縁層9dを用いて、同一プロセスで一括して製造することができる。
第2ゲート電極6aは、第2保護絶縁膜6d上にその第2保護絶縁膜6dよりもチャネル長方向に僅かに短い幅で形成されており、第2保護絶縁膜6dの両端が第2ゲート電極6aの両側から僅かに張り出している。この第2ゲート電極6aは、例えば、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜、及びAlTiNd合金膜の中から選択された材料で形成されることが好ましい。
第2ゲート電極6a、第2保護絶縁膜6d、第2半導体膜6bの上には、絶縁性の第2絶縁膜12が成膜され、第2ゲート電極6a、第2保護絶縁膜6d、第2半導体膜6b等が第2絶縁膜12によって被覆されている。
第2絶縁膜12上には、ドーパントを含有する半導体膜である不純物半導体膜6f、6gが形成されている。不純物半導体膜6fは、第2絶縁膜12に形成された開口部を通じて第2半導体膜6bの一方の端部に接続しており、不純物半導体膜6gは、第2絶縁膜12に形成された開口部を通じて第2半導体膜6bの他方の端部に接続している。
不純物半導体膜6f上にはドレイン電極6hが形成されており、不純物半導体膜6g上にはソース電極6iが形成されている。ドレイン電極6h及びソース電極6iは、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜、及びAlTiNd合金膜の中から選択された材料で形成されることが好ましい。
第2絶縁膜12上のドレイン電極6h及び不純物半導体膜6f、ソース電極6i及び不純物半導体膜6gは、パッシベーション膜14で覆われている。
そして、駆動トランジスタ60は、第1絶縁膜11、第2絶縁膜12、パッシベーション膜14によって被覆されている。
そして、第2半導体膜6bの第2領域62は、結晶性シリコンを第1領域61より多く含んでいる半導体層であるので、その第2領域62をチャネルの電流経路とする駆動トランジスタ60は、結晶性シリコンからなる半導体膜(或いは、結晶性シリコンを主成分とする半導体膜)を備える薄膜トランジスタに相当する。つまり、駆動トランジスタ60の第2領域62内の微結晶シリコンは、結晶粒径が概ね50〜100nmの結晶性シリコンであり、非晶質シリコンに比べてトランジスタの駆動による閾値電圧のシフトが少ないことからトランジスタの劣化を抑えられる上に、キャリア移動度が高いので、スイッチトランジスタ50の制御によってEL素子8に電流を流す駆動トランジスタとして好適に機能する。
特に、トップゲートである第2ゲート電極6aは、ソース電極6iとドレイン電極6hよりも第2半導体膜6bに近接した配置であって、ソース電極6iとドレイン電極6hの下方に設けられている。第2ゲート電極6aがソース電極6iとドレイン電極6hよりも下側に設けられているので、第2ゲート電極6aの電界がソース電極6iとドレイン電極6hに妨げられることは無く、第2ゲート電極6aの電界が全て第2半導体膜6bに作用することとなって、第2半導体膜6bのチャネル領域に適正にチャネルが形成される。
これは、結晶性シリコンからなる第2領域62を成膜する当初はシリコンの結晶化が安定しておらず、第2領域62の第1領域61との界面側にはシリコンの結晶化度が比較的悪いインキュベーション層が生じやすく、第2保護絶縁膜6dとの界面側の第2領域62にはシリコンの結晶化が安定した半導体膜の成膜が可能なことによる。
そして、シリコンの結晶化が安定して成膜された第2保護絶縁膜6dとの界面側の第2領域62の方がより一層電流経路に適しているので、その第2領域62を電流経路とするように駆動トランジスタ60がトップゲート構造を成すことで、駆動トランジスタ60は、駆動トランジスタとしてより一層好適に機能することになる。
また、走査線2、電圧供給線4、キャパシタ7の電極7b、スイッチトランジスタ50のドレイン電極5h,ソース電極5i及び駆動トランジスタ60のドレイン電極6h,ソース電極6iは、第2絶縁膜12に一面に成膜した導電膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成したものである。なお、走査線2と電圧供給線4とキャパシタ7の電極7bは、ドーパントを含有する不純物半導体膜とともに、ソース・ドレイン電極となる導電膜を形状加工してなる。
また、駆動トランジスタ60の第2ゲート電極6a、導電層4a、導電層2aは、第2保護絶縁膜6dおよび第1絶縁膜11に成膜した導電膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成したものである。
また、駆動トランジスタ60のドレイン電極6hが電圧供給線4に一体に連なっており、駆動トランジスタ60のソース電極6iがキャパシタ7の電極7bに一体に連なっている。
なお、この工程説明図で示すスイッチトランジスタ50と駆動トランジスタ60とは、実際には一部形状等が異なるが、ここでは便宜上、各薄膜トランジスタを同等のサイズを有するものとして示し、各薄膜トランジスタの主要部を概念的に図示して説明する。図中左側が駆動トランジスタ60、図中右側がスイッチトランジスタ50である。
さらに、図22に示すように、第1絶縁膜11上に、結晶性シリコンを含む半導体層9bをプラズマCVDにより成膜する。半導体膜(5b、6b)となる半導体層9bを成膜する際、先にシリコンの結晶化度が比較的低い第1シリコン層91を成膜し、続けてシリコンの結晶化度が比較的高い第2シリコン層92を成膜する。
具体的に、SiH4ガスに対するH2ガスの割合が低く、プラズマパワーと圧力が低い条件で、非晶質シリコン薄膜である第1シリコン層91を成膜した。その後、SiH4ガスに対するH2ガスの割合を圧倒的に多くし、また、より結晶化度を高くするためにプラズマパワーと圧力を大きくすることで、微結晶シリコン薄膜である第2シリコン層92を成膜した。本実施例では、キャリアガスとしてアルゴンを用い、ガス流量をSiH4/H2=50/10500[SCCM]とし、パワー密度0.134[W/cm2]、圧力300[Pa]の条件で第2シリコン層92を成膜した。
本実施形態におけるプラズマ処理としては、例えばH2ガスを用い、ガス流量1000[SCCM]、パワー密度0.178[W/cm2]、圧力80[Pa]の条件で行った。
なお、不純物半導体層9fとしてどの材料を用いるかは薄膜トランジスタがp型かn型かによって異なる。p型トランジスタの場合(p+Si)は、SiH4ガス中にジボラン等のアクセプター型の不純物を混入させてプラズマ成膜させることで形成する。n型トランジスタの場合(n+Si)は、SiH4ガス中にアルシンやホスフィン等のドナー型の不純物を混入させてプラズマ成膜させることで形成する。
続けて、ソース電極6i及びドレイン電極6h、並びにソース電極5i及びドレイン電極5hをマスクにして、不純物半導体層9fをドライエッチングによってパターニングし、第2半導体膜6bのチャネル領域を挟む一対の端部にそれぞれ接続した一対の不純物半導体膜6f、6gと、第1半導体膜5bのチャネル領域を挟む一対の端部にそれぞれ接続した一対の不純物半導体膜5f、5gとを形成する。なお、不純物半導体膜6g上にソース電極6i、不純物半導体膜6f上にドレイン電極6hが形成されている。また、不純物半導体膜5g上にソース電極5i、不純物半導体膜5f上にドレイン電極5hが形成されている。
また、ソース電極及びドレイン電極とともに、走査線2、電圧供給線4、キャパシタ7の電極7bが形成される(図18〜図20参照)。なお、走査線2は、第2絶縁膜12の溝を通じて導電層2aに積層している。電圧供給線4は、第2絶縁膜12の溝を通じて導電層4aに積層している。
こうして、駆動トランジスタ60とスイッチトランジスタ50が製造される。
次いで、ポリイミド等の感光性樹脂を堆積後、露光して画素電極8aが露出する開口部13aを有する、例えば格子状のバンク13を形成する(図19参照)。
次いで、バンク13の開口部13aに、正孔注入層8bや発光層8cとなる材料が溶媒に溶解または分散された液状体を塗布し、その液状体を乾燥させることによって、キャリア輸送層である正孔注入層8bや発光層8cを順次成膜する(図19参照)。
次いで、バンク13の上及び発光層8cの上に対向電極8dを一面に成膜することで、EL素子8が製造されて(図19参照)、ELパネル1が製造される。
つまり、スイッチトランジスタ50の第1ゲート電極5aを形成する工程と、駆動トランジスタ60の第2ゲート電極6aを形成する工程以外の工程を共通の製造工程とする製造方法によって、駆動トランジスタ60と、スイッチトランジスタ50を作り分けることができる。
このように、スイッチトランジスタ50の第1ゲート電極5aと駆動トランジスタ60の第2ゲート電極6a以外を共通の製造工程とするトランジスタ構造体560の製造方法であれば、製造工程数を抑えて、従来よりも少ない工程数で駆動トランジスタ60とスイッチトランジスタ50を作り分けることができる。
また、駆動トランジスタ60の第2半導体膜6bは、第2ゲート電極6a側に第2領域62を配置したため、第2半導体膜6bにおける結晶性シリコンをより多く含む第2領域62をチャネルの電流経路とするので、この駆動トランジスタ60は、結晶性シリコンからなる半導体膜を備える薄膜トランジスタに相当する機能を有することになる。そして、駆動トランジスタ60は、スイッチトランジスタ50の制御によってEL素子8に電流を流す薄膜トランジスタとして好適に機能する。
このように、駆動トランジスタ60とスイッチトランジスタ50は、それぞれ異なったトランジスタ特性を有しており、それぞれの機能を発揮することで、ELパネル1を良好に発光させることができる。
また、EL素子8を発光駆動する際、全画素に共通の電極である対向電極8dによる電界が駆動トランジスタ60に作用することがあるが、駆動トランジスタ60はトップゲート構造を成しているので、第2ゲート電極6aがその電界を遮断することができる。第2ゲート電極6aが対向電極8dによる電界を遮断することで、その電界は第2半導体膜6bのチャネル領域に達しないので、その電界によるソース・ドレイン間の電圧変化を防ぎ、駆動トランジスタ60の駆動電流の低下を抑えることができ、駆動トランジスタ60の駆動トランジスタとしての機能を維持する。
例えば、図32に示す、携帯電話機200の表示パネル1aや、図33(a)(b)に示す、デジタルカメラ300の表示パネル1bや、図34に示す、パーソナルコンピュータ400の表示パネル1cに、ELパネル1を適用することができる。
上記各実施形態では、各画素がスイッチトランジスタ及び駆動トランジスタの2つのトランジスタを備えていたが、これに限らず、例えば、図36に示すようなトランジスタ構成でもよい。この場合、スイッチトランジスタ501及びスイッチトランジスタ502は、上述したスイッチトランジスタ5或いはスイッチトランジスタ50と同様の構造であり、駆動トランジスタ601は上述した駆動トランジスタ6或いは駆動トランジスタ60と同様の構造とすればよい。
2 走査線
2a 導電層
3 信号線
4 電圧供給線
4a 導電層
5 スイッチトランジスタ(第2薄膜トランジスタ)
50 スイッチトランジスタ(第1薄膜トランジスタ)
5a 第2ゲート電極、第1ゲート電極
5b 第2半導体膜、第1半導体膜
51 第1領域
52 第2領域
5d 第2保護絶縁膜、第1保護絶縁膜
5f 不純物半導体膜
5g 不純物半導体膜
5h ドレイン電極(第1ドレイン電極、第2ドレイン電極)
5i ソース電極(第1ソース電極、第2ソース電極)
6 駆動トランジスタ(第1薄膜トランジスタ)
60 駆動トランジスタ(第2薄膜トランジスタ)
6a 第1ゲート電極、第2ゲート電極
6b 第1半導体膜、第2半導体膜
61 第1領域
62 第2領域
6d 第1保護絶縁膜、第2保護絶縁膜
6f 不純物半導体膜
6g 不純物半導体膜
6h ドレイン電極(第1ドレイン電極、第2ドレイン電極)
6i ソース電極(第1ソース電極、第2ソース電極)
56 トランジスタ構造体
560 トランジスタ構造体
7 キャパシタ
8 EL素子(発光素子)
9a ゲートメタル層
9b 半導体層
9d 保護絶縁層
9f 不純物半導体層
9h 導電膜
10 基板
11 第1絶縁膜
12 第2絶縁膜
13 バンク
14 パッシベーション膜
Claims (12)
- 第1ゲート電極と、前記第1ゲート電極を覆って設けられた第1絶縁膜と、前記第1絶縁膜上で前記第1ゲート電極の上部に設けられた第1半導体膜と、前記第1半導体膜を覆い前記第1絶縁膜上に設けられた第2絶縁膜と、不純物半導体膜を介して前記第1半導体膜に電気的に接続されるとともに少なくとも一部が前記第2絶縁膜上に設けられた第1ソース電極及び第1ドレイン電極と、を備える第1薄膜トランジスタと、
前記第1絶縁膜上に設けられた第2半導体膜と、前記第2半導体膜上に設けられた保護絶縁膜と、前記保護絶縁膜を介して前記第2半導体膜の上部に設けられた第2ゲート電極と、前記第2半導体膜、前記保護絶縁膜及び前記第2ゲート電極を覆い前記第1絶縁膜上に設けられた前記第2絶縁膜と、不純物半導体膜を介して前記第2半導体膜に電気的に接続されるとともに少なくとも一部が前記第2絶縁膜上に設けられた第2ソース電極及び第2ドレイン電極と、を備える第2薄膜トランジスタと、
を備え、
前記第1半導体膜および前記第2半導体膜はそれぞれ、前記第1絶縁膜側となる第1領域と、その反対面側となる第2領域と、を有し、前記第1領域と前記第2領域の何れか一方のシリコンの結晶化度が他方に比べて高いことを特徴とするトランジスタ構造体。 - 前記第1半導体膜および前記第2半導体膜はそれぞれ、前記第1領域と前記第2領域の前記他方における非晶質シリコン領域の割合が、前記一方における前記非晶質シリコン領域の割合より高いことを特徴とする請求項1に記載のトランジスタ構造体。
- 前記第2絶縁膜に設けられて、前記第1半導体膜の一部及び前記第2半導体膜の一部を露出させる複数の開口部を有し、
前記不純物半導体膜は、前記第2絶縁膜の前記複数に開口部の各々を介して、前記第1半導体膜及び前記第2半導体膜と電気的に接続されていることを特徴とする請求項1又は2に記載のトランジスタ構造体。 - 前記第1薄膜トランジスタにおいては、前記第1半導体膜における前記第1領域が、前記第1ソース電極と前記第1ドレイン電極の間の電流経路になり、
前記第2薄膜トランジスタにおいては、前記第2半導体膜における前記第2領域が、前記第2ソース電極と前記第2ドレイン電極の間の電流経路になることを特徴とする請求項1〜3の何れか一項に記載のトランジスタ構造体。 - 第1薄膜トランジスタと第2薄膜トランジスタとを備えるトランジスタ構造体の製造方法であって、
前記第1薄膜トランジスタの第1ゲート電極を形成する第1ゲート電極形成工程と、
前記第1ゲート電極を覆う第1絶縁膜を形成する第1絶縁膜形成工程と、
前記第1絶縁膜上で前記第1ゲート電極の上部に第1半導体膜を形成するとともに、前記第1絶縁膜上の前記第2薄膜トランジスタを形成する位置に第2半導体膜を形成する半導体膜形成工程と、
前記第2半導体膜上に保護絶縁膜を形成する保護絶縁膜形成工程と、
前記保護絶縁膜を介して、前記第2半導体膜の上部に前記第2薄膜トランジスタの第2ゲート電極を形成する第2ゲート電極形成工程と、
前記第1絶縁膜上に、前記第1半導体膜、前記第2半導体膜、前記保護絶縁膜及び前記第2ゲート電極を覆う第2絶縁膜を形成する第2絶縁膜形成工程と、
不純物半導体膜を前記第1半導体膜及び前記第2半導体膜に接触するように形成する不純物半導体膜形成工程と、
前記第1薄膜トランジスタの第1ソース電極及び第1ドレイン電極を、前記不純物半導体膜を介して前記第1半導体膜に電気的に接続するとともに少なくとも一部を前記第2絶縁膜上に形成し、前記第2薄膜トランジスタの第2ソース電極及び第2ドレイン電極を、前記不純物半導体膜を介して前記第2半導体膜に電気的に接続するとともに少なくとも一部を前記第2絶縁膜上に形成する電極形成工程と、
を含み、
前記半導体膜形成工程は、前記第1半導体膜及び前記第2半導体膜がそれぞれ、前記第1絶縁膜側となる第1領域と、その反対面側となる第2領域と、を有し、前記第1領域と前記第2領域の何れか一方のシリコンの結晶化度を他方に比べて高く形成することを特徴とするトランジスタ構造体の製造方法。 - 前記不純物半導体膜形成工程は、
前記第2絶縁膜に、前記第1半導体膜の一部及び第2半導体膜の一部を露出させる複数の開口部を形成する開口部形成工程と、
前記不純物半導体膜を、前記第2絶縁膜に形成された前記複数の開口部の各々を介して、前記第1半導体膜及び前記第2半導体膜に接触させて形成する接続工程と、
を含むことを特徴とする請求項5に記載のトランジスタ構造体の製造方法。 - 第1ゲート電極と、前記第1ゲート電極を覆って設けられた第1絶縁膜と、前記第1絶縁膜上で前記第1ゲート電極の上部に設けられた第1半導体膜と、前記第1半導体膜を覆い前記第1絶縁膜上に設けられた第2絶縁膜と、不純物半導体膜を介して前記第1半導体膜に電気的に接続されるとともに少なくとも一部が前記第2絶縁膜上に設けられた第1ソース電極及び第1ドレイン電極と、を備える第1薄膜トランジスタと、
前記第1絶縁膜上に設けられた第2半導体膜と、前記第2半導体膜上に設けられた保護絶縁膜と、前記保護絶縁膜を介して前記第2半導体膜の上部に設けられた第2ゲート電極と、前記第2半導体膜、前記保護絶縁膜及び前記第2ゲート電極を覆い前記第1絶縁膜上に設けられた第2絶縁膜と、前記不純物半導体膜を介して前記第2半導体膜に電気的に接続されるとともに少なくとも一部が前記第2絶縁膜上に設けられた第2ソース電極及び第2ドレイン電極と、を備える第2薄膜トランジスタと、
前記第1薄膜トランジスタと前記第2薄膜トランジスタの制御によって発光する発光素子と、
を備え、
前記第1半導体膜および前記第2半導体膜はそれぞれ、前記第1絶縁膜側となる第1領域と、その反対面側となる第2領域と、を有し、前記第1領域と前記第2領域の何れか一方のシリコンの結晶化度が他方に比べて高いことを特徴とする発光装置。 - 前記第1半導体膜および前記第2半導体膜はそれぞれ、前記第1領域と前記第2領域の前記他方における非晶質シリコン領域の割合が、前記一方における前記非晶質シリコン領域の割合より高いことを特徴とする請求項7に記載の発光装置。
- 前記第2絶縁膜に設けられて、前記第1半導体膜の一部及び前記第2半導体膜の一部を露出させる複数の開口部を有し、
前記不純物半導体膜は、前記第2絶縁膜の前記複数の開口部の各々を介して、前記第1半導体層及び前記第2半導体膜と電気的に接続されていることを特徴とする請求項7又は8に記載の発光装置。 - 前記第1薄膜トランジスタにおいては、前記第1半導体膜における前記第1領域が、前記第1ソース電極と前記第1ドレイン電極の間の電流経路になり、
前記第2薄膜トランジスタにおいては、前記第2半導体膜における前記第2領域が、前記第2ソース電極と前記第2ドレイン電極の間の電流経路になることを特徴とする請求項7〜9の何れか一項に記載の発光装置。 - 前記第1領域のシリコンの結晶化度が前記第2領域よりも高く形成されて、
前記第2薄膜トランジスタを、前記第1薄膜トランジスタへの信号の伝達を制御するスイッチトランジスタとして機能させ、
前記第1薄膜トランジスタを、前記発光素子に流す電流を制御する駆動トランジスタとして機能させることを特徴とする請求項7〜10の何れか一項に記載の発光装置。 - 前記第2領域のシリコンの結晶化度が前記第1領域よりも高く形成されて、
前記第1薄膜トランジスタを、前記第2薄膜トランジスタへの信号の伝達を制御するスイッチトランジスタとして機能させ、
前記第2薄膜トランジスタを、前記発光素子に流す電流を制御する駆動トランジスタとして機能させることを特徴とする請求項7〜10の何れか一項に記載の発光装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2010156335A JP2012019119A (ja) | 2010-07-09 | 2010-07-09 | トランジスタ構造体、トランジスタ構造体の製造方法及び発光装置 |
Applications Claiming Priority (1)
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JP2010156335A JP2012019119A (ja) | 2010-07-09 | 2010-07-09 | トランジスタ構造体、トランジスタ構造体の製造方法及び発光装置 |
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---|---|---|---|---|
JPH03201540A (ja) * | 1989-12-28 | 1991-09-03 | Casio Comput Co Ltd | 薄膜トランジスタの製造方法 |
JP2003223120A (ja) * | 2002-01-30 | 2003-08-08 | Sanyo Electric Co Ltd | 半導体表示装置 |
JP2005322845A (ja) * | 2004-05-11 | 2005-11-17 | Sekisui Chem Co Ltd | 半導体デバイスと、その製造装置、および製造方法 |
US20080116457A1 (en) * | 2006-11-22 | 2008-05-22 | Samsung Electronics Co., Ltd. | Driving device for unit pixel of organic light emitting display and method of manufacturing the same |
-
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03201540A (ja) * | 1989-12-28 | 1991-09-03 | Casio Comput Co Ltd | 薄膜トランジスタの製造方法 |
JP2003223120A (ja) * | 2002-01-30 | 2003-08-08 | Sanyo Electric Co Ltd | 半導体表示装置 |
JP2005322845A (ja) * | 2004-05-11 | 2005-11-17 | Sekisui Chem Co Ltd | 半導体デバイスと、その製造装置、および製造方法 |
US20080116457A1 (en) * | 2006-11-22 | 2008-05-22 | Samsung Electronics Co., Ltd. | Driving device for unit pixel of organic light emitting display and method of manufacturing the same |
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