JP5532908B2 - 薄膜トランジスタ及び薄膜トランジスタの製造方法 - Google Patents
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また、薄膜トランジスタのオン電流を向上させるなど、良好なトランジスタ特性を得ることを目的に、半導体層としてグロー放電により生成された微結晶シリコン(マイクロクリスタルシリコン)を用いる試みが行われている(例えば、特許文献1参照。)。
これは、水素ラジカルによって非晶質シリコンがエッチングされるエッチングレートが微結晶シリコンのエッチングレートの数倍であることを利用して、非晶質シリコンを選択的にエッチングすることによって、微結晶シリコンが占める割合が高くなるように半導体膜を成膜する手法である。
この水素ラジカルによるエッチング作用の強弱を調整することによって、図20(a)、図20(b)に示すように、より結晶化度が高く、微結晶シリコンが占める割合が多い半導体膜を成膜することができる。
微結晶シリコンを含む半導体層を成膜する半導体層成膜工程と、
前記半導体層におけるソース、ドレイン形成領域の表面凹凸の凸部の上端側を除去し、前記半導体層を平坦化する半導体層平坦化工程と、
前記ソース、ドレイン形成領域に対応してソース電極及びドレイン電極を形成するソース、ドレイン電極形成工程と、
前記半導体層平坦化工程の前に、前記半導体層におけるチャネルとなる領域を覆う保護膜を形成する保護膜形成工程と、
を備え、
前記半導体層平坦化工程は、
前記半導体層の前記ソース、ドレイン形成領域上にレジスト膜を成膜するレジスト膜成膜工程と、
前記レジスト膜の表層側を除去し、前記半導体層の表面凹凸の凸部を露出させる凸部露出工程と、
前記レジスト膜から露出した、前記半導体層の凸部の上端側をエッチングして取り除く凸部除去工程と、
前記レジスト膜を除去するレジスト除去工程と、
を含むことを特徴としている。
また、好ましくは、前記半導体層平坦化工程は、
前記半導体層が有する表面凹凸の高低差を少なくとも50%緩和するように、前記表面凹凸の凸部の上端側を除去する。
そして、この薄膜トランジスタの製造方法によって薄膜トランジスタが製造される。
このELパネル1には、複数の走査線2が行方向に沿って互いに略平行となるよう配列され、複数の信号線3が平面視して走査線2と略直交するよう列方向に沿って互いに略平行となるよう配列されている。また、隣り合う走査線2の間において電圧供給線4が走査線2に沿って設けられている。そして、これら各走査線2と、互いに隣接する二本の信号線3と、各電圧供給線4とによって囲われる範囲が、画素Pに相当する。
また、ELパネル1には、走査線2、信号線3、電圧供給線4の上方に覆うように、格子状の隔壁であるバンク13が設けられている。このバンク13によって囲われてなる略長方形状の複数の開口部13aが画素Pごとに形成されている。このバンク13の開口部13a内に所定のキャリア輸送層(後述する正孔注入層8b、発光層8c)が設けられ、画素Pの発光領域となる。キャリア輸送層とは、電圧が印加されることによって正孔又は電子を輸送する層である。なお、バンク13は、上述のように、画素Pごとに開口部13aを設けるものばかりでなく、信号線3上を覆い且つ列方向に沿って延在するとともに、列方向に並んだ後述する複数の画素Pの各画素電極8aの中央部をまとめて露出するようなストライプ状であってもよい。
第一絶縁膜11は、例えば、光透過性を有し、シリコン窒化物又はシリコン酸化物からなる。この第一絶縁膜11上であってゲート電極5aに対応する位置に真性な半導体膜5bが形成されており、半導体膜5bが第一絶縁膜11を挟んでゲート電極5aと相対している。
半導体膜5bは、例えば、マイクロクリスタルシリコン(微結晶シリコン)からなるか、マイクロクリスタルシリコン及びアモルファスシリコンを含み、この半導体膜5bにチャネルが形成される。また、半導体膜5bの中央部上には、絶縁性の保護絶縁膜5dが形成されている。この保護絶縁膜5dは、例えば、シリコン窒化物又はシリコン酸化物からなる。
また、半導体膜5bの一端部の上には、不純物半導体膜5fが一部保護絶縁膜5dに重なるようにして形成されており、半導体膜5bの他端部の上には、不純物半導体膜5gが一部保護絶縁膜5dに重なるようにして形成されている。そして、不純物半導体膜5f,5gはそれぞれ半導体膜5bの両端側に互いに離間して形成されている。なお、不純物半導体膜5f,5gはn型半導体であるが、これに限らず、スイッチトランジスタ5がp型トランジスタであれば、p型半導体であってもよい。
不純物半導体膜5fの上には、ドレイン電極5hが形成されている。不純物半導体膜5gの上には、ソース電極5iが形成されている。ドレイン電極5h,ソース電極5iは、例えば、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜又はAlTiNd合金膜からなる。
保護絶縁膜5d、ドレイン電極5h及びソース電極5iの上には、絶縁性の第二絶縁膜12が成膜され、保護絶縁膜5d、ドレイン電極5h及びソース電極5iが第二絶縁膜12によって被覆されている。そして、スイッチトランジスタ5は、第二絶縁膜12によって覆われるようになっている。第二絶縁膜12は、例えば、窒化シリコン又は酸化シリコンからなる。
この第一絶縁膜11の上であって、ゲート電極6aに対応する位置に、チャネルが形成される半導体膜6bが設けられており、この半導体膜6bが第一絶縁膜11を挟んでゲート電極6aと相対している。半導体膜6bは、例えば、マイクロクリスタルシリコン(微結晶シリコン)からなるか、マイクロクリスタルシリコン及びアモルファスシリコンを含む。
半導体膜6bの中央部上には、チャネルをエッチングから保護する保護絶縁膜6dが形成されている。この保護絶縁膜6dは、例えば、シリコン窒化物又はシリコン酸化物からなる。
また、半導体膜6bの一端部の上には、不純物半導体膜6fが一部保護絶縁膜6dに重なるようにして形成されており、半導体膜6bの他端部の上には、不純物半導体膜6gが一部保護絶縁膜6dに重なるようにして形成されている。そして、不純物半導体膜6f,6gはそれぞれ半導体膜6bの両端側に互いに離間して形成されている。なお、不純物半導体膜6f,6gはn型半導体であるが、これに限らず、駆動トランジスタ6がp型トランジスタであれば、p型半導体であってもよい。
不純物半導体膜6fの上には、ドレイン電極6hが形成されている。不純物半導体膜6gの上には、ソース電極6iが形成されている。ドレイン電極6h,ソース電極6iは、例えば、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜又はAlTiNd合金膜からなる。
保護絶縁膜6d、ドレイン電極6h及びソース電極6iの上には、絶縁性の第二絶縁膜12が成膜され、保護絶縁膜6d、ドレイン電極6h及びソース電極6iが第二絶縁膜12によって被覆されている。そして、駆動トランジスタ6は、第二絶縁膜12によって覆われるようになっている。
また、走査線2、電圧供給線4、キャパシタ7の電極7b、スイッチトランジスタ5のドレイン電極5h,ソース電極5i及び駆動トランジスタ6のドレイン電極6h,ソース電極6iは、第一絶縁膜11に一面に成膜された導電性膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで形成されたものである。
また、駆動トランジスタ6のゲート電極6aがキャパシタ7の電極7aに一体に連なっており、駆動トランジスタ6のドレイン電極6hが電圧供給線4に一体に連なっており、駆動トランジスタ6のソース電極6iがキャパシタ7の電極7bに一体に連なっている。
そして、図4、図5に示すように、第二絶縁膜12が、走査線2、信号線3、電圧供給線4、スイッチトランジスタ5、駆動トランジスタ6、画素電極8aの周縁部、キャパシタ7の電極7b及び第一絶縁膜11を覆うように形成されている。つまり第二絶縁膜12には、各画素電極8aの中央部が露出するように開口部12aが形成されている。そのため、第二絶縁膜12は平面視して格子状に形成されている。
発光層8cは、画素P毎にR(赤),G(緑),B(青)のいずれかを発光する材料を含み、例えば、ポリフルオレン系発光材料やポリフェニレンビニレン系発光材料からなる層であって、対向電極8dから供給される電子と、正孔注入層8bから注入される正孔との再結合に伴い発光する。このため、R(赤)を発光する画素P、G(緑)を発光する画素P、B(青)を発光する画素Pは互いに発光層8cの発光材料が異なる。なお、画素PのR(赤),G(緑),B(青)のパターンは格子パターンに限らず、デルタ配列であってもよく、また縦方向に同色画素が配列されるストライプパターンであってもよい。ストライプパターンの場合、バンク13の開口部13aは、列方向に沿って複数の画素Pの画素電極8aの中央部をまとめて露出するようなストライプ状となる。
この対向電極8dは全ての画素Pに共通した電極であり、発光層8cなどの化合物膜とともに後述するバンク13を被覆している。
そして、開口部13a内において、キャリア輸送層としての正孔注入層8b及び発光層8cが、画素電極8a上に積層されている。なお、正孔注入層8bは、複数の画素Pに跨るように連続して形成されていてもよい。この場合、正孔注入性のある酸化ゲルマニウムが好ましい。
例えば、図5に示すように、第二絶縁膜12の上に設けられたバンク13には、第二絶縁膜12の開口部12aより内側に開口部13aが形成されている。なお、第二絶縁膜12をバンク13よりも幅広とした構造にすることによって、開口部13aが開口部12aより幅広となるようにしてもよい。
そして、各開口部13aに囲まれた各画素電極8a上に、正孔注入層8bとなる材料が含有される液状体を塗布し、基板10ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第1のキャリア輸送層である正孔注入層8bとなる。
さらに、各開口部13aに囲まれた各正孔注入層8b上に、発光層8cとなる材料が含有される液状体を塗布し、基板10ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第2のキャリア輸送層である発光層8cとなる。
なお、この発光層8cとバンク13を被覆するように対向電極8dが設けられている。
なお、基板10側ではなく、反対側が表示面となるトップエミッション構造でもよい。この場合、上述したように対向電極8dを透明電極とし、画素電極8aを反射電極として、発光層8cから発した光が対向電極8dを透過して出射する。
全ての電圧供給線4に所定レベルの電圧が印加された状態で、走査ドライバによって走査線2に順次電圧が印加されることで、これら走査線2が順次選択される。
各走査線2が選択されている時に、データドライバによって階調に応じたレベルの電圧が全ての信号線3に印加されると、その選択されている走査線2に対応するスイッチトランジスタ5がオンになっていることから、その信号線3における電圧が駆動トランジスタ6のゲート電極6aに印加される。
この駆動トランジスタ6のゲート電極6aに印加された所定の階調に対応するレベルの電圧に応じて、駆動トランジスタ6のゲート電極6aとソース電極6iとの間の電位差が定まって、駆動トランジスタ6におけるドレイン−ソース電流の大きさが定まり、EL素子8がそのドレイン−ソース電流に応じた明るさで発光する。その後、その走査線2の選択が解除されると、スイッチトランジスタ5がオフとなるので、駆動トランジスタ6のゲート電極6aに印加された電圧にしたがった電荷がキャパシタ7に蓄えられ、駆動トランジスタ6のゲート電極6aとソース電極6i間の電位差は保持される。このため、駆動トランジスタ6は選択時と同じ電流値のドレイン−ソース電流を流し続け、EL素子8の輝度を維持するようになっている。
つまり、スイッチトランジスタ5によって、駆動トランジスタ6のゲート電極6aに印加される電圧が、信号線3に印加された所定階調レベルの電圧に切り替えられ、駆動トランジスタ6は、そのゲート電極6aに印加された電圧のレベルに応じた電流値のドレイン−ソース電流(駆動電流)を電圧供給線4からEL素子8に向けて流し、EL素子8を電流値(電流密度)にしたがった所定の階調で発光させる。
次いで、図7に示すように、プラズマCVD(PE−CVD)によって、窒化シリコン等の第一絶縁膜11を成膜する。
微結晶シリコンの半導体層9bは、SiH4ガスとH2ガスをプラズマ分解させてから成膜するが、SiH4ガスに対するH2ガスの割合を圧倒的に多くし、また、結晶化度を高くするためにプラズマパワーと圧力を大きくすることで、微結晶シリコン薄膜である半導体層9bを成膜することができる。本実施例では、キャリアガスとしてアルゴンを用い、ガス流量をSiH4/H2/Ar=20/4200/6000[SCCM]とし、パワー密度0.05〜0.10[W/cm2]、圧力700〜1000[Pa]の条件で半導体層9bを成膜した。
なお、この半導体層9bが微結晶化しているか否かは、ラマン分光測定により算出した結晶化度に基づいて判別することができる。例えば、アモルファスシリコンは、480cm−1付近にブロードなピークを有するスペクトルを与える。グレインバウンダリーまたは結晶径5nm以下の非常に微小な結晶シリコンは、500cm−1付近にブロードなピークを有するスペクトルを与える。結晶化シリコンは、520cm−1付近に比較的シャープなピークを有するスペクトルを与える。測定対象である微結晶シリコン膜のスペクトルは、例えば図19に示すように、各成分スペクトル、すなわちアモルファスシリコン、グレインバウンダリーまたは結晶径5nm以下の非常に微小な結晶シリコン、結晶化シリコンの各スペクトルをある特定の比率で重ね合わせたものとして表すことができる。この比率を公知の解析手法により求めることで、結晶化度d(%)を算出することができる。ある微結晶シリコン膜のスペクトルに含まれるアモルファスシリコンの成分スペクトルの強度がIa−Si、グレインバウンダリーまたは結晶径5nm以下の非常に微小な結晶シリコンの成分スペクトルの強度がIuc−Si、結晶化シリコンの成分スペクトルの強度がIc−Si、である場合、結晶化度d(%)は、下記式により算出される。
d(%)=(Ic−Si+Iuc−Si)/(Ic−Si+Iuc−Si+Ia−Si)×100…(1)
この結晶化度d(%)が高いほど、半導体層9bに結晶化したシリコンが含まれる。結晶化度が20%以上あれば微結晶シリコン層であると定義する。結晶化が好ましく進んだ微結晶シリコンは80%以上の結晶化度を持つが、そのような半導体層9bのソース、ドレイン形成領域6jを含む表面は、図8に示すように、凹凸が生じる傾向がある。
そして、図10に示すように、保護絶縁膜9dをフォトリソグラフィー法・エッチング法等によってパターニングして、半導体層9bにおけるチャネルとなる領域を覆うとともに半導体層9bのソース、ドレイン形成領域6jを露出するように保護絶縁膜6dを形成する。なお、スイッチトランジスタ5の保護絶縁膜5dも同様に形成されている。
この保護絶縁膜6dを形成するエッチングは、本実施例では、ガス流量がSF6/O2=100/400[SCCM]、パワー密度0.25〜0.5[W/cm2]、圧力10〜15[Pa]の条件で行い、発光モニタリング法で保護絶縁膜9dが十分に取り除かれたことを確認する。
なお、この保護絶縁膜6dを形成するためのエッチングにより、保護絶縁膜9dが取り除かれた部分の半導体層9bの表面が侵食されて荒れてしまい、その半導体層9bの表面凹凸が急峻になるなど酷くなる(図10参照)。そこで、図8に示す半導体層9bの膜厚を500Å以上の厚みに形成しておくことにより、エッチングによりなされる半導体層9bの侵食が第一絶縁膜11に達してしまわないようになっている。
例えば、半導体層9bの表面凹凸における凹凸の高低差が30[nm]であるとき、50[nm]の膜厚のレジスト膜40を成膜することで、半導体層9bの表面凹凸を全てレジスト膜40で覆うことができる。なお、半導体層9bの表面凹凸の凸部を覆うレジスト膜40の膜厚は、凹部を覆うレジスト膜40の膜厚に比べて薄くなっている。
そして、半導体層9bの凸部を覆うレジスト膜40の膜厚は他の部分より薄く成膜されているので、半導体層9bの凸部を覆うレジスト膜40が選択的に除去されて、図12に示すように、半導体層9bの凸部が、レジスト膜40から露出されるとともに、半導体層9bの凹部上におけるレジスト膜40は残る。
そして、この半導体層9bは、レジスト膜40を用いたエッチバックによって、表面凹凸の凸部の上端側が除去されたことにより、図10に示す半導体層9bに比べて表面凹凸の高低差が小さくなり、平坦化されている。例えば、図10に示す半導体層9bの表面凹凸の高低差は30[nm]であったが、図14に示す半導体層9bの表面凹凸の高低差は15[nm]であり、その凹凸が概ね50%緩和されて平坦化されている。
なお、レジスト膜40を成膜する前の半導体層9bの表面凹凸の程度や、レジスト膜40の種類に応じてエッチバックの効果に差はあるが、レジスト膜40を用いるエッチバックによって半導体層9bの表面凹凸を少なくとも50%緩和することが可能である。
つまり、半導体層9bは当初厚めに成膜されているが、エッチングによる侵食とエッチバックによる平坦化によって適正な膜厚となり、半導体膜6b(5b)に形成されて薄膜トランジスタ(例えば、駆動トランジスタ6、スイッチトランジスタ5)を構成するようになる。
そして、不純物半導体膜6f,6gを介して、ドレイン電極6hとソース電極6iが半導体膜6bに好適に接合されている。
このように、ドレイン電極6hとソース電極6iが不純物半導体膜6f,6gを介して半導体膜6bに好適に電気的接合されて、好適なコンタクトが形成された駆動トランジスタ6は、駆動素子として良好に機能する。
なお、ソース電極及びドレイン電極とともに、走査線2、電圧供給線4、キャパシタ7の電極7bが形成されるようになっている(図5、図6参照)。
次いで、スイッチトランジスタ5や駆動トランジスタ6を覆うように、第二絶縁膜12を成膜する。なお、第二絶縁膜12は、第一絶縁膜11と同様に、プラズマCVDによって窒化シリコン等を成膜したものである。この第二絶縁膜12をフォトリソグラフィーでパターニングすることで画素電極8aの中央部が露出する開口部12aを形成する。
次いで、ポリイミド等の感光性樹脂を堆積後、露光して画素電極8aが露出する開口部13aを有する格子状のバンク13を形成する。
次いで、バンク13の開口部13aに、正孔注入層8bや発光層8cとなる材料が溶媒に溶解または分散された液状体を塗布し、その液状体を乾燥させることによって、キャリア輸送層である正孔注入層8bや発光層8cを順次成膜する(図5参照)。
次いで、バンク13の上及び発光層8cの上に対向電極8dを一面に成膜することで、EL素子8が製造されて(図5、図6参照)、ELパネル1が製造される。
そのため、半導体層9bの表面凹凸をCMP(Chemical Mechanical Polishing)によって研磨して、半導体層9bを平坦化することが考えられるが、保護絶縁膜6d(5d)が形成される際にも半導体層9bの表面凹凸が生じるので、保護絶縁膜6d(5d)の形成前にCMPを行うメリットは少ない。また、半導体層9b上に保護絶縁膜6d(5d)が形成された後では保護絶縁膜6d(5d)にダメージを与えてしまうのでCMPを行うことはできない。
そして、エッチバックによって表面凹凸が少なくとも50%緩和された半導体層9bがパターニングされてなる半導体膜6b(5b)と不純物半導体膜6f,6g(5f,5g)とは界面が乱れることなく好適に接合される。また、不純物半導体膜6f,6g(5f,5g)を介して、ドレイン電極6h(5h)とソース電極6i(5i)が半導体膜6b(5b)に好適に接合される。
そして、ドレイン電極6h(5h)とソース電極6i(5i)が不純物半導体膜6f,6g(5f,5g)を介して半導体膜6b(5b)に好適に電気的接合された駆動トランジスタ6およびスイッチトランジスタ5は、駆動素子として良好に機能する。
特に、半導体膜6b(5b)は、非晶質シリコン(アモルファスシリコン)よりも結晶化度の高い微結晶シリコン(マイクロクリスタルシリコン)を主成分とするので、この駆動トランジスタ6およびスイッチトランジスタ5は良好なトランジスタ特性を有するものとなる。
そして、駆動素子として良好に機能する駆動トランジスタ6およびスイッチトランジスタ5は、EL素子8を好適に発光させ、ELパネル1の表示性能を良好なものにすることができる。
例えば、図16に示す、携帯電話機200の表示パネル1aや、図17(a)(b)に示す、デジタルカメラ300の表示パネル1bや、図18に示す、パーソナルコンピュータ400の表示パネル1cに、ELパネル1を適用することができる。
上記薄膜トランジスタは、逆スタガ型構造であったが、コプラナ型構造であってもよい。
2 走査線
3 信号線
4 電圧供給線
5 スイッチトランジスタ(薄膜トランジスタ)
6 駆動トランジスタ(薄膜トランジスタ)
5a、6a ゲート電極
5b、6b 半導体膜
5d、6d 保護絶縁膜(保護膜)
5f、6f 不純物半導体膜
5g、6g 不純物半導体膜
5h、6h ドレイン電極
5i、6i ソース電極
7 キャパシタ
8 EL素子
9b 半導体層
9d 保護絶縁膜
10 基板
11 第一絶縁膜
12 第二絶縁膜
13 バンク
40 レジスト膜
Claims (3)
- 微結晶シリコンを含む半導体層を成膜する半導体層成膜工程と、
前記半導体層におけるソース、ドレイン形成領域の表面凹凸の凸部の上端側を除去し、前記半導体層を平坦化する半導体層平坦化工程と、
前記ソース、ドレイン形成領域に対応してソース電極及びドレイン電極を形成するソース、ドレイン電極形成工程と、
前記半導体層平坦化工程の前に、前記半導体層におけるチャネルとなる領域を覆う保護膜を形成する保護膜形成工程と、
を備え、
前記半導体層平坦化工程は、
前記半導体層の前記ソース、ドレイン形成領域上にレジスト膜を成膜するレジスト膜成膜工程と、
前記レジスト膜の表層側を除去し、前記半導体層の表面凹凸の凸部を露出させる凸部露出工程と、
前記レジスト膜から露出した、前記半導体層の凸部の上端側をエッチングして取り除く凸部除去工程と、
前記レジスト膜を除去するレジスト除去工程と、
を含むことを特徴とする薄膜トランジスタの製造方法。 - 前記半導体層平坦化工程は、
前記半導体層が有する表面凹凸の高低差を少なくとも50%緩和するように、前記表面凹凸の凸部の上端側を除去することを特徴とする請求項1記載の薄膜トランジスタの製造方法。 - 請求項1又は2記載の薄膜トランジスタの製造方法によって製造されることを特徴とする薄膜トランジスタ。
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