JP2008042044A - 薄膜トランジスタアレイ基板、その製造方法、及び表示装置 - Google Patents

薄膜トランジスタアレイ基板、その製造方法、及び表示装置 Download PDF

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Abstract

【課題】高信頼性で性能の安定した薄膜トランジスタアレイ基板、及びその製造方法を提供すること
【解決手段】本発明にかかる薄膜トランジスタアレイ基板は、絶縁基板１上に形成された所定のパターン形状を持つポリシリコン層２と、ポリシリコン層２を覆うように形成されたゲート絶縁膜３と、を備えた薄膜トランジスタアレイ基板であって、ゲート絶縁膜３は、絶縁基板１及びポリシリコン層２の表面に設けられた第１のゲート絶縁膜３１と、ポリシリコン層２、及び第１のゲート絶縁膜３１を覆うように形成された第２のゲート絶縁膜３２とを備え、ポリシリコン層２の表面と第１のゲート絶縁膜３１の表面とが同じ研磨面となっているものである。
【選択図】 図２

Description

本発明は、薄膜トランジスタアレイ基板、その製造方法、及び表示装置に関するものである。
ガラス基板等の絶縁基板上に形成される有機ＥＬ表示装置や液晶表示装置は、低温多結晶（ポリ）シリコン（ＬＴＰＳ）薄膜トランジスタ（ＴＦＴ）の活用により、飛躍的に高性能化が進んでいる。表示装置周辺の回路形成にＬＴＰＳＴＦＴを使用すると、ＩＣ及びＩＣ装着基板の使用が削減されるため、表示装置の周辺を簡略化することができ、狭額縁で高信頼性の表示装置が実現できる。また、液晶表示装置においては画素毎のスイッチングＴｒ（トランジスタ）の容量が小さくなるだけでなく、ドレイン側に接続するストレージキャパシタの面積も縮小できることから、高解像度で高開口率の液晶表示装置が実現できる。このため、携帯電話用程度の小型パネルでＱＶＧＡ（画素数：２４０×３２０）やＶＧＡ（画素数：４８０×６４０）の高解像液晶表示装置にはＬＴＰＳＴＦＴが主導的な役割を果たしている。
図４は、従来のＬＴＰＳＴＦＴの構成を示す断面図である。図４（ａ）はソース・ドレイン領域が形成されている方向に沿って切断した断面図であり、図４（ｂ）は図４（ａ）と垂直な方向に切断した断面図である。従来のＴＦＴは、図４（ａ）に示すように、絶縁基板１の上にソース領域２１、ドレイン領域２２、及びチャネル領域２３を持つポリシリコン層２が形成されている。更に、ポリシリコン層２の上にゲート絶縁膜３が形成され、ゲート絶縁膜３上のチャネル領域２３を覆う部分にゲート電極４が形成されている。
ＬＴＰＳＴＦＴでは、５００℃以下の低温プロセスにおいてシリコン層を多結晶化するために、レーザーによる表面加熱（レーザーアニーリング）を利用している。多結晶化後のポリシリコン層２の表面には、図４のように凹凸が形成される。この凹凸は、多結晶シリコン（ポリシリコン）の結晶粒界に起因すると考えられている。照射するレーザーの波長、照射面の表面状態、照射時の雰囲気等により異なるが、通常、ＬＴＰＳＴＦＴにおけるポリシリコン層２表面の凹凸はｐｅａｋ ｔｏ ｖａｌｌｅｙ値で１０〜４０ｎｍ程度である。ポリシリコン層２上に形成するゲート絶縁膜３の膜厚は約１００ｎｍであり、ポリシリコン層２表面の凹凸と近いレベルとなっている。すなわち、ポリシリコン層２の突起部では、図４に示すように、ゲート絶縁膜３の膜厚が薄くなる。ＴＦＴ駆動時には、このゲート絶縁膜３が薄い部分へ電荷が集中し、ゲート耐圧不良を引き起こす。このように、ポリシリコン層２の表面突起は、ＬＴＰＳＴＦＴ製品の歩留まり及び信頼性を低下させる大きな要因となっている。
ポリシリコン層２の結晶粒の大きさは、照射するレーザーの波長及びエネルギーの大きさによって決まる。ポリシリコン層２内の結晶粒を大きくすると、高いキャリア移動度が得られ、ＴＦＴの性能は向上する。しかし、結晶粒が大きくなるにつれ、ポリシリコン層２表面の凹凸は激しくなってしまう。ＴＦＴ特性の更なる向上のため、シリコン結晶粒径の拡大やゲート絶縁膜３の薄膜化が進められており、ポリシリコン層２の表面突起は今後更に大きな問題となると考えられる。
このような課題を解決するため、次のような技術が開示されている。従来のＬＴＰＳＴＦＴでは、ゲート絶縁膜３の膜厚を更に厚くすることによって絶縁膜耐圧の絶対値を向上させている。しかしながら、ゲート絶縁膜３の厚膜化によりＴＦＴ特性は劣化してしまう。すなわち、ＴＦＴの閾値電圧（Ｖｔｈ）は増加し、オン電流（Ｉｏｎ）は減少する。また、ゲート絶縁膜３の膜厚を厚くしても、ポリシリコン層２の突起部ではゲート絶縁膜の膜厚が薄く、ＴＦＴ駆動時に電荷が集中する。従って、ゲート絶縁膜の耐圧不良に繋がる根本的な原因の解消とはなっていない。
また、特許文献１には、平坦化絶縁膜を含む複数のゲート絶縁膜によって、ゲート耐圧を高める技術が開示されている。しかし、前述のように、ＴＦＴ駆動時に電荷が集中するポリシリコン層の突起部は除去されないため、ゲート耐圧不良の根本的な解決にはなっていない。また、平坦化絶縁膜は、ポリシリコン層上にスピンナー法等を用いて形成される。これにより、コート材の酸化膜がポリシリコン層とゲート絶縁膜との界面に形成される。従って、この界面におけるトラップ準位密度の制御が難しくなり、ＴＦＴ特性が不安定になる。
一方、特許文献２は、多結晶化後のポリシリコン層表面を化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）することによって、突起を除去するものである。通常、ポリシリコン層の膜厚は約５０ｎｍ程度である。このポリシリコン層表面にある約１０〜４０ｎｍ程度の突起を直接ＣＭＰ処理する場合、ポリシリコン層の膜厚制御が難しい。従って、ポリシリコン層の膜厚がばらつき、ＴＦＴのＶｔｈもばらつく。
ここで、ＴＦＴの閾値電圧Ｖｔｈは（１）式に表される（非特許文献１）。
Ｖｔｈ＝ＶＦＢ＋２φＢ＋ｑＮＡｔＳｉ／Ｃｏｘ
＝Ｖ０＋ｑＮＡｔＳｉ／Ｃｏｘ・・・（１）
ＶＦＢ：フラットバンド電圧
φＢ ：真性フェルミレベルを基準としたフェルミポテンシャル
ｑ ：電荷
ＮＡ ：アクセプタ的挙動トラップの密度
ｔＳｉ：ポリシリコン膜厚
Ｃｏｘ：ゲート絶縁膜容量
（１）式により、ＴＦＴの閾値電圧Ｖｔｈはポリシリコン膜厚ｔＳｉによって変化することが分かる。
ＴＦＴのポリシリコン層の断面は下部から上部にかけて幅が狭くなる台形状となっており、側壁面がテーパー状になっている。これは、ゲート電極のエッチング残渣や断線に関する不具合を解決するためのものであるが、同時に別の問題が発生する。つまり、チャネル領域の両端に膜厚の薄いテーパー部が形成される。これにより、通常膜厚部分のＴＦＴ特性に膜厚の薄いテーパー部のＴＦＴ特性が重畳して現れてしまう。
テーパー部では（１）式から明らかなようにＴＦＴのＶｔｈが低くなる。従って、メインの通常膜厚部よりも低いゲート電圧において先にオン状態となる。そのため、図５に示すドレイン電流（対数）−ゲート電圧特性（Ｉｄ（対数）−Ｖｇ特性：以下、サブスレッショールド特性と示す）では、Ｖｇの低い領域でもテーパー部の影響によってＩｄが立ち上がる。しかし、テーパー部のチャネル幅は狭いので、飽和領域ではテーパー部に流れるＩｄは通常膜厚部に比べて小さくなる。よって、通常膜厚部のＴＦＴ特性が支配的になる。このように、サブスレッショールド特性ではドレイン電流（対数）上昇部に肩が現れる。そして、ＴＦＴ特性が不安定になる。
特開２００１−２７４４１０号公報 特開平８−２５５９１６号公報 Effects of Semiconductor Thickness on Poly-Crystalline Silicon Thin Film Transistors、Jpn.J.Appl.Phys.Vol.35(1996)pp.923-929、M.Miyashita, T.Komatu, W.Itho, A.Yamaguchi and H.Oshima
本発明は、上記のような問題点を解決するためになされたものであり、高信頼性で性能の安定した薄膜トランジスタアレイ基板、その製造方法、及び表示装置を提供することを目的とする。
本発明にかかる薄膜トランジスタアレイ基板は、基板上に形成された所定のパターン形状を持つポリシリコン層と、前記ポリシリコン層を覆うように形成されたゲート絶縁膜と、を備えた薄膜トランジスタアレイ基板であって、前記ゲート絶縁膜は、前記基板及び前記ポリシリコン層の表面に設けられた第１のゲート絶縁膜と、前記ポリシリコン層、及び前記第１のゲート絶縁膜を覆うように形成された第２のゲート絶縁膜とを備え、前記ポリシリコン層の表面と第１のゲート絶縁膜の表面とが同じ研磨面となっているものである。
本発明にかかる薄膜トランジスタアレイ基板は、基板上に形成された所定のパターン形状を持つポリシリコン層と、前記ポリシリコン層を覆うように形成されたゲート絶縁膜と、を備えた薄膜トランジスタアレイ基板であって、前記ゲート絶縁膜は、前記基板及び前記ポリシリコン層の表面に設けられた第１のゲート絶縁膜と、前記ポリシリコン層、及び前記第１のゲート絶縁膜を覆うように形成された第２のゲート絶縁膜とを備え、前記第１のゲート絶縁膜の表面が前記ポリシリコン層の表面と略同じ高さであり、前記ポリシリコン層のパターン端部及びパターン周辺部における前記第１のゲート絶縁膜が、前記ポリシリコン層の表面と略同じ高さであるものである。
本発明によれば、高信頼性で性能の安定した薄膜トランジスタアレイ基板、その製造方法、及び表示装置を提供することができる。
始めに、図１を用いて、本発明に係るＴＦＴアレイ基板が適用される表示装置について説明する。図１は、表示装置に用いられるＴＦＴアレイ基板の構成を示す正面図である。本発明に係る表示装置は、液晶表示装置を例として説明するが、あくまでも例示的なものであり、有機ＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）等を用いることも可能である。
本発明に係る液晶表示装置は、絶縁基板１を有している。絶縁基板１は、例えば、ＴＦＴアレイ基板等のアレイ基板である。絶縁基板１には、表示領域４１と表示領域４１を囲むように設けられた額縁領域４２とが設けられている。この表示領域４１には、複数のゲート配線（走査信号線）４３と複数のソース配線（表示信号線）４４とが形成されている。複数のゲート配線４３は平行に設けられている。同様に、複数のソース配線４４は平行に設けられている。ゲート配線４３とソース配線４４とは、互いに交差するように形成されている。ゲート配線４３とソース配線４４とは直交している。隣接するゲート配線４３とソース配線４４とで囲まれた領域が画素４７となる。従って、絶縁基板１では、画素４７がマトリクス状に配列される。
更に、絶縁基板１の額縁領域４２には、走査信号駆動回路４５と表示信号駆動回路４６とが設けられている。ゲート配線４３は、表示領域４１から額縁領域４２まで延設されている。そして、ゲート配線４３は、絶縁基板１の端部で、走査信号駆動回路４５に接続される。ソース配線４４も同様に、表示領域４１から額縁領域４２まで延設されている。そして、ソース配線４４は、絶縁基板１の端部で、表示信号駆動回路４６と接続される。走査信号駆動回路４５の近傍には、外部配線４８が接続されている。また、表示信号駆動回路４６の近傍には、外部配線４９が接続されている。外部配線４８、４９は、例えば、ＦＰＣ（Flexible Printed Circuit）等の配線基板である。
外部配線４８、４９を介して走査信号駆動回路４５、及び表示信号駆動回路４６に外部からの各種信号が供給される。走査信号駆動回路４５は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線４３に供給する。このゲート信号によって、ゲート配線４３が順次選択されていく。表示信号駆動回路４６は外部からの制御信号や、表示データに基づいて表示信号をソース配線４４に供給する。これにより、表示データに応じた表示電圧を各画素４７に供給することができる。
画素４７内には、少なくとも１つのＴＦＴ５０が形成されている。ＴＦＴ５０はソース配線４４とゲート配線４３の交差点近傍に配置される。例えば、このＴＦＴ５０が画素電極に表示電圧を供給する。即ち、ゲート配線４３からのゲート信号によって、スイッチング素子であるＴＦＴ５０がオンする。これにより、ソース配線４４から、ＴＦＴ５０のドレイン電極に接続された画素電極に表示電圧が印加される。そして、画素電極と対向電極との間に、表示電圧に応じた電界が生じるなお、絶縁基板１の表面には、配向膜（図示せず）が形成されている。
更に、絶縁基板１には、対向基板が対向して配置されている。対向基板は、例えば、カラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、対向電極、及び配向膜等が形成されている。なお、対向電極は、絶縁基板１側に配置される場合もある。そして、絶縁基板１と対向基板との間に液晶層が狭持される。即ち、絶縁基板１と対向基板との間には液晶が導入されている。更に、絶縁基板１と対向基板との外側の面には、偏光板、及び位相差板等が設けられる。また、液晶表示パネルの反視認側には、バックライトユニット等が配設される。
画素電極と対向電極との間の電界によって、液晶が駆動される。即ち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。即ち、偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。具体的には、バックライトユニットからの光は、アレイ基板側の偏光版によって直線偏光になる。そして、この直線偏光が液晶層を通過することによって、偏光状態が変化する。
従って、偏光状態によって、対向基板側の偏光版を通過する光量が変化する。即ち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。即ち、画素ごとに表示電圧を変えることによって、所望の画像を表示することができる。
次に、ＴＦＴ５０の構成について、図２を用いて説明する。図２（ａ）は本発明に係るＴＦＴ５０の構造を模式的に示した平面図である。図２（ｂ）は、図２（ａ）におけるＡ−Ａ断面図である。図２（ｃ）は、図２（ａ）におけるＢ−Ｂ断面図である。ここで、ＴＦＴ５０をトップゲート構造であるとして例示的に説明をする。アクティブマトリクス型表示装置では、このＴＦＴ５０が表示領域４１内の画素４７中に配置される。
図２において、絶縁基板１の上にポリシリコン層２が形成されている。ポリシリコン層２は第１導電型のソース領域２１とドレイン領域２２、及びソース領域２１とドレイン領域２２間に配置されたチャネル領域２３によって構成される。そして、ポリシリコン層２を覆うようにゲート絶縁膜３が形成され、ゲート絶縁膜３を介してチャネル領域２３の対面にゲート電極４が形成されている。層間絶縁層５は、ゲート絶縁膜３及びゲート電極４の上に形成される。回路を構成する配線層６が層間絶縁層５及びゲート絶縁膜３を貫通するコンタクトホールを介し、ソース領域２１、ドレイン領域２２、及びゲート電極４と電気的に接続される。
ポリシリコン層２は、４０〜８０ｎｍ程度のアモルファスシリコン膜をレーザアニーリングにより結晶化させて形成する。多結晶後のポリシリコン層２の表面には、ポリシリコンの結晶粒界に起因すると考えられる凹凸が形成されている。また、ポリシリコン層２の端部は、ゲート電極４とポリシリコン層２との耐圧確保、すなわちＴＦＴ５０のゲート耐圧向上、及びゲート電極４の断線防止のため、テーパー形状となっている。
本発明においては、ゲート絶縁膜３は、ポリシリコン層２側にある第１のゲート絶縁膜３１とゲート電極４側にある第２のゲート絶縁膜３２との二層により形成されている。第１のゲート絶縁膜３１は、ポリシリコン層２を覆うよう絶縁基板１の略全面に形成された後、ＣＭＰ等の平坦化処理によりポリシリコン層２の表面がある程度露出するまで全面がほぼ平坦に除去されている。すなわち、ポリシリコン層２上では、突起がある程度除去されたポリシリコン層２の窪みを第１のゲート絶縁膜３１が埋めるような形になっている。従って、ポリシリコン層２の凹凸表面の凸部が露出するよう凹部に第１のゲート絶縁膜３１が埋設されている。そして、ポリシリコン層２の表面と第１のゲート絶縁膜３１の表面とが同じ研磨面となっている。また、平坦化処理後の第１のゲート絶縁膜３１を含むポリシリコン層２の表面は、テーパー状のポリシリコン層２端部の上及び絶縁基板１上に形成されている第１のゲート絶縁膜３１とほぼ同じ高さとなる。従って、絶縁基板１の全面において第１のゲート絶縁膜３１の表面はほぼ平坦となっている。そして、このポリシリコン層２及び第１のゲート絶縁膜３１を含む平坦除去面上に第２のゲート絶縁膜３２が形成されている。
また、ポリシリコン層２のパターン端部はテーパー形状になっている。従って、ポリシリコン層２はパターン端部の膜厚が中央部に比べて薄くなっている。このため、テーパー形状となるポリシリコン層２のパターン端部では、ポリシリコン層２が第１のゲート絶縁膜３１から露出していない。そして、ポリシリコン層２のパターン端部上における第１のゲート絶縁膜３１の表面と、ポリシリコン層２中央部の表面とは、略同じ高さとなっている。さらに、ポリシリコン層２のパターン端部上における第１のゲート絶縁膜３１の表面と、ポリシリコン層２外側のパターン周辺部における第１のゲート絶縁膜３１の表面とは、略同じ高さとなっている。第２のゲート絶縁膜３２はポリシリコン層２表面と接するように設けられている。ここで、絶縁基板１の表面からの距離を高さとする。
次に、図３を用いて、本発明におけるＴＦＴ５０の製造工程を説明する。図３は本発明における製造工程に係るＴＦＴの断面図で、図２（ａ）のＡ−Ａ断面の構成を示している。
初めに、例えばガラスによって形成された絶縁基板１上にＣＶＤ法によりアモルファスシリコン膜を形成する。減圧ＣＶＤ（ＬＰＣＶＤ：Low Pressure Chemical Vapor Deposition）法、又は、プラズマＣＶＤ（ＰＥＣＶＤ：Plasma Enhanced Chemical Vapor Deposition）法を用いる。一般に、ＬＰＣＶＤ法は、ＰＥＣＶＤ法よりも安定したアモルファスシリコン膜を形成することができるが生産性の面においてＰＥＣＶＤ法より劣る。ＰＥＣＶＤ法によって形成したアモルファスシリコン膜は水素を多く含み、レーザアニーリングの際に水素が突沸し、膜を破壊する可能性がある。従って、水素含有量を低減させるため、レーザアニーリング前に３５０℃以上の熱処理を行う。その後、アモルファスシリコン膜をレーザアニーリング等により多結晶化させる。
レーザアニーリングではパルスレーザーを複数回照射してシリコンを結晶化させる。レーザアニーリング時におけるシリコン結晶の光吸収率は、レーザーの波長が長くなるにつれ減少する。そのため、エキシマレーザ（波長：３０８ｎｍ）を用いた場合、前の照射で結晶化されたシリコンは再溶融する。他方、ＹＡＧ２ωレーザ（波長：５３２ｎｍ）を用いると、前の照射で生成されたシリコン結晶の融解は遅く、これらの結晶を核にして、融解した未結晶化（アモルファス）部が結晶化していく。従って、より大粒径の結晶を得るためには、ＹＡＧ２ωレーザーを使用することが望ましい（Crystallization of amorphous-Si films by pulsed YAG2ω green laser for polycrystalline Si TFT fablication、journal of the SID 13/10(2005)p.823-827、S.Yra, A.Sono, T.Okamoto, Y.Sato, T.Kojima, I.Nishimae, M.Inoue, K.Motonami：以下、参照文献１とする）。また、パルスレーザーを使うことも可能である。
このようにして多結晶化させたポリシリコン層２の表面には、図３（ａ）のように凹凸が形成される。特に、シリコンの結晶粒を大きくした場合、結晶粒界部の凹凸が激しくなる。このとき、ポリシリコン層２表面の凹凸はポリシリコン層２の膜厚と同程度まで大きくなることがある。レーザアニーリング前に、アモルファスシリコン膜表面の自然酸化膜を弗酸により除去すると、ポリシリコン層２表面に形成される凹凸が軽減する。また、レーザー照射時におけるアモルファスシリコン膜表面を窒素等の不活性雰囲気にすることによって、ポリシリコン層２表面の凹凸が軽減する。
なお、絶縁基板１とポリシリコン層２との間に、以下のような保護膜を有する構成とすることも可能である。絶縁基板１からの汚染物質の拡散を防ぐ第１の保護膜（図示せず）を絶縁基板１側に、ポリシリコン層２との界面でトラップ準位を発生しにくい第２の保護膜（図示せず）をポリシリコン層２側に形成することが好ましい。例えば、第１の保護膜はシリコン窒化膜、第２の保護膜はシリコン酸化膜とする。この場合、アモルファスシリコン膜形成の前に、これらの保護膜を形成する。
次に、図３（ｂ）において、ポリシリコン層２をフォトエッチング等により所定の形状に加工する。例えば、ＣＦ４等のフッ素化合物ガスを用いたプラズマエッチングやリアクティブイオンエッチング（ＲＩＥ：Reactive Ion Etching）により行う。ここで、ポリシリコン層２の端部形状が図３（ｂ）のようにテーパー形状となるよう、エッチング条件を調整する。ポリシリコン層２の端部をテーパー形状とすることで、ＴＦＴ５０におけるゲート耐圧の向上、及びゲート電極の断線に関する不具合が解決する。
その後、図３（ｃ）に示すように、ポリシリコン層２が形成された絶縁基板１上に第１のゲート絶縁膜３１を形成する。このとき、第１のゲート絶縁膜３１はポリシリコン層２の膜厚より厚くする必要がある。例えば、ポリシリコン層２の平均膜厚を約６０ｎｍとし、第１のゲート絶縁膜３１の膜厚は約８０ｎｍとする。また、第１のゲート絶縁膜３１は、ポリシリコン層２との界面におけるトラップ準位密度を低減させるため、水素を多く含む酸化膜であることが好ましい。例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）と酸素によるプラズマＣＶＤを用いると、４ｍｏｌ％程度の水素含有量を有するシリコン酸化膜を形成することができる（Properties of chemical vapor deposited tetraethylorthosilicate oxides: Correlation with deposition parameters, annealing, and hydrogen concentration、J.Vac.Sci.Technol.B8(1990)p.533-539、A.M.Nguyen and S.P.Muraka：以下、参照文献２とする）。このように、第１のゲート絶縁膜３１はポリシリコン層２の凹部に埋設される。ポリシリコン層２が第１のゲート絶縁膜３１によって覆われる。
そして、第１のゲート絶縁膜３１の上から平坦化処理を行う。平坦化処理としては、例えばＣＭＰ法を用いる。ＣＭＰ法で使用するスラリー（砥粒）は、第１のゲート絶縁膜３１の材質に最適なものを選択する必要がある。第１のゲート絶縁膜３１がシリコン酸化膜の場合は、例えばセリア（酸化セリウム）系のスラリーを使用する。ＣＭＰ処理の終点を検出するには、ターンテーブル駆動モータの電流モニタを通常使用するが、その場検出（ｉｎ ｓｉｔｕ）の光学式膜厚モニタを使用することが望ましい。第１のゲート絶縁膜３１の表面粗さが１００μｍ２領域におけるＲＭＳ（Root Mean Square）値で１０ｎｍ以下、そしてポリシリコン層２の平均膜厚が５０ｎｍになるまで平坦化処理を行うことが望ましい。これにより、ポリシリコン層２の表面の凸部が露出して、図３（ｄ）に示すような構成となる。このように、ポリシリコン層２の凸部は除去され、第１のゲート絶縁膜３１上の凹凸は平滑となる。また、平坦化処理後の第１のゲート絶縁膜３１を含むポリシリコン層２の表面は、テーパー状のポリシリコン層２のパターン端部上及びパターン周辺部における絶縁基板１上に形成されている第１のゲート絶縁膜３１とほぼ同じ高さとなる。そして、ポリシリコン層２の凸部の表面と、ポリシリコン層２の凹部に設けられた第１のゲート絶縁膜３１の表面と、テーパー状のポリシリコン層２のパターン端部及びパターン周辺部における第１のゲート絶縁膜３１の表面とは、同じ高さの研磨面となる。すなわち、絶縁基板１と平行となる形で第１のゲート絶縁膜３１の表面全体が平坦になる。
第１のゲート絶縁膜３１の平坦化処理後、図３（ｅ）のように、ポリシリコン層２及び第１のゲート絶縁膜３１を含む除去面上に第２のゲート絶縁膜３２を形成する。第２のゲート絶縁膜３２の膜厚は例えば１００ｎｍ程度とするが、ＴＦＴの性能から膜厚の最適化を行うことができる第２のゲート絶縁膜３２は、第１のゲート絶縁膜３１と同様にポリシリコン層２との界面におけるトラップ準位密度を低減させるため、水素を多く含む酸化膜であることが好ましい。例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）と酸素によるプラズマＣＶＤを用いると、４ｍｏｌ％程度の水素含有量を有するシリコン酸化膜を形成することができる（参照文献２）。以上のようにして、第１のゲート絶縁膜３１と第２のゲート絶縁膜３１の二層から成るゲート絶縁膜３が形成される。ポリシリコン層２が露出しているため、第２のゲート絶縁膜３２がポリシリコン層２と接するよう形成される。
ゲート絶縁膜３上にスパッタによりゲート電極となる金属材料を堆積し、図３（ｆ）のようにゲート電極４を所定の形状にフォトエッチングする。ゲート電極４として、例えば、ＭｏやＴｉ等の高融点材料を用いる。あるいは、これらの高融点材料を上層に持ちＡｌ等の低抵抗材料を主とする積層膜をゲート電極４として用いても良い。エッチングはドライエッチングまたはウェットエッチングのどちらかゲート電極４材質に適する方法を用いる。そして、ソース領域２１とドレイン領域２２に不純物が導入される。例えばｎチャネル型ＴＦＴにおいて、導入される不純物はリン（Ｐ）等のｎ型不純物である。導入法としては、イオン注入法やイオンドーピング法を用いて行うことができる。ゲート電極４とソース領域２１とのオーバーラップに起因した寄生容量を低減するため、セルフアライン構造とすることが望ましい。ゲート電極４をマスクにしてゲート絶縁膜３を介してポリシリコン層２に不純物導入を行う。チャネル領域２３には、不純物は導入されない。
次に、図３（ｇ）において、ゲート電極４及び第２のゲート絶縁膜３２の上に層間絶縁層５を形成する。層間絶縁層５は、水素の拡散を抑制するために、例えばシリコン窒化膜とすることが好ましい。層間絶縁層５を形成した後、３５０〜５００℃の熱処理を行う。この熱処理によって、ゲート絶縁膜３等の酸化膜中の水素が拡散し、ポリシリコン層２内に存在するシリコン原子のダングリングボンドに結合する。これにより、ＴＦＴ特性劣化の原因となるトラップ準位が低減する。すなわち、Ｖｔｈやキャリア移動度等のＴＦＴ特性が向上する。
さらに、ソース領域２１やドレイン領域２２が露出するようゲート絶縁膜３及び層間絶縁層５にコンタクトホールを形成する。そして、層間絶縁層５の上から、Ａｌやその合金などの導電膜を成膜する。この導電膜を通常の写真製版法等によってパターニングすると、図３（ｈ）のように配線層６が形成される。配線層６は、例えば図１に示したソース配線４４となる。以上の工程を経て、本発明のＴＦＴ５０が完成する。
このように、本発明では、ゲート絶縁膜３を第１のゲート絶縁膜３１と第２のゲート絶縁膜３１の二層から成る構成とする。そして、第１のゲート絶縁膜３１は、ポリシリコン層２を覆うよう絶縁基板１の略全面に形成された後、平坦化処理によりポリシリコン層２の表面がある程度露出するまで全面がほぼ平坦に除去される。これにより、ポリシリコン層２表面は凸部が除去され、平坦化される。そして、ゲート絶縁膜３の膜厚をほぼ均一に形成することが可能となる。従って、ゲート耐圧が向上し、ＴＦＴ製品の歩留まり及び信頼性が向上する。
また、平坦化処理後、絶縁基板１の略全面において第１のゲート絶縁膜３１の表面はほぼ平坦となる。すなわち、ポリシリコン層２のテーパー部に形成されるゲート絶縁膜３１と、ポリシリコン層２の中央部とは、ほぼ同じ高さとなる。そして、ポリシリコン層２及び第１のゲート絶縁膜３１を含む除去面上に第２のゲート絶縁膜３２が形成される。従って、ポリシリコン層２のテーパー部に形成されるゲート絶縁膜３は通常膜厚部より厚い膜厚となる。これにより、（１）式においてポリシリコン膜厚ｔＳｉのテーパー部における薄膜効果を抑制する。そして、サブスレッショールド特性において肩の発生が抑制され、安定したＴＦＴの閾値電圧Ｖｔｈを得ることができる。また、ポリシリコン層２を含むゲート絶縁膜３１の表面全体がほぼ平坦となり、その上に第２のゲート絶縁膜３２が形成されることで、ポリシリコン層２のテーパー部はゲート絶縁膜３によって完全に覆われる。これにより、ポリシリコン層２のテーパー部に起因するゲート絶縁耐圧不良が解決される。
さらに、本発明では、ポリシリコン層２上に直接平坦化処理を行わず、第１のゲート絶縁膜３１上からポリシリコン層２の表面がある程度露出するまで平坦化処理を行う。従って、ポリシリコン層２の膜厚制御が容易になり、膜厚のばらつきが抑制される。そして、（１）式に示すように、Ｖｔｈが安定する。
なお、本発明では、ＣＭＰ法を用いて第１のゲート絶縁膜３１及びポリシリコン層２を平坦化処理する場合について例示的に説明をしたが、エッチバックにより平坦化することも可能である。まず、第１のゲート絶縁膜３１の上に平坦性の良い平坦化膜を塗布する。平坦化膜として転写工程で用いるフォトレジストを使用すると、特殊設備の導入が不要になる。パターニングが不要なため、感光剤を含まないベース樹脂を平坦化膜として使用しても良い。また、多層配線の絶縁膜材料に用いられる有機ＳＯＧ、有機ＳＯＤ、又は無機ＳＯＧを使用しても良い。そして、エッチバックについては、被エッチング材のエッチング速度がほぼ同等となる方法を選択する。例えば、ポリシリコン層２、ゲート絶縁膜３１、及び平坦化膜のエッチング速度が近い方法として、Ｃ３Ｆ８、Ｃ２Ｆ６、及びＣＨＦ３ガスを用いたＲＩＥを行う。但し、これらのガスを用いる場合は汚染物の付着が多くなるため、エッチバック後はゲート絶縁膜３１表面を充分に洗浄する必要がある。これにより、ＣＭＰ法と同様に、ポリシリコン層２の凸部を含むゲート絶縁膜３１を平坦化することができる。
また、本発明では、層間絶縁層５を水素の拡散を抑制する膜によって形成する場合について例示的に説明をしたが、水素を多く含む膜によって形成しても良い。その場合は、層間絶縁層５及び配線層６を覆う上部絶縁層（図示せず）を水素の拡散を抑制する膜によって形成する。そして、上部絶縁層（図示せず）の形成後、３５０〜５００℃の熱処理を行う。これにより、層間絶縁層５を水素の拡散を抑制する膜によって形成する場合と同様の効果が得られる。すなわち、トラップ準位が低減し、ＴＦＴ特性が向上する。
本発明ではセルフアライン構造のＴＦＴの場合について例示的に説明をしたが、ＧＯＬＤ構造を含むＬＤＤ構造のＴＦＴとすることも可能である。いずれもセルフアライン構造のＴＦＴと同様の効果を奏する。
本発明に係る液晶表示装置のＴＦＴアレイ基板の構成を示す図である。 本発明におけるＴＦＴの平面図と断面図である。 本発明におけるＴＦＴの製造工程を示した断面図である。 従来のＴＦＴの平面図と断面図である。 ＴＦＴのサブスレッショールド特性を示すグラフである。
符号の説明
１ 絶縁基板、２ ポリシリコン層、３ ゲート絶縁膜、
４ ゲート電極、５ 層間絶縁層、６ 配線層、
２１ ソース領域、２２ ドレイン領域、２３ チャネル領域
３１ 第１のゲート絶縁膜、３２ 第２のゲート絶縁膜、
４１ 表示領域、４２ 額縁領域、４３ ゲート配線、４４ ソース配線、
４５ 走査信号駆動回路、４６ 表示信号駆動回路、
４７ 画素、４８、４９ 外部配線、５０ ＴＦＴ

Claims (13)

  1. 基板上に形成された所定のパターン形状を持つポリシリコン層と、
    前記ポリシリコン層を覆うように形成されたゲート絶縁膜と、を備えた薄膜トランジスタアレイ基板であって、
    前記ゲート絶縁膜は、
    前記基板及び前記ポリシリコン層の表面に設けられた第１のゲート絶縁膜と、
    前記ポリシリコン層、及び前記第１のゲート絶縁膜を覆うように形成された第２のゲート絶縁膜と、を備え、
    前記ポリシリコン層の表面と前記第１のゲート絶縁膜の表面とが同じ研磨面となっている薄膜トランジスタアレイ基板。
  2. 前記ポリシリコン層のパターン周辺部における前記第１のゲート絶縁膜が、前記ポリシリコン層の表面と略同じ高さである請求項１記載の薄膜トランジスタアレイ基板。
  3. 基板上に形成された所定のパターン形状を持つポリシリコン層と、
    前記ポリシリコン層を覆うように形成されたゲート絶縁膜と、を備えた薄膜トランジスタアレイ基板であって、
    前記ゲート絶縁膜は、
    前記基板及び前記ポリシリコン層の表面に設けられた第１のゲート絶縁膜と、
    前記ポリシリコン層、及び前記第１のゲート絶縁膜を覆うように形成された第２のゲート絶縁膜と、を備え、
    前記第１のゲート絶縁膜の表面が前記ポリシリコン層の表面と略同じ高さであり、
    前記ポリシリコン層のパターン端部及びパターン周辺部における前記第１のゲート絶縁膜が、前記ポリシリコン層の表面と略同じ高さである薄膜トランジスタアレイ基板。
  4. 前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜は酸化シリコンを含む請求項１、２又は３記載の薄膜トランジスタアレイ基板。
  5. 前記第２のゲート絶縁膜は、水素を１ｍｏｌ％以上含むことを特徴とする請求項１乃至４のいずれか１項に記載の薄膜トランジスタアレイ基板。
  6. 前記ポリシリコン層は、所定パターン形状の端部がテーパー形状を持つことを特徴とする請求項１乃至５のいずれか１項に記載の薄膜トランジスタアレイ基板。
  7. 請求項１乃至６のいずれか１項に記載の薄膜トランジスタアレイ基板を有する表示装置。
  8. 基板上に凹凸の表面を有するポリシリコン層を形成する工程と、
    前記ポリシリコン層を所定のパターン形状に加工する工程と、
    前記ポリシリコン層を覆うように第１のゲート絶縁膜を堆積する工程と、
    前記第１のゲート絶縁膜及び前記ポリシリコン層を前記ポリシリコン層表面が露出するまで除去して平坦化する工程と、
    前記除去された第１のゲート絶縁膜上に、前記ポリシリコン層、及び前記第１のゲート絶縁膜を覆うように第２のゲート絶縁膜を形成する工程と、を備える薄膜トランジスタアレイ基板の製造方法。
  9. 前記第１のゲート絶縁膜及び前記ポリシリコン層を平坦化する工程では、化学的機械研磨を用いることを特徴とする請求項８記載の薄膜トランジスタアレイ基板の製造方法。
  10. 前記第１のゲート絶縁膜及び前記ポリシリコン層を平坦化する工程では、
    前記第１のゲート絶縁膜上に平坦化膜を塗布し、
    前記平坦化膜とともに前記第１のゲート絶縁膜及び前記ポリシリコン層を前記ポリシリコン層表面が露出するまでエッチングして平坦化することを特徴とする請求項８記載の薄膜トランジスタアレイ基板の製造方法。
  11. 前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜として、酸化シリコンを用いる請求項８、９又は１０記載の薄膜トランジスタアレイ基板の製造方法。
  12. 前記第２のゲート絶縁膜は、水素を１ｍｏｌ％以上含むことを特徴とする請求項８乃至１１のいずれか１項に記載の薄膜トランジスタアレイ基板の製造方法。
  13. 前記第１のゲート絶縁膜及び第２のゲート絶縁膜は、ＴＥＯＳを用いたＣＶＤによって形成される請求項１１又は１２記載の薄膜トランジスタの製造方法。
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