JP2009147232A - 半導体装置の製造方法及び半導体製造装置 - Google Patents

Abstract

【課題】生産性が向上し、特性の良好な半導体装置の製造方法及び半導体製造装置を提供すること。
【解決手段】本発明にかかる半導体装置の製造方法は、絶縁性基板１上に非晶質半導体膜１５を成膜する工程と、非晶質半導体膜１５を脱水素処理する工程と、脱水素処理された非晶質半導体膜１５に保護層５を形成する工程と、保護層５を介して非晶質半導体膜１５を多結晶化する工程とを備える。また、非晶質半導体膜１５の成膜から保護層５の形成まで、絶縁性基板１を真空中に保持する。
【選択図】図４

Description

本発明は、半導体装置の製造方法及び半導体製造装置に関する。

近年、半導体装置である低温ポリシリコンＴＦＴを用いた液晶ディスプレイや有機ＥＬディスプレイなどの表示装置は、高精細、高移動度、高信頼性が得られることから注目されている。

低温ポリシリコンＴＦＴの製造方法では、非晶質半導体膜を結晶化することにより、多結晶半導体膜を形成する。このように、多結晶半導体膜を形成する方法が例えば特許文献１〜４に開示されている。また、特許文献１〜４などには、シリコン層上に酸化層を形成する方法が開示されている。具体的には、まず基板上に非晶質シリコン層を形成し、その上に酸化層を形成する。次に、非晶質シリコン層中の水素を脱離させるための熱処理を行い、次にレーザアニール処理を行う。これにより、非晶質シリコン層を結晶化して多結晶シリコン層にする。このように、これらの方法では、酸化層を形成した後に非晶質シリコン層中の水素を脱離させるための熱処理を行う。このため、非晶質シリコン層のダングリングボンド（未結合手）が多く存在してしまい、このダングリングボンドが欠陥となって、ＴＦＴ特性を劣化させてしまうことになる。従って、上記手段においては、このダングリングボンドを低減するための別の手段がさらに必要になってくる。このため、生産性が低下した。
特開２００７−１８８９５３号公報 特開２００５−０６４４５３号公報 特開２００２−３５３２３６号公報 特開平１１−０６７６６３号公報

また、上記のように、酸化層を形成せずに、低温ポリシリコンＴＦＴを製造することも可能である。まず、図８を参照して、ポリシリコン（ｐ−Ｓｉ）膜の形成までを説明する。図８は、ｐ−Ｓｉ膜の形成までを示すフローチャートである。まず、ガラス基板を４００℃で５分間加熱するプリヒートを行う（ステップＳ１０）。次に、ガラス基板上に、３層成膜する（ステップＳ１１）。具体的には、プラズマＣＶＤ法により、ガラス基板上に下地窒化膜であるＳｉＮ膜、下地酸化膜であるＳｉＯ_２膜、非晶質半導体膜であるアモルファスシリコン（ａ−Ｓｉ）膜を順次成膜する。

次に、熱処理（アニール処理）により、脱水素処理を行う（ステップＳ１２）。すなわち、熱処理を行い、ａ−Ｓｉ膜中の水素を脱離させて水素濃度を低下させる。なお、以上の工程（ステップＳ１０〜ステップＳ１２）は真空中で処理する。そして、ＢＨＦ（Buffered Hydrogen Fluoride）処理を行い、ａ−Ｓｉ膜表面の自然酸化膜を除去する（ステップＳ１３）。次に、ａ−Ｓｉ膜表面に再度自然酸化膜が十分に形成されないうちに、ａ−Ｓｉ膜に対してレーザアニール処理を行う（ステップＳ１４）。これにより、ａ−Ｓｉ膜を結晶化させ、多結晶半導体膜であるｐ−Ｓｉ膜にする。また、ＢＨＦ処理からレーザアニール処理までのストレージ時間は２時間である。

次に、ｐ−Ｓｉ膜の形成から低温ポリシリコンＴＦＴの製造までを説明する。まず、上記のように、形成されたｐ−Ｓｉ膜上に、写真製版法によりレジストパターンを形成する。そして、ｐ−Ｓｉ膜をエッチングし、所望の形状にパターニングする。その後、レジストを除去する。そして、ＢＨＦ処理を行い、ｐ−Ｓｉ膜表面の清浄化を行う。次に、ＣＶＤ法により、ｐ−Ｓｉ膜を覆うようにゲート絶縁膜を成膜する。ここで、ゲート絶縁膜としては、酸化膜、窒化膜、酸窒化膜などを用いることができる。そして、トランジスタの閾値電圧を制御するために、イオンドーピング法によりゲート絶縁膜を介してｐ−Ｓｉ膜にＢ（ボロン）をドーピングする。

次に、スパッタ法によりゲート電極及びゲート配線を形成するための導電膜を成膜する。ここでの導電膜としては、Ａｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ等の金属材料又は合金材料を用いることができる。導電膜上に写真製版法によりレジストパターンを形成する。そして、エッチング液により導電膜をエッチングし、所望の形状にパターニングする。その後、レジストを除去する。これにより、ゲート電極及びゲート配線が形成される。

次に、イオンドーピング法により、ゲート電極をマスクとしてｐ−Ｓｉ膜にＰ（リン）をドーピングする。そして、ｐ−Ｓｉ膜に、Ｐを含むソース・ドレイン領域、及びＰを含まないチャネル領域が形成される。このように、Ｐをドーピングしてｎ型トランジスタを形成してもよいが、同様の方法によりＢをドーピングしてｐ型トランジスタを形成してもよい。そして、ＣＶＤ法により、層間絶縁膜を成膜する。層間絶縁膜としては、酸化膜、窒化膜、酸窒化膜などを用いることができる。次に、イオンドーピング法によりドーピングしたＰやＢを拡散させるために熱処理を行う。層間絶縁膜上に、写真製版によりレジストパターンを形成する。そして、ドライエッチング法により、層間絶縁膜をエッチングし、コンタクトホールを形成する。その後、レジストを除去する。

次に、スパッタ法によりソース・ドレイン電極を形成するための導電膜を成膜する。ここでの導電膜としては、Ａｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ等の金属材料又は合金材料を用いることができる。導電膜上に、写真製版法によりレジストパターンを形成する。そして、ドライエッチング法により、導電膜をエッチングし、所望の形状にパターニングする。その後、レジストを除去する。これにより、ソース電極及びドレイン電極が形成される。次に、ＣＶＤ法により保護膜を成膜する。以上の製造方法により、低温ポリシリコンＴＦＴ構造の半導体装置が完成する。

以上のように、構成された従来の低温ポリシリコンＴＦＴは、例えば以下に示す問題点を有していた。
（１）レーザアニール法で形成されたｐ−Ｓｉ膜の結晶粒径（結晶の大きさ）が不均一である。
（２）突沸が発生し、ｐ−Ｓｉ膜が部分消失する。
（３）レーザアニールのビームプロファイルによる照射マージンが小さい。
このため、閾値電圧などがばらついたり、ゲート絶縁膜耐圧が低下したりして、半導体装置のＴＦＴ特性を低下させてしまうなどの問題があった。
また、ＢＨＦ処理を行い、ａ−Ｓｉ膜表面の自然酸化膜を除去した後、ａ−Ｓｉ膜表面に再度自然酸化膜が十分に形成されないうちに、レーザアニール処理を行わなければならなかった。このため、ＢＨＦ処理からレーザアニール処理までに、２時間のストレージを設けている。これにより、装置の段取りが必要になり、生産性が低下するなどの問題点もあった。

本発明は、上記の問題を鑑みるためになされたものであり、生産性が向上し、特性の良好な半導体装置の製造方法及び半導体製造装置を提供することを目的とする。

本発明にかかる半導体装置の製造方法は、基板上に非晶質半導体膜を成膜する工程と、前記非晶質半導体膜を脱水素処理する工程と、前記脱水素処理された前記非晶質半導体膜に保護層を形成する工程と、前記保護層を介して前記非晶質半導体膜を多結晶化する工程とを備え、前記非晶質半導体膜の成膜から前記保護層の形成まで、前記基板を真空中に保持する方法である。

本発明にかかる半導体製造装置は、基板上に非晶質半導体膜を成膜する成膜室と、前記成膜室で成膜された前記非晶質半導体膜中の水素を脱離させる脱水素処理室と、前記脱水素処理室で脱水素処理された前記非晶質半導体膜に保護層を形成する保護層形成室と、前記基板を前記成膜室、前記脱水素処理室、又は前記保護層形成室から他の室に搬送する搬送室とを備え、前記非晶質半導体膜の成膜から前記保護層の形成まで、前記基板を真空中に保持するものである。

本発明によれば、生産性が向上し、特性の良好な半導体装置の製造方法及び半導体製造装置を得ることができる。

本発明にかかる半導体装置は、例えば薄膜トランジスタ（ＴＦＴ）であり、ＴＦＴアレイ基板に用いられる。また、ＴＦＴアレイ基板は、液晶表示装置やＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）に用いられる。また、ＥＬ表示装置には、有機ＥＬ表示装置、無機ＥＬ表示装置がある。まず、ＴＦＴが用いられるＴＦＴアレイ基板について図１を用いて説明する。図１は、ＴＦＴアレイ基板の構成を示す平面図である。

ＴＦＴアレイ基板１００には、表示領域１０１と表示領域１０１を囲むように設けられた額縁領域１０２とが設けられている。この表示領域１０１には、複数のゲート信号線（走査信号配線）１０９と複数のソース信号線（表示信号配線）１１０とが形成されている。複数のゲート信号線１０９は平行に設けられている。同様に、複数のソース信号線１１０は平行に設けられている。ゲート信号線１０９と、ソース信号線１１０とは、互いに交差するように形成されている。ゲート信号線１０９とソース信号線１１０とは直交している。そして、隣接するゲート信号線１０９とソース信号線１１０とで囲まれた領域が画素１０５となる。従って、ＴＦＴアレイ基板１００では、画素１０５がマトリクス状に配列される。

さらに、ＴＦＴアレイ基板１００の額縁領域１０２には、走査信号駆動回路１０３と表示信号駆動回路１０４とが設けられている。ゲート信号線１０９は、表示領域１０１から額縁領域１０２まで延設されている。そして、ゲート信号線１０９は、ＴＦＴアレイ基板１００の端部で、走査信号駆動回路１０３に接続される。ソース信号線１１０も同様に表示領域１０１から額縁領域１０２まで延設されている。そして、ソース信号線１１０は、ＴＦＴアレイ基板１００の端部で、表示信号駆動回路１０４と接続される。走査信号駆動回路１０３の近傍には、外部配線１０６が接続されている。また、表示信号駆動回路１０４の近傍には、外部配線１０７が接続されている。外部配線１０６、１０７は、例えば、ＦＰＣ（Flexible Printed Circuit）などの配線基板である。

外部配線１０６、１０７を介して走査信号駆動回路１０３、及び表示信号駆動回路１０４に外部からの各種信号が供給される。走査信号駆動回路１０３は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート信号線１０９に供給する。このゲート信号によって、ゲート信号線１０９が順次選択されていく。表示信号駆動回路１０４は外部からの制御信号や、表示データに基づいて表示信号をソース信号線１１０に供給する。これにより、表示データに応じた表示電圧を各画素１０５に供給することができる。なお、走査信号駆動回路１０３と表示信号駆動回路１０４は、ＴＦＴアレイ基板１００上に配置される構成に限られるものではない。例えば、ＴＣＰ（Tape Carrier Package）により駆動回路を接続してもよい。

画素１０５内には、少なくとも１つのＴＦＴ１０８が形成されている。ＴＦＴ１０８はソース信号線１１０とゲート信号線１０９の交差点近傍に配置される。例えば、このＴＦＴ１０８が画素電極に表示電圧を供給する。スイッチング素子であるＴＦＴ１０８のゲート電極はゲート信号線１０９に接続され、ゲート端子から入力される信号によってＴＦＴ１０８のＯＮとＯＦＦを制御している。ＴＦＴ１０８のソース電極はソース信号線１１０に接続されている。ゲート電極に電圧を印加するとソース信号線１１０から電流が流れるようになる。これにより、ソース信号線１１０から、ＴＦＴ１０８のドレイン電極に接続された画素電極に表示電圧が印加される。そして、画素電極と、対向電極との間に、表示電圧に応じた電界が生じる。

さらに、液晶表示装置の場合、ＴＦＴアレイ基板１００には、対向基板が対向して配置されている。対向基板は、例えば、カラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、対向電極、及び配向膜等が形成されている。なお、例えばＩＰＳ方式の液晶表示装置の場合、対向電極は、ＴＦＴアレイ基板１００側に配置される。そして、ＴＦＴアレイ基板１００と対向基板との間に液晶層が挟持される。すなわち、ＴＦＴアレイ基板１００と対向基板との間には液晶が注入されている。さらに、ＴＦＴアレイ基板１００と対向基板との外側の面には、偏光板、及び位相差板等などが設けられる。また、液晶表示パネルの反視認側には、バックライトユニット等が配設される。

画素電極と対向電極との間の電界によって、液晶が駆動される。すなわち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。すなわち、偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。具体的には、バックライトユニットからの光及び外部から入射した外光は、偏光板によって直線偏光になる。そして、この直線偏光が液晶層を通過することによって、偏光状態が変化する。

従って、偏光状態によって、対向基板側の偏光板を通過する光量が変化する。すなわち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。すなわち、画素毎に表示電圧を変えることによって、所望の画像を表示することができる。

また、有機ＥＬ表示装置の場合、ＴＦＴアレイ基板１００上に、画素電極であるアノード電極、対向電極であるカソード電極が設けられている。また、アノード電極とカソード電極との間には、有機層が配置される。なお、画素電極をアノード電極とするか、カソード電極とするかは、光学的な設計により適宜選択する。

アノード電極とカソード電極との間に電流を供給することによって、アノード電極からは正孔が、カソード電極からは電子がそれぞれ有機層に注入されて再結合する。その際に生ずるエネルギーにより有機層内の発光性化合物の分子が励起される。励起された分子は基底状態に失活し、その過程において有機層が発光する。そして、有機層から発光された光は、視認側に出射する。各画素が駆動回路からの信号に従って発光層の発光量を制御することによって、表示領域は画像表示を行う。

実施の形態１．
次に、半導体装置であるＴＦＴの構成について図２を用いて説明する。図２は、ＴＦＴの構成を示す断面図である。ここでは、ＴＦＴの一例としてトップゲート型のＴＦＴを説明する。なお、トップゲート型は、低温ポリシリコンＴＦＴに多く用いられる。

絶縁性基板１上に、透過性の絶縁膜である下地窒化膜２、下地酸化膜３が積層構造となって下地膜が形成される。下地膜は、絶縁性基板１の略全面に形成されている。そして、下地膜の上には、多結晶半導体膜４が形成される。これは、非晶質半導体膜にレーザー光を照射することにより形成されている。本実施の形態では、アモルファスシリコン（ａ−Ｓｉ）膜にレーザー光を照射することにより、ポリシリコン（ｐ−Ｓｉ）膜が形成される。多結晶半導体膜４は島状にパターニングされている。これにより、下地膜上の多結晶半導体膜４は矩形状のパターンとなる。また、多結晶半導体膜４は、ソース領域４ａと、チャネル領域４ｂと、ドレイン領域４ｃとを備えている。チャネル領域４ｂは、ソース領域４ａとドレイン領域４ｃとの間に配置されている。ソース領域４ａ及びドレイン領域４ｃは不純物を含んだ導電性領域であり、チャネル領域４ｂを挟むように対向配置されている。ここで、チャネル領域４ｂとは、ゲート電極にゲート電圧を印加した際に、チャネルが形成される領域を示す。

また、多結晶半導体膜４上には、保護層５が形成される。多結晶半導体膜４及び保護層５は、直接接している。保護層５は、多結晶半導体膜４となる非晶質半導体膜の一部を化学反応させることにより形成される。すなわち、多結晶半導体膜４は、上部に保護層５を有する。本実施の形態では、保護層５として、非晶質半導体膜の表面を酸化することにより形成される酸化層を用いる。保護層５は、半導体膜の一部に形成してもよいし、半導体膜上に堆積、成膜等して形成してもよい。なお、多結晶半導体膜４及び保護層５は、端部をテーパー形状としてもよい。これにより、保護層５上に成膜されるゲート絶縁膜が確実に被覆される。従って、絶縁破壊等の不良を十分抑制することができ、ＴＦＴ１０８の信頼性の向上に寄与する。

それらを覆うようにゲート絶縁膜６が形成される。具体的には、ゲート絶縁膜６は、多結晶半導体膜４の側面と、保護層５の上面及び側面とに接して形成される。そして、チャネル領域４ｂと対向して、ゲート絶縁膜６の上にゲート電極７が形成される。これにより、ゲート電極７にゲート電圧を印加すると、チャネル領域４ｂの表面には、チャネルが形成される。そして、ソース領域４ａとドレイン領域４ｃとの間に所定の電圧を与えた状態でゲート電圧を印加すると、ソース領域４ａとドレイン領域４ｃの間にはゲート電圧に応じたドレイン電流が流れる。

これらを覆うように、層間絶縁膜８が形成される。また、ソース領域４ａに対向する層間絶縁膜８及びゲート絶縁膜６には、コンタクトホール９が設けられている。また、ドレイン領域４ｃに対向する層間絶縁膜８及びゲート絶縁膜６には、コンタクトホール１０が設けられている。コンタクトホール９、１０は、層間絶縁膜８及びゲート絶縁膜６を貫通するように形成されている。そして、コンタクトホール９には、ソース電極１１が埋設され、ソース領域４ａに電気的に接続される。このソース電極１１を介してソース領域４ａに電位が供給される。また、コンタクトホール１０には、ドレイン電極１２が埋設され、ドレイン領域４ｃに電気的に接続される。ドレイン電極１２及びソース電極１１を介してＴＦＴ１０８のソース−ドレイン電圧が印加される。さらに、層間絶縁膜８の上には、ソース電極１１、及びドレイン電極１２を覆うように、保護膜１３が形成されている。なお、保護膜１３には、ドレイン電極１２に接続するためのコンタクトホール１４を形成してもよい。ＴＦＴ１０８は、以上のように構成されている。

また、上述のように、本実施の形態にかかるＴＦＴ１０８を用いて、液晶表示装置、有機ＥＬ表示装置等をなすことも可能である。この場合、保護膜１３上に、画素電極が形成され、コンタクトホール１４を介してドレイン電極１２と接続される。

次に、本実施の形態にかかる半導体装置を製造する半導体製造装置について、図３を用いて説明する。なお、図３は、半導体製造装置のチャンバーの構成の概略図である。なお、カセットを置くローダや、基板を置くロードロック室は、図示を省略する。

半導体製造装置は、プリヒート室２０、成膜室２１、熱処理室２２、表面処理室２３、及び搬送室２４を備える。そして、プリヒート室２０、成膜室２１、熱処理室２２、及び表面処理室２３は、それぞれ搬送室２４に接するように配置される。各室は、例えば真空ポンプを含む排気系が接続された真空室となる。これにより、搬送室２４を介してそれぞれのチャンバーは真空中で接続される。ここで、雰囲気圧（大気圧）より低い圧力状態を広い意味で真空という。そして、搬送室２４を通ってそれぞれのチャンバーに基板を搬送できる。プリヒート室２０は、基板を加熱する機能を備える。成膜室２１は、基板上に、下地膜としてのＳｉＮ膜やＳｉＯ_２膜、非晶質半導体膜としての非晶質シリコン（ａ−Ｓｉ）膜等を成膜する機能を備える。成膜室２１では、例えばＳｉ系ガスや酸素系ガスを基板上に流し、プラズマ放電を行う。これにより、基板上に、ＳｉＮ膜、ＳｉＯ_２膜、ａ−Ｓｉ膜等を成膜する。

脱水素処理室としての熱処理室２２は、非晶質半導体膜中の水素を脱離するために、熱処理を行う機能を備える。保護層形成室としての表面処理室２３は、非晶質半導体膜表面に保護層５として酸化層や窒化層を形成する表面処理を行う機能を備える。表面処理室２３では、酸素系ガスや窒素系ガスが流され、必要に応じてプラズマ放電を行う。これにより、非晶質半導体膜表面を酸化又は窒化する。本実施の形態では、表面処理室２３にて、非晶質半導体膜表面を酸化させて保護層５として酸化層を形成する。具体的には、表面処理室２３にて、例えば酸素をプラズマで分解して、非晶質半導体膜表面を酸化させる。また、表面処理室２３にて、オゾンガス等を流し、非晶質半導体膜表面を酸化してもよい。

搬送室２４は、基板を搬送するために、例えば真空ロボット２５を備えており、真空を保持したまま、各室に基板を搬送する機能を備える。具体的には、プリヒート室２０、成膜室２１、熱処理室２２、又は表面処理室２３から他の室に基板を搬送する。このように、半導体製造装置は、任意に基板搬送が可能なシーケンスを備える。本実施の形態では、プリヒート室２０、成膜室２１、熱処理室２２、表面処理室２３の順に基板を搬送する。そして、プリヒート、成膜、脱水素処理（熱処理）、保護層形成（表面処理）を順次行う。また、この半導体製造装置により、基板を一度も大気に曝露することなく、真空中で連続して処理することができる。具体的には、プリヒートから表面処理までの間、基板が排気中の真空室内に保持されるため、大気に曝されない。また、各室には、成膜用のプロセスガスや窒素ガス等の乾燥ガスが供給されていてもよい。

次に、上記の半導体製造装置を用いたＴＦＴ１０８の製造方法について説明する。ここでは、ＴＦＴ１０８として、ｎ型トランジスタを例に挙げて説明する。また、ＴＦＴ１０８は、上記と同様の構成とする。まず、多結晶半導体膜４の形成までを図４及び図５を用いて説明する。図４は、多結晶半導体膜４の形成までを示すフローチャートである。図５は、ＴＦＴ１０８の製造方法を示す断面模式図である。

本実施の形態では、絶縁性基板１としてガラス基板を用いる。そして、プリヒート室２０でガラス基板を４００℃、５分加熱するプリヒートを行う（ステップＳ１）。そして、搬送室２４を通って、プリヒート室２０から成膜室２１に基板を搬送させる。次に、成膜室２１で、絶縁性基板１上に、下地窒化膜２、下地酸化膜３、非晶質半導体膜１５の３層を順次成膜する（ステップＳ２）。具体的には、プラズマＣＶＤ法により、絶縁性基板１上に下地窒化膜２であるＳｉＮ膜、下地酸化膜３であるＳｉＯ_２膜を順次成膜する。すなわち、絶縁性基板１上に、積層構造の下地膜が成膜される。下地膜の成膜温度は４００℃とし、ＳｉＮ膜を４０〜６０ｎｍ、ＳｉＯ_２膜を１５０〜２５０ｎｍの膜厚に成膜する。これら下地膜は、主にガラス基板からのＮａなどの可動イオンが半導体膜へ拡散することを防止する目的で設けたものであり、上記の膜構成、膜厚に限るものではない。

そして、プラズマＣＶＤ法により非晶質半導体膜１５を成膜する。本実施の形態では、非晶質半導体膜１５としてａ−Ｓｉ膜を成膜する。また、ａ−Ｓｉ膜の成膜温度も下地膜と同様に４００℃とし、ａ−Ｓｉ膜を好ましくは３０〜１００ｎｍ、より好ましくは５０〜８０ｎｍの膜厚に成膜する。これら下地膜及び非晶質半導体膜１５は、同一装置あるいは同一チャンバー内にて、大気に曝露することなく、連続的に成膜する。これにより、大気雰囲気中に存在するボロンなどの汚染物質が各膜の界面に取り込まれることを防止することができる。以上の工程により、図５（ａ）に示す構成となる。

そして、搬送室２４を通って成膜室２１から熱処理室２２に、成膜室２１にて成膜された基板を搬送させる。次に、熱処理室２２で、非晶質半導体膜１５を高温中で熱処理（アニール）することにより、脱水素処理を行う（ステップＳ３）。すなわち、熱処理を行い、図５（ｂ）に示されるように、非晶質半導体膜１５中に多量に含有された水素１６を脱離させて水素濃度を低減させる。脱水素処理（アニール）は、同一装置内にて、大気に曝露することなく真空中で連続的に行い、非晶質半導体膜１５表面に自然酸化膜が形成されないようにする。また、脱水素処理は、窒素雰囲気の低真空状態、すなわち窒素雰囲気でその他の工程より圧力が高い状態で行ってもよい。ここで、熱処理温度は５００℃とし、処理時間は４５分とする。このような処理を行っておくことにより、非晶質半導体膜１５をレーザアニール法で結晶化する際に温度が上昇しても水素の急激な脱離が起こらない。このため、非晶質半導体膜１５表面の荒れを抑制することが可能となる。

そして、搬送室２４を通って熱処理室２２から表面処理室２３に、熱処理室２２にて非晶質半導体膜１５が脱水素処理された基板を搬送させる。次に、表面処理室２３で、非晶質半導体膜１５表面に表面処理を行い、非晶質半導体膜１５に保護層５を形成する（ステップＳ４）。表面処理は、同一装置内にて、大気に曝露することなく、真空中にガスを流して連続的に行う。ここでは、非晶質半導体膜１５表面を酸化処理して、酸化層を形成する。本実施の形態では、酸素プラズマ処理で非晶質半導体膜１５としてのａ−Ｓｉ膜表面を酸化させる。ここでは、酸化処理温度を３００℃、処理時間を３０秒とする。

保護層５の膜厚は０．１〜１０ｎｍが好ましく、０．５〜５ｎｍがより好ましい。保護層５の膜厚が１０ｎｍより厚くなると、非晶質半導体膜１５をレーザアニール法で結晶化して形成された多結晶半導体膜４表面の凹凸が大きくなってしまう。多結晶半導体膜４表面の凹凸が大きいと、ゲート絶縁耐圧が低下する。上記記載の膜厚であれば、ゲート絶縁耐圧は問題ない。本実施の形態では、酸素プラズマ処理、すなわちプラズマによる酸素の分解を行い、ａ−Ｓｉ膜表面を酸化する。また、表面処理は、酸素プラズマ処理に限るものではなく、非晶質半導体膜１５表面をオゾンガス等で酸化して酸化層を形成してもよい。なお、以上の工程（ステップＳ１〜Ｓ４）を同一装置内にて、大気に曝露することなく、真空中で連続的に行う。すなわち、少なくとも非晶質半導体膜１５の成膜から保護層５の形成まで、好ましくは基板のプリヒートから保護層５の形成まで基板を真空中に保持する。以上の工程により、図５（ｃ）に示す構成となる。

次に、非晶質半導体膜１５に対してレーザアニールを行う（ステップＳ５）。本実施の形態では、非晶質半導体膜１５としてａ−Ｓｉ膜を用いたので、多結晶半導体膜４としてｐ−Ｓｉ膜が形成される。具体的には、非晶質半導体膜１５に対して窒素などのガスを吹き付けながら、非晶質半導体膜１５の上からレーザー光を照射する。レーザー光は、所定の光学系を通して線状のビーム形状に変換された後、非晶質半導体膜１５に照射される。本実施の形態では、レーザー光としてＹＡＧレーザーの第２高調波（発振波長：５３２ｎｍ）を用いるが、ＹＡＧレーザーの第２高調波の代わりにエキシマレーザを用いることも可能である。ここで、窒素を吹きつけながら非晶質半導体膜１５にレーザー光を照射することにより、結晶化して形成された多結晶半導体膜４の表面凹凸を抑制することができる。このように、表面処理（ステップＳ４）により保護層５を形成してから、非晶質半導体膜１５の多結晶化を行う。このため、表面処理（ステップＳ４）からレーザアニール（ステップＳ５）までにストレージを設ける必要がない。このため、生産性を向上させることができる。以上の工程により、図５（ｄ）に示す構成となる。

次に、このように形成された多結晶半導体膜４を用いて、ＴＦＴ１０８を製造する方法を図６を用いて説明する。図６は、ＴＦＴ１０８の製造方法を示す断面模式図である。

まず、保護層５上に感光性樹脂であるフォトレジストをスピンコートによって塗布し、塗布したレジストを露光、現像する公知の写真製版法を行う。これにより、所望の形状にフォトレジストがパターニングされる。その後、フォトレジストをマスクとして、保護層５及び多結晶半導体膜４をエッチングし、所望の形状にパターニングする。その後、フォトレジストパターンを除去する。本実施の形態では、ドライエッチング法によりエッチングを行い、保護層５及び多結晶半導体膜４を島状に形成する。また、エッチングに用いられるガスに、Ｏ_２を混合して、写真製版法によって形成されたフォトレジストを後退させながらエッチングしてもよい。これにより、保護層５及び多結晶半導体膜４は、端部にテーパー形状を有する構造とすることができる。次に、ＢＨＦ（Buffered Hydrogen Fluoride）処理を行い、多結晶半導体膜４表面の清浄化を行う。以上の工程により、図６（ｅ）に示す構成となる。

次に、プラズマＣＶＤ法により、ゲート絶縁膜６を基板表面全体を覆うように成膜する。つまり、保護層５上にゲート絶縁膜６を成膜する。本実施の形態では、ＴＥＯＳ（テトラエトキシシラン）ガスとＯ_２ガスを用いたプラズマＣＶＤ法により、ゲート絶縁膜６として酸化膜を形成する。ここでは、成膜温度を３５０℃、ゲート絶縁膜６の膜厚を８０〜１２０ｎｍとする。また、ゲート絶縁膜６としては上記の酸化膜に限らず、ＳｉＨ_４ガスとＯ_２ガスを用いたプラズマＣＶＤ法により形成された酸化膜でもよい。さらには、ゲート絶縁膜６としては酸窒化膜や窒化膜を用いてもよい。また、保護層５及び多結晶半導体膜４の端部をテーパー形状とすることにより、ゲート絶縁膜６の被覆性が高く、初期故障を大幅に低減することが可能となる。次に、ゲート絶縁膜６を介して不純物元素をドーピングする。ここでは、イオンドーピング法により、多結晶半導体膜４に低濃度のＢ（ボロン）をドーピングする。ＢによってＴＦＴ１０８の閾値電圧が制御される。なお、ここでは、Ｂをドーピングするが、Ｐ（リン）をドーピングしてもよい。以上の工程により、図６（ｆ）に示す構成となる。

そして、ゲート電極７及びゲート信号線１０９を形成するための導電膜を成膜する。導電膜としては、Ａｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ等の金属材料または合金材料を用いることができる。本実施の形態では、Ｍｏ合金を膜厚３００ｎｍに成膜する。次に、導電膜上に写真製版法によりレジストパターンを形成する。そして、エッチング液で導電膜をエッチングし、所望の形状にパターニングし、レジストを除去する。これにより、ゲート電極７、ゲート信号線１０９が形成される。

次に、形成したゲート電極７をマスクとして、多結晶半導体膜４に不純物元素をドーピングする。ここでは、イオンドーピング法により、多結晶半導体膜４に高濃度のＰ（リン）をドーピングする。また、ゲート電極７がマスクとなるため、チャネル領域４ｂにはＰが注入されず、ソース領域４ａとドレイン領域４ｃにＰが注入される。これにより、ソース領域４ａとドレイン領域４ｃがｎ型半導体となる。これにより、ｎ型トランジスタが形成される。なお、Ｐのドーズ量は、Ｂよりも十分高く設定されている。これにより、ソース領域４ａとドレイン領域４ｃとが導電性領域となる。なお、ここでは、ゲート電極７をマスクとしてＰをドーピングしたが、ゲート電極７をパターニングする際のフォトレジストをマスクとしてＰをドーピングしてもよい。すなわち、ゲート電極７をパターニングした後、レジストを除去する前に、Ｐのドーピングを行ってもよい。以上の工程により、図６（ｇ）に示す構成となる。

次に、プラズマＣＶＤ法により層間絶縁膜８を基板表面全体を覆うように成膜する。つまり、ゲート電極７の上に層間絶縁膜８を成膜する。本実施の形態では、層間絶縁膜８として酸化膜を成膜したが、酸窒化膜や窒化膜を用いることも可能である。また、成膜温度を３５０℃、層間絶縁膜８の膜厚を５００ｎｍとする。そして、多結晶半導体膜４にドーピングした不純物元素を拡散させるために熱処理を行う。本実施の形態では、熱処理温度を４５０℃、処理時間を６０分とする。

次に、層間絶縁膜８上に写真製版法によりレジストパターンを形成する。そして、ドライエッチングでゲート絶縁膜６及び層間絶縁膜８をエッチングして所望の形状にパターニングし、レジストを除去する。これにより、多結晶半導体膜４のソース領域４ａ及びドレイン領域４ｃに到達するコンタクトホール９、１０をそれぞれ形成する。つまり、コンタクトホール９では、ゲート絶縁膜６及び層間絶縁膜８が除去され、ソース領域４ａが露出している。また、コンタクトホール１０では、ゲート絶縁膜６及び層間絶縁膜８が除去され、ドレイン領域４ｃが露出している。以上の工程により、図６（ｈ）に示す構成となる。

次に、スパッタ法により、ソース・ドレイン電極及びソース信号線１１０を形成するための導電膜を成膜する。導電膜としては、Ａｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ等の金属材料または合金材料を用いることができる。本実施の形態では、Ｍｏ合金／Ａｌ合金／Ｍｏ合金の積層構造とし、膜厚は１００ｎｍ／３００ｎｍ／１００ｎｍとする。次に、導電膜上に写真製版法によりレジストパターンを形成する。そして、エッチング液で導電膜をエッチングして所望の形状にパターニングし、レジストを除去する。これにより、ソース・ドレイン電極及びソース信号線１１０が形成される。具体的には、コンタクトホール９では、ソース領域４ａに接続されるソース電極１１が形成される。また、コンタクトホール１０では、ドレイン領域４ｃに接続されるドレイン電極１２が形成される。次に、プラズマＣＶＤ法により、ソース・ドレイン電極を覆うように保護膜１３を成膜する。そして、ドレイン電極１２上に、コンタクトホール１４を形成してもよい。すなわち、コンタクトホール１４では、保護膜１３が除去され、ドレイン電極１２が露出する。以上の工程により、図６（ｉ）に示す構成となる。

上記の製造方法によれば、生産性が向上し、特性の優れた半導体装置を得ることができる。本実施の形態では、非晶質半導体膜１５表面に保護層５として酸化層が形成される。このため、レーザアニール法により、非晶質半導体膜１５を溶融するとき、酸化層が非晶質半導体膜１５の溶融を均一に抑制する効果が奏する。これにより、非晶質半導体膜１５を溶融して結晶化した多結晶半導体膜４の結晶粒径（結晶の大きさ）が均一になる。具体的には、結晶化した多結晶半導体膜４としてのｐ−Ｓｉ膜の結晶粒径が０．４μｍと均一になる。

一方、従来例のように、非晶質半導体膜表面に酸化層を形成せずに、非晶質半導体膜を結晶化させると、結晶化した多結晶半導体膜の結晶粒径が不均一になる。具体的には、結晶化した多結晶半導体膜としてのｐ−Ｓｉ膜の結晶粒径が０．１〜０．５μｍとばらつく。

また、従来例で結晶化したｐ−Ｓｉ膜と本実施の形態の結晶化したｐ−Ｓｉ膜の表面状態を走査電子顕微鏡（ＳＥＭ）等で観察を行った。その結果、従来例では、ｐ−Ｓｉ膜の部分消失である突沸が多数発生していた。一方、本実施の形態では、ｐ−Ｓｉ膜の部分消失である突沸はほとんどなかった。これは、表面に酸化層が形成された状態で、非晶質半導体膜１５であるａ−Ｓｉ膜を結晶化させたためである。

以上のように、従来例と比較して本実施の形態では、結晶粒径が均一であり、膜質が良好な多結晶半導体膜４を得ることができる。さらには、従来例と比較して本実施の形態では、レーザアニールのビームプロファイルによる照射マージンを向上させることができる。以上のことから、本実施の形態で作製した半導体装置、例えばＴＦＴにおいては、閾値電圧のばらつきを低減させ、ゲート絶縁耐圧を向上させることができる。これにより、信頼性の高い、高性能なＴＦＴ特性をもつ半導体装置を提供することができる。また、このようなＴＦＴを表示装置に用いた場合、画素が表示されるときに欠陥が生じしにくく、表示特性が良好になる。

ここで、従来例及び本実施の形態の閾値電圧のばらつきを比較する。図７は、本実施の形態と従来例でのレーザアニールの照射エネルギーの差に対する閾値電圧の差を示すグラフである。図７において、縦軸は閾値電圧の差（Ｖ）、横軸はレーザアニールの照射エネルギーの差（ｍＪ）である。図７に示されるように、従来例に比べて、本実施の形態では、レーザアニールの照射エネルギーの差に対する閾値電圧の差が小さいことがわかる。これにより、本実施の形態で作製した半導体装置では、閾値電圧のばらつきを低減させることができる。

また、非晶質半導体膜１５表面に酸化層を形成しているため、大気に曝露しても、自然酸化膜の形成はない。このため、レーザアニール処理までのストレージを設ける必要がなく、装置の段取りが不要になり、生産性を向上させることができる。

さらに、本実施の形態では、脱水素処理を行ってから、酸化層を形成している。脱水素処理において、非晶質半導体膜１５の膜中に多量に含有された水素を脱離させると、非晶質半導体膜１５のダングリングボンド（未結合手）が多く存在する。ダングリングボンドとは、原子における未結合手であり、結合に関与しない電子（不対電子）で占められた結合手のことである。このため、ダングリングボンド上の電子は不安定である。このダングリングボンドは欠陥となるため、多く存在すると、例えばキャリア移動度の劣化等、ＴＦＴ特性を劣化させてしまう。そこで、本実施の形態のように、この状態で酸化処理を行うことで、非晶質半導体膜１５のダングリングボンドに酸素が結合する。すなわち、Ｓｉ−Ｏ結合が増加する。これにより、ダングリングボンドが低減する。そして、キャリア移動度が大きく、オン電流が大きい電気特性を実現することができ、駆動信頼性が向上する。そして、ＴＦＴ特性を良好にすることができる。また、本実施の形態のように製造することにより、別途、ダングリングボンドを低減させる工程を設ける必要がなく生産性を向上させることができる。

なお、ここでは、ｎ型トランジスタを例に挙げて説明したが、ｐ型トランジスタでもよい。この場合、ゲート電極をマスクとして多結晶半導体膜に高濃度のＢをドーピングする。もちろん、それ以外のＴＦＴ１０８であってもよい。さらには、ＴＦＴでなくても、その他の半導体装置であってもよい。

実施の形態２．
本実施の形態では、保護層５として酸化層の代わりに、窒化層を形成する。なお、それ以外の構成、製造方法等は、実施の形態１と同様なので説明を省略する。ここで、本実施の形態にかかる半導体装置の製造方法を図５を用いて説明する。

実施の形態１と同様、絶縁性基板１上に、下地窒化膜２、下地酸化膜３、非晶質半導体膜１５を順次成膜する。これにより、図５（ａ）に示す構成となる。そして、図５（ｂ）に示されるように、非晶質半導体膜１５の脱水素処理を行う。次に、非晶質半導体膜１５上に保護層５として窒化層を形成する。ここでは、非晶質半導体膜１５表面に表面処理として窒化処理を施す。そして、非晶質半導体膜１５表面を窒化させて窒化層を形成する。本実施の形態では、窒素ガスをプラズマで分解して窒化処理を行い、ａ−Ｓｉ膜表面を窒化する。ここでは、窒化処理温度を３００℃、処理時間を３０秒とする。なお、窒化層の膜厚も実施の形態１と同様の理由により、０．１〜１０ｎｍが好ましく、０．５〜５ｎｍがより好ましい。また、窒化処理は、これに限るものではなく、窒素ガスの代わりにアンモニアガスをプラズマで分解し、非晶質半導体膜１５表面を窒化させて窒化層を形成してもよい。以上の工程により、図５（ｃ）に示す構成となる。そして、レーザアニールにより非晶質半導体膜１５を多結晶化して多結晶半導体膜４を形成する。これにより、図５（ｄ）に示す構成となる。そして、実施の形態１と同様、以降の工程を行い、半導体装置であるＴＦＴ１０８を製造する。

上記の製造方法によれば、実施の形態１と同様、生産性が向上し、特性の優れた半導体装置を得ることができる。本実施の形態でも、窒化層を形成して非晶質半導体膜１５を結晶化することにより、多結晶半導体膜４の結晶粒径（結晶の大きさ）が均一になる。具体的には、結晶化した多結晶半導体膜４としてのｐ−Ｓｉ膜の結晶粒径が０．４μｍと均一になる。また、走査電子顕微鏡（ＳＥＭ）等によるｐ−Ｓｉ膜の表面状態の観察により、ｐ−Ｓｉ膜の部分消失である突沸はほとんどないことが分かった。

以上のように、本実施の形態によっても、結晶粒径が均一であり、膜質が良好な多結晶半導体膜４を得ることができる。また、レーザアニールのビームプロファイルによる照射マージンを向上させることもできる。このことから、閾値電圧のばらつきを低減させ、ゲート絶縁耐圧を向上させることができる。そして、信頼性の高い、高性能なＴＦＴ特性をもつ半導体装置を提供することができる。また、このようなＴＦＴを表示装置に用いた場合、画素が表示されるときに欠陥が生じしにくく、表示特性が良好になる。なお、実施の形態１と同様、本実施の形態でも、レーザアニールの照射エネルギーの差に対する閾値電圧の差が小さいことが分かった。

また、非晶質半導体膜１５表面に窒化層を形成しているため、大気に曝露しても、自然酸化膜の形成はない。このため、レーザアニール処理までのストレージを設ける必要がなく、装置の段取りが不要になり、生産性を向上させることができる。また、脱水素処理を行ってから、窒化層を形成している。このため、脱水素処理によって発生した非晶質半導体膜１５のダングリングボンドに、窒素が結合する。すなわち、Ｓｉ−Ｎ結合が増加する。これにより、ダングリングボンドが低減する。そして、ＴＦＴ特性を良好にすることができる。また、別途、ダングリングボンドを低減させる工程を設ける必要がなく生産性を向上させることができる。

ＴＦＴアレイ基板の構成を示す平面模式図である。 ＴＦＴの構成を示す断面図である。 半導体製造装置のチャンバーの構成の概略図である。 多結晶半導体膜の形成までを示すフローチャートである。 ＴＦＴの製造方法を示す断面模式図である。 ＴＦＴの製造方法を示す断面模式図である。 実施の形態１と従来例でのレーザアニールの照射エネルギーの差に対する閾値電圧の差を示すグラフである。 従来のｐ−Ｓｉ膜の形成までを示すフローチャートである。

符号の説明

１ 絶縁性基板、２ 下地窒化膜、３ 下地酸化膜、４ 多結晶半導体膜、
４ａ ソース領域、４ｂ チャネル領域、４ｃ ドレイン領域、５ 保護層、
６ ゲート絶縁膜、７ ゲート電極、８ 層間絶縁膜、９ コンタクトホール、
１０ コンタクトホール、１１ ソース電極、１２ ドレイン電極、１３ 保護膜、
１４ コンタクトホール、１５ 非晶質半導体膜、１６ 水素、
２０ プリヒート室、２１ 成膜室、２２ 熱処理室、２３ 表面処理室、
２４ 搬送室、２５ 真空ロボット、
１００ ＴＦＴアレイ基板、１０１ 表示領域、１０２ 額縁領域、
１０３ 走査信号駆動回路、１０４ 表示信号駆動回路、１０５ 画素、
１０６ 外部配線、１０７ 外部配線、１０８ ＴＦＴ、１０９ ゲート信号線、
１１０ ソース信号線

Claims (6)

1. 基板上に非晶質半導体膜を成膜する工程と、
   前記非晶質半導体膜を脱水素処理する工程と、
   前記脱水素処理された前記非晶質半導体膜に保護層を形成する工程と、
   前記保護層を介して前記非晶質半導体膜を多結晶化する工程とを備え、
   前記非晶質半導体膜の成膜から前記保護層の形成まで、前記基板を真空中に保持する半導体装置の製造方法。
2. 前記保護層は、酸化層又は窒化層である請求項１に記載の半導体装置の製造方法。
3. 前記非晶質半導体膜を成膜する工程前に、基板上に絶縁膜を成膜する工程をさらに有し、
   前記絶縁膜の成膜から前記保護層の形成まで、前記基板を真空中に保持する請求項１又は２に記載の半導体装置の製造方法。
4. 基板上に非晶質半導体膜を成膜する成膜室と、
   前記成膜室で成膜された前記非晶質半導体膜中の水素を脱離させる脱水素処理室と、
   前記脱水素処理室で脱水素処理された前記非晶質半導体膜に保護層を形成する保護層形成室と、
   前記基板を前記成膜室、前記脱水素処理室、又は前記保護層形成室から他の室に搬送する搬送室とを備え、
   前記非晶質半導体膜の成膜から前記保護層の形成まで、前記基板を真空中に保持する半導体製造装置。
5. 前記保護層形成室では、前記保護層として酸化層又は窒化層を形成する請求項４に記載の半導体製造装置。
6. 前記成膜室では基板上に絶縁膜及び前記非晶質半導体膜を順次成膜し、
   前記絶縁膜の成膜から前記保護層の形成まで、前記基板を真空中に保持する請求項４又は５に記載の半導体製造装置。

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