KR100879040B1 - 박막 트랜지스터 어레이 기판, 그 제조 방법 및 표시장치 - Google Patents

박막 트랜지스터 어레이 기판, 그 제조 방법 및 표시장치 Download PDF

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Abstract

고신뢰성으로 성능이 안정된 박막트랜지스터 어레이 기판 및 그 제조 방법을 제공한다. 본 발명에 따른 박막트랜지스터 어레이 기판은, 절연 기판(1)위에 형성된 소정의 패턴 형상을 가지는 폴리실리콘층(2)과, 절연 기판(1) 및 폴리실리콘층(2)의 표면에 설치되어, 표면이 폴리실리콘층(2)의 표면과 같은 연마면으로 되어 있는 제1의 게이트 절연막(31)과, 폴리실리콘층(2) 및 제1의 게이트 절연막(31)을 덮도록 형성된 제2의 게이트 절연막(32)을 구비하는 것이다.
절연 기판, 폴리실리콘층, 게이트 절연막

Description

박막 트랜지스터 어레이 기판, 그 제조 방법 및 표시장치{Thin Film Transistor Array Substrate, Manufacturing Method Thereof and Display Device}
본 발명은, 박막트랜지스터 어레이 기판, 그 제조 방법 및 표시장치에 관한 것이다.
유기 EL표시장치나 액정표시장치는, 유리 기판 등의 절연 기판 위에 형성된다. 이들의 표시장치는, 저온 다결정(폴리)실리콘(LTPS)박막트랜지스터(TFT)의 활용에 의해, 비약적으로 고성능화가 진행되고 있다. 표시장치 주변의 회로 형성에 LTPSTFT를 사용하면, IC 및 IC장착 기판의 사용이 삭감된다. 이때문에, 표시장치의 주변을 간략화할 수 있고, 협액틀로 고신뢰성의 표시장치를 실현할 수 있다. 또한 액정표시장치에 있어서는 화소마다 스위칭 Tr(트랜지스터)의 용량이 작아질 뿐만 아니라, 드레인측에 접속하는 스토리지 커패시터의 면적도 축소할 수 있다. 이것으로부터, 고해상도로 고개구율의 액정표시장치를 실현할 수 있다. 이때문에, 휴대전화용 정도의 소형 패널로 QVGA(화소수:240×320)나 VGA(화소수:480×640)의 고해상 액정표시장치에는 LTPSTFT가 주도적인 역할을 하고 있다.
도 4는, 종래의 LTPSTFT의 구성을 나타내는 단면도이다. 도 4a는 소스·드레인 영역이 형성되어 있는 방향을 따라 절단한 단면도이며, 도 4b는 도 4a와 수직 방향으로 절단한 단면도이다. 종래의 TFT는, 도 4a에 나타내는 바와 같이 절연 기판(1) 위에 소스 영역(21), 드레인 영역(22) 및 채널 영역(23)을 가지는 폴리실리콘층(2)이 형성되어 있다. 또한 폴리실리콘층(2) 위에 게이트 절연막(3)이 형성되어 있다. 그리고, 게이트 절연막(3)위의 채널 영역(23)을 덮는 부분에 게이트 전극(4)이 형성되어 있다.
LTPSTFT에서는, 500℃이하의 저온 프로세스에 있어서 실리콘층을 다결정화하기 위해, 레이저에 의한 표면가열(레이저 어닐링)을 이용하고 있다. 다결정화 후의 폴리실리콘층(2)의 표면에는, 도 4와 같이 요철이 형성된다. 이 요철은, 다결정 실리콘(폴리실리콘)의 결정입계에 기인한다고 생각할 수 있다. 조사하는 레이저의 파장, 조사면의 표면상태, 조사시의 분위기 등에 의해 다르지만, 통상, LTPSTFT에 있어서의 폴리실리콘층(2)표면의 요철은 peak to valley값에서 10∼40nm정도이다. 폴리실리콘층(2)위에 형성하는 게이트 절연막(3)의 막두께는 약 100nm이며, 폴리실리콘층(2)표면의 요철과 가까운 레벨로 되어 있다. 즉, 폴리실리콘층(2)의 돌기부에서는, 도 4에 나타내는 바와 같이, 게이트 절연막(3)의 막두께가 얇아진다. TFT 구동시에는, 이 게이트 절연막(3)이 얇은 부분에 전하가 집중하여, 게이트 내압불량을 일으킨다. 이와 같이, 폴리실리콘층(2)의 표면 돌기는, LTPSTFT제품의 제품 비율 및 신뢰성을 저하시키는 큰 요인이 되고 있다.
폴리실리콘층(2)의 결정입자의 크기는, 조사하는 레이저의 파장 및 에너지의 크기로 의해 결정된다. 폴리실리콘층(2)안의 결정입자를 크게 하면, 높은 캐리어 이동도를 얻을 수 있고, TFT의 성능은 향상된다. 그러나, 결정 입자가 커짐에 따라, 폴리실리콘층(2)표면의 요철은 심해지게 된다. TFT특성이 더 향상되므로, 실리콘 결정입자 지름의 확대나 게이트 절연막(3)의 박막화가 진행되고 있다. 이에 따라 폴리실리콘층(2)의 표면 돌기는 금후 더욱 큰 문제가 된다고 생각할 수 있다.
이러한 과제를 해결하기 위해, 다음과 같은 기술이 개시되어 있다. 종래의 LTPSTFT에서는, 게이트 절연막(3)의 막두께를 더 두껍게 함으로써 절연막 내압의 절대값을 향상시키고 있다. 그러나, 게이트 절연막(3)의 후막화에 의해 TFT특성은 열화된다. 즉, TFT의 임계값 전압(Vth)은 증가하고, 온 전류는 감소한다. 또한 게이트 절연막(3)의 막두께를 두껍게 해도, 폴리실리콘층(2)의 돌기부에서는 게이트 절연막의 막두께가 얇아, TFT구동시에 전하가 집중한다. 따라서, 게이트 절연막의 내압 불량에 이어지는 근본적인 원인의 해소가 되지 않는다.
또한 특허문헌 1에는, 평탄화 절연막을 포함하는 복수의 게이트 절연막에 의해, 게이트 내압을 높이는 기술이 개시되어 있다. 그러나, 상기한 바와 같이, TFT구동시에 전하가 집중하는 폴리실리콘층의 돌기부는 제거되지 않기 때문에, 게이트 내압불량의 근본적인 해결은 되지 않는다. 또한 평탄화 절연막은, 폴리실리콘층 위에 스피너법 등을 사용하여 형성된다. 이에 따라 코트재의 산화막이 폴리실리콘층과 게이트 절연막의 계면에 형성된다. 따라서, 이 계면에 있어서의 트랩 준위밀도의 제어가 곤란하게 되어, TFT특성이 불안정하게 된다.
한편, 특허문헌 2는, 다결정화후의 폴리실리콘층 표면을 화학적 기계연 마(CMP : Chemical Mechanical Polishing)함으로써, 돌기를 제거하는 것이다. 통상, 폴리실리콘층의 막두께는 약 50nm정도이다. 이 폴리실리콘층 표면에 있는 약 10∼40nm정도의 돌기를 직접 CMP처리할 경우, 폴리실리콘층의 막두께 제어가 곤란하다. 따라서, 폴리실리콘층의 막두께가 변동하고, TFT의 Vth도 변동한다.
여기에서, TFT의 임계값 전압 Vth는 (1)식에 나타낸다(비특허문헌 1).
Vth = VFB + 2φB + qNAtSi/Cox
= V0 + qNAtSi/Cox ···(1)
VFB : 플랫 밴드 전압
φB : 진성 페르미 레벨을 기준으로 한 페르미 포텐셜
q : 전하
NA : 어셉터적 거동 트랩 밀도
tSi : 폴리실리콘 막 두께
Cox : 게이트 절연막 용량
(1)식에 의해, TFT의 임계값 전압 Vth는 폴리실리콘 막 두께 tSi에 의해 변화하는 것을 알 수 있다.
TFT의 폴리실리콘층의 단면은 하부로부터 상부에 걸쳐 폭이 좁아지는 사다리꼴 형상이 되고 있으며, 측벽면이 테이퍼 모양으로 되어있다. 이것은, 게이트 전극의 에칭 잔사나 단선에 관한 불편함을 해결하기 위한 것이지만, 동시에 별도의 문 제가 발생한다. 즉, 채널 영역의 양단에 막두께가 얇은 테이퍼부가 형성된다. 이에 따라 통상 막두께 부분의 TFT특성에 막두께가 얇은 테이퍼부의 TFT특성이 중첩하여 나타나게 된다.
테이퍼부에서는 (1)식으로부터 알 수 있는 바와 같이, TFT의 Vth가 낮아진다. 따라서, 메인의 통상 막두께부 보다도 낮은 게이트 전압에 있어서 먼저 온 상태가 된다. 그 때문에 도 5에 나타내는 드레인 전류(대수) - 게이트 전압특성(Id(대수)-Vg특성 : 이하, 서브 스레쉬홀드 특성으로 나타낸다)에서는, Vg가 낮은 영역에서도 테이퍼부의 영향에 의해 ID가 상승한다. 그러나, 테이퍼부의 채널 폭은 좁기 때문에, 포화 영역에서는 테이퍼부에 흐르는 Id는 보통 막두께부에 비해 작아진다. 따라서, 포화 영역에서는, 통상 막두께부의 TFT특성이 지배적이 된다. 이와 같이, 서브 스레쉬홀드 특성에서는 드레인 전류(대수)상승부에 어깨가 나타난다. 그리고, TFT특성이 불안정해진다.
[특허문헌 1] 일본국 공개특허공보 특개 2001-274410호
[특허문헌 2] 일본국 공개특허공보 특개평 8-255916호
[비특허문헌 1] Effects of Semiconductor Thickness on Poly-Crystalline Silicon Transistors, Jpn.J.Appl.Phys.Vol.35(1996)pp.923-929, M.Miyasaka, T.Komatsu, W.Itoh, A.Yamaguchi and H.Ohshima
본 발명은, 상기와 같은 문제점을 해결하기 위해 행해진 것으로, 고신뢰성으로 성능이 안정된 박막트랜지스터 어레이 기판, 그 제조 방법 및 표시장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 박막트랜지스터 어레이 기판은, 기판 위에 형성되어, 요철의 표면, 및 그 요철의 볼록부에 연마면을 가지는 폴리실리콘층과, 상기 기판 및 상기 폴리실리콘층의 오목부에 설치되어, 상기 폴리실리콘층의 볼록부의 연마면과 같은 연마면으로 되어 있는 표면을 가지는 제1의 게이트 절연막과, 상기 폴리실리콘층의 볼록부의 연마면, 및 상기 제1의 게이트 절연막의 상기 표면을 덮도록 형성된 제2의 게이트 절연막을 구비하는 것이다.
본 발명에 따른 박막트랜지스터 어레이 기판은, 기판 위에 형성되어, 요철의 표면, 및 그 요철의 볼록부에 연마면을 가지는 폴리실리콘층과, 상기 기판 및 상기 폴리실리콘층의 오목부에 설치되어, 상기 폴리실리콘층의 패턴 중앙부, 패턴 단부 및 패턴 주변부에 있어서, 상기 폴리실리콘층의 볼록부의 연마면과 같은 높이로 되어 있는 표면을 가지는 제1의 게이트 절연막과, 상기 폴리실리콘층 및 상기 제1의 게이트 절연막의 상기 표면을 덮도록 형성된 제2의 게이트 절연막을 구비하는 것이다.
본 발명에 의하면, 고신뢰성으로 성능이 안정된 박막트랜지스터 어레이 기판, 그 제조 방법 및 표시장치를 제공할 수 있다.
처음에, 도 1을 사용하여, 본 발명에 따른 TFT어레이 기판이 적용되는 표시장치에 대하여 설명한다. 도 1은, 표시장치에 이용되는 TFT어레이 기판의 구성을 나타내는 정면도이다. 본 발명에 따른 표시장치는, 액정표시장치를 예로서 설명하지만, 어디까지나 예시적인 것이며, 유기 EL표시장치 등의 평면형 표시장치 등을 사용하는 것도 가능하다.
본 발명에 따른 액정표시장치는, 절연 기판(1)을 가지고 있다. 절연 기판(1)은, 예를 들면 TFT어레이 기판 등의 어레이 기판이다. 절연 기판(1)에는, 표시 영역(41)과 표시 영역(41)을 둘러싸도록 설치된 액틀 영역(42)이 설치된다. 이 표시 영역(41)에는, 복수의 게이트 배선(주사 신호 선)(43)과 복수의 소스 배선(표시 신호 선)(44)이 형성되어 있다. 복수의 게이트 배선(43)은 평행하게 설치된다. 마찬가지로, 복수의 소스 배선(44)은 평행하게 설치된다. 게이트 배선(43)과 소스 배선(44)은, 서로 교차하도록 형성되어 있다. 게이트 배선(43)과 소스 배선(44)은 직교하고 있다. 인접하는 게이트 배선(43)과 소스 배선(44)으로 둘러싸인 영역이 화소(47)가 된다. 따라서, 절연 기판(1)에서는, 화소(47)가 매트릭스 모양으로 배열된다.
또한 절연 기판(1)의 액틀 영역(42)에는, 주사신호 구동회로(45)와 표시신호 구동회로(46)가 설치된다. 게이트 배선(43)은, 표시 영역(41)으로부터 액틀 영역(42)까지 연장 설치되고 있다. 그리고, 게이트 배선(43)은, 절연 기판(1)의 단부에서, 주사신호 구동회로(45)에 접속된다. 소스 배선(44)도 마찬가지로, 표시 영 역(41)으로부터 액틀 영역(42)까지 연장 설치되고 있다. 그리고, 소스 배선(44)은, 절연 기판(1)의 단부에서, 표시신호 구동회로(46)와 접속된다. 주사신호 구동회로(45)의 근방에는, 외부 배선(48)이 접속되어 있다. 또한 표시신호 구동회로(46)의 근방에는, 외부 배선(49)이 접속되어 있다. 외부 배선(48, 49)은, 예를 들면FPC(Flexible Printed Circuit)등의 배선 기판이다.
외부 배선(48, 49)을 통해 주사신호 구동회로(45) 및 표시신호 구동회로(46)에 외부로부터의 각종 신호가 공급된다. 주사신호 구동회로(45)는 외부로부터의 제어신호에 의거하여 게이트 신호(주사 신호)를 게이트 배선(43)에 공급한다. 이 게이트 신호에 의해, 게이트 배선(43)이 순차 선택되어 간다. 표시신호 구동회로(46)는 외부로부터의 제어신호나, 표시 데이터에 의거하여 표시 신호를 소스 배선(44)에 공급한다. 이에 따라 표시 데이터에 따른 표시 전압을 각 화소(47)에 공급할 수 있다.
화소(47)안에는, 적어도 하나의 TFT(50)가 형성되어 있다. TFT(50)는 소스 배선(44)과 게이트 배선(43)의 교차점 근방에 배치된다. 예를 들면 이 TFT(50)가 화소 전극에 표시 전압을 공급한다. 즉, 게이트 배선(43)으로부터의 게이트 신호에 의해, 스위칭소자인 TFT(50)가 온 한다. 이에 따라 소스 배선(44)으로부터, TFT(50)의 드레인 전극에 접속된 화소 전극에 표시 전압이 인가된다. 그리고, 화소 전극과 대향 전극 사이에, 표시 전압에 따른 전계가 생긴다. 또한, 절연 기판(1)의 표면에는, 배향막(도시 생략)이 형성되어 있다.
또한 절연 기판(1)에는, 대향 기판이 대향하여 배치되고 있다. 대향 기판은, 예를 들면 칼라필터 기판이며, 시인측에 배치된다. 대향 기판에는, 칼라필터, 블랙 매트릭스(BM), 대향 전극 및 배향막 등이 형성되어 있다. 또한, 대향 전극은, 절연 기판(1)측에 배치되는 경우도 있다. 그리고, 절연 기판(1)과 대향 기판 사이에 액정층이 끼워진다. 다시 말해, 절연 기판(1)과 대향 기판 사이에는 액정이 도입되고 있다. 또한 절연 기판(1)과 대향 기판의 외측의 면에는, 편광판 및 위상차판 등이 설치된다. 또한 액정표시 패널의 반시인측에는, 백라이트 유닛(backlight unit)등이 설치된다.
화소 전극과 대향 전극 사이의 전계에 의해, 액정이 구동된다. 다시 말해, 기판 간의 액정의 배향방향이 변화된다. 이에 따라 액정층을 통과하는 빛의 편광상태가 변화된다. 다시 말해, 편광판을 통과하여 직선편광이 된 빛은 액정층에 의해, 편광상태가 변화된다. 구체적으로는, 백라이트 유닛으로부터의 빛은, 어레이 기판측의 편광판에 의해 직선편광이 된다. 그리고, 이 직선편광이 액정층을 통과함으로써, 편광상태가 변화된다.
따라서, 편광 상태에 따라서, 대향 기판측의 편광판을 통과하는 광량이 변화된다. 다시 말해, 백라이트 유닛으로부터 액정표시 패널을 투과하는 투과광 중, 시인측의 편광판을 통과하는 빛의 광량이 변화된다. 액정의 배향방향은, 인가되는 표시 전압에 의해 변화된다. 따라서, 표시 전압을 제어함으로써, 시인측의 편광판을 통과하는 광량을 변화시킬 수 있다. 즉, 화소마다 표시 전압을 바꿈으로써, 원하는 화상을 표시할 수 있다.
다음에 TFT(50)의 구성에 대해, 도 2를 사용하여 설명한다. 도 2a는 본 발명 에 따른 TFT(50)의 구조를 모식적으로 나타낸 평면도이다. 도 2b는, 도 2a에 있어서의 A-A단면도이다. 도 2c는, 도 2a에 있어서의 B-B단면도이다. 여기에서, TFT(50)를 톱 게이트 구조로 하여 예시적으로 설명을 한다. 액티브 매트릭스형 표시장치에서는, 이 TFT(50)가 표시 영역(41)내의 화소(47)안에 배치된다.
도 2에 있어서, 절연 기판(1) 위에 폴리실리콘층(2)이 형성되어 있다. 폴리실리콘층(2)은 제1도전형의 소스 영역(21), 드레인 영역(22) 및 채널 영역(23)에 의해 구성된다. 채널 영역(23)은, 소스 영역(21)과 드레인 영역(22) 사이에 배치되어 있다. 그리고, 폴리실리콘층(2)을 덮도록 게이트 절연막(3)이 형성된다. 게이트 절연막(3)을 통해 채널 영역(23)의 마주보는 면에는, 게이트 전극(4)이 형성되어 있다. 층간 절연층(5)은, 게이트 절연막(3) 및 게이트 전극(4) 위에 형성된다. 회로를 구성하는 배선층(6)이 층간 절연층(5) 및 게이트 절연막(3)을 관통하는 콘택홀을 통해, 소스 영역(21), 드레인 영역(22) 및 게이트 전극(4)과 전기적으로 접속된다.
폴리실리콘층(2)은, 40∼80nm정도의 아모퍼스 실리콘막을 레이저 어닐링에 의해 결정화시켜서 형성한다. 다결정후의 폴리실리콘층(2)의 표면에는, 폴리실리콘의 결정입계에 기인한다고 생각되는 요철이 형성되어 있다. 또한 폴리실리콘층(2)의 단부는, 테이퍼 형상으로 되어 있다. 이것은, 게이트 전극(4)과 폴리실리콘층(2)과의 내압 확보, 즉 TFT(50)의 게이트 내압향상을 위한 것이며, 또한 게이트 전극(4)의 단선 방지를 위함이다.
본 발명에 있어서는, 게이트 절연막(3)은, 폴리실리콘층(2)측에 있는 제1의 게이트 절연막(31)과 게이트 전극(4)측에 있는 제2의 게이트 절연막(32)의 2층으로 형성되어 있다. 제1의 게이트 절연막(31)은, 폴리실리콘층(2)을 덮도록 절연 기판(1)의 대략 전체면에 형성된 후, CMP등의 평탄화 처리에 의해 폴리실리콘층(2)의 표면이 어느 정도 노출할 때까지 전체면이 거의 평탄하게 제거되고 있다. 즉, 폴리실리콘층(2)위에서는, 돌기가 어느 정도 제거된 폴리실리콘층(2)의 오목한 부를 제1의 게이트 절연막(31)이 메우는 모양으로 되어 있다. 따라서, 폴리실리콘층(2)의 요철표면의 볼록부가 노출하도록 오목부에 제1의 게이트 절연막(31)이 매설되어 있다. 그리고, 폴리실리콘층(2)의 표면과 제1의 게이트 절연막(31)의 표면이 같은 연마면으로 되어 있다. 또한 평탄화 처리후의 제1의 게이트 절연막(31)을 포함하는 폴리실리콘층(2)의 표면은, 테이퍼 모양의 폴리실리콘층(2) 단부 위 및 절연 기판(1)위에 형성되어 있는 제1의 게이트 절연막(31)과 거의 같은 높이가 된다. 따라서, 절연 기판(1)의 전체면에 있어서 제1의 게이트 절연막(31)의 표면은 거의 평탄하게 되어 있다. 그리고, 이 폴리실리콘층(2) 및 제1의 게이트 절연막(31)을 포함하는 평탄제거면 위에 제2의 게이트 절연막(32)이 형성되어 있다.
또한 폴리실리콘층(2)의 패턴 단부는 테이퍼 형상으로 되어있다. 따라서, 폴리실리콘층(2)은 패턴 단부의 막두께가 중앙부에 비해 얇아지고 있다. 이때문에, 테이퍼 형상이 되는 폴리실리콘층(2)의 패턴 단부에서는, 폴리실리콘층(2)이 제1의 게이트 절연막(31)으로부터 노출하지 않는다. 그리고, 폴리실리콘층(2)의 패턴 단부상에 있어서의 제1의 게이트 절연막(31)의 표면과, 폴리실리콘층(2)중앙부의 표면은, 대략 같은 높이로 되어 있다. 또한, 폴리실리콘층(2)의 패턴 단부상에 있어 서의 제1의 게이트 절연막(31)의 표면과, 폴리실리콘층(2)외측의 패턴 주변부에 있어서의 제1의 게이트 절연막(31)의 표면은, 대략 같은 높이로 되어 있다. 제2의 게이트 절연막(32)은 폴리실리콘층(2)표면과 접촉하도록 설치된다. 여기에서, 절연 기판(1)의 표면에서의 거리를 높이로 한다.
다음에 도 3을 사용하여, 본 발명에 있어서의 TFT(50)의 제조 공정을 설명한다. 도 3은 본 발명에 있어서의 제조 공정에 따른 TFT의 단면도로서, 도 2a의 A-A단면의 구성을 나타내고 있다.
처음에, 예를 들면 유리에 의해 형성된 절연 기판(1)위에 CVD법에 의해 아모퍼스 실리콘 막을 형성한다. 감압 CVD(LPCVD : Low Pressure Chemical Vapor Deposition)법 또는 플라즈마 CVD(PECVD : Plasma Enhanced Chemical Vapor Deposition)법을 사용한다. 일반적으로, LPCVD법은, PECVD법보다도 안정된 아모퍼스 실리콘 막을 형성할 수 있지만 생산성의 면에 있어서 PECVD법보다 떨어진다. PECVD법에 의해 형성한 아모퍼스 실리콘 막은 수소를 많이 함유하므로, 레이저 어닐링 시에 수소가 돌비(突沸)하여, 막을 파괴할 가능성이 있다. 따라서, 수소 함유량을 저감시키므로, 레이저 어닐링 전에 350℃이상의 열처리를 행한다. 그 후에 아모퍼스 실리콘 막을 레이저 어닐링 등에 의해 다결정화시킨다.
레이저 어닐링에서는 펄스 레이저를 여러번 조사하여 실리콘을 결정화시킨다. 레이저 어닐링 시에 있어서의 실리콘 결정의 광흡수율은, 레이저의 파장이 길어짐에 따라 감소한다. 그 때문에 엑시머 레이저(파장:308nm)를 사용했을 경우, 앞의 조사에서 결정화된 실리콘은 재용융한다. 한편 YAG2ω레이저(파장:532nm)를 사 용하면, 앞의 조사에서 생성된 실리콘 결정의 융융은 느리고, 이들의 결정을 핵으로 하여, 융해한 미결정화(아모퍼스)부가 결정화되어 간다. 따라서, 보다 대입경의 결정을 얻기 위해서는, YAG2ω레이저를 사용하는 것이 바람직하다 (Crystallization of amorphous-Si films by pulsed YAG2ω green laser for polycrystalline Si TFT fablication, journal of the SID 13/10(2005)p.823-827, S.Yura, A.Sono, T.Okamoto, Y.Sato, T.Kojima, J.Nishimae, M.Inoue, K.Motonami : 이하, 참조 문헌 1이라고 한다). 또한 펄스레이저를 사용하는 것도 가능하다.
이와 같이 하여 다결정화시킨 폴리실리콘층(2)의 표면에는, 도 3a와 같이 요철이 형성된다. 특히, 실리콘의 결정입자를 크게 했을 경우, 결정입계부의 요철이 심해지게 된다. 이때, 폴리실리콘층(2) 표면의 요철은 폴리실리콘층(2)의 막두께와 같은 정도까지 커지는 경우가 있다. 레이저 어닐링 전에, 아모퍼스 실리콘 막 표면의 자연 산화막을 플루오르산에 의해 제거하면, 폴리실리콘층(2)표면에 형성되는 요철이 경감한다. 또한 레이저 조사시에 있어서의 아모퍼스 실리콘 막 표면을 질소 등의 불활성 분위기로 함으로써, 폴리실리콘층(2)표면의 요철이 경감한다.
또한, 절연 기판(1)과 폴리실리콘층(2) 사이에, 이하와 같은 보호막을 가지는 구성으로 하는 것도 가능하다. 절연 기판(1)으로부터의 오염물질의 확산을 방지하는 제1의 보호막(도시 생략)을 절연 기판(1)측에, 폴리실리콘층(2)과의 계면에서 트랩 준위가 발생하기 어려운 제2의 보호막(도시 생략)을 폴리실리콘층(2)측에 형성하는 것이 바람직하다. 예를 들면 제1의 보호막은 실리콘 질화막, 제2의 보호막 은 실리콘 산화막으로 한다. 이 경우, 아모퍼스 실리콘 막 형성 전에, 이들의 보호막을 형성한다.
다음에 도 3b에 있어서, 폴리실리콘층(2)을 포토에칭 등에 의해 소정의 형상으로 가공한다. 예를 들면 CF4등의 불소 화합물 가스를 사용한 플라즈마 에칭이나 리액티브 이온 에칭(RIE : Reactive Ion Etching)에 의해 행한다. 여기에서, 폴리실리콘층(2)의 단부 형상이 도 3b와 같이 테이퍼 형상이 되도록, 에칭 조건을 조정한다. 폴리실리콘층(2)의 단부를 테이퍼 형상으로 하는 것으로, TFT(50)에 있어서의 게이트 내압의 향상 및 게이트 전극의 단선에 관한 불리함을 해결한다.
그 후에 도 3c에 나타내는 바와 같이 폴리실리콘층(2)이 형성된 절연 기판(1)위에 제1의 게이트 절연막(31)을 형성한다. 이때, 제1의 게이트 절연막(31)은 폴리실리콘층(2)의 막 두께보다 두껍게 할 필요가 있다. 예를 들면 폴리실리콘층(2)의 평균 막두께를 약 60nm으로 하고, 제1의 게이트 절연막(31)의 막두께는 약 80nm으로 한다. 또한 제1의 게이트 절연막(31)은, 폴리실리콘층(2)과의 계면에 있어서의 트랩 준위 밀도를 저감시키기 위해, 수소를 많이 포함하는 산화막인 것이 바람직하다. 예를 들면 TEOS(Tetra Ethyl Ortho Silicate)와 산소에 의한 플라즈마 CVD를 사용하면, 4mol％정도의 수소 함유량을 가지는 실리콘 산화막을 형성할 수 있다(Properties of chemical vapor deposited tetraethylorthosilicate oxides： Correlation with deposition parameters, annealing, and hydrogen concentration, J.Vac.Sci.Technol. B8(1990)p.533-539, A.M.Nguyen and S.P.Murarka :이하, 참조 문헌 2로 한다). 이와 같이, 제1의 게이트 절연막(31)은 폴리실리콘층(2)의 오목부에 매설된다. 폴리실리콘층(2)이 제1의 게이트 절연막(31)에 의해 피복된다.
그리고, 제1의 게이트 절연막(31) 위부터 평탄화 처리를 행한다. 평탄화 처리로서는, 예를 들면 CMP법을 사용한다. CMP법에서 사용하는 슬러리(연마용 입자)는, 제1의 게이트 절연막(31)의 재질에 최적인 것을 선택할 필요가 있다. 제1의 게이트 절연막(31)이 실리콘 산화막인 경우에는, 예를 들면 산화세륨계의 슬러리를 사용한다. CMP처리의 종점을 검출하기 위해서는, 턴테이블 구동 모터의 전류 모니터를 통상 사용하지만, 그 경우 검출의 광학식 막두께 모니터를 사용하는 것이 바람직하다. 제1의 게이트 절연막(31)의 표면 거칠기가 100㎛2영역에 있어서의 RMS(Root Mean Square)값에서 10nm이하,그리고 폴리실리콘층(2)의 평균 막두께가 50nm이 될 때까지 평탄화 처리를 행하는 것이 바람직하다. 이에 따라 폴리실리콘층(2)의 표면의 볼록부가 노출하여, 도 3d에 나타내는 바와 같은 구성이 된다. 이와 같이, 폴리실리콘층(2)의 볼록부는 제거되고, 제1의 게이트 절연막(31)위의 요철은 평활하게 된다. 또한 평탄화 처리후의 제1의 게이트 절연막(31)을 포함하는 폴리실리콘층(2)의 표면은, 테이퍼 모양의 폴리실리콘층(2)의 패턴 단부 위 및 패턴 주변부에 있어서의 절연 기판(1)위에 형성되어 있는 제1의 게이트 절연막(31)과 거의 같은 높이가 된다. 그리고, 폴리실리콘층(2)의 볼록부의 표면과, 폴리실리콘층(2)의 오목부에 설치된 제1의 게이트 절연막(31)의 표면과, 테이퍼 모양의 폴리 실리콘층(2)의 패턴 단부 및 패턴 주변부에 있어서의 제1의 게이트 절연막(31)의 표면은, 같은 높이의 연마면이 된다. 즉, 절연 기판(1)과 평행하게 되는 형태로 제1의 게이트 절연막(31)의 표면 전체가 평탄하게 된다.
제1의 게이트 절연막(31)의 평탄화 처리 후, 도 3e와 같이, 폴리실리콘층(2) 및 제1의 게이트 절연막(31)을 포함하는 제거면 위에 제2의 게이트 절연막(32)을 형성한다. 제2의 게이트 절연막(32)의 막두께는 예를 들면 100nm정도로 하지만, TFT의 성능으로부터 막두께의 최적화를 행할 수 있다. 제2의 게이트 절연막(32)은, 제1의 게이트 절연막(31)과 마찬가지로 폴리실리콘층(2)과의 계면에 있어서의 트랩 준위밀도를 저감시키기 위해, 수소를 많이 포함하는 산화막인 것이 바람직하다. 예를 들면 TEOS(Tetra Ethyl Ortho Silicate)와 산소에 의한 플라즈마 CVD를 사용하면, 4mol％정도의 수소 함유량을 가지는 실리콘 산화막을 형성할 수 있다(참조 문헌 2). 이상과 같이 하여, 제1의 게이트 절연막(31)과 제2의 게이트 절연막(32)의 2층으로 이루어지는 게이트 절연막(3)이 형성된다. 폴리실리콘층(2)이 노출하고 있기 때문에, 제2의 게이트 절연막(32)이 폴리실리콘층(2)과 접촉하도록 형성된다.
게이트 절연막(3)위에 스퍼터에 의해 게이트 전극이 되는 금속재료를 증착하고, 도 3f와 같이 게이트 전극(4)을 소정의 형상으로 포토에칭 한다. 게이트 전극(4)으로서, 예를 들면 Mo이나 Ti등의 고융점 재료를 사용한다. 혹은, 이들의 고융점 재료를 상층에 가지고, Al 등의 저저항 재료를 주로 하는 적층막을 게이트 전극(4)으로서 사용해도 된다. 에칭은 드라이 에칭 또는 습식 에칭중 게이트 전극(4)재질에 적합한 방법을 사용한다. 그리고, 소스 영역(21)과 드레인 영역(22)에 불순물이 도입된다. 예를 들면 n채널형 TFT에 있어서, 도입되는 불순물은 인(P)등의 n형 불순물이다. 도입법으로서는, 이온 주입법이나 이온 도핑법을 사용하여 행할 수 있다. 게이트 전극(4)과 소스 영역(21)의 오버랩에 기인한 기생 용량을 저감하기 위해, 셀프어라인먼트 구조로 하는 것이 바람직하다. 게이트 전극(4)을 마스크로 하여 게이트 절연막(3)을 통해 폴리실리콘층(2)에 불순물 도입을 행한다. 채널 영역(23)에는, 불순물은 도입되지 않는다.
다음에 도 3g에 있어서, 게이트 전극(4) 및 제2의 게이트 절연막(32) 위에 층간 절연층(5)을 형성한다. 층간 절연층(5)은, 수소의 확산을 억제하기 위해, 예를 들면 실리콘 질화막으로 하는 것이 바람직하다. 층간 절연층(5)을 형성한 후, 350∼500℃의 열처리를 행한다. 이 열처리에 의해, 게이트 절연막(3)등의 산화막 안의 수소가 확산하여, 폴리실리콘층(2)안에 존재하는 실리콘 원자의 당링본드에 결합한다. 이에 따라 TFT특성 열화의 원인이 되는 트랩 준위가 저감한다. 즉, Vth나 캐리어 이동도 등의 TFT특성이 향상한다.
또한, 소스 영역(21)이나 드레인 영역(22)이 노출하도록 게이트 절연막(3) 및 층간 절연층(5)에 콘택홀을 형성한다. 그리고, 층간 절연층(5) 위부터, Al이나 그 합금 등의 도전 막을 성막한다. 이 도전 막을 일반적인 사진제판법 등에 의해 패터닝하면, 도 3h와 같이 배선층(6)이 형성된다. 배선층(6)은, 예를 들면 도 1에 나타낸 소스 배선(44)이 된다. 이상의 공정을 거쳐, 본 발명의 TFT(50)가 완성된다.
이와 같이, 본 발명에서는, 게이트 절연막(3)을 제1의 게이트 절연막(31)과 제2의 게이트 절연막(32)의 2층으로 이루어지는 구성으로 한다. 그리고, 제1의 게이트 절연막(31)은, 폴리실리콘층(2)을 덮도록 절연 기판(1)의 대략 전체면에 형성된 후, 평탄화 처리에 의해 폴리실리콘층(2)의 표면이 어느 정도 노출할 때까지 전체면이 거의 평탄하게 제거된다. 이에 따라 폴리실리콘층(2)표면은 볼록부가 제거되어, 평탄화된다. 그리고, 게이트 절연막(3)의 막두께를 거의 균일하게 형성하는 것이 가능해 진다. 따라서, 게이트 내압이 향상하고, TFT 제품의 제조율 및 신뢰성이 향상한다.
또한 평탄화 처리후, 절연 기판(1)의 대략 전체면에 있어서 제1의 게이트 절연막(31)의 표면은 거의 평탄하게 된다. 즉, 폴리실리콘층(2)의 테이퍼부에 형성되는 게이트 절연막(31)과, 폴리실리콘층(2)의 중앙부는, 거의 같은 높이가 된다. 그리고, 폴리실리콘층(2) 및 제1의 게이트 절연막(31)을 포함하는 제거면 위에 제2의 게이트 절연막(32)이 형성된다. 따라서, 폴리실리콘층(2)의 테이퍼부에 형성되는 게이트 절연막(3)은 통상 막두께부보다 두꺼운 막두께가 된다. 이에 따라 (1)식에 있어서 폴리실리콘 막두께 tsi의 테이퍼부에 있어서의 박막효과를 억제한다. 그리고, 서브 스레쉬홀드 특성에 있어서 어깨의 발생이 억제되어, 안정된 TFT의 임계값 전압 Vth를 얻을 수 있다. 또한 폴리실리콘층(2)을 포함하는 게이트 절연막(31)의 표면 전체가 거의 평탄하게 되고, 그 위에 제2의 게이트 절연막(32)이 형성되는 것으로, 폴리실리콘층(2)의 테이퍼부는 게이트 절연막(3)에 의해 완전히 피복된다. 이에 따라 폴리실리콘층(2)의 테이퍼부에 기인하는 게이트 절연 내압불량이 해결된 다.
또한, 본 발명에서는, 폴리실리콘층(2) 위에 직접 평탄화 처리를 행하지 않고, 제1의 게이트 절연막(31)위부터 폴리실리콘층(2)의 표면이 어느 정도 노출할 때까지 평탄화 처리를 행한다. 따라서, 폴리실리콘층(2)의 막두께 제어가 용이하게 되어, 막두께의 불균일이 억제된다. 그리고, (1)식에 나타내는 바와 같이 Vth가 안정된다.
또한, 본 발명에서는, CMP법을 사용하여 제1의 게이트 절연막(31) 및 폴리실리콘층(2)을 평탄화 처리하는 경우에 대해 예시적으로 설명을 했지만, 에치백에 의해 평탄화하는 것도 가능하다. 우선, 제1의 게이트 절연막(31) 위에 평탄성이 양호한 평탄화 막을 도포한다. 평탄화 막으로서 전사 공정에서 사용하는 포토레지스트를 사용하면, 특수설비의 도입이 불필요하게 된다. 패터닝이 불필요하기 때문에, 감광제를 포함하지 않은 베이스 수지를 평탄화 막으로서 사용해도 좋다. 또한 다층배선의 절연막재료에 이용되는 유기 SOG, 유기 SOD 또는 무기 SOG를 사용해도 된다. 그리고, 에치백에 대해서는, 피 에칭재의 에칭 속도가 거의 동등하게 되는 방법을 선택한다. 예를 들면 폴리실리콘층(2), 게이트 절연막(31) 및 평탄화 막의 에칭 속도가 근접하는 방법으로서, C3F8, C2F6 및 CHF3가스를 사용한 RIE를 행한다. 단, 이들의 가스를 사용하는 경우에는 오염물의 부착이 많아지므로, 에치백 후는 게이트 절연막(31)표면을 충분히 세정할 필요가 있다. 이에 따라 CMP법과 마찬가지로, 폴리실리콘층(2)의 볼록부를 포함하는 게이트 절연막(31)을 평탄화할 수 있다.
또한 본 발명에서는, 층간 절연층(5)을 수소의 확산을 억제하는 막에 의해 형성하는 경우에 대해 예시적으로 설명을 했지만, 수소를 많이 포함하는 막에 의해 형성해도 좋다. 그 경우는, 층간 절연층(5) 및 배선층(6)을 덮는 상부 절연층(도시 생략)을 수소의 확산을 억제하는 막에 의해 형성한다. 그리고, 상부 절연층(도시 생략)의 형성후, 350∼500℃의 열처리를 행한다. 이에 따라 층간 절연층(5)을 수소의 확산을 억제하는 막에 의해 형성하는 경우와 동일한 효과를 얻을 수 있다. 즉, 트랩 준위가 저감하고, TFT 특성이 향상한다.
본 발명에서는 셀프어라인먼트 구조의 TFT의 경우에 대해 예시적으로 설명을 했지만, GOLD구조를 포함하는 LDD구조의 TFT로 하는 것도 가능하다. 모두 셀프어라인먼트 구조의 TFT와 동일한 효과를 나타낸다.
도 1은 본 발명에 따른 액정표시장치의 TFT어레이 기판의 구성을 도시한 도면이다.
도 2는 본 발명에 있어서의 TFT의 평면도와 단면도이다.
도 3은 본 발명에 있어서의 TFT의 제조 공정을 나타낸 단면도이다.
도 4는 종래의 TFT의 평면도와 단면도이다.
도 5는 TFT의 서브 스레쉬홀드 특성을 나타내는 그래프이다.
[부호의 설명]
1 : 절연 기판 2 : 폴리실리콘층
3 : 게이트 절연막 4 : 게이트 전극
5 : 층간 절연층 6 : 배선층
21 : 소스 영역 22 : 드레인 영역
23 : 채널 영역 31 : 제1의 게이트 절연막
32 : 제2의 게이트 절연막 41 : 표시 영역
42 : 액틀 영역 43 : 게이트 배선
44 : 소스 배선 45 : 주사신호 구동회로
46 : 표시신호 구동회로 47 : 화소
48, 49 : 외부배선 50 : TFT

Claims (13)

  1. 기판 위에 형성되어, 요철의 표면 및 그 요철의 볼록부에 연마면을 가지는 폴리실리콘층과,
    상기 기판 및 상기 폴리실리콘층의 오목부에 설치되어, 상기 폴리실리콘층의 볼록부의 연마면과 같은 연마면으로 되어 있는 표면을 가지는 제1의 게이트 절연막과,
    상기 폴리실리콘층의 볼록부의 연마면, 및 상기 제1의 게이트 절연막의 상기 표면을 덮도록 형성된 제2의 게이트 절연막을 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  2. 제 1항에 있어서,
    상기 폴리실리콘층의 패턴 주변부에 있어서의 상기 제1의 게이트 절연막이, 상기 폴리실리콘층의 표면과 같은 높이인 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  3. 기판 위에 형성되어, 요철의 표면 및 그 요철의 볼록부에 연마면을 가지는 폴리실리콘층과,
    상기 기판 및 상기 폴리실리콘층의 오목부에 설치되어, 상기 폴리실리콘층의 패턴 중앙부, 패턴 단부 및 패턴 주변부에 있어서, 상기 폴리실리콘층의 볼록부의 연마면과 같은 높이로 되어 있는 표면을 가지는 제1의 게이트 절연막과,
    상기 폴리실리콘층의 볼록부의 연마면, 및 상기 제1의 게이트 절연막의 상기 표면을 덮도록 형성된 제2의 게이트 절연막을 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  4. 제 1항, 제 2항 또는 제 3항 중 어느 한 항에 있어서,
    상기 제1의 게이트 절연막 및 상기 제2의 게이트 절연막은 산화 실리콘을 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  5. 제 1항, 제 2항 또는 제 3항 중 어느 한 항에 있어서,
    상기 제2의 게이트 절연막은, 1mol％ 내지 4mol％의 수소를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  6. 제 1항, 제 2항 또는 제 3항 중 어느 한 항에 있어서,
    상기 폴리실리콘층의 패턴 단부가 테이퍼 형상을 가지는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  7. 청구항 1, 청구항 2 또는 청구항 3 중 어느 한 항 기재된 박막트랜지스터 어레이 기판을 가지는 것을 특징으로 하는 표시장치.
  8. 기판 위에 요철의 표면을 가지는 폴리실리콘층을 형성하는 공정과,
    상기 폴리실리콘층을 패터닝하는 공정과,
    상기 폴리실리콘층을 덮도록 제1의 게이트 절연막을 증착하는 공정과,
    상기 제1의 게이트 절연막 및 상기 폴리실리콘층을 상기 폴리실리콘층 표면이 노출할 때까지 제거하여 평탄화하는 공정과,
    노출된 상기 폴리실리콘층의 표면과, 평탄화된 상기 제1의 게이트 절연막을 덮도록 제2의 게이트 절연막을 형성하는 공정을 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  9. 제 8항에 있어서,
    상기 제1의 게이트 절연막 및 상기 폴리실리콘층을 평탄화하는 공정에서는, 화학적 기계연마를 사용하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  10. 제 8항에 있어서,
    상기 제1의 게이트 절연막 및 상기 폴리실리콘층을 평탄화하는 공정에서는,
    상기 제1의 게이트 절연막 위에 평탄화 막을 도포하고,
    상기 평탄화 막과 함께 상기 제1의 게이트 절연막 및 상기 폴리실리콘층을 상기 폴리실리콘층 표면이 노출할 때까지 에칭하여 평탄화하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  11. 제 8항에 있어서,
    상기 제1의 게이트 절연막 및 상기 제2의 게이트 절연막으로서, 산화 실리콘을 사용하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  12. 제 8항에 있어서,
    상기 제2의 게이트 절연막은, 1mol％ 내지 4mol％의 수소를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  13. 제 11항 또는 제 12항에 있어서,
    상기 제1의 게이트 절연막 및 제2의 게이트 절연막은, TEOS를 사용한 CVD에 의해 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
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