CN112655038B - 有源矩阵基板的制造方法及有源矩阵基板 - Google Patents

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Abstract

在有源矩阵基板的制造方法中，形成基底无机绝缘膜的工序包括：在基底无机绝缘膜上涂布抗蚀剂的工序；通过第一灰化处理，在抗蚀剂的表面形成凹凸面的灰化处理工序；以及接着灰化处理工序，通过进行第二灰化处理和基底无机绝缘膜的蚀刻处理，使基底无机绝缘膜的表面粗面化的粗面化工序。在形成半导体膜的工序中，半导体膜的至少一部分仿照基底无机绝缘膜的粗糙面，从而对表面进行粗面化。

Description

有源矩阵基板的制造方法及有源矩阵基板
技术领域
本发明涉及一种有源矩阵基板的制造方法及有源矩阵基板。
背景技术
在构成配置成矩阵的像素的显示元件中，众所周知有电流驱动型的有机EL(Electro Luminescence：电致发光)元件。近年来，能够使组装有显示装置的显示器大型化且薄型化，并且着眼于所显示的图像的鲜艳度，正在积极地进行像素中包括有机EL元件的有机EL显示装置的开发。
特别是以下情况较多，将电流驱动型的显示元件与单独控制的薄膜晶体管(TFT：Thin Film Transistor)等开关元件一起设于各像素，成为按每个像素控制电光元件的有源矩阵型的显示装置。这是因为，通过有源矩阵型的显示装置，能够进行比无源型的显示装置更高精细的图像显示。
有机EL显示装置用的驱动TFT使电压变化，并进行根据流动的电流的大小来控制灰度的灰度控制(例如参照专利文献1)。
在该灰度控制中，随着I-V特性的S值变小，特性波形的倾斜变得陡峭，不利于灰度控制，另一方面，随着S值变大，特性波形的倾斜变得平缓，有利于灰度控制。当前，要求制作有利于灰度控制的I-V特性的S值大(特性波形的倾斜平缓)的TFT。
现有技术文献
专利文献
专利文献1：日本特开平09-305139号公报
发明内容
本发明所要解决的技术问题
因此，本发明的目的在于，提供能够增大对灰度控制有利的I-V特性的S值(缓和特性波形的倾斜)的有源矩阵基板的制造方法和有源矩阵基板。
用于解决技术问题的技术方案
根据本发明人的见解，在基板上依次形成有基底无机绝缘膜、半导体膜、栅极绝缘膜和栅极的有源矩阵基板中，由于基底无机绝缘膜的半导体膜侧的面(表面)成为粗糙面(形成凹凸)，形成于其上的半导体膜也被粗面化，半导体膜的结晶的排列被破坏。因此，半导体膜内的电阻上升，即使施加相同的电压，电流也难以流动，即难以沿I-V特性的特性波形的倾斜变缓的方向行进。
然而，即使对基底无机绝缘膜的半导体膜侧的面(表面)进行通常的蚀刻处理或灰化处理，膜厚也会均匀地减少，无法形成半导体膜的结晶的排列被破坏程度的粗糙面(形成凹凸)。
关于这一点，本发明人发现：在反复进行锐意研究的结果，制造有源矩阵基板的情况下，在形成基底无机绝缘膜时，在基底无机绝缘膜上涂布抗蚀剂，通过第一灰化处理，在抗蚀剂的表面形成凹凸面，并且，进行第二灰化处理和基底无机绝缘膜的蚀刻处理时，能够使基底无机绝缘膜的表面粗面化。由此，在形成半导体膜时，能够使半导体膜的表面仿照基底无机绝缘膜的粗糙面而进行粗面化。
本发明基于该见解，提供以下的有源矩阵基板的制造方法和有源矩阵基板。
(1)有源矩阵基板的制造方法
本发明的有源矩阵基板的制造方法包括：在基板上形成基底无机绝缘膜的工序；在所述基底无机绝缘膜上形成半导体膜的工序；对所述半导体膜进行图案化的工序；在所述半导体膜上形成栅极绝缘膜的工序；在所述栅极绝缘膜上形成栅极金属膜的工序；以及从所述栅极金属膜对栅极进行图案化的工序，形成所述基底无机绝缘膜的工序包括：在所述基底无机绝缘膜上涂布抗蚀剂的工序；通过第一灰化处理，在所述抗蚀剂的表面形成凹凸面的灰化处理工序；以及接着所述灰化处理工序，进行第二灰化处理和所述基底无机绝缘膜的蚀刻处理，从而使所述基底无机绝缘膜的表面粗面化的粗面化工序，在形成所述半导体膜的工序中，所述半导体膜的至少一部分仿照所述基底无机绝缘膜的粗糙面，从而对表面进行粗面化。
(2)有源矩阵基板
本发明的有源矩阵基板，在基板上依次形成有基底无机绝缘膜、半导体膜、栅极绝缘膜和栅极，所述基底无机绝缘膜具有粗面化区域和平坦化区域，所述粗面化区域与所述平坦化区域相比形成为粗糙面，与所述粗面化区域重叠的所述半导体膜的表面仿照所述基底无机绝缘膜的粗糙面，从而进行粗面化。
在本发明的有源矩阵基板的制造方法中，能够例示包括如下工序的方式：所述基底无机绝缘膜具有平坦化区域，所述有源矩阵基板的制造方法还包括粗面化区域图案化工序，在所述平坦化区域中的与形成晶体管的所述半导体膜全部重叠的区域，对粗面化区域进行图案化。在本发明的有源矩阵基板中，能够例示以下方式：所述粗面化区域以与形成晶体管的所有所述半导体膜重叠的方式形成。
在本发明所涉及的有源矩阵基板的制造方法中，能够例示包括如下工序的方式：粗面化区域图案化工序，至少对与所述半导体膜重叠的所述粗面化区域进行图案化，所述半导体膜与所述栅极重叠；以及掺杂区域图案化工序，以所述平坦化区域与所述半导体膜的掺杂区域的至少一部分重叠的方式对所述半导体膜的掺杂区域进行图案化形成的掺杂区域图案化。在本发明的有源矩阵基板中，能够例示以下方式：从所述栅极的与所述基板相反的一侧面依次包含层间膜和源极电极，所述粗面化区域以至少与所述半导体膜重叠的方式形成，所述半导体膜与所述栅极重叠，所述半导体膜经由形成在所述栅极绝缘膜及所述层间膜的接触孔与所述源极电连接，至少所述接触孔与所述平坦化区域重叠。
在本发明所涉及的有源矩阵基板的制造方法中，能够例示包括如下工序的方式：设置像素电路，所述像素电路具有：驱动晶体管，其具有半导体膜，所述半导体膜的所述栅极与所述粗面化区域重叠，至少一部分与所述粗面化区域重叠；以及写入晶体管，所述平坦化区域和所述栅极隔着所述半导体膜重叠。在本发明的有源矩阵基板中，能够例示以下方式：具备像素电路，所述像素电路具有驱动晶体管和写入晶体管，所述像素电路中，在形成所述驱动晶体管的所述半导体膜中，所述栅极和所述粗面化区域重叠，在形成所述写入晶体管的所述半导体膜中，所述栅极与所述平坦化区域重叠。
在本发明的有源矩阵基板的制造方法中，能够例示包括如下工序的方式：设置所述半导体膜的工序，在所述半导体膜的工序中，由连续的所述半导体膜形成写入晶体管和发光控制晶体管，在所述发光控制晶体管与所述写入晶体管之间所述半导体膜的至少一部分与所述平坦化区域重叠。在本发明所涉及的有源矩阵基板中，能够例示以下方式：写入晶体管及发光控制晶体管由连续的所述半导体膜形成，所述发光控制晶体管与所述写入晶体管之间的所述半导体膜的至少一部分与所述平坦化区域重叠。
在本发明的有源矩阵基板的制造方法中，能够例示包括如下工序的方式：所述有源矩阵基板的制造方法包括设置发光控制晶体管的工序，所述发光控制晶体管具有所述半导体膜，所述半导体膜中所述栅极与所述平坦化区域重叠。在本发明的有源矩阵基板中，能够例示以下方式：在形成所述发光控制晶体管的所述半导体膜中，所述栅极与所述平坦化区域重叠。
在本发明的有源矩阵基板的制造方法中，能够例示包括如下工序的方式：所述有源矩阵基板的制造方法包括设置驱动晶体管用初始化晶体管的工序，所述驱动晶体管用初始化晶体管具有所述栅极与所述粗面化区域重叠的所述半导体膜。在本发明的有源矩阵基板中，能够例示以下方式：在形成驱动晶体管用初始化晶体管的所述半导体膜中，所述栅极与所述粗面化区域重叠。
在本发明的有源矩阵基板的制造方法中，能够例示包括如下工序的方式：所述有源矩阵基板的制造方法包括设置驱动晶体管用初始化晶体管的工序，所述驱动晶体管用初始化晶体管具有与所述粗面化区域全部重叠的所述半导体膜。在本发明所涉及的有源矩阵基板中，能够例示以下方式：在形成所述驱动晶体管用初始化晶体管的所述半导体膜中，所述半导体膜全部与粗面化区域重叠。
在本发明的有源矩阵基板的制造方法中，能够例示包括如下工序的方式：所述有源矩阵基板的制造方法包括设置阈值电压补偿晶体管的工序，所述阈值电压补偿晶体管具有所述栅极与所述粗面化区域重叠的所述半导体膜。在本发明所涉及的有源矩阵基板中，能够例示以下方式：在形成阈值电压补偿晶体管的所述半导体膜中，所述栅极与所述粗面化区域重叠。
在本发明的有源矩阵基板的制造方法中，能够例示包括如下工序的方式：所述有源矩阵基板的制造方法包括设置阈值电压补偿晶体管的工序，所述阈值电压补偿晶体管具有与所述粗面化区域全部重叠的所述半导体膜。在本发明所涉及的有源矩阵基板中，能够例示以下方式：在形成所述阈值电压补偿晶体管的所述半导体膜中，所述半导体膜全部与粗面化区域重叠。
有益效果
根据本发明，能够增大对灰度控制有利的I-V特性的S值(缓和特性波形的倾斜)。
附图说明
图1是表示本实施方式的有机EL显示装置的有源矩阵基板的一部分的结构的一个例子的示意性截面图。
图2A是参考例的有源矩阵基板的制造方法的工序图。
图2B是参考例的有源矩阵基板的制造方法的工序图。
图2C是参考例的有源矩阵基板的制造方法的工序图。
图3Α是在基板上成膜的基底无机绝缘膜的图2B所示的α部分的放大俯视照片。
图3B为在基板上成膜的基底无机绝缘膜的图2B所示的α部分的放大截面照片。
图4A是第一实施方式的有源矩阵基板的制造流程图。
图4B是第一实施方式的有源矩阵基板的制造流程图。
图4C是第一实施方式的有源矩阵基板的制造流程图。
图5A是第一实施方式的有源矩阵基板的制造方法的工序图。
图5B是第一实施方式的有源矩阵基板的制造方法的工序图。
图5C是第一实施方式的有源矩阵基板的制造方法的工序图。
图5D是第一实施方式的有源矩阵基板的制造方法的工序图。
图5E是第一实施方式的有源矩阵基板的制造方法的工序图。
图5F是第一实施方式的有源矩阵基板的制造方法的工序图。
图5G是第一实施方式的有源矩阵基板的制造方法的工序图。
图5H是第一实施方式的有源矩阵基板的制造方法的工序图。
图6Α是实施了第一灰化处理的抗蚀剂的图5B所示的β部分的放大俯视照片。
图6B是实施了第一灰化处理的抗蚀剂的图5B所示的β部分的放大截面照片。
图7A是实施了第二灰化处理和抗蚀剂处理的基底无机绝缘膜的图5C所示的γ部分的放大俯视照片。
图7B是实施了第二灰化处理和抗蚀剂处理的基底无机绝缘膜的图5C所示的γ部分的放大截面照片。
图8是将在图5C所示的工序中被粗面化的基底无机绝缘膜与半导体膜、栅极及接触孔一起表示的俯视图。
图9A是第二实施方式的有源矩阵基板的制造流程图。
图9B是第二实施方式的有源矩阵基板的制造流程图。
图9C是第二实施方式的有源矩阵基板的制造流程图。
图10A是第二实施方式的有源矩阵基板的制造中的粗面化区域部分的工序图。
图10B是第二实施方式的有源矩阵基板的制造中的粗面化区域部分的工序图。
图10C是第二实施方式的有源矩阵基板的制造中的粗面化区域部分的工序图。
图10D是第二实施方式的有源矩阵基板的制造中的粗面化区域部分的工序图。
图10E是第二实施方式的有源矩阵基板的制造中的粗面化区域部分的工序图。
图10F是第二实施方式的有源矩阵基板的制造中的粗面化区域部分的工序图。
图10G是第二实施方式的有源矩阵基板的制造中的粗面化区域部分的工序图。
图10H是第二实施方式的有源矩阵基板的制造中的粗面化区域部分的工序图。
图10I是第二实施方式的有源矩阵基板的制造中的粗面化区域部分的工序图。
图11是将在图10D所示的工序中被粗面化的基底无机绝缘膜与半导体膜、栅极及接触孔一起表示的俯视图。
图12是表示有源矩阵型有机EL显示装置中的一部分像素电路的一个例子的俯视图。
图13是图12所示的像素电路的电路图。
图14A是第三实施方式的有源矩阵基板的制造中的粗面化区域部分的工序图。
图14B是第三实施方式的有源矩阵基板的制造中的粗面化区域部分的工序图。
图14C是第三实施方式的有源矩阵基板的制造中的粗面化区域部分的工序图。
图14D是第三实施方式的有源矩阵基板的制造中的粗面化区域部分的工序图。
图14E是第三实施方式的有源矩阵基板的制造中的粗面化区域部分的工序图。
图14F是第三实施方式的有源矩阵基板的制造中的粗面化区域部分的工序图。
图14G是第三实施方式的有源矩阵基板的制造中的粗面化区域部分的工序图。
图14H是第三实施方式的有源矩阵基板的制造中的粗面化区域部分的工序图。
图14I是第三实施方式的有源矩阵基板的制造中的粗面化区域部分的工序图。
图15是将在图14D所示的工序中被粗面化的基底无机绝缘膜与半导体膜、栅极及接触孔一起表示的俯视图。
图16A是第三实施方式的有源矩阵基板的制造中的平坦化区域部分的工序图。
图16B是第三实施方式的有源矩阵基板的制造中的平坦化区域部分的工序图。
图16C是第三实施方式的有源矩阵基板的制造中的平坦化区域部分的工序图。
图16D是第三实施方式的有源矩阵基板的制造中的平坦化区域部分的工序图。
图16E是第三实施方式的有源矩阵基板的制造中的平坦化区域部分的工序图。
图16F是第三实施方式的有源矩阵基板的制造中的平坦化区域部分的工序图。
图16G是第三实施方式的有源矩阵基板的制造中的平坦化区域部分的工序图。
图16H是第三实施方式的有源矩阵基板的制造中的平坦化区域部分的工序图。
图16I是第三实施方式的有源矩阵基板的制造中的平坦化区域部分的工序图。
图17是将在图16D所示的工序中被粗面化的基底无机绝缘膜与半导体膜、栅极及接触孔一起表示的俯视图。
具体实施方式
以下，参照附图详细地说明本发明的实施方式。此外，在本说明书和附图中，对于具有实质上相同的功能构成的构成要素，由于标注相同的附图标记，因此省略重复说明。
[有源矩阵基板的构成]
图1是表示本实施方式的有机EL显示装置100中的有源矩阵基板10的一部分的结构的一个例子的示意图。
有源矩阵基板10具有基板11、基底无机绝缘膜12(基底涂膜)、半导体膜13(氧化物半导体膜)、栅极绝缘膜14、栅极15、层间膜16(层间绝缘膜)、源极18、18和漏极(未图示)。另外，半导体膜13包含源极区域13a、13a、漏极区域(未图示)和沟道区域13b。另外，在层间膜16上形成有接触孔17、17，源极18、18经由接触孔17、17与半导体膜13的源极区域13a、13a连接。
基板11是保持有源矩阵基板10的各部的平板状的部件，例如由玻璃、聚酰亚胺树脂等构成。
基底无机绝缘膜12是在基板11上由绝缘性材料构成的膜。在该例子中，基底无机绝缘膜12由基底无机绝缘膜下层121、基底无机绝缘膜中间层122、基底无机绝缘膜上层123构成。基底无机绝缘膜下层121由SiO2构成，基底无机绝缘膜中间层122由SiNx构成，基底无机绝缘膜上层123由SiO2构成。
半导体膜13形成在基底无机绝缘膜12上，由氧化物类的半导体材料构成。源极区域13a、13a是半导体膜13中与源极18、18重叠的区域。漏极区域(未图示)是半导体膜13中与漏极(未图示)重叠的区域。沟道区域13b是半导体膜13中与栅极15重叠的区域。半导体膜13的具体例将后述。
栅极绝缘膜14是在半导体膜13上由绝缘性材料构成的膜，可以使用例如使用SiO2、SiNx、SiOxNy(x，y)、SiNxOy(x，y)等材料的单层膜、层叠膜。
栅极15是由在基底无机绝缘膜12及栅极绝缘膜14上形成的导电性材料构成的膜，由栅极金属膜构成。作为栅极金属膜的具体例，例如可列举包含从Al、W、Mo、Ta、Cr、Cu、Ti等材料中选择的元素的金属膜、或者以这些元素为成分的合金膜。
层间膜16是由栅极绝缘膜14和设置在栅极15上的绝缘性材料构成的膜，例如可以使用采用了SiO2、SiNx、SiOxNy(x，y)、SiNxOy(x，y)等材料的单层膜、层叠膜。在使层间膜16为多层结构的情况下，能够在第一层与第二层之间形成公知的电容布线等。
接触孔17、17是以从层间膜16的表面到达半导体膜13的方式形成于层间膜16和栅极绝缘膜14的孔，在内部分别填充有源极18、18。
源极18、18是在层间膜16上由形成于覆盖接触孔17、17的区域的导电性材料构成的膜。漏极(未图示)是在层间膜16上由形成于覆盖接触孔(未图示)的区域的导电性材料构成的膜。源极18、18和漏极(未图示)由源极金属膜和漏极膜构成。作为源极金属膜及漏极金属膜的具体例，例如可列列举使用了Ti、Al、Mo、Ta、W、Cu等材料的单层膜、层叠膜、合金膜。作为层叠膜，能够例示Ti/Al/Ti、Ti/Al/Mo等。
半导体膜13所包含的氧化物半导体材料可以是非晶氧化物半导体，也可以是具有结晶质部分的结晶质氧化物半导体。作为结晶质氧化物半导体，能够例示多晶氧化物半导体、微晶氧化物半导体、c轴与层面大致垂直地取向的结晶质氧化物半导体等。
半导体膜13也可以具有2层以上的层叠结构。在半导体膜13具有层叠结构的情况下，半导体膜13也可以包含非晶质氧化物半导体膜和结晶质氧化物半导体膜。或者，也可以包含结晶结构不同的多个结晶质氧化物半导体膜。另外，也可以包含多个非晶质氧化物半导体膜。
非晶质氧化物半导体及上述各结晶质氧化物半导体的材料、结构、成膜方法、具有层叠结构的氧化物半导体膜的构成等例如记载于日本特开2014-007399号公报中。为了参考，将日本特开2014-007399号公报的公开内容全部援引于本说明书中。
半导体膜13例如也可以含有In、Ga及Zn中的至少一种金属元素。在本实施方式中，半导体膜13包含例如In-Ga-Zn-O类的半导体(例如氧化铟镓锌)。此处，In-Ga-Zn-O系的半导体是In(铟)、Ga(镓)、Zn(锌)的三元系氧化物，In、Ga及Zn的比例(组成比)没有特别限定，例如包含In：Ga：Zn＝2：2：1、In：Ga：Zn＝1：1：1、In：Ga：Zn＝1：1：2等。这样的半导体膜13能够由含有In-Ga-Zn-O系的半导体的氧化物半导体膜形成。
In-Ga-Zn-O系半导体可以是非晶，也可以是结晶质。作为结晶质In-Ga-Zn-O系的半导体，优选c轴在层面大致垂直地取向的结晶质In-Ga-Zn-O系的半导体。
另外，结晶质In-Ga-Zn-O系的半导体的晶格结构例如在上述的日本特开2014-007399号公报、日本特开2012-134475号公报、日本特开2014-209727号公报等中被公开。为了参考，将日本特开2012-134475号公报和日本特开2014-209727号公报的公开内容全部援引于本说明书中。由于具有In-Ga-Zn-O系半导体膜的TFT具有高迁移率(超出a-SiTFT的20倍)和低漏电流(不到a-SiTFT的百分之一)，因此，可适宜地用作驱动TFT(例如，在包含多个像素的显示区域的周边，与显示区域相同基板上设置的驱动电路中所包含的TFT)和像素TFT(在像素中设置的TFT)。
氧化物半导体膜也可以包含其它氧化物半导体来代替In-Ga-Zn-O系半导体。例如，氧化物半导体膜也可以包含In-Sn-Zn-O系半导体(具体为In2O3-SnO2-ZnO；InSnZnO)。In-Sn-Zn-O系半导体是In(铟)、Sn(锡)及Zn(锌)的三元系氧化物。或者，氧化物半导体膜可以包含In-Al-Zn-O系半导体、In-Al-Sn-Zn-O系半导体、Zn-O系半导体、In-Zn-O系半导体、Zn-Ti-O系半导体、Cd-Ge-O系半导体、Cd-Pb-O系半导体、CdO(氧化镉)、Mg-Zn-O系半导体、In-Ga-Sn-O系半导体、In-Ga-O系半导体、Zr-In-Zn-O系半导体、Hf-In-Zn-O系半导体、Al-Ga-Zn-O系半导体、Ga-Zn-O系半导体、In-Ga-Zn-Sn-O系半导体、InGaO3(ZnO)5、氧化镁锌(MgxZn1-xO)、氧化镉锌(CdxZn1-xO)等。
[有源矩阵基板的制造方法]
本实施方式的有源矩阵基板10的制造方法包括：通过等离子体CVD法在基板11(PI基板)上形成基底无机绝缘膜12的工序；在基底无机绝缘膜12上形成半导体膜13的工序；对半导体膜13进行图案化的工序(半导体膜图案化工序)；在半导体膜13上形成栅极绝缘膜14的工序(栅极绝缘膜成膜工序)；在栅极绝缘膜14上形成栅极金属膜的工序(栅极金属膜成膜工序)；以及从栅极金属膜对栅极15进行图案化的工序(栅极图案化工序)。
基底无机绝缘膜12例如由氮化硅〔SiOxNy(x，y)〕、氧化硅(SiOx)、氮氧化硅〔SiNxOy(x，y)〕等单层膜或层叠膜构成。基底无机绝缘膜12没有特别限定，例如可以形成以氮化硅(SiNx)膜为下层、以氧化硅(SiOx)膜为上层的层叠膜。
但是，在有机EL显示装置100中，目前要求制作有利于灰度控制的I-V特性的S值大(特性波形的倾斜平缓)的TFT。
图2A～图2C是表示参考例的有源矩阵基板10X的制造方法的各工序的工序图。图3A及图3B分别是在基板11上成膜的基底无机绝缘膜12的图2B所示的a部分的放大俯视照片及放大截面照片。
在有源矩阵基板10X的制造方法中，首先，如图2A所示，在基板11上形成基底无机绝缘膜12。接着，如图2B所示，对基底无机绝缘膜12进行蚀刻处理或者灰化处理。这样，即使对基底无机绝缘膜12进行通常的蚀刻处理或灰化处理，如图3A及图3B所示，也会均匀地减少膜的厚度。因此，如图2C所示，即使在基底无机绝缘膜12上形成半导体膜13，也无法成为半导体膜13的结晶的排列被破坏的程度的粗糙面(形成凹凸)。
(第一实施方式)
关于这一点，在第一实施方式的有源矩阵基板10中，形成基底无机绝缘膜12的工序包括：在基底无机绝缘膜12上涂布抗蚀剂19(抗蚀膜)的工序(抗蚀剂涂布工序)(参照后述的图5A等)；通过第一灰化处理，在抗蚀剂19的表面形成凹凸面的灰化处理工序(参照图5B等)；以及在灰化处理工序之后，通过进行第二灰化处理和基底无机绝缘膜12的蚀刻处理，使基底无机绝缘膜12的表面粗面化(凹凸化)的粗面化工序(参照图5C等)。而且，在形成半导体膜13的半导体膜成膜工序(参照图5E等)中，半导体膜13的至少一部分(全部或一部分)仿照基底无机绝缘膜12的粗糙面(凹凸面)而表面进行粗面化(凹凸化)。
根据第一实施方式，在形成基底无机绝缘膜12时，在基底无机绝缘膜12上涂布抗蚀剂19，通过第一灰化处理，在抗蚀剂19的表面形成粗糙面(凹凸面)，进而进行第二灰化处理和基底无机绝缘膜12的蚀刻处理。由此，能够使基底无机绝缘膜12的表面粗面化(凹凸化)。由此，在形成半导体膜13时，能够使半导体膜13的表面仿照基底无机绝缘膜12的粗糙面(凹凸面)而粗面化(凹凸化)，破坏半导体膜13的晶体的排列。这样，半导体膜13内的电阻上升，即使施加相同的电压，电流也难以流动，即难以沿I-V特性的特性波形的倾斜变缓的方向行进。因此，能够增大对灰度控制有利的I-V特性的S值(缓和特性波形的倾斜)。
具体而言，第一实施方式的有源矩阵基板10能够如下那样制造。
图4A至图4C是表示第一实施方式的有源矩阵基板10的制造的各工序的流程图。图5A至图5H是表示第一实施方式的有源矩阵基板10的制造的各工序的工序图。图6A和图6B分别是实施了第一灰化处理的抗蚀剂19的图5B所示的β部分的放大俯视照片和放大截面照片。图7A及图7B分别是实施了第二灰化处理及抗蚀剂处理的基底无机绝缘膜12的图5C所示的γ部分的放大俯视照片及放大截面照片。另外，图8是与半导体膜13、栅极15以及接触孔17起表示在图5C所示的工序中被粗面化的基底无机绝缘膜12的俯视图。另外，在图8中，斜线表示粗面化区域12a。
＜基底无机绝缘膜成膜工序＞
在玻璃等基材上涂布聚酰亚胺(PI)膜(图4A的S101)，在使聚酰亚胺(PI)膜固化后，形成缓冲无机膜(S102)，再次进行聚酰亚胺(PI)膜的涂布(S103)和固化，并从基材剥离，得到具有可弯曲性的基板11。作为基板11，在无需具有可弯曲性的情况下，也可以将平板状的玻璃作为基板11使用。然后，在基板11上形成基底无机绝缘膜12(第一无机绝缘膜)(S104)。
＜抗蚀剂涂布工序＞
如图5A所示，通过缝涂布在基底无机绝缘膜12上涂布抗蚀剂19(光致抗蚀剂)(S105)。抗蚀剂19的厚度例如能够列举1μm～2μm。
＜灰化处理工序＞
如图5B、图6A及图6B所示，对抗蚀剂19实施第一气体等离子体(O2等离子体)灰化处理(第一灰化处理)(S106)。基板尺寸例如能够设为730mm×920mm中，等离子体装置内的腔室内的压力例如为500mT～3000mT，电感耦合等离子体生成用的高频电源的功率例如为1000kW～5000kW，氧气流量例如为1000sccm～5000sccm。处理时间可以设为例如20sec～180sec。
＜粗面化工序＞
进而，如图5C、图7A及图7B所示，对基底无机绝缘膜12进行第二气体等离子体(O2与CF4的混合气体等离子体)灰化处理(第二灰化处理)的同时，进行等离子体蚀刻(S107)。由此，在基底无机绝缘膜12的表面形成凹凸形状。等离子体装置内的腔室内的压力例如可以是10mT～3000mT，感应耦合等离子体生成用的高频电源的功率例如可以是1000kW～15000kW，氧气的流量例如可以是1000sccm～5000sccm，CF4气体的流量例如可以是100sccm～5000sccm。处理时间例如可以为60sec～300sec。在此，在第二灰化处理中，也兼作抗蚀剂剥离，但为了除去抗蚀剂残渣，也可以在第二灰化处理后设置湿的抗蚀剂剥离工序。另外，也可以在第二灰化处理后进行抗蚀剂剥离。
＜半导体膜成膜工序＞
首先，如图5D所示，通过等离子体CVD法在基底无机绝缘膜12上形成非晶硅(a-Si)膜13x(S108)。此时，基底无机绝缘膜12的表面的凹凸形状也反映在非晶硅膜13x的表面。在此，由于通过等离子体CVD法形成的非晶硅膜13x中含有氢，因此在加热温度大约400℃下加热非晶硅膜13x而进行降低非晶硅膜13x中的氢浓度的处理(脱氢处理)(S109)。
进一步地，通过准分子激光照射使非晶硅膜13x成为结晶质硅半导体膜(S110)。结晶质硅半导体膜的厚度例如能够列举30nm以上且70nm以下。
＜半导体膜图案化工序＞
涂布光致抗蚀剂(抗蚀剂膜)(S111)，如图5E所示，通过光刻法将结晶质硅半导体膜图案化为岛状的结晶质硅半导体膜(此处为多晶硅膜)(图4B的S112)。通过对岛状的结晶质硅半导体膜进行加热处理来进行脱氢化处理。加热处理在氮气氛中加热温度例如为400℃。通过准分子激光退火法使非晶氧化物半导体膜成为结晶质氧化物半导体(半导体膜13)。
＜栅极绝缘膜成膜工序＞
接着，如图5F所示，通过等离子体CVD法形成栅极绝缘膜14(第二无机绝缘膜)(厚度：例如50nm以上且130nm以下)，以覆盖岛状的结晶质硅半导体膜的方式(S113)。作为栅极绝缘膜14，例如能够列举SiNx膜。
＜栅极金属膜成膜工序＞
接着，虽然省略了图示，但通过溅射法形成栅极金属膜(S114)。栅极金属膜能够列举例如包含选自Al、W、Mo、Ta、Cr、Cu、Ti等材料中的元素的金属膜、或者以这些元素为成分的合金膜。在由层叠膜构成栅极金属膜的情况下，例如可列举Ti/Al/Ti或Ti/Al/Mo等。
＜栅极图案化工序＞
接着，涂布光致抗蚀剂(抗蚀膜)(S115)，如图5G所示，通过光刻法，将栅极15进行图案化(S116)。
＜杂质掺杂处理工序＞
接着，为了形成半导体膜13的源极区域13a、13a及漏极区域(未图示)，以栅极15作为掩模，对于半导体膜13，在N+沟道型TFT中，通过离子掺杂法、离子注入法等高浓度地掺杂P(磷)等杂质，在P沟道型TFT中，通过离子掺杂法、离子注入法等高浓度地掺杂B(硼)等杂质(S117)。
具体而言，将栅极15作为掺杂掩模向岛状的结晶质硅半导体膜注入杂质，形成第一杂质注入区域(未图示)(第一杂质掺杂工序)。接着，形成未图示的抗蚀剂掩模，将其作为掺杂掩模使用，进一步向第一杂质注入区域的一部分注入杂质，形成源极区域13a、13a及漏极区域(未图示)(第二杂质掺杂工序)。
第一杂质注入区域中的在第二次杂质掺杂工序中未注入杂质的区域为LDD(Lightly Doped Drain)区域。另外，岛状的结晶质硅半导体膜中的两次杂质掺杂工序中都未注入杂质的区域成为活性区域(沟道区域13b)。
＜第三无机绝缘膜成膜工序＞
接着，通过等离子体CVD法形成构成层间膜16的第三无机绝缘膜(S118)。第三无机绝缘膜例如能够列举由氮化硅、氧化硅、氮氧化硅等单层膜或层叠膜构成的形态。
＜布线图案化工序＞
通过溅射法在第三无机绝缘膜上形成金属膜(M3)(S119)。金属膜例如可列举包含选自Al、W、Mo、Ta、Cr、Cu、Ti等材料中的元素的金属膜、或者以这些元素作为成分的合金膜。在由层叠膜构成的情况下，例如能够列举Ti/Al/Ti、Ti/Al/Mo等。接着，涂布光致抗蚀剂(抗蚀剂膜)(S120)，通过光刻法，图案化形成布线(S121)。
＜第四无机绝缘膜成膜工序＞
接着，通过等离子体CVD法形成构成层间膜16的第四无机绝缘膜(S122)。第四无机绝缘膜例如可以列举由氮化硅、氧化硅、氮氧化硅等单层膜或层叠膜构成的形态。
＜加氢工序＞
接着，在加热温度约400℃下通过退火进行岛状的结晶质硅半导体膜的氢化处理(加热处理)。
＜接触孔图案化工序＞
接着，涂布光致抗蚀剂(抗蚀剂膜)(S124)，通过光刻法，如图5H及图8所示，对层间膜16(第四无机绝缘膜/第三无机绝缘膜)/栅极绝缘膜14(第二无机绝缘膜)图案化形成接触孔17、17(S125)。
＜源极及漏极形成工序＞
通过溅射法等形成源极金属膜(S126)。源极金属膜能够列举例如使用Ti、Al、Mo、Ta、W、Cu等材料的单层膜或层叠膜、合金膜。作为层叠膜，能够例示Ti/Al/Ti、Ti/Al/Mo等。
接着，涂布光致抗蚀剂(抗蚀剂膜)(S127)，通过光刻法，对源极金属膜进行图案化，形成源极18、18、漏极(未图示)、源极布线(未图示)(S128)。
＜平坦化膜涂布工序＞
接着，涂布平坦化膜(S129)。平坦化膜例如能够列举聚酰亚胺树脂膜、丙烯酸系树脂膜。
＜阳极电极用金属膜成膜工序＞
通过溅射法在平坦化膜上形成阳极电极用金属膜(S130)。
阳极电极用金属膜例如由ITO(Indium Tin Oxide：铟锡氧化物)与包含Ag(银)或Ag的合金的层叠膜构成，能够列举具有光反射性的形态。
＜阳极电极图案化工序＞
涂布光致抗蚀剂(抗蚀剂膜)(S131)，通过光刻法，将阳极电极(未图示)图案化。这样，得到有源矩阵基板10。
(第二实施方式)
在第二实施方式的有源矩阵基板10的制造方法中，基底无机绝缘膜12具有平坦化区域12b(参照后述的图11)。包括粗面化区域图案化工序，在平坦化区域12b中的与形成晶体管的半导体膜13全部重叠的区域，对粗面化区域12a(参照图11)进行图案化。
第二实施方式的有源矩阵基板10在基板11上依次形成有基底无机绝缘膜12、半导体膜13、栅极绝缘膜14和栅极15。基底无机绝缘膜12具有粗面化区域12a和平坦化区域12b。粗面化区域12a与平坦化区域12b相比形成为粗糙面。与粗面化区域12a重叠的半导体膜13的表面仿照基底无机绝缘膜12的粗糙面进行粗面化。在第二实施方式的有源矩阵基板10中，粗面化区域12a以与形成晶体管的半导体膜13全部重叠的方式形成。由此，能够容易地制造有源矩阵基板10。
图9A至图9C是表示第二实施方式的有源矩阵基板10的制造的各工序的流程图。图10A至图10I是表示第二实施方式的有源矩阵基板10的制造的各工序中的粗面化区域12a部分的工序图。另外，图11是将在图10D所示的工序中被粗面化的基底无机绝缘膜12与半导体膜13、栅极15以及接触孔17一起表示的俯视图。另外，在图11中，斜线表示粗面化区域12a，除此以外，表示平坦化区域12b。
在第二实施方式的有源矩阵基板10的制造方法中，图10B、图10C、图10E至图10I所示的工序分别与第一实施方式的制造方法的图5A、图5B、图5D至图5H所示的工序实质上相同。另外，图9A所示的流程图中设置S201取代第一实施方式的制造方法的图4所示的流程图的S105，在S107与S108之间设置有S202，其他与图4A至4C的流程图实质上相同。因此，以图10A以及图10D所示的工序、图9所示的S201、S202为中心进行说明。
＜基底无机绝缘膜成膜工序＞
在玻璃等基材上涂布聚酰亚胺(PI)膜(图9A的S101)，将聚酰亚胺(PI)膜固化后形成缓冲无机膜(图9A的S102)，再次涂布聚酰亚胺(PI)膜(图9A的S103)，进行固化，从基材剥离，得到具有可挠性的基板11。作为基板11，在无需具有可挠性的情况下，也可以将平板状的玻璃作为基板11使用。然后，在基板11上形成基底无机绝缘膜12(第一无机绝缘膜)(图9A的S104)。
＜抗蚀剂涂布(半曝光工序)＞
如图10A所示，通过狭缝涂布机在基底无机绝缘膜12上涂布抗蚀剂19(光致抗蚀剂)后，进行使用了灰色调掩模的半曝光(S201)。抗蚀剂19的厚度例如能够列举1μm～2μm。
＜抗蚀剂剥离＞
如图10D所示，利用以往公知的方法将抗蚀剂19全部剥离(S202)。
＜像素电路＞
接着，对有源矩阵型的有机EL显示装置100中的一部分像素电路20进行说明。
图12是表示有源矩阵型的有机EL显示装置100中的一部分像素电路20的一个例子的俯视图。另外，在图12中，符号M1、M2、M3、M4、M5、M6分别表示源极阵列、栅极阵列、布线(电容布线阵列)、粗面化底涂层(基底无机绝缘膜12)、半导体膜13、接触孔17。另外，图13是图12所示的像素电路20的电路图。
如图12和图13所示，像素电路20包括有机EL元件OLED、驱动晶体管用初始化晶体管T1、阈值电压补偿晶体管T2、写入晶体管T3、驱动晶体管T4、电源供给控制晶体管T5、发光控制晶体管T6、发光元件用初始化晶体管T7以及电容器C1。
在像素电路20上连接有扫描线scan[n](当前扫描线)(n为2以上的整数)、当前扫描线scan[n]之前的扫描线scan[n-1](前扫描线)、发射线em[n]、数据线data、高电平电源线ELVDD、低电平电源线ELVSS以及初始化线Vini[n]。
驱动晶体管用初始化晶体管T1设置在驱动晶体管T4的栅极端子与初始化线Vini[n]之间，栅极端子与前扫描线scan[n-1]连接。驱动晶体管用初始化晶体管T1根据前扫描线scan[n-1]的选择来将驱动晶体管T4的栅极电位初始化。
阈值电压补偿晶体管T2设置在驱动晶体管T4的栅极端子与漏极端子之间，栅极端子与当前扫描线scan[n]连接。阈值电压补偿晶体管T2根据当前扫描线scan[n]的选择，将驱动晶体管T4进行二极管连接。
写入晶体管T3的栅极端子连接到当前扫描线scan[n]，源极端子连接到数据线data。写入晶体管T3根据当前扫描线scan[n]的选择而将数据电压供给到驱动晶体管T4。
驱动晶体管T4的源极端子与写入晶体管T3的漏极端子连接，将与保持在电容器C1的源极-栅极间电压相应的驱动电流供给到发光控制晶体管T6。
电源供给控制晶体管T5设置在高电平电源线ELVDD与驱动晶体管T4的源极端子之间，栅极端子与发射线em[n]连接。电源供给控制晶体管T5根据发射线em[n]的选择而将高电平电源电位供给到驱动晶体管T4的源极端子。
发光控制晶体管T6设置在驱动晶体管T4的漏极端子与有机EL元件OLED之间，栅极端子与发射线em[n]连接。发光控制晶体管T6根据发射线em的选择而将驱动电流传递到有机EL元件OLED。
有机EL元件OLED的阳极端子与驱动晶体管T4的漏极端子连接，阴极端子与低电平电源线ELVSS连接。有机EL元件OLED以与驱动电流相应的亮度发光。
在此，为了减小驱动晶体管T4的S值，在基底无机绝缘膜12中，至少对与栅极15重叠的区域进行粗面化(凹凸化)。其它开关晶体管(特别是写入晶体管T3)与栅极15重叠的区域也可以不粗面化(凹凸化)，但为了减小电容器C1的泄漏，优选驱动晶体管用初始化晶体管T1、阈值电压补偿晶体管T2与栅极15重叠的区域也粗面化(凹凸化)。进一步地，优选驱动晶体管用初始化晶体管T1、阈值电压补偿晶体管T2的掺杂区域(作为布线发挥功能)与栅极15重叠的区域成为粗面化区域12a(凹凸区域)。由此，能够将粗面化区域12a作为电阻使用。例如，通过以溅射法进行成膜，能够延长布线长度。
(第三实施方式：第二实施方式的变形例)
在第三实施方式的有源矩阵基板10的制造方法中，包括：粗面化区域图案化工序，至少对与栅极15重叠的半导体膜13重叠的粗面化区域12a进行图案化；以及掺杂区域图案化工序，以使平坦化区域12b与半导体膜13的掺杂区域的至少一部分(全部或一部分)重叠的方式，对半导体膜13的掺杂区域进行图案化形成。在第三实施方式的有源矩阵基板10中，从栅极15的与基板11相反的侧面起依次包含层间膜16、源极18。粗面化区域12a以至少与叠加在栅极15上的半导体膜13重叠的方式形成。半导体膜13经由形成在栅极绝缘膜14及层间膜16的接触孔17与源极18电连接，至少接触孔17与平坦化区域12b重叠。由此，能够在基底无机绝缘膜12中局部地形成粗面化区域12a。
另外，在像素电路20中，有时将LTPS(多晶低温多晶硅)的掺杂区域作为布线(具体而言，将像素电路20的不同的TFT间的源极端子和漏极端子连接的布线)使用。在该情况下，优选上述布线上不设置粗糙面(凹凸面)。在图12和图13所示的电路图中，例如作为不同的TFT的组合，能够例示驱动晶体管T4-电源供给控制晶体管T5、写入晶体管T3-驱动晶体管T4、驱动晶体管用初始化晶体管T1-阈值电压补偿晶体管T2、阈值电压补偿晶体管T2-驱动晶体管T4、驱动晶体管T4-发光控制晶体管T6。
图14A至图14I是表示第三实施方式的有源矩阵基板10的制造的各工序中的粗面化区域12a部分的工序图。图15是将图14D所示的工序中被粗面化的基底无机绝缘膜12与半导体膜13、栅极15及接触孔17一起表示的俯视图。图16A至图16I是表示第三实施方式的有源矩阵基板10的制造的各工序中的平坦化区域12b部分的工序图。图17是将图16D所示的工序中被粗面化的基底无机绝缘膜12与半导体膜13、栅极15以及接触孔17一起表示的俯视图。此外，在图15和图17中，斜线表示粗面化区域12a，除此以外表示平坦化区域12b。
第三实施方式的有源矩阵基板10的制造的各工序的流程与图9A至图9C所示的第二实施方式的有源矩阵基板10的制造的各工序的流程实质上相同。另外，图14B至图14I及图16B至图16I所示的第三实施方式的有源矩阵基板10的制造的各工序与图10B至图10I所示的第二实施方式的有源矩阵基板10的制造的各工序实质上相同。因此，对图14A和图16A所示的工序进行说明。
＜抗蚀剂涂布(半曝光工序)＞
如图14A所示，在像素内，如第二实施方式的S201所示，仅对驱动晶体管T4进行粗面化(凹凸化)，如图16A所示，在其他晶体管中不进行粗面化(凹凸化)。例如，显示区域(像素区域)的晶体管粗面化(凹凸化)，GDM(Gate Driver Monolithic)区域、SSD(SourceShared Driving)区域的晶体管不粗面化(凹凸化)。
(关于第二实施方式以及第三实施方式)
在第二实施方式和第三实施方式的有源矩阵基板10的制造方法中，栅极15和粗面化区域12a重叠。包括设置像素电路20的工序，所述像素电路20具有驱动晶体管T4和写入晶体管T3，所述驱动晶体管T4具有粗面化区域和至少一部分(全部或一部分)重叠的半导体膜13，所述写入晶体管T3的平坦化区域12b和栅极15隔着半导体膜13重叠。在第二实施方式和第三实施方式的有源矩阵基板10中，具备具有驱动晶体管T4和写入晶体管T3的像素电路20。像素电路20中，在形成驱动晶体管T4的半导体膜13中，栅极15与粗面化区域12a重叠，在形成写入晶体管T3的半导体膜13中，栅极15与平坦化区域12b重叠。由此，在有源矩阵基板10中，在设置有半导体膜13与栅极15以及平坦化区域12b重叠的写入晶体管T3的状态下，能够设置半导体膜13与栅极15以及粗面化区域12a重叠的驱动晶体管T4。
在第二实施方式和第三实施方式的有源矩阵基板10的制造方法中，包括设置半导体膜13的工序，在设置半导体膜13的工序中，在由连续的半导体膜13形成写入晶体管T3和发光控制晶体管T6，在发光控制晶体管T6和写入晶体管T3之间半导体膜13的至少一部分(全部或一部分)与平坦化区域12b重叠。在第二实施方式和第三实施方式的有源矩阵基板10中，写入晶体管T3和发光控制晶体管T6由连续的半导体膜13形成，发光控制晶体管T6和写入晶体管T3之间的半导体膜13的至少一部分(全部或一部分)与平坦化区域12b重叠。由此，在有源矩阵基板10中，能够在发光控制晶体管T6与写入晶体管T3之间形成与平坦化区域12b重叠的半导体膜13。
在第二实施方式和第三实施方式的有源矩阵基板10的制造方法中，包括设置发光控制晶体管T6的工序，该发光控制晶体管T6具有栅极15与平坦化区域12b重叠的半导体膜13。在第二实施方式和第三实施方式的有源矩阵基板10中，在形成发光控制晶体管T6的半导体膜13中，栅极15与平坦化区域12b重叠。由此，在有源矩阵基板10中，能够将在发光控制晶体管T6与写入晶体管T3之间形成的平坦化区域12b用于发光控制晶体管T6。
在第二实施方式和第三实施方式的有源矩阵基板10的制造方法中，包括设置驱动晶体管用初始化晶体管T1的工序，该驱动晶体管用初始化晶体管T1具有栅极15和粗面化区域12a重叠的半导体膜13。在第二实施方式和第三实施方式的有源矩阵基板10中，在形成驱动晶体管用初始化晶体管T1的半导体膜13中，栅极15和粗面化区域12a重叠。由此，作为驱动晶体管用初始化晶体管T1，可以利用半导体膜13与栅极15及粗面化区域12a重叠的区域。
在第二实施方式和第三实施方式的有源矩阵基板10的制造方法中，包含设置驱动晶体管用初始化晶体管T1的工序，该驱动晶体管用初始化晶体管T1具有与粗面化区域12a重叠的半导体膜13。在第二实施方式和第三实施方式的有源矩阵基板10中，在形成驱动晶体管用初始化晶体管T1的半导体膜13中，半导体膜13全部与粗面化区域12a重叠。由此，作为驱动晶体管用初始化晶体管T1，可以利用半导体膜13全部与粗面化区域12a重叠的区域。
在第二实施方式和第三实施方式的有源矩阵基板10的制造方法中，包括设置阈值电压补偿晶体管T2的工序，该阈值电压补偿晶体管T2具有栅极15和粗面化区域12a重叠的半导体膜13。在第二实施方式和第三实施方式的有源矩阵基板10中，在形成阈值电压补偿晶体管T2的半导体膜13中，栅极15和粗面化区域12a重叠。由此，作为阈值电压补偿晶体管T2，可以利用半导体膜13与栅极15及粗面化区域12a重叠的区域。
在第二实施方式和第三实施方式的有源矩阵基板10的制造方法中，包括设置阈值电压补偿晶体管T2的工序，该阈值电压补偿晶体管T2具有与粗面化区域12a全部重叠的半导体膜13。在第二实施方式和第三实施方式的有源矩阵基板10中，在形成阈值电压补偿晶体管T2的半导体膜13中，半导体膜13全部与粗面化区域12a重叠。由此，作为阈值电压补偿晶体管T2，可以利用半导体膜13全部与粗面化区域12a重叠的区域。
(其他实施方式)
在本实施方式中，不仅是有机EL元件，只要是通过电流控制亮度、透过率的显示元件，使用的显示元件没有限定。作为电流控制的显示元件，例如能够列举OLED(OrganicLight Emitting Diode：有机发光二极管)、无机发光二极管(QLED：Quantum dot LightEmitting Diode：量子点发光二极管)等。
本发明不限于以上说明的实施方式，能够以其他各种形式实施。因此，本发明的实施方式在所有方面只不过是例示，不能限定性地解释。本发明的范围由权利要求书来表示，在说明书正文中没有任何约束。而且，属于技术方案的均等范围的变形、变更全部在本发明的范围内。
产业上的利用可能性
本发明涉及有源矩阵基板的制造方法和有源矩阵基板，特别是，能够应用于增大对灰度控制有利的I-V特性的S值(缓和特性波形的倾斜)的用途。
符号标记的说明
10 有源矩阵基板
100 有机EL显示装置
11 基板
12 基底无机绝缘膜
12a 粗面化区域
12b 平坦化区域
13 半导体膜
13a 源极区域
13b 沟道区域
13x 非晶硅膜
14 栅极绝缘膜
15 栅极
16 层间膜
17 接触孔
18 源极
19 抗蚀剂
20 像素电路
C1 电容器
ELVDD 高电平电源线
ELVSS 低电平电源线
OLED 有机EL元件
T1 驱动晶体管用初始化晶体管
T2 阈值电压补偿晶体管
T3 写入晶体管
T4 驱动晶体管
T5 电源供给控制晶体管
T6 发光控制晶体管
T7 发光元件用初始化晶体管
Vini 初始化线
Data 数据线
em 发射线

Claims (20)

1.一种有源矩阵基板的制造方法，所述有源矩阵基板的制造方法包括：
在基板上形成基底无机绝缘膜的工序；
在所述基底无机绝缘膜上形成半导体膜的工序；
对所述半导体膜进行图案化的工序；
在所述半导体膜上形成栅极绝缘膜的工序；
在所述栅极绝缘膜上形成栅极金属膜的工序；以及
从所述栅极金属膜对栅极进行图案化的工序，
所述有源矩阵基板的制造方法的特征在于，
形成所述基底无机绝缘膜的工序包括：
在所述基底无机绝缘膜上涂布抗蚀剂的工序；
灰化处理工序，通过第一灰化处理，在所述抗蚀剂的表面形成凹凸面；以及
接着所述灰化处理工序的粗面化工序，通过进行第二灰化处理和所述基底无机绝缘膜的蚀刻处理，将所述基底无机绝缘膜的表面粗面化，
在形成所述半导体膜的工序中，所述半导体膜的至少一部分仿照所述基底无机绝缘膜的粗糙面，从而对表面进行粗面化。
2.根据权利要求1所述的有源矩阵基板的制造方法，其特征在于，
所述基底无机绝缘膜具有平坦化区域，
所述有源矩阵基板的制造方法还包括粗面化区域图案化工序，在所述平坦化区域中的与形成晶体管的所述半导体膜全部重叠的区域，对粗面化区域进行图案化。
3.根据权利要求2所述的有源矩阵基板的制造方法，其特征在于，
所述有源矩阵基板的制造方法包括：
粗面化区域图案化工序，至少对与所述半导体膜重叠的所述粗面化区域进行图案化，所述半导体膜与所述栅极重叠；以及
掺杂区域图案化工序，以所述平坦化区域与所述半导体膜的掺杂区域的至少一部分重叠的方式对所述半导体膜的掺杂区域进行图案化形成的掺杂区域图案化。
4.根据权利要求2或3所述的有源矩阵基板的制造方法，其特征在于，
所述有源矩阵基板的制造方法包括设置像素电路的工序，所述像素电路具有：
驱动晶体管，其具有所述半导体膜，所述半导体膜的所述栅极与所述粗面化区域重叠，至少一部分与所述粗面化区域重叠；以及
写入晶体管，所述平坦化区域和所述栅极隔着所述半导体膜重叠。
5.根据权利要求2至4中任一项所述的有源矩阵基板的制造方法，其特征在于，
所述有源矩阵基板的制造方法包括设置所述半导体膜的工序，在设置所述半导体膜的工序中，由连续的所述半导体膜形成写入晶体管和发光控制晶体管，在所述发光控制晶体管与所述写入晶体管之间所述半导体膜的至少一部分与所述平坦化区域重叠。
6.根据权利要求5所述的有源矩阵基板的制造方法，其特征在于，
所述有源矩阵基板的制造方法包括设置发光控制晶体管的工序，所述发光控制晶体管具有所述半导体膜，所述半导体膜中所述栅极与所述平坦化区域重叠。
7.根据权利要求2至6中任一项所述的有源矩阵基板的制造方法，其特征在于，
所述有源矩阵基板的制造方法包括设置驱动晶体管用初始化晶体管的工序，所述驱动晶体管用初始化晶体管具有所述栅极与所述粗面化区域重叠的所述半导体膜。
8.根据权利要求7所述的有源矩阵基板的制造方法，其特征在于，
所述有源矩阵基板的制造方法包括设置驱动晶体管用初始化晶体管的工序，所述驱动晶体管用初始化晶体管具有与所述粗面化区域全部重叠的所述半导体膜。
9.根据权利要求2至8中任一项所述的有源矩阵基板的制造方法，其特征在于，
所述有源矩阵基板的制造方法包括设置阈值电压补偿晶体管的工序，所述阈值电压补偿晶体管具有所述栅极与所述粗面化区域重叠的所述半导体膜。
10.根据权利要求9所述的有源矩阵基板的制造方法，其特征在于，
所述有源矩阵基板的制造方法包括设置阈值电压补偿晶体管的工序，所述阈值电压补偿晶体管具有与所述粗面化区域全部重叠的所述半导体膜。
11.一种有源矩阵基板，在基板上依次形成有基底无机绝缘膜、半导体膜、栅极绝缘膜以及栅极，所述有源矩阵基板的特征在于，
所述基底无机绝缘膜具有粗面化区域和平坦化区域，
所述粗面化区域与所述平坦化区域相比形成为粗糙面，与所述粗面化区域重叠的所述半导体膜的表面仿照所述基底无机绝缘膜的粗糙面，从而进行粗面化。
12.根据权利要求11所述的有源矩阵基板，其特征在于，
所述粗面化区域以与形成晶体管的所有所述半导体膜重叠的方式形成。
13.根据权利要求12所述的有源矩阵基板，其特征在于，
从所述栅极的与所述基板相反的一侧面依次包含层间膜和源极，
所述粗面化区域以至少与所述半导体膜重叠的方式形成，所述半导体膜与所述栅极重叠，
所述半导体膜经由形成在所述栅极绝缘膜及所述层间膜的接触孔与所述源极电连接，至少所述接触孔与所述平坦化区域重叠。
14.根据权利要求12或13所述的有源矩阵基板，其特征在于，
所述有源矩阵基板具备像素电路，所述像素电路具有驱动晶体管和写入晶体管，
所述像素电路中，在形成所述驱动晶体管的所述半导体膜中，所述栅极和所述粗面化区域重叠，
在形成所述写入晶体管的所述半导体膜中，所述栅极与所述平坦化区域重叠。
15.根据权利要求12至14中任一项所述的有源矩阵基板，其特征在于，
写入晶体管及发光控制晶体管由连续的所述半导体膜形成，所述发光控制晶体管与所述写入晶体管之间的所述半导体膜的至少一部分与所述平坦化区域重叠。
16.根据权利要求15所述的有源矩阵基板，其特征在于，
在形成所述发光控制晶体管的所述半导体膜中，所述栅极与所述平坦化区域重叠。
17.根据权利要求12至16中任一项所述的有源矩阵基板，其特征在于，
在形成驱动晶体管用初始化晶体管的所述半导体膜中，所述栅极与所述粗面化区域重叠。
18.根据权利要求17所述的有源矩阵基板，其特征在于，
在形成所述驱动晶体管用初始化晶体管的所述半导体膜中，所述半导体膜全部与所述粗面化区域重叠。
19.根据权利要求12至18中任一项所述的有源矩阵基板，其特征在于，
在形成阈值电压补偿晶体管的所述半导体膜中，所述栅极与所述粗面化区域重叠。
20.根据权利要求19所述的有源矩阵基板，其特征在于，
在形成所述阈值电压补偿晶体管的所述半导体膜中，所述半导体膜全部与所述粗面化区域重叠。
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