WO2019187102A1 - アクティブマトリクス基板、表示装置およびアクティブマトリクス基板の製造方法 - Google Patents

アクティブマトリクス基板、表示装置およびアクティブマトリクス基板の製造方法 Download PDF

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WO2019187102A1
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WO
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active matrix
matrix substrate
insulating film
oxide semiconductor
upper gate
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PCT/JP2018/013870
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English (en)
French (fr)
Inventor
悠二郎 武田
正智 本城
Original Assignee
シャープ株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Definitions

  • the present invention relates to an active matrix substrate, a display device, and a method for manufacturing an active matrix substrate.
  • a current-driven organic EL element is well known as a display element constituting pixels arranged in a matrix.
  • a display incorporating a display device can be made larger and thinner, and attention has been paid to the vividness of displayed images, and an organic EL display device including an organic EL (Electro Luminescence) element in a pixel has been developed. Has been actively conducted.
  • a current-driven display element is provided in each pixel together with a switching element such as a thin film transistor (TFT) that is individually controlled, and an active matrix display device that controls an electro-optic element for each pixel is obtained.
  • a switching element such as a thin film transistor (TFT) that is individually controlled
  • an active matrix display device that controls an electro-optic element for each pixel is obtained.
  • Patent Document 1 a material using an oxide-based semiconductor material having higher electron mobility than amorphous silicon and less leakage current than low-frequency polysilicon has been proposed (for example, Patent Document 1). reference).
  • a top gate structure and a bottom gate structure are known, and it is also known that the top gate structure can more easily reduce the parasitic capacitance than the bottom gate structure.
  • FIG. 11 is a schematic cross-sectional view showing an outline of a top gate structure conventionally proposed in an active matrix type display device.
  • a conventional top gate TFT has a lower gate electrode 2, a base insulating film 3, an oxide semiconductor layer 4, an upper gate insulating film 5, an upper gate electrode 6, and an intermediate insulating film on a substrate 1 such as glass. 7, a source electrode 8a, and a drain electrode 8b.
  • Contact holes 7a and 7b reaching the oxide semiconductor layer 4 from the surface are formed in the intermediate insulating film 7, and the source electrode 8a and the drain electrode 8b are connected to the oxide semiconductor layer 4 through the contact holes 7a and 7b. Is electrically connected.
  • a region where the source electrode 8 a is in contact is a source region
  • a region where the drain electrode 8 b is in contact is a drain electrode, and a channel region is between the source region and the drain region. .
  • the source electrode 8a and the drain electrode 8b formed on the intermediate insulating film 7 are electrically connected to the oxide semiconductor layer 4 through the contact holes 7a and 7b. Therefore, it is necessary to secure the size of the contact holes 7a and 7b, and it is difficult to reduce the size of the TFT.
  • the oxide semiconductor layer 4 after forming the upper gate electrode 6, it is necessary to reduce the oxide semiconductor layer 4 to be a conductor by plasma treatment or the like, thereby increasing the number of manufacturing steps.
  • the channel length is shortened in order to reduce the threshold voltage, the distances between the source electrode 8a and drain electrode 8b and the upper gate electrode 6 are also reduced, and it is difficult to reduce the parasitic capacitance. It was also difficult to improve pressure resistance.
  • an object of the present invention is to provide an active matrix substrate, a display device, and a method for manufacturing the active matrix substrate capable of improving the pressure resistance.
  • an active matrix substrate of the present invention includes a substrate, a base insulating film, an oxide semiconductor layer, an upper gate insulating film, a first metal layer, a first interlayer insulating film, and a second metal.
  • An upper matrix electrode formed of the first metal layer, and a conductive film formed of the first metal layer and at least partially overlapping the oxide semiconductor layer.
  • a source electrode and a drain electrode formed of the second metal layer, wherein the oxide semiconductor layer includes a channel region overlapping with the upper gate electrode, and a source region and drain region overlapping with the conductive film.
  • a resistance region between the channel region and the source region or the drain region, and the source electrode and the drain electrode are formed in the first interlayer insulating film. Via a contact hole, wherein said being conductive monolayer electrically connected.
  • a source region and a drain region are formed by overlapping with a conductor film, the channel region is shortened, and a resistance region is provided between the channel region and the source region or the drain region. Therefore, the pressure resistance can be improved.
  • the first contact hole is formed at a position overlapping the oxide semiconductor layer.
  • the first contact hole is formed at a position not overlapping with the oxide semiconductor layer.
  • the upper gate insulating film is aligned with the upper gate electrode.
  • the upper gate insulating film covers the oxide semiconductor layer, and the conductive film is formed through the second contact hole formed in the upper gate insulating film. The region and the drain region are electrically connected.
  • a lower gate electrode and a lower gate insulating film are provided between the substrate and the oxide semiconductor layer.
  • the lower gate electrode has a larger width in the channel direction than the upper gate electrode.
  • a constant voltage is applied to the lower gate electrode.
  • a display device of the present invention is a display device including the active matrix substrate according to any one of the above, wherein only the upper gate electrode overlaps with the first channel region. And a second transistor in which the upper gate electrode and the lower gate electrode overlap with the second channel region.
  • the in-pixel circuit includes a writing transistor composed of the first transistor and a driving transistor composed of the second transistor.
  • a data signal voltage is input to the upper gate electrode, and the lower gate electrode and the source electrode are electrically connected.
  • the threshold value of the driving transistor is higher than the threshold value of the writing transistor.
  • an active matrix substrate manufacturing method includes a step of sequentially forming a base insulating film, an oxide semiconductor layer, and an upper gate insulating film on a substrate; Forming a conductive film on the physical semiconductor layer and an upper gate electrode on the upper gate insulating film; forming a first interlayer insulating film on the conductive film and on the upper gate electrode; Forming a first contact hole in the first interlayer insulating film; and forming a source electrode and a drain electrode electrically connected to the conductive film through the first contact hole in the second metal layer. It is characterized by providing.
  • an active matrix substrate a display device, and an active matrix substrate manufacturing method capable of improving the pressure resistance.
  • FIG. 1 is a schematic cross-sectional view showing a structure of an active matrix substrate 100 of a first embodiment.
  • 5 is a process diagram schematically showing a method for manufacturing the active matrix substrate 100.
  • FIG. 5 is a flowchart showing a method for manufacturing the active matrix substrate 100.
  • FIG. 2 is a circuit diagram showing an in-pixel circuit 30 of a display device using an active matrix substrate 100.
  • FIG. It is a schematic cross section which shows the structure of the active matrix substrate 110 of 2nd Embodiment.
  • 5 is a process diagram schematically showing a method for manufacturing the active matrix substrate 110.
  • FIG. 6 is a flowchart showing a method for manufacturing the active matrix substrate 110.
  • FIG. FIG. 3 is a circuit diagram showing an in-pixel circuit 40 of a display device using an active matrix substrate 110.
  • FIGS. 9A and 9B are schematic cross-sectional views showing the structure of the active matrix substrate of the third embodiment.
  • FIG. 9A shows an active matrix substrate 120 without a back gate
  • FIG. 9B shows an active matrix substrate with a back gate.
  • FIG. 10A is a schematic cross-sectional view showing the structure of an active matrix substrate according to a fourth embodiment.
  • FIG. 10A shows an active matrix substrate 140 without a back gate
  • FIG. 10B shows an active matrix substrate 150 with a back gate.
  • It is a schematic cross-sectional view showing an outline of a top gate structure conventionally proposed in an active matrix display device.
  • FIG. 1 is a schematic cross-sectional view showing the structure of the active matrix substrate 100 of this embodiment.
  • the active matrix substrate 100 includes a substrate 11, a base insulating film 12, an oxide semiconductor layer 13, conductive films 14 a and 14 b, an upper gate insulating film 15, an upper gate electrode 16, and a first interlayer insulating film 17.
  • the oxide semiconductor layer 13 includes a source region 13a, a drain region 13b, a channel region 13c, and a resistance region 13d.
  • contact holes 17a and 17b are formed in the first interlayer insulating film 17, and the source electrode 18a and the drain electrode 18b are electrically connected to the conductor films 14a and 14b through the contact holes 17a and 17b, respectively. Has been.
  • the substrate 11 is a flat member that holds each part of the active matrix substrate 100, and is made of, for example, glass or polyimide resin.
  • the base insulating film 12 is a film made of an insulating material on the substrate 11, and for example, SiO 2 , SiO x N y (x> y), SiN x O y (x> y), or the like can be used.
  • the oxide semiconductor layer 13 is a semiconductor layer formed on the base insulating film 12 and is made of an oxide-based semiconductor material. Specific examples of the oxide semiconductor layer 13 will be described later.
  • the source region 13a is a region overlapping with the conductive film 14a on the side of the oxide semiconductor layer 13 to which the source electrode 18a is connected.
  • the drain region 13b is a region overlapping with the conductive film 14b on the side of the oxide semiconductor layer 13 to which the drain electrode 18b is connected. Since the source region 13a and the drain region 13b are formed in contact with the conductor films 14a and 14b, oxygen contained in the oxide semiconductor layer 13 moves to the conductor films 14a and 14b and is reduced to be a conductor region. It has become.
  • the channel region 13 c is a region overlapping with the upper gate electrode 16 in the oxide semiconductor layer 13.
  • the resistance region 13d is a region of the oxide semiconductor layer 13 between the source region 13a and the channel region 13c, and a region between the drain region 13b and the channel region 13c.
  • the resistance region 13d is a region in which the oxide semiconductor layer 13 is not reduced and can be regarded as resistance electrically.
  • the conductor films 14a and 14b are films made of a conductive material at least partially overlapping the oxide semiconductor layer 13, and are formed of the first metal layer in the present invention.
  • Specific examples of the first metal layer include a metal film containing an element selected from materials such as Al, W, Mo, Ta, Cr, Cu, and Ti, or an alloy film containing these elements as components. .
  • Ti / Al / Ti, Ti / Al / Mo, and the like can be given.
  • the upper gate insulating film 15 is a film made of an insulating material on the oxide semiconductor layer 13.
  • a single layer film or a laminated film using a material such as) can be used.
  • the upper gate electrode 16 is a film made of a conductive material formed on the upper gate insulating film 15, and is composed of the first metal layer in the present invention.
  • the first metal layer include a metal film containing an element selected from materials such as Al, W, Mo, Ta, Cr, Cu, and Ti, or an alloy film containing these elements as components. .
  • the conductor films 14a and 14b are composed of laminated films, Ti / Al / Ti, Ti / Al / Mo, and the like can be given.
  • the first interlayer insulating film 17 is a film made of an insulating material provided so as to cover the oxide semiconductor layer 13, the conductive films 14a and 14b, the upper gate insulating film 15, and the upper gate electrode 16, for example, SiO 2 2 , a single layer film or a laminated film using a material such as SiN x , SiO x N y (x> y), or SiN x O y (x> y) can be used.
  • the first interlayer insulating film 17 may have a multilayer structure, and a known capacitor wiring or the like may be formed between the first and second layers.
  • the contact holes 17a and 17b are holes formed so as to reach the conductor films 14a and 14b from the surface of the first interlayer insulating film 17, and the inside thereof is filled with the source electrode 18a and the drain electrode 18b, respectively. .
  • the contact holes 17a and 17b correspond to the first contact holes in the present invention.
  • the source electrode 18a is a film made of a conductive material formed on the first interlayer insulating film 17 in a region covering the contact hole 17a.
  • the drain electrode 18b is a film made of a conductive material formed in a region covering the contact hole 17b on the first interlayer insulating film 17.
  • the source electrode 18a and the drain electrode 18b are composed of the second metal layer in the present invention.
  • Specific examples of the second metal layer include a single layer film, a laminated film, and an alloy film using materials such as Ti, Al, Mo, Ta, W, and Cu.
  • Examples of the laminated film include Ti / Al / Ti and Ti / Al / Mo.
  • the oxide semiconductor material contained in the oxide semiconductor layer 13 may be an amorphous oxide semiconductor or a crystalline oxide semiconductor having a crystalline portion.
  • the crystalline oxide semiconductor include a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, and a crystalline oxide semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface.
  • the oxide semiconductor layer 13 may have a stacked structure of two or more layers.
  • the oxide semiconductor layer 13 may include an amorphous oxide semiconductor layer and a crystalline oxide semiconductor layer.
  • a plurality of crystalline oxide semiconductor layers having different crystal structures may be included.
  • a plurality of amorphous oxide semiconductor layers may be included.
  • the oxide semiconductor layer 13 may include at least one metal element of In, Ga, and Zn, for example.
  • the oxide semiconductor layer 13 includes, for example, an In—Ga—Zn—O-based semiconductor (eg, indium gallium zinc oxide).
  • Such an oxide semiconductor layer 13 can be formed of an oxide semiconductor film containing an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than one hundredth of that of an a-Si TFT).
  • the TFT is suitably used as a driving TFT (for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels) and a pixel TFT (a TFT provided in the pixel).
  • a driving TFT for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels
  • a pixel TFT a TFT provided in the pixel
  • the oxide semiconductor layer 13 may include another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • an In—Sn—Zn—O-based semiconductor eg, In 2 O 3 —SnO 2 —ZnO; InSnZnO
  • the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • the oxide semiconductor layer includes an In—Al—Zn—O based semiconductor, an In—Al—Sn—Zn—O based semiconductor, a Zn—O based semiconductor, an In—Zn—O based semiconductor, and a Zn—Ti—O based semiconductor.
  • Mg x Zn 1-x O magnesium zinc oxide
  • Cd x Zn 1-x O cadmium zinc oxide
  • Cd x Zn 1-x O cadmium zinc oxide
  • ZnO is amorphous in which one or more impurity elements of Group 1 element, Group 13 element, Group 14 element, Group 15 element or Group 17 element are added.
  • a state, a polycrystalline state, a microcrystalline state in which an amorphous state and a polycrystalline state are mixed, or a state in which no impurity element is added can be used.
  • FIG. 2 is a process diagram schematically showing a method for manufacturing the active matrix substrate 100.
  • FIG. 3 is a flowchart showing a method for manufacturing the active matrix substrate 100.
  • a substrate 11 is prepared, a base insulating film 12 is formed on the substrate 11, an oxide semiconductor layer 13 is formed on the base insulating film 12, and patterning is performed. More specifically, for example, as shown in FIG. 3, a polyimide film is applied on a substrate such as glass, the polyimide film is cured, a buffer inorganic film is formed, and the polyimide film is applied and cured again.
  • the substrate 11 having flexibility is obtained by peeling off the substrate.
  • a base coat SiO 2 is formed as a base insulating film 12 over the substrate 11 by a CVD method, and an oxide semiconductor film containing an In—Ga—Zn—O-based semiconductor is formed by a sputtering method. Further, the oxide semiconductor film is patterned by photolithography so that the oxide semiconductor layer 13 remains only in a predetermined region.
  • flat glass can be used as the substrate 11.
  • the upper gate insulating film 15 is formed on the oxide semiconductor layer 13. More specifically, for example, as shown in FIG. 3, SiO 2 that is the upper gate insulating film 15 is formed on the base insulating film 12 and the oxide semiconductor layer 13 by the CVD method, and is predetermined by the photolithography method. Patterning is performed so that the upper gate insulating film 15 remains only in the region.
  • conductor films 14 a and 14 b are formed on the base insulating film 12 and the oxide semiconductor layer 13, and an upper gate electrode 16 is formed on the upper gate insulating film 15. .
  • a region of the oxide semiconductor layer 13 that is in contact with the conductor films 14a and 14b is formed into a conductor to form a source region 13a and a drain region 13b.
  • a Ti / Al / Ti laminated film is sputtered as a first metal layer on the base insulating film 12, the oxide semiconductor layer 13, and the upper gate insulating film 15. Then, patterning is performed by photolithography so that the first metal layer remains only in a predetermined region.
  • the first metal layer left on the upper gate insulating film 15 constitutes the upper gate electrode 16, and the first metal layers partially overlapped with the oxide semiconductor layer 13 are the conductive films 14a and 14b, respectively.
  • Configure. By performing plasma treatment or heat treatment after the patterning, oxygen contained in the oxide semiconductor layer 13 is overlapped with the conductor film 14a in a region of the oxide semiconductor layer 13 that overlaps with the conductor films 14a and 14b. , 14b and reduced to be a conductor, thereby forming a source region 13a and a drain region 13b. This eliminates the need for plasma treatment or the like for reducing the oxide semiconductor layer 13 into a conductor.
  • the upper gate insulating film 15 may be etched again using the upper gate electrode 16 as a mask. In this way, by performing self-aligned etching using the upper gate electrode 16 as a mask, the upper gate insulating film 15 can be formed in alignment with the substantially same width as the upper gate electrode 16. As a result, the width of the upper gate insulating film 15 can be reduced to further shorten the channel length.
  • a first interlayer insulating film 17 is formed to cover the oxide semiconductor layer 13, the conductive films 14a and 14b, the upper gate insulating film 15, and the upper gate electrode 16, and Contact holes 17a and 17b are formed in the first interlayer insulating film 17, and a source electrode 18a and a drain electrode 18b are formed. More specifically, for example, as shown in FIG. 3, the first interlayer insulating film 17 is formed on the oxide semiconductor layer 13, the conductive films 14a and 14b, the upper gate insulating film 15, and the upper gate electrode 16 by the CVD method. Then, SiN x having a thickness of 100 nm and SiO 2 having a thickness of 300 nm are formed.
  • contact holes 17a and 17b that reach the conductor films 14a and 14b from the surface of the first interlayer insulating film 17 are formed by patterning by photolithography.
  • a Ti / Al / Ti laminated film is formed by sputtering as the second metal layer, and is patterned by photolithography so that the second metal layer remains only in a predetermined region.
  • the second metal layer left in the region covering the contact hole 17a constitutes the source electrode 18a
  • the second metal layer left in the region covering the contact hole 17b constitutes the drain electrode 18b.
  • the second metal layer is not limited to a Ti / Al / Ti laminated film, and may be a single layer / laminated metal layer, for example, having a metal having a property of removing oxygen such as Ti as a lower layer.
  • a metal having a property of removing oxygen such as Ti as a lower layer.
  • molybdenum, tantalum, tungsten, or the like can be used, and a two-layer wiring with Ti as the lower layer and Cu as the upper layer may be used. Also at this time, molybdenum, tantalum, tungsten or the like can be used instead of Ti.
  • the contact holes 17a and 17b reach the conductor films 14a and 14b at positions overlapping the oxide semiconductor layer 13.
  • the source region 13a and the drain region 13b in which the conductor films 14a and 14b are in contact with the oxide semiconductor layer 13 are conductorized, and a resistance region 13d is formed between the channel region 13c.
  • the electrical connection of the source electrode 18a and the drain electrode 18b and the oxide semiconductor layer 13 is ensured by the conductive films 14a and 14b, the source region 13a, and the drain region 13b.
  • the resistance region 13d exists on both sides of the channel region 13c, the channel length can be shortened and the pressure resistance can be improved. Further, the TFT can be miniaturized to increase the definition.
  • FIG. 4 is a circuit diagram showing the in-pixel circuit 30 of the display device using the active matrix substrate 100.
  • the display device of this embodiment includes a drive transistor T1, a write transistor T2, a light emission control transistor T3, a capacitor C, and an organic EL element OLED.
  • the drive transistor T1, the write transistor T2, and the light emission control transistor T3 are TFTs formed on the same substrate 11 and have the TFT structure shown in FIG.
  • the capacitor C is realized by a capacitor wiring formed in the multilayer structure of the first interlayer insulating film 17.
  • the drive transistor T1 has a drain terminal connected to the high power supply voltage ELVDD, a source terminal connected to the drain terminal of the light emission control transistor T3, and a gate connected to the source terminal of the write transistor T2.
  • the write transistor T2 has a drain terminal connected to the data line S (m), a source terminal connected to the gate of the drive transistor T1, and a gate connected to the scan line G (n).
  • the light emission control transistor T3 has a drain terminal connected to the source terminal of the drive transistor T1, a source terminal connected to the anode of the organic EL element OLED, and a gate connected to the light emission control line EM (n).
  • One end of the capacitor C is connected to the gate of the drive transistor T1, and the other end is connected to the source terminal of the drive transistor T1.
  • the anode of the organic EL element OLED is connected to the source terminal of the light emission control transistor T3, and the cathode is connected to the low power supply voltage ELVSS.
  • the drive transistor T1 shown in FIG. 4 is composed of the TFT of the active matrix substrate 100 shown in FIG. 1, and the control terminal connected to the upper gate electrode 16 and the source electrode 18a have the capacitance C. Connected through.
  • the capacitor C is realized by a capacitor wiring formed in the multilayer structure of the first interlayer insulating film 17, a wiring layer is further formed in the first interlayer insulating film 17, and the upper gate electrode 16 and the source electrode 18a are formed. It is electrically connected to the capacitor C.
  • the scanning line G (n) is set to a high potential to turn on the writing transistor T2, and the transistor reading data voltage is transferred from the data line S (m) to the gate of the driving transistor T1 and the capacitor C.
  • the drive transistor T1 is turned on by the charge held in the capacitor C.
  • the light emission control line EM (n) is set to a high potential to turn on the light emission control transistor T3, and the current flows from the high power supply voltage ELVDD to the organic EL element OLED and the low power supply voltage ELVSS via the drive transistor T1 and the light emission control transistor T3. Flows, and the organic EL element OLED emits light.
  • FIG. 4 shows an example in which the light emission control transistor T3 is included in the in-pixel circuit 30, but a configuration not including the light emission control transistor T3 may be employed. Further, the in-pixel circuit 30 may include a known external compensation circuit or internal compensation circuit.
  • the in-pixel circuit 30 is configured using the active matrix substrate 100, the parasitic capacitance of the TFT is further reduced, the channel length is shortened, the breakdown voltage is improved, Image display can be performed. Further, by miniaturizing the TFT, it becomes easy to achieve high definition of the display device.
  • FIG. 5 is a schematic cross-sectional view showing the structure of the active matrix substrate 110 of this embodiment.
  • the active matrix substrate 110 includes a substrate 11, a base insulating film 12, an oxide semiconductor layer 13, conductive films 14 a and 14 b, an upper gate insulating film 15, an upper gate electrode 16, and a first interlayer insulating film 17.
  • This embodiment is different from the first embodiment in that a lower gate electrode 19 is formed between the substrate 11 and the base insulating film 12.
  • the oxide semiconductor layer 13 includes a source region 13a, a drain region 13b, a channel region 13c, and a resistance region 13d. Further, contact holes 17a and 17b are formed in the first interlayer insulating film 17, and the source electrode 18a and the drain electrode 18b are electrically connected to the conductor films 14a and 14b through the contact holes 17a and 17b, respectively. Has been.
  • the lower gate electrode 19 is a film made of a conductive material formed on the substrate 11 and is composed of the third metal layer in the present invention. As shown in FIG. 5, the lower gate electrode 19 preferably has a larger width in the channel direction than the upper gate electrode 16. Specific examples of the third metal layer include a metal film containing an element selected from materials such as Al, W, Mo, Ta, Cr, Cu, and Ti, or an alloy film containing these elements as components. .
  • a base insulating film 12 is formed on the substrate 11 and the lower gate electrode 19. A region of the base insulating film 12 formed on the lower gate electrode 19 functions as the lower gate insulating film in the present invention. . Therefore, the active matrix substrate 110 includes the lower gate electrode 19 and the lower gate insulating film between the substrate 11 and the oxide semiconductor layer 13.
  • FIG. 6 is a process diagram schematically showing a method for manufacturing the active matrix substrate 110.
  • FIG. 7 is a flowchart showing a method for manufacturing the active matrix substrate 110.
  • a substrate 11 is prepared and a lower gate electrode 19 is formed on the substrate 11. More specifically, for example, as shown in FIG. 7, a polyimide film is applied on a substrate such as glass, the polyimide film is cured, a buffer inorganic film is formed, and the polyimide film is applied and cured again.
  • the substrate 11 having flexibility is obtained by peeling off the substrate.
  • flat glass can be used as the substrate 11.
  • a Ti / Al / Ti laminated film is formed as a third metal layer on the substrate 11 by sputtering, and is patterned by photolithography so that the third metal layer remains only in a predetermined region.
  • the third metal layer left on the substrate 11 constitutes a lower gate electrode 19 that is a back gate.
  • the base insulating film 12 is formed on the substrate 11 and the lower gate electrode 19, and the oxide semiconductor layer 13 is formed on the base insulating film 12, and patterning is performed.
  • the upper gate insulating film 15 is formed on the oxide semiconductor layer 13.
  • conductor films 14 a and 14 b are formed on the base insulating film 12 and the oxide semiconductor layer 13, and an upper gate electrode 16 is formed on the upper gate insulating film 15. .
  • a region of the oxide semiconductor layer 13 that is in contact with the conductor films 14a and 14b is formed into a conductor to form a source region 13a and a drain region 13b.
  • a first interlayer insulating film 17 is formed covering the oxide semiconductor layer 13, the conductive films 14a and 14b, the upper gate insulating film 15, and the upper gate electrode 16, Contact holes 17a and 17b are formed in the first interlayer insulating film 17, and a source electrode 18a and a drain electrode 18b are formed.
  • the upper gate insulating film 15 may be etched again using the upper gate electrode 16 as a mask.
  • Each process after the formation of the base insulating film 12 is the same as that of the first embodiment as shown in FIGS. 3 and 7, and a duplicate description is omitted.
  • FIG. 8 is a circuit diagram showing the in-pixel circuit 40 of the display device using the active matrix substrate 110.
  • the display device of this embodiment includes a drive transistor T1, a write transistor T2, a light emission control transistor T3, a capacitor C, and an organic EL element OLED.
  • the drive transistor T1, the write transistor T2, and the light emission control transistor T3 are TFTs formed on the same substrate 11, and each has a TFT structure without a back gate shown in FIG. 1 or a back gate with a back gate shown in FIG. It is formed with a TFT structure.
  • a TFT formed in a region where the third metal layer is left at the time of patterning of the lower gate electrode 19 has a back gate, and a TFT formed in a region where the third metal layer is not left has no back gate.
  • the capacitor C is realized by a capacitor wiring formed in the multilayer structure of the first interlayer insulating film 17.
  • the drive transistor T1 has a drain terminal connected to the high power supply voltage ELVDD, a source terminal connected to the drain terminal of the light emission control transistor T3, a gate connected to the source terminal of the write transistor T2, and a back gate connected to the source of the drive transistor T1. Connected to the terminal.
  • the driving transistor T1 includes a back gate, and is constituted by the second transistor in the present invention in which the upper gate electrode 16 and the lower gate electrode 19 shown in FIG. 5 overlap with the channel region 13c.
  • the write transistor T2 has a drain terminal connected to the data line S (m), a source terminal connected to the gate of the drive transistor T1, and a gate connected to the scan line G (n).
  • the write transistor T2 does not include a back gate, and is constituted by the first transistor in the present invention in which only the upper gate electrode 16 shown in FIG. 1 overlaps the channel region 13c.
  • the light emission control transistor T3 has a drain terminal connected to the source terminal of the drive transistor T1, a source terminal connected to the anode of the organic EL element OLED, and a gate connected to the light emission control line EM (n).
  • the light emission control transistor T3 also does not include a back gate, and only the upper gate electrode 16 shown in FIG. 1 is formed of the first transistor in the present invention that overlaps the channel region 13c.
  • the capacitor C has one end connected to the gate (upper gate electrode) of the drive transistor T1, and the other end connected to the source terminal of the drive transistor T1.
  • a data signal voltage is stored in the capacitor C.
  • the anode of the organic EL element OLED is connected to the source terminal of the light emission control transistor T3, and the cathode is connected to the low power supply voltage ELVSS.
  • the drive transistor T1 shown in FIG. 8 is composed of the TFT of the active matrix substrate 110 shown in FIG. 5, and the control terminal connected to the upper gate electrode 16 and the source electrode 18a have the capacitance C. Connected through. However, the upper gate electrode 16 and the drain electrode 18b of the drive transistor T1 may be connected via a capacitor. In short, the data signal voltage is input to the control terminal of the drive transistor T1. Further, the lower gate electrode 19 and the source electrode 18a are electrically connected. The upper gate electrode 16 and the source electrode 18a are electrically connected to the capacitor C, and the lower gate electrode 19 and the source electrode 18a are electrically connected to the wiring layer formed in the base insulating film 12 and the first interlayer insulating film 17. May be performed. The display operation by the in-pixel circuit 40 is the same as that in the first embodiment, and a duplicate description is omitted.
  • a constant potential is applied to the back gate formed by the lower gate electrode 19 because the source terminal of the drive transistor T1 is connected.
  • the constant potential indicates that the driving transistor T1 is substantially constant over the ON operation period, that is, at least in the light emission period, and does not need to be substantially constant over the entire operation period of the display device.
  • substantially constant means that the voltage is not changed intentionally, and includes a case where a predetermined voltage is continuously applied from the outside and a case where a voltage applied from the outside is held.
  • the threshold value of the driving transistor T1 changes.
  • the threshold value shifts negatively.
  • the threshold value shifts positively.
  • the positive voltage supply source includes a high power supply voltage ELVDD (about 5 V)
  • the negative voltage supply source includes a low power supply voltage ELVSS (about ⁇ 5 V).
  • the threshold value of the driving transistor T1 shifts to the plus side. Since the write transistor T2 is a TFT that does not have the lower gate electrode 19 that is a back gate, the threshold value (eg, 4 V) of the drive transistor T1 is higher than the threshold value (eg, about 1 V) of the write transistor T2.
  • the threshold value may be low.
  • TFTs with and without a back gate having different threshold values can be mixed on the same substrate, and the threshold value can be changed depending on the function required for the TFT.
  • FIG. 8 shows an example in which the light emission control transistor T3 is included in the in-pixel circuit 40.
  • the light emission control transistor T3 may not be included.
  • the in-pixel circuit 40 may include a known external compensation circuit or internal compensation circuit.
  • FIG. 8 shows an example in which the source terminal of the driving transistor T1 is connected to the back gate, but the drain terminal may be connected to the back gate.
  • the connection destination for applying a constant potential to the back gate may be a high power supply voltage ELVDD, a low power supply voltage ELVSS, an initialization wiring, or the like.
  • the in-pixel circuit 40 is configured using the active matrix substrate 110, the parasitic capacitance of the TFT is further reduced, the channel length is shortened, the breakdown voltage is improved, Image display can be performed. Further, by miniaturizing the TFT, it becomes easy to achieve high definition of the display device.
  • FIG. 9 is a schematic cross-sectional view showing the structure of the active matrix substrate of this embodiment.
  • FIG. 9A shows an active matrix substrate 120 without a back gate
  • FIG. 9B shows an active matrix with a back gate.
  • a substrate 130 is shown.
  • the active matrix substrate 120 shown in FIG. 9A includes a substrate 11, a base insulating film 12, an oxide semiconductor layer 13, conductive films 14 a and 14 b, an upper gate insulating film 15, and an upper gate electrode 16. And a first interlayer insulating film 17, a source electrode 18a, and a drain electrode 18b.
  • the oxide semiconductor layer 13 includes a source region 13a, a drain region 13b, a channel region 13c, and a resistance region 13d. Further, contact holes 17a and 17b are formed in the first interlayer insulating film 17, and the source electrode 18a and the drain electrode 18b are electrically connected to the conductor films 14a and 14b through the contact holes 17a and 17b, respectively.
  • the active matrix substrate 130 shown in FIG. 9B further has a lower gate electrode 19.
  • the contact holes 17a and 17b reach the conductor films 14a and 14b at positions that do not overlap with the oxide semiconductor layer 13. Therefore, the electrical connection between the source electrode 18a and the source region 13a, and the electrical connection between the drain electrode 18b and the drain region 13b are made through the conductive films 14a and 14b.
  • the contact holes 17a and 17b are formed at positions that do not overlap with the oxide semiconductor layer 13, so that the area of the oxide semiconductor layer 13 can be reduced to shorten the channel length, the TFT can be downsized, and the display device can be reduced. High definition can be achieved.
  • the positions of the contact holes 17 a and 17 b can be separated from the upper gate electrode 16, and the regulation capacity generated between the source electrode 18 a and the drain electrode 18 b and the upper gate electrode 16 can be reduced.
  • FIG. 10 is a schematic cross-sectional view showing the structure of the active matrix substrate of this embodiment.
  • FIG. 10 (a) shows an active matrix substrate 140 without a back gate
  • FIG. 10 (b) shows an active matrix with a back gate.
  • a substrate 150 is shown.
  • the active matrix substrate 140 shown in FIG. 10A includes a substrate 11, a base insulating film 12, an oxide semiconductor layer 13, conductive films 14 a and 14 b, an upper gate insulating film 15, and an upper gate electrode 16. And a first interlayer insulating film 17, a source electrode 18a, and a drain electrode 18b.
  • the oxide semiconductor layer 13 includes a source region 13a, a drain region 13b, a channel region 13c, and a resistance region 13d. Further, contact holes 17 a and 17 b are formed in the first interlayer insulating film 17, and contact holes 15 a and 15 b are formed in the upper gate insulating film 15.
  • the active matrix substrate 150 shown in FIG. 10B further has a lower gate electrode 19.
  • the contact holes 15a and 15b are holes formed so as to reach the oxide semiconductor layer 13 from the surface of the upper gate insulating film 15, and are filled with conductive films 14a and 14b, respectively.
  • the contact holes 15a and 15b correspond to the second contact holes in the present invention.
  • the conductive films 14a and 14b are formed on the upper gate insulating film 15 in regions covering the contact holes 15a and 15b, and are electrically connected to the oxide semiconductor layer 13 via the contact holes 15a and 15b. It is connected.
  • regions where the conductor films 14a and 14b are in contact with each other are formed into conductors, which are a source region 13a and a drain region 13b, respectively.
  • the source electrode 18a and the drain electrode 18b are electrically connected to the conductor films 14a and 14b through contact holes 17a and 17b, respectively.
  • the upper gate insulating film 15 covers the oxide semiconductor layer 13 and the conductive films 14a and 14b are contact holes 15a formed in the upper gate insulating film 15. , 15b are electrically connected to the source region 13a and the drain region 13b. Accordingly, the position and area where the source region 13a and the drain region 13b are formed in the oxide semiconductor layer 13 can be adjusted.
  • the present invention is not limited to an organic EL display device using an organic EL element, and the display element to be used is not limited as long as the display device includes various display elements whose luminance and transmittance are controlled by current.
  • the current control display element include an organic EL (Electro Luminescence) display provided with an OLED (Organic Light Emitting Diode) or an EL display QLED such as an inorganic EL display provided with an inorganic light emitting diode ( There is a QLED display equipped with a Quantum light Emitting Diode (quantum dot light emitting diode).

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Abstract

基板（１１）と、下地絶縁膜（１２）と、酸化物半導体層（１３）と、上部ゲート絶縁膜（１５）と、第１金属層と、第１層間絶縁膜（１７）と、第２金属層とを備えるアクティブマトリクス基板（１００）であって、第１金属層で形成された上部ゲート電極（１６）および導体化膜（１４ａ，１４ｂ）と、第２金属層で形成されたソース電極（１８ａ）およびドレイン電極（１８ｂ）とを有し、酸化物半導体層（１３）は、チャネル領域（１３ｃ）と、ソース領域（１３ａ）およびドレイン領域（１３ｂ）と、チャネル領域（１３ｃ）とソース領域（１３ａ）またはドレイン領域（１３ｂ）の間の抵抗領域（１３ｄ）とを備え、ソース電極（１８ａ）およびドレイン電極（１８ｂ）は、第１層間絶縁膜（１７）に形成された第１コンタクトホール（１７ａ，１７ｂ）を介して、導体化膜（１４ａ，１４ｂ）と電気的に接続されているアクティブマトリクス基板。

Description

アクティブマトリクス基板、表示装置およびアクティブマトリクス基板の製造方法
　本発明は、アクティブマトリクス基板、表示装置およびアクティブマトリクス基板の製造方法に関する。
　マトリクスに配置された画素を構成する表示素子には、電流駆動型の有機ＥＬ素子がよく知られている。近年においては、表示装置が組み込まれたディスプレイを大型化かつ薄型化できると共に、表示される画像の鮮やかさに注目されて、画素に有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子を含んだ有機ＥＬ表示装置の開発が盛んに行われている。
　特に、電流駆動型の表示素子を、個別に制御する薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）等のスイッチ素子と共に各画素に設け、画素ごとに電気光学素子を制御するアクティブマトリクス型の表示装置とされることが多い。アクティブマトリクス型の表示装置とすることによって、パッシブ型の表示装置よりも高精細な画像表示を行うことができるからである。
　また、ＴＦＴを構成する半導体材料として、アモルファスシリコンよりも電子移動度が高く、低音ポリシリコンよりもリーク電流が少ない酸化物系半導体材料を用いたものも提案されている（例えば特許文献１等を参照）。ＴＦＴの構造としては、トップゲート構造やボトムゲート構造が知られており、トップゲート構造の方がボトムゲート構造よりも寄生容量の低減を図りやすいことも知られている。
　図１１は、アクティブマトリクス型の表示装置で従来から提案されているトップゲート構造の概要を示す模式断面図である。従来のトップゲート構造ＴＦＴは、ガラス等の基板１上に下部ゲート電極２と、下地絶縁膜３と、酸化物半導体層４と、上部ゲート絶縁膜５と、上部ゲート電極６と、中間絶縁膜７と、ソース電極８ａと、ドレイン電極８ｂを備えている。中間絶縁膜７には、表面から酸化物半導体層４にまで到達するコンタクトホール７ａ，７ｂが形成されており、コンタクトホール７ａ，７ｂを介してソース電極８ａとドレイン電極８ｂが酸化物半導体層４に電気的に接続されている。酸化物半導体層４のうち、ソース電極８ａが接触している領域がソース領域となり、ドレイン電極８ｂが接触している領域がドレイン電極となり、ソース領域とドレイン領域の間がチャネル領域となっている。
特許第５８９９３６６号公報
　しかし、図１１に示した従来のトップゲート構造ＴＦＴでは、中間絶縁膜７上に形成したソース電極８ａとドレイン電極８ｂはコンタクトホール７ａ，７ｂを介して酸化物半導体層４に電気的に接続されるため、コンタクトホール７ａ，７ｂのサイズを確保する必要があり、ＴＦＴのサイズを小型化することが困難であった。また、上部ゲート電極６を形成した後に、酸化物半導体層４をプラズマ処理等で還元して導体化する必要があり、製造工程が増加するという問題もあった。
　さらに、閾値電圧を低減するためにチャネル長を短くすると、ソース電極８ａおよびドレイン電極８ｂと上部ゲート電極６との距離も小さくなり、寄生容量の低減が困難であった。また、耐圧性を向上させることも困難であった。
　そこで本発明は、耐圧性を向上させることが可能なアクティブマトリクス基板、表示装置およびアクティブマトリクス基板の製造方法を提供することを課題とする。
　上記課題を解決するため本発明のアクティブマトリクス基板は、基板と、下地絶縁膜と、酸化物半導体層と、上部ゲート絶縁膜と、第１金属層と、第１層間絶縁膜と、第２金属層とを備えるアクティブマトリクス基板であって、前記第１金属層で形成された上部ゲート電極と、前記第１金属層で形成され、少なくとも一部が前記酸化物半導体層と重畳する導体化膜と、前記第２金属層で形成されたソース電極およびドレイン電極とを有し、前記酸化物半導体層は、前記上部ゲート電極と重畳するチャネル領域と、前記導体化膜と重畳するソース領域およびドレイン領域と、前記チャネル領域と前記ソース領域または前記ドレイン領域の間の抵抗領域とを備え、前記ソース電極および前記ドレイン電極は、前記第１層間絶縁膜に形成された第１コンタクトホールを介して、前記導体化膜と電気的に接続されていることを特徴とする。
　このような基板製造方法では、導体化膜と重畳して形成してソース領域とドレイン領域を構成してチャネル領域を短くし、チャネル領域とソース領域またはドレイン領域の間に抵抗領域を設けているため、耐圧性を向上させることが可能となる。
　また、本発明の一実施態様では、前記第１コンタクトホールは前記酸化物半導体層と重畳する位置に形成されている。
　また、本発明の一実施態様では、前記第１コンタクトホールは前記酸化物半導体層と重畳しない位置に形成されている。
　また、本発明の一実施態様では、前記上部ゲート絶縁膜は、前記上部ゲート電極と整合している。
　また、本発明の一実施態様では、前記上部ゲート絶縁膜は、前記酸化物半導体層を覆い、前記導体化膜は、前記上部ゲート絶縁膜に形成された第２コンタクトホールを介して、前記ソース領域および前記ドレイン領域と電気的に接続されている。
　また、本発明の一実施態様では、前記基板と前記酸化物半導体層との間に、下部ゲート電極および下部ゲート絶縁膜を備える。
　また、本発明の一実施態様では、前記下部ゲート電極は、前記上部ゲート電極よりもチャネル方向の幅が大きい。
　また、本発明の一実施態様では、前記下部ゲート電極には、定電圧が印加される。
　また、上記課題を解決するため本発明の表示装置は、上記の何れか一つに記載のアクティブマトリクス基板を備えた表示装置であって、前記上部ゲート電極のみが第１の前記チャネル領域と重畳する第１トランジスタと、前記上部ゲート電極および前記下部ゲート電極が第２の前記チャネル領域と重畳する第２トランジスタとを有することを特徴とする。
　また、本発明の一実施態様では、画素内回路として、前記第１トランジスタで構成された書き込みトランジスタと、前記第２トランジスタで構成された駆動トランジスタを備える。
　また、本発明の一実施態様では、前記駆動トランジスタは、前記上部ゲート電極にデータ信号電圧が入力され、前記下部ゲート電極と前記ソース電極が電気的に接続されている。
　また、本発明の一実施態様では、前記駆動トランジスタの閾値は、前記書き込みトランジスタの閾値よりも高電位である。
　また、上記課題を解決するため本発明のアクティブマトリクス基板の製造方法は、基板上に下地絶縁膜と酸化物半導体層と上部ゲート絶縁膜を順に形成する工程と、第１金属層で、前記酸化物半導体層上の導体化膜および前記上部ゲート絶縁膜上の上部ゲート電極を形成する工程と、前記導体化膜上および前記上部ゲート電極上に、第１層間絶縁膜を形成する工程と、前記第１層間絶縁膜に第１コンタクトホールを形成する工程と、第２金属層で、前記第１コンタクトホールを介して前記導体化膜と電気的に接続されたソース電極およびドレイン電極を形成する工程を備えることを特徴とする。
　本発明によれば、耐圧性を向上させることが可能なアクティブマトリクス基板、表示装置およびアクティブマトリクス基板の製造方法を提供することができる。
第１実施形態のアクティブマトリクス基板１００の構造を示す模式断面図である。 アクティブマトリクス基板１００の製造方法を模式的に示す工程図である。 アクティブマトリクス基板１００の製造方法を示すフロー図である。 アクティブマトリクス基板１００を用いた表示装置の画素内回路３０を示す回路図である。 第２実施形態のアクティブマトリクス基板１１０の構造を示す模式断面図である。 アクティブマトリクス基板１１０の製造方法を模式的に示す工程図である。 アクティブマトリクス基板１１０の製造方法を示すフロー図である。 アクティブマトリクス基板１１０を用いた表示装置の画素内回路４０を示す回路図である。 第３実施形態のアクティブマトリクス基板の構造を示す模式断面図であり、図９（ａ）はバックゲート無しのアクティブマトリクス基板１２０を示し、図９（ｂ）はバックゲート有りのアクティブマトリクス基板１３０を示している。 第４実施形態のアクティブマトリクス基板の構造を示す模式断面図であり、図１０（ａ）はバックゲート無しのアクティブマトリクス基板１４０を示し、図１０（ｂ）はバックゲート有りのアクティブマトリクス基板１５０を示している。 アクティブマトリクス型の表示装置で従来から提案されているトップゲート構造の概要を示す模式断面図である。
　＜第１実施形態＞
　以下、本発明に係る実施の形態を、図を参照しながら詳しく説明する。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。図１は本実施形態のアクティブマトリクス基板１００の構造を示す模式断面図である。
　アクティブマトリクス基板１００は、基板１１と、下地絶縁膜１２と、酸化物半導体層１３と、導体化膜１４ａ，１４ｂと、上部ゲート絶縁膜１５と、上部ゲート電極１６と、第１層間絶縁膜１７と、ソース電極１８ａと、ドレイン電極１８ｂを有している。また、酸化物半導体層１３は、ソース領域１３ａと、ドレイン領域１３ｂと、チャネル領域１３ｃと、抵抗領域１３ｄを含んでいる。また、第１層間絶縁膜１７にはコンタクトホール１７ａ，１７ｂが形成されており、ソース電極１８ａとドレイン電極１８ｂは、それぞれコンタクトホール１７ａ，１７ｂを介して導体化膜１４ａ，１４ｂと電気的に接続されている。
　基板１１は、アクティブマトリクス基板１００の各部を保持する平板状の部材であり、例えばガラスやポリイミド樹脂等で構成される。下地絶縁膜１２は、基板１１上に絶縁性材料で構成された膜であり、例えばＳｉＯ２、ＳｉＯｘＮｙ（ｘ＞ｙ）、ＳｉＮｘＯｙ（ｘ＞ｙ）等を用いることができる。酸化物半導体層１３は、下地絶縁膜１２上に形成された半導体層であり、酸化物系の半導体材料で構成されている。酸化物半導体層１３の具体例については後述する。
　ソース領域１３ａは、酸化物半導体層１３のうちソース電極１８ａが接続されている側の導体化膜１４ａと重畳している領域である。ドレイン領域１３ｂは、酸化物半導体層１３のうちドレイン電極１８ｂが接続されている側の導体化膜１４ｂと重畳している領域である。ソース領域１３ａとドレイン領域１３ｂは、導体化膜１４ａ，１４ｂが接触して形成されているため、酸化物半導体層１３中に含まれる酸素が導体化膜１４ａ，１４ｂに移り、還元されて導体領域となっている。
　チャネル領域１３ｃは、酸化物半導体層１３のうち上部ゲート電極１６と重畳する領域である。抵抗領域１３ｄは、酸化物半導体層１３のうちソース領域１３ａとチャネル領域１３ｃとの間の領域、およびドレイン領域１３ｂとチャネル領域１３ｃとの間の領域である。抵抗領域１３ｄは、酸化物半導体層１３が還元されておらず電気的には抵抗とみなすことができる領域である。
　導体化膜１４ａ，１４ｂは、少なくとも一部が酸化物半導体層１３上に重畳して形成された導電性材料からなる膜であり、本発明における第１金属層で構成されている。第１金属層の具体例としては、例えばＡｌ、Ｗ、Ｍｏ、Ｔａ、Ｃｒ、Ｃｕ、Ｔｉ等の材料から選ばれた元素を含む金属膜、またはこれらの元素を成分とする合金膜が挙げられる。導体化膜１４ａ，１４ｂを積層膜で構成する場合には、Ｔｉ／Ａｌ／ＴｉやＴｉ／Ａｌ／Ｍｏ等が挙げられる。
　上部ゲート絶縁膜１５は、酸化物半導体層１３上に絶縁性材料で構成された膜であり、例えばＳｉＯ２、ＳｉＮｘ、ＳｉＯｘＮｙ（ｘ＞ｙ）、ＳｉＮｘＯｙ（ｘ＞ｙ）等の材料を用いた単層膜や積層膜を用いることができる。
　上部ゲート電極１６は、上部ゲート絶縁膜１５上に形成された導電性材料からなる膜であり、本発明における第１金属層で構成されている。第１金属層の具体例としては、例えばＡｌ、Ｗ、Ｍｏ、Ｔａ、Ｃｒ、Ｃｕ、Ｔｉ等の材料から選ばれた元素を含む金属膜、またはこれらの元素を成分とする合金膜が挙げられる。導体化膜１４ａ，１４ｂを積層膜で構成する場合には、Ｔｉ／Ａｌ／ＴｉやＴｉ／Ａｌ／Ｍｏ等が挙げられる。
　第１層間絶縁膜１７は、酸化物半導体層１３、導体化膜１４ａ，１４ｂ、上部ゲート絶縁膜１５、上部ゲート電極１６を覆って設けられた絶縁性材料で構成された膜であり、例えばＳｉＯ２、ＳｉＮｘ、ＳｉＯｘＮｙ（ｘ＞ｙ）、ＳｉＮｘＯｙ（ｘ＞ｙ）等の材料を用いた単層膜や積層膜を用いることができる。第１層間絶縁膜１７は多層構造としてもよく、１層目と２層目の間に公知の容量配線等を形成するとしてもよい。
　コンタクトホール１７ａ，１７ｂは、第１層間絶縁膜１７の表面から導体化膜１４ａ，１４ｂまで到達するように形成された孔であり、内部にはそれぞれソース電極１８ａとドレイン電極１８ｂが充填されている。コンタクトホール１７ａ，１７ｂは、本発明における第１コンタクトホールに相当している。
　ソース電極１８ａは、第１層間絶縁膜１７上でコンタクトホール１７ａを覆う領域に形成された導電性材料からなる膜である。ドレイン電極１８ｂは、第１層間絶縁膜１７上でコンタクトホール１７ｂを覆う領域に形成された導電性材料からなる膜である。ソース電極１８ａとドレイン電極１８ｂは、本発明における第２金属層で構成されている。第２金属層の具体例としては、例えばＴｉ、Ａｌ、Ｍｏ、Ｔａ、Ｗ、Ｃｕ等の材料を用いた単層膜や積層膜、合金膜が挙げられる。積層膜としてはＴｉ／Ａｌ／ＴｉやＴｉ／Ａｌ／Ｍｏ等が挙げられる。
　酸化物半導体層１３に含まれる酸化物半導体材料は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
　酸化物半導体層１３は、２層以上の積層構造を有していてもよい。酸化物半導体層１３が積層構造を有する場合には、酸化物半導体層１３は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。
　非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
　酸化物半導体層１３は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層１３は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層１３は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
　なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
　酸化物半導体層１３は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ２Ｏ３－ＳｎＯ２－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ系半導体、ＩｎＧａＯ３（ＺｎＯ）５、酸化マグネシウム亜鉛（ＭｇｘＺｎ１－ｘＯ）、酸化カドミウム亜鉛（ＣｄｘＺｎ１－ｘＯ）などを含んでいてもよい。Ｚｎ－Ｏ系半導体としては、１族元素、１３族元素、１４族元素、１５族元素または１７族元素等のうち一種、または複数種の不純物元素が添加されたＺｎＯの非晶質（アモルファス）状態、多結晶状態または非晶質状態と多結晶状態が混在する微結晶状態のもの、または何も不純物元素が添加されていないものを用いることができる。
　次に、本実施形態のアクティブマトリクス基板１００の製造方法について図２，３を用いて説明する。図２は、アクティブマトリクス基板１００の製造方法を模式的に示す工程図である。図３は、アクティブマトリクス基板１００の製造方法を示すフロー図である。
　図２（ａ）に示すように、基板１１を用意して基板１１上に下地絶縁膜１２を形成し、下地絶縁膜１２上に酸化物半導体層１３を形成してパターニングを行う。より具体的には例えば図３に示しているように、ガラス等の基材上にポリイミド膜を塗布し、ポリイミド膜を硬化した後にバッファ無機膜を形成し、再度ポリイミド膜の塗布と硬化を行って基材から剥がして可撓性を有する基板１１を得る。その後、基板１１上にベースコートであるＳｉＯ２を下地絶縁膜１２としてＣＶＤ法で成膜し、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜をスパッタ法で成膜する。さらに、酸化物半導体膜をフォトリソグラフィー法により、所定領域にのみ酸化物半導体層１３が残るようにパターニングする。基板１１として可撓性を有する必要が無い場合には、平板状のガラスを基板１１として用いることもできる。
　次に、図２（ｂ）に示すように、酸化物半導体層１３上に上部ゲート絶縁膜１５を形成する。より具体的には例えば図３に示しているように、下地絶縁膜１２と酸化物半導体層１３上に上部ゲート絶縁膜１５であるＳｉＯ２をＣＶＤ法で成膜し、フォトリソグラフィー法により、所定領域にのみ上部ゲート絶縁膜１５が残るようにパターニングする。
　次に、図２（ｃ）に示すように、下地絶縁膜１２と酸化物半導体層１３上に導体化膜１４ａ，１４ｂを形成するとともに、上部ゲート絶縁膜１５上に上部ゲート電極１６を形成する。また、酸化物半導体層１３のうち導体化膜１４ａ，１４ｂと重畳して接触している領域が導体化されソース領域１３ａとドレイン領域１３ｂが形成される。
　より具体的には例えば図３に示しているように、下地絶縁膜１２と酸化物半導体層１３と上部ゲート絶縁膜１５の上に、第１金属層としてＴｉ／Ａｌ／Ｔｉの積層膜をスパッタ法で成膜し、フォトリソグラフィー法により、所定領域にのみ第１金属層が残るようにパターニングする。上部ゲート絶縁膜１５上に残された第１金属層が上部ゲート電極１６を構成し、酸化物半導体層１３と一部が重畳して残された第１金属層がそれぞれ導体化膜１４ａ，１４ｂを構成する。パターニング後にプラズマ処理、もしくは熱処理等を施すことで、酸化物半導体層１３のうち導体化膜１４ａ，１４ｂ接触して重畳している領域では、酸化物半導体層１３に含まれる酸素が導体化膜１４ａ，１４ｂに移動して還元されて導体化され、ソース領域１３ａとドレイン領域１３ｂが形成される。これにより、酸化物半導体層１３を還元して導体化するためのプラズマ処理等が不要となる。
　ここで、上部ゲート電極１６をパターニングした後に、上部ゲート電極１６をマスクとして用いて、再び上部ゲート絶縁膜１５をエッチングするとしてもよい。このように上部ゲート電極１６をマスクとしたセルフアラインでのエッチングを施すことで、上部ゲート絶縁膜１５を上部ゲート電極１６と略同程度の幅で整合して形成することができる。これにより、上部ゲート絶縁膜１５の幅を小さくしてチャネル長をさらに短くすることが可能となる。
　次に、図２（ｄ）に示すように、酸化物半導体層１３、導体化膜１４ａ，１４ｂ、上部ゲート絶縁膜１５、上部ゲート電極１６を覆って第１層間絶縁膜１７を形成し、第１層間絶縁膜１７にコンタクトホール１７ａ，１７ｂを形成し、ソース電極１８ａとドレイン電極１８ｂを形成する。より具体的には例えば図３に示しているように、酸化物半導体層１３、導体化膜１４ａ，１４ｂ、上部ゲート絶縁膜１５、上部ゲート電極１６の上に第１層間絶縁膜１７としてＣＶＤ法で厚さ１００ｎｍのＳｉＮｘと厚さ３００ｎｍのＳｉＯ２を成膜する。
　次に、フォトリソグラフィー法により、第１層間絶縁膜１７の表面から導体化膜１４ａ，１４ｂまで到達するコンタクトホール１７ａ，１７ｂをパターニングして形成する。次に、第２金属層としてＴｉ／Ａｌ／Ｔｉの積層膜をスパッタ法で成膜し、フォトリソグラフィー法により、所定領域にのみ第２金属層が残るようにパターニングする。コンタクトホール１７ａを覆う領域に残された第２金属層がソース電極１８ａを構成し、コンタクトホール１７ｂを覆う領域に残された第２金属層がドレイン電極１８ｂを構成する。第２金属層は、Ｔｉ／Ａｌ／Ｔｉの積層膜に限定されるものではなく、例えば、Ｔｉなどの酸素を抜く性質のメタルを下層にした単層／積層メタルレイヤーのようにしてもよいし、Ｔｉの代わりにモリブデンやタンタル、タングステン等を用いることができ、また、下層にＴｉ、上層にＣｕとした２層配線でもよい。このときも、Ｔｉの代わりにモリブデンやタンタル、タングステン等を用いることができる。
　本実施形態のアクティブマトリクス基板１００では、コンタクトホール１７ａ，１７ｂは、酸化物半導体層１３と重畳する位置で導体化膜１４ａ，１４ｂにまで到達している。また、導体化膜１４ａ，１４ｂが酸化物半導体層１３と接触するソース領域１３ａとドレイン領域１３ｂは導体化され、チャネル領域１３ｃとの間は抵抗領域１３ｄとされている。これにより、ソース電極１８ａおよびドレイン電極１８ｂと酸化物半導体層１３の電気的接続が導体化膜１４ａ，１４ｂとソース領域１３ａとドレイン領域１３ｂで確保される。また、抵抗領域１３ｄがチャネル領域１３ｃの両側に存在することで、チャネル長を短くすることができ、耐圧性を向上させることができる。また、ＴＦＴを小型化して高精細化することもできる。
　図４は、アクティブマトリクス基板１００を用いた表示装置の画素内回路３０を示す回路図である。図４に示すように、本実施形態の表示装置は、駆動トランジスタＴ１と、書き込みトランジスタＴ２と、発光制御トランジスタＴ３と、容量Ｃと、有機ＥＬ素子ＯＬＥＤを備えている。
　駆動トランジスタＴ１、書き込みトランジスタＴ２、発光制御トランジスタＴ３は、それぞれ同一の基板１１上に形成されたＴＦＴであり、図１に示したＴＦＴ構造で形成されている。また、容量Ｃは第１層間絶縁膜１７の多層構造中に形成された容量配線によって実現されている。
　駆動トランジスタＴ１は、ドレイン端子が高電源電圧ＥＬＶＤＤに接続され、ソース端子が発光制御トランジスタＴ３のドレイン端子に接続され、ゲートが書き込みトランジスタＴ２のソース端子に接続されている。書き込みトランジスタＴ２は、ドレイン端子がデータラインＳ（ｍ）に接続され、ソース端子が駆動トランジスタＴ１のゲートに接続され、ゲートが走査ラインＧ（ｎ）に接続されている。発光制御トランジスタＴ３は、ドレイン端子が駆動トランジスタＴ１のソース端子に接続され、ソース端子が有機ＥＬ素子ＯＬＥＤのアノードに接続され、ゲートが発光制御ラインＥＭ（ｎ）に接続されている。容量Ｃは、一端が駆動トランジスタＴ１のゲートに接続され、他端が駆動トランジスタＴ１のソース端子に接続されている。有機ＥＬ素子ＯＬＥＤのアノードは発光制御トランジスタＴ３のソース端子に接続され、カソードは低電源電圧ＥＬＶＳＳに接続されている。
　上述したように、図４に示した駆動トランジスタＴ１は、図１に示したアクティブマトリクス基板１００のＴＦＴで構成されており、上部ゲート電極１６に接続された制御端子と、ソース電極１８ａが容量Ｃを介して接続されている。容量Ｃを第１層間絶縁膜１７の多層構造中に形成された容量配線によって実現する場合には、第１層間絶縁膜１７中にさらに配線層を形成し、上部ゲート電極１６およびソース電極１８ａを容量Ｃと電気的に接続する。
　図４に示した画素内回路３０では、走査ラインＧ（ｎ）をハイ電位にして書き込みトランジスタＴ２をオンにし、トランジスタ読み出し用データ電圧をデータラインＳ（ｍ）から駆動トランジスタＴ１のゲートと容量Ｃに印加し、容量Ｃに電荷を保持する。容量Ｃに保持された電荷によって駆動トランジスタＴ１はオンになる。次に、発光制御ラインＥＭ（ｎ）をハイ電位にして発光制御トランジスタＴ３をオンにし、駆動トランジスタＴ１と発光制御トランジスタＴ３を介して高電源電圧ＥＬＶＤＤから有機ＥＬ素子ＯＬＥＤおよび低電源電圧ＥＬＶＳＳに電流が流れ、有機ＥＬ素子ＯＬＥＤが発光する。
　図４では、画素内回路３０に発光制御トランジスタＴ３を含む例を示したが、発光制御トランジスタＴ３を含まない構成としてもよい。また、公知の外部補償回路や内部補償回路を画素内回路３０に含むとしてもよい。
　本実施形態の表示装置では、アクティブマトリクス基板１００を用いて画素内回路３０を構成しているため、ＴＦＴの寄生容量をさらに低減するとともに、チャネル長を短くし、耐圧性を向上させ、良好な画像表示を行うことができる。また、ＴＦＴの小型化を図ることで、表示装置の高精細化を図りやすくなる。
　＜第２実施形態＞
　次に、本発明の第２実施形態について図面を用いて説明する。第１実施形態と重複する構成は説明を省略する。図５は本実施形態のアクティブマトリクス基板１１０の構造を示す模式断面図である。
　アクティブマトリクス基板１１０は、基板１１と、下地絶縁膜１２と、酸化物半導体層１３と、導体化膜１４ａ，１４ｂと、上部ゲート絶縁膜１５と、上部ゲート電極１６と、第１層間絶縁膜１７と、ソース電極１８ａと、ドレイン電極１８ｂと、下部ゲート電極１９を有している。本実施形態では、基板１１と下地絶縁膜１２との間に、下部ゲート電極１９が形成されている点が第１実施形態と異なっている。
　また酸化物半導体層１３は、ソース領域１３ａと、ドレイン領域１３ｂと、チャネル領域１３ｃと、抵抗領域１３ｄを含んでいる。また、第１層間絶縁膜１７にはコンタクトホール１７ａ，１７ｂが形成されており、ソース電極１８ａとドレイン電極１８ｂは、それぞれコンタクトホール１７ａ，１７ｂを介して導体化膜１４ａ，１４ｂと電気的に接続されている。
　下部ゲート電極１９は、基板１１上に形成された導電性材料からなる膜であり、本発明における第３金属層で構成されている。図５に示すように、下部ゲート電極１９は、上部ゲート電極１６よりもチャネル方向の幅を大きくすることが好ましい。第３金属層の具体例としては、例えばＡｌ、Ｗ、Ｍｏ、Ｔａ、Ｃｒ、Ｃｕ、Ｔｉ等の材料から選ばれた元素を含む金属膜、またはこれらの元素を成分とする合金膜が挙げられる。基板１１と下部ゲート電極１９の上には下地絶縁膜１２が形成されているが、下地絶縁膜１２のうち下部ゲート電極１９上に形成された領域は、本発明における下部ゲート絶縁膜として機能する。したがって、アクティブマトリクス基板１１０では、基板１１と酸化物半導体層１３との間に、下部ゲート電極１９および下部ゲート絶縁膜を備えている。
　次に、本実施形態のアクティブマトリクス基板１１０の製造方法について図６，７を用いて説明する。図６は、アクティブマトリクス基板１１０の製造方法を模式的に示す工程図である。図７は、アクティブマトリクス基板１１０の製造方法を示すフロー図である。
　図６（ａ）に示すように、基板１１を用意して基板１１上に下部ゲート電極１９を形成する。より具体的には例えば図７に示しているように、ガラス等の基材上にポリイミド膜を塗布し、ポリイミド膜を硬化した後にバッファ無機膜を形成し、再度ポリイミド膜の塗布と硬化を行って基材から剥がして可撓性を有する基板１１を得る。基板１１として可撓性を有する必要が無い場合には、平板状のガラスを基板１１として用いることもできる。その後、基板１１上に第３金属層としてＴｉ／Ａｌ／Ｔｉの積層膜をスパッタ法で成膜し、フォトリソグラフィー法により、所定領域にのみ第３金属層が残るようにパターニングする。基板１１上に残された第３金属層がバックゲートである下部ゲート電極１９構成する。
　次に、図６（ｂ）に示すように、基板１１と下部ゲート電極１９の上に下地絶縁膜１２を形成し、下地絶縁膜１２上に酸化物半導体層１３を形成してパターニングを行う。次に、図６（ｃ）に示すように、酸化物半導体層１３上に上部ゲート絶縁膜１５を形成する。次に、図６（ｄ）に示すように、下地絶縁膜１２と酸化物半導体層１３上に導体化膜１４ａ，１４ｂを形成するとともに、上部ゲート絶縁膜１５上に上部ゲート電極１６を形成する。また、酸化物半導体層１３のうち導体化膜１４ａ，１４ｂと重畳して接触している領域が導体化されソース領域１３ａとドレイン領域１３ｂが形成される。次に、図６（ｅ）に示すように、酸化物半導体層１３、導体化膜１４ａ，１４ｂ、上部ゲート絶縁膜１５、上部ゲート電極１６を覆って第１層間絶縁膜１７を形成し、第１層間絶縁膜１７にコンタクトホール１７ａ，１７ｂを形成し、ソース電極１８ａとドレイン電極１８ｂを形成する。
　本実施形態でも、上部ゲート電極１６をパターニングした後に、上部ゲート電極１６をマスクとして用いて、再び上部ゲート絶縁膜１５をエッチングするとしてもよい。下地絶縁膜１２を形成した後の各工程は、具体的な例は図３および図７に示したように第１実施形態と同様であり、重複する説明を省略する。
　図８は、アクティブマトリクス基板１１０を用いた表示装置の画素内回路４０を示す回路図である。図８に示すように、本実施形態の表示装置は、駆動トランジスタＴ１と、書き込みトランジスタＴ２と、発光制御トランジスタＴ３と、容量Ｃと、有機ＥＬ素子ＯＬＥＤを備えている。
　駆動トランジスタＴ１、書き込みトランジスタＴ２、発光制御トランジスタＴ３は、それぞれ同一の基板１１上に形成されたＴＦＴであり、図１に示したバックゲート無しのＴＦＴ構造、または図５に示したバックゲート有りのＴＦＴ構造で形成されている。下部ゲート電極１９のパターニング時に第３金属層を残した領域に形成したＴＦＴがバックゲート有りとなり、第３金属層が残っていない領域に形成したＴＦＴがバックゲート無しとなる。これにより、同一のアクティブマトリクス基板１１０上に、バックゲート無しのＴＦＴとバックゲート有りのＴＦＴを混在させることができる。また、容量Ｃは第１層間絶縁膜１７の多層構造中に形成された容量配線によって実現されている。
　駆動トランジスタＴ１は、ドレイン端子が高電源電圧ＥＬＶＤＤに接続され、ソース端子が発光制御トランジスタＴ３のドレイン端子に接続され、ゲートが書き込みトランジスタＴ２のソース端子に接続され、バックゲートが駆動トランジスタＴ１のソース端子に接続されている。駆動トランジスタＴ１はバックゲートを備えており、図５に示した上部ゲート電極１６および下部ゲート電極１９がチャネル領域１３ｃと重畳する本発明における第２トランジスタで構成されている。
　書き込みトランジスタＴ２は、ドレイン端子がデータラインＳ（ｍ）に接続され、ソース端子が駆動トランジスタＴ１のゲートに接続され、ゲートが走査ラインＧ（ｎ）に接続されている。書き込みトランジスタＴ２はバックゲートを備えておらず、図１に示した上部ゲート電極１６のみがチャネル領域１３ｃと重畳する本発明における第１トランジスタで構成されている。
　発光制御トランジスタＴ３は、ドレイン端子が駆動トランジスタＴ１のソース端子に接続され、ソース端子が有機ＥＬ素子ＯＬＥＤのアノードに接続され、ゲートが発光制御ラインＥＭ（ｎ）に接続されている。発光制御トランジスタＴ３もバックゲートを備えておらず、図１に示した上部ゲート電極１６のみがチャネル領域１３ｃと重畳する本発明における第１トランジスタで構成されている。
　容量Ｃは、一端が駆動トランジスタＴ１のゲート（上部ゲート電極）に接続され、他端が駆動トランジスタＴ１のソース端子に接続されている。容量Ｃにデータ信号電圧が蓄えられる。有機ＥＬ素子ＯＬＥＤのアノードは発光制御トランジスタＴ３のソース端子に接続され、カソードは低電源電圧ＥＬＶＳＳに接続されている。
　上述したように、図８に示した駆動トランジスタＴ１は、図５に示したアクティブマトリクス基板１１０のＴＦＴで構成されており、上部ゲート電極１６に接続された制御端子と、ソース電極１８ａが容量Ｃを介して接続されている。ただし、駆動トランジスタＴ１の上部ゲート電極１６とドレイン電極１８ｂがコンデンサを介して接続されていてもよく、要は、駆動トランジスタＴ１の制御端子にデータ信号電圧が入力される。また、下部ゲート電極１９とソース電極１８ａが電気的に接続されている。上部ゲート電極１６およびソース電極１８ａと容量Ｃと電気的接続や、下部ゲート電極１９とソース電極１８ａとの電気的接続は、下地絶縁膜１２や第１層間絶縁膜１７中に形成された配線層によって行われるとしてもよい。画素内回路４０による表示動作は、第１実施形態と同様であり、重複する説明を省略する。
　本実施形態の画素内回路４０では、下部ゲート電極１９で構成されるバックゲートは、駆動トランジスタＴ１のソース端子が接続されているため、定電位が印加される。ここで定電位とは、駆動トランジスタＴ１がオン動作の期間にわたって、つまり、少なくとも発光期間において略一定であることを示しており、表示装置の動作期間全体にわたって略一定である必要はない。また、略一定とは意図的に電圧を変化させないことを意味しており、外部から所定の電圧を印加し続ける場合や、外部から印加された電圧を保持する場合を含んでいる。
　このように、バックゲートである下部ゲート電極１９に定電位を印加すると、駆動トランジスタＴ１の閾値は変化する。このとき、バックゲートに入力する定電位が正の電圧の場合には閾値はマイナスシフトし、負の電圧の場合には閾値はプラスシフトする。正電圧の供給源としては、高電源電圧ＥＬＶＤＤ（約５Ｖ）が挙げられ、負電圧の供給源としては、低電源電圧ＥＬＶＳＳ（約－５Ｖ)が挙げられる。
　図８に示したように、駆動トランジスタＴ１のソース端子とバックゲートを接続し、容量Ｃを介してゲートとソース端子を接続すると、駆動トランジスタＴ１の閾値はプラス側にシフトする。書き込みトランジスタＴ２はバックゲートである下部ゲート電極１９を有さないＴＦＴであるので、駆動トランジスタＴ１の閾値（例：４Ｖ）は書き込みトランジスタＴ２の閾値（例：約１Ｖ）よりも高電位となる。
　有機ＥＬ素子ＯＬＥＤは、駆動トランジスタＴ１の制御端子へのデータ信号によって、輝度が定まるため、閾値が高い方が輝度調整を行いやすい。一方、書き込みトランジスタＴ２は、スイッチングトランジスタとしての機能を果たすため、閾値は低くてよい。以上のように本実施形態のアクティブマトリクス基板１１０では、同一基板上に異なる閾値を持つバックゲート有りと無しのＴＦＴを混在させ、ＴＦＴに要求される機能によって閾値を変化させ、使い分けることができる。
　図８では、画素内回路４０に発光制御トランジスタＴ３を含む例を示したが、発光制御トランジスタＴ３を含まない構成としてもよい。また、公知の外部補償回路や内部補償回路を画素内回路４０に含むとしてもよい。また図８では、駆動トランジスタＴ１のソース端子とバックゲートを接続する例を示したが、ドレイン端子とバックゲートを接続するとしてもよい。さらに、バックゲートに定電位を印加する接続先としては、高電源電圧ＥＬＶＤＤ、低電源電圧ＥＬＶＳＳ、初期化配線等であってもよい。
　本実施形態の表示装置では、アクティブマトリクス基板１１０を用いて画素内回路４０を構成しているため、ＴＦＴの寄生容量をさらに低減するとともに、チャネル長を短くし、耐圧性を向上させ、良好な画像表示を行うことができる。また、ＴＦＴの小型化を図ることで、表示装置の高精細化を図りやすくなる。
　＜第３実施形態＞
　次に、本発明の第３実施形態について図面を用いて説明する。第１実施形態と重複する構成は説明を省略する。図９は、本実施形態のアクティブマトリクス基板の構造を示す模式断面図であり、図９（ａ）はバックゲート無しのアクティブマトリクス基板１２０を示し、図９（ｂ）はバックゲート有りのアクティブマトリクス基板１３０を示している。
　図９（ａ）に示したアクティブマトリクス基板１２０は、基板１１と、下地絶縁膜１２と、酸化物半導体層１３と、導体化膜１４ａ，１４ｂと、上部ゲート絶縁膜１５と、上部ゲート電極１６と、第１層間絶縁膜１７と、ソース電極１８ａと、ドレイン電極１８ｂと、を有している。また酸化物半導体層１３は、ソース領域１３ａと、ドレイン領域１３ｂと、チャネル領域１３ｃと、抵抗領域１３ｄを含んでいる。また、第１層間絶縁膜１７にはコンタクトホール１７ａ，１７ｂが形成されており、ソース電極１８ａとドレイン電極１８ｂは、それぞれコンタクトホール１７ａ，１７ｂを介して導体化膜１４ａ，１４ｂと電気的に接続されている。図９（ｂ）に示したアクティブマトリクス基板１３０は、さらに下部ゲート電極１９を有している。
　本実施形態のアクティブマトリクス基板１２０，１３０では、コンタクトホール１７ａ，１７ｂは、酸化物半導体層１３と重畳しない位置で導体化膜１４ａ，１４ｂにまで到達している。したがって、ソース電極１８ａとソース領域１３ａの電気的接続、およびドレイン電極１８ｂとドレイン領域１３ｂの電気的接続は、導体化膜１４ａ，１４ｂを介して行われる。
　これにより、酸化物半導体層１３と重畳しない位置にコンタクトホール１７ａ，１７ｂを形成するので、酸化物半導体層１３の面積を小さくしてチャネル長を短くすることや、ＴＦＴを小型化し、表示装置の高精細化を図ることができる。または、コンタクトホール１７ａ，１７ｂの位置を上部ゲート電極１６から離すことができ、ソース電極１８ａやドレイン電極１８ｂと上部ゲート電極１６との間に生じる規制容量を小さくすることができる。
　＜第４実施形態＞
　次に、本発明の第４実施形態について図面を用いて説明する。第１実施形態と重複する構成は説明を省略する。図１０は、本実施形態のアクティブマトリクス基板の構造を示す模式断面図であり、図１０（ａ）はバックゲート無しのアクティブマトリクス基板１４０を示し、図１０（ｂ）はバックゲート有りのアクティブマトリクス基板１５０を示している。
　図１０（ａ）に示したアクティブマトリクス基板１４０は、基板１１と、下地絶縁膜１２と、酸化物半導体層１３と、導体化膜１４ａ，１４ｂと、上部ゲート絶縁膜１５と、上部ゲート電極１６と、第１層間絶縁膜１７と、ソース電極１８ａと、ドレイン電極１８ｂと、を有している。また酸化物半導体層１３は、ソース領域１３ａと、ドレイン領域１３ｂと、チャネル領域１３ｃと、抵抗領域１３ｄを含んでいる。また、第１層間絶縁膜１７にはコンタクトホール１７ａ，１７ｂが形成され、上部ゲート絶縁膜１５にはコンタクトホール１５ａ，１５ｂが形成されている。図１０（ｂ）に示したアクティブマトリクス基板１５０は、さらに下部ゲート電極１９を有している。
　コンタクトホール１５ａ，１５ｂは、上部ゲート絶縁膜１５の表面から酸化物半導体層１３まで到達するように形成された孔であり、内部にはそれぞれ導体化膜１４ａ，１４ｂが充填されている。コンタクトホール１５ａ，１５ｂは、本発明における第２コンタクトホールに相当している。
　本実施形態では、導体化膜１４ａ，１４ｂは上部ゲート絶縁膜１５上でコンタクトホール１５ａ，１５ｂを覆う領域に形成されており、コンタクトホール１５ａ，１５ｂを介して酸化物半導体層１３に電気的に接続されている。また、酸化物半導体層１３のうち、導体化膜１４ａ，１４ｂが接触している領域が導体化され、それぞれソース領域１３ａ，ドレイン領域１３ｂとなっている。ソース電極１８ａとドレイン電極１８ｂは、それぞれコンタクトホール１７ａ，１７ｂを介して導体化膜１４ａ，１４ｂと電気的に接続されている。
　上述したように、本実施形態のアクティブマトリクス基板１４０，１５０では、上部ゲート絶縁膜１５が酸化物半導体層１３を覆い、導体化膜１４ａ，１４ｂは上部ゲート絶縁膜１５に形成されたコンタクトホール１５ａ，１５ｂを介して、ソース領域１３ａおよびドレイン領域１３ｂと電気的に接続されている。これにより、酸化物半導体層１３内において、ソース領域１３ａとドレイン領域１３ｂを形成する位置と面積を調整することができる。
　また、本発明は有機ＥＬ素子を用いた有機ＥＬ表示装置だけではなく、電流によって輝度や透過率が制御される各種表示素子を備えた表示装置であれば、用いる表示素子は限定されない。電流制御の表示素子としては、例えばＯＬＥＤ（Ｏｒｇａｎｉｃ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ：有機発光ダイオード）を備えた有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ：エレクトロルミネッセンス）ディスプレイ、または無機発光ダイオードを備えた無機ＥＬディスプレイ等のＥＬディスプレイＱＬＥＤ（Ｑｕａｎｔｕｍ　ｄｏｔ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ：量子ドット発光ダイオード）を備えたＱＬＥＤディスプレイ等がある。
　なお、今回開示した実施形態は全ての点で例示であって、限定的な解釈の根拠となるものではない。従って、本発明の技術的範囲は、上記した実施形態のみによって解釈されるものではなく、特許請求の範囲の記載に基づいて画定される。また、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれる。
１００，１１０，１２０，１３０，１４０，１５０…アクティブマトリクス基板
１１…基板
１２…下地絶縁膜
１３…酸化物半導体層
１３ａ…ソース領域
１３ｂ…ドレイン領域
１３ｃ…チャネル領域
１３ｄ…抵抗領域
１４ａ，１４ｂ…導体化膜
１５…上部ゲート絶縁膜
１５ａ，１５ｂ，１７ａ，１７ｂ…コンタクトホール
１６…上部ゲート電極
１７…層間絶縁膜
１８ａ…ソース電極
１８ｂ…ドレイン電極
１９…下部ゲート電極
３０，４０…画素内回路
Ｔ１…駆動トランジスタ
Ｔ２…書き込みトランジスタ
Ｔ３…発光制御トランジスタ
Ｃ…容量（コンデンサ）

Claims (13)

  1. 　基板と、下地絶縁膜と、酸化物半導体層と、上部ゲート絶縁膜と、第１金属層と、第１層間絶縁膜と、第２金属層とを備えるアクティブマトリクス基板であって、
    　前記第１金属層で形成された上部ゲート電極と、
    　前記第１金属層で形成され、少なくとも一部が前記酸化物半導体層と重畳する導体化膜と、
    　前記第２金属層で形成されたソース電極およびドレイン電極とを有し、
    　前記酸化物半導体層は、前記上部ゲート電極と重畳するチャネル領域と、前記導体化膜と重畳するソース領域およびドレイン領域と、前記チャネル領域と前記ソース領域または前記ドレイン領域の間の抵抗領域とを備え、
    　前記ソース電極および前記ドレイン電極は、前記第１層間絶縁膜に形成された第１コンタクトホールを介して、前記導体化膜と電気的に接続されていることを特徴とするアクティブマトリクス基板。
  2. 　請求項１に記載のアクティブマトリクス基板であって、
    　前記第１コンタクトホールは前記酸化物半導体層と重畳する位置に形成されていることを特徴とするアクティブマトリクス基板。
  3. 　請求項１に記載のアクティブマトリクス基板であって、
    　前記第１コンタクトホールは前記酸化物半導体層と重畳しない位置に形成されていることを特徴とするアクティブマトリクス基板。
  4. 　請求項１から３の何れか一つに記載のアクティブマトリクス基板であって、
    　前記上部ゲート絶縁膜は、前記上部ゲート電極と整合していることを特徴とするアクティブマトリクス基板。
  5. 　請求項１から４の何れか一つに記載のアクティブマトリクス基板であって、
    　前記上部ゲート絶縁膜は、前記酸化物半導体層を覆い、
    　前記導体化膜は、前記上部ゲート絶縁膜に形成された第２コンタクトホールを介して、前記ソース領域および前記ドレイン領域と電気的に接続されていることを特徴とするアクティブマトリクス基板。
  6. 　請求項１から５の何れか一つに記載のアクティブマトリクス基板であって、
    　前記基板と前記酸化物半導体層との間に、下部ゲート電極および下部ゲート絶縁膜を備えることを特徴とするアクティブマトリクス基板。
  7. 　請求項６に記載のアクティブマトリクス基板であって、
    　前記下部ゲート電極は、前記上部ゲート電極よりもチャネル方向の幅が大きいことを特徴とするアクティブマトリクス基板。
  8. 　請求項６または７に記載のアクティブマトリクス基板であって、
    　前記下部ゲート電極には、定電圧が印加されることを特徴とするアクティブマトリクス基板。
  9. 　請求項６から８の何れか一つに記載のアクティブマトリクス基板を備えた表示装置であって、
    　前記上部ゲート電極のみが第１の前記チャネル領域と重畳する第１トランジスタと、
    　前記上部ゲート電極および前記下部ゲート電極が第２の前記チャネル領域と重畳する第２トランジスタとを有することを特徴とする表示装置。
  10. 　請求項９に記載の表示装置であって、
    　画素内回路として、前記第１トランジスタで構成された書き込みトランジスタと、前記第２トランジスタで構成された駆動トランジスタを備えることを特徴とする表示装置。
  11. 　請求項１０に記載の表示装置であって、
    　前記駆動トランジスタは、前記上部ゲート電極にデータ信号電圧が入力され、前記下部ゲート電極と前記ソース電極が電気的に接続されていることを特徴とする表示装置。
  12. 　請求項１０に記載の表示装置であって、
    　前記駆動トランジスタの閾値は、前記書き込みトランジスタの閾値よりも高電位であることを特徴とする表示装置。
  13. 　基板上に下地絶縁膜と酸化物半導体層と上部ゲート絶縁膜を順に形成する工程と、
    　第１金属層で、前記酸化物半導体層上の導体化膜および前記上部ゲート絶縁膜上の上部ゲート電極を形成する工程と、
    　前記導体化膜上および前記上部ゲート電極上に、第１層間絶縁膜を形成する工程と、
    　前記第１層間絶縁膜に第１コンタクトホールを形成する工程と、
    　第２金属層で、前記第１コンタクトホールを介して前記導体化膜と電気的に接続されたソース電極およびドレイン電極を形成する工程を備えることを特徴とするアクティブマトリクス基板の製造方法。
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