WO2019077841A1

WO2019077841A1 - 表示装置

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Publication number: WO2019077841A1
Application number: PCT/JP2018/028666
Authority: WO
Inventors: 尚紀徳田
Original assignee: 株式会社ジャパンディスプレイ
Priority date: 2017-10-17
Filing date: 2018-07-31
Publication date: 2019-04-25
Also published as: US20200235193A1; CN111149147B; JP2019074660A; US11133372B2; US11810925B2; US20220013546A1; CN111149147A; JP7118618B2

Abstract

表示装置は、複数の画素、第１乃至第ｎの走査線、および第１の半導体膜を有する。複数の画素は第１行乃至第ｎ行、および第１列乃至第ｍ列に配置される。第１乃至第ｎの走査線は、それぞれ対応する第１行乃至第ｎ行の画素と電気的に接続される。第１の半導体膜は、第１乃至第ｎの走査線から選択される第１乃至第ｋの走査線の少なくとも一つと重なる。複数の画素によって定義される表示領域は、第１行乃至第ｎ行から選択される第１行乃至第ｋ行と交差する切欠きを有し、第１の半導体膜は切欠き内に位置する。複数の画素の各々は、発光素子と、発光素子と電気的に接続され、第２の半導体膜を有するトランジスタを有する。第１の半導体膜と第２の半導体膜は同一層内に存在する。ｎとｍは１よりも大きい自然数であり、ｋはｎよりも小さい自然数である。

Description

表示装置

　本発明の実施形態の一つは、表示装置、例えば有機発光素子を表示素子として有する表示装置に関する。

　表示装置の一例として、有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置が挙げられる。有機ＥＬ表示装置は、基板上に形成された複数の画素を有し、各画素に有機発光素子（以下、発光素子）が備えられる。高精細な、あるいは大型の表示装置を提供する場合、各画素には複数のトランジスタや容量素子などを含む画素回路が形成される。画素回路は基板上に設けられる駆動回路、あるいは外部回路によって駆動され、これにより各画素の発光が制御される。

　表示装置の大型化や高精細化に伴い、駆動回路に電気信号を供給する配線（信号線や走査線など）には、配線の寄生容量や抵抗に起因して大きな負荷（駆動負荷）がかかる。この負荷の値は、画面の端部と中央部とでは異なるため、信号の遅延量やなまり量に差を生じ、表示された映像にむらが生じるなど、表示品質の低下が起こる。このような信号の遅延や信号形状のなまりに基づく表示の不均一を防止するため、例えば特許文献１や２では、走査線や信号線の末端に抵抗、あるいは可変容量などの付加容量を設けることが開示されている。

特開２００４－１２５８９５号公報特開平１０－２６８３４８号公報

　本発明の実施形態の一つは表示装置である。この表示装置は、複数の画素、第１乃至第ｎの走査線、および第１の半導体膜を有する。複数の画素は第１行乃至第ｎ行、および第１列乃至第ｍ列に配置される。第１乃至第ｎの走査線は、それぞれ対応する第１行乃至第ｎ行の画素と電気的に接続される。第１の半導体膜は、第１乃至第ｎの走査線から選択される第１乃至第ｋの走査線の少なくとも一つと重なる。複数の画素によって定義される表示領域は、第１行乃至第ｋ行と交差する切欠きを有し、第１の半導体膜は切欠き内に位置する。複数の画素の各々は、発光素子と、発光素子と電気的に接続され、第２の半導体膜を有するトランジスタを有する。第１の半導体膜と第２の半導体膜は同一層内に存在する。ｎとｍは１よりも大きい自然数であり、ｋはｎよりも小さい自然数である。

　本発明の実施形態の一つは表示装置である。この表示装置は、複数の画素、第１乃至第ｎの走査線、および金属膜を有する。複数の画素は第１行乃至第ｎ行、および第１列乃至第ｍ列に配置される。第１乃至第ｎの走査線は、それぞれ対応する第１行乃至第ｎ行の画素と電気的に接続される。金属膜は、第１乃至第ｎの走査線から選択される第１乃至第ｋの走査線の少なくとも一つと重なる。複数の画素によって定義される表示領域は、第１行乃至第ｋ行と交差する切欠きを有し、金属膜は切欠き内に位置する。複数の画素の各々は、発光素子と、発光素子と電気的に接続され、半導体膜、および半導体膜と電気的に接続されるソース／ドレイン電極を備えるトランジスタを有する。金属膜と半導体膜は同一層内に存在する。ｎとｍは１よりも大きい自然数であり、ｋはｎよりも小さい自然数である。

　本発明の実施形態の一つは表示装置である。この表示装置は、複数の画素、第１乃至第ｎの走査線、第１乃至第ｋの補償トランジスタを有する。複数の画素は、第１行乃至第ｎ行、および第１列乃至第ｍ列に配置される。第１乃至第ｎの走査線は、それぞれ対応する第１行乃至第ｎ行の画素と電気的に接続される。第１乃至第ｋの補償トランジスタは、第１乃至第ｎの走査線から選択される第１乃至第ｋの走査線とそれぞれ電気的に接続される。複数の画素によって定義される表示領域は、第１行乃至第ｎ行から選択される第１行乃至第ｋ行と交差する切欠きを有し、第１乃至第ｋの補償トランジスタは表示領域外に位置する。複数の画素の各々は、第１の半導体膜と、第１の半導体膜と重なる第１のゲート電極と、第１の半導体膜と電気的に接続されるソース／ドレイン電極を有する。第１乃至第ｋの補償トランジスタは、第２の半導体膜と、第２の半導体膜と重なる第２のゲート電極と、第２の半導体膜と電気的に接続される第１の端子と第２の端子を有する。第１乃至第ｋの補償トランジスタの第１の端子は、それぞれ対応する第１乃至第ｋの走査線の一部である。ｎとｍは１よりも大きい自然数であり、ｋはｎよりも小さい自然数である。

本発明の実施形態の表示装置の模式的上面図。本発明の実施形態の表示装置の模式的上面図。本発明の実施形態の表示装置の模式的上面図。本発明の実施形態の表示装置の模式的上面図。本発明の実施形態の表示装置の画素回路の等価回路。本発明の実施形態の表示装置の模式的断面図。本発明の実施形態の表示装置の模式的上面図。本発明の実施形態の表示装置の模式的上面図。本発明の実施形態の表示装置の模式的上面図。本発明の実施形態の表示装置の模式的断面図。本発明の実施形態の表示装置の模式的上面図。本発明の実施形態の表示装置の模式的断面図。本発明の実施形態の表示装置の模式的上面図。本発明の実施形態の表示装置の模式的上面図。本発明の実施形態の表示装置の模式的上面図。本発明の実施形態の表示装置の作製方法を示す模式的断面図。本発明の実施形態の表示装置の作製方法を示す模式的断面図。本発明の実施形態の表示装置の作製方法を示す模式的断面図。本発明の実施形態の表示装置の作製方法を示す模式的断面図。本発明の実施形態の表示装置の作製方法を示す模式的断面図。本発明の実施形態の表示装置の作製方法を示す模式的断面図。本発明の実施形態の表示装置の作製方法を示す模式的断面図。本発明の実施形態の表示装置の作製方法を示す模式的断面図。本発明の実施形態の表示装置の作製方法を示す模式的断面図。本発明の実施形態の表示装置の作製方法を示す模式的断面図。本発明の実施形態の表示装置の作製方法を示す模式的断面図。本発明の実施形態の表示装置の模式的上面図。本発明の実施形態の表示装置の模式的断面図。本発明の実施形態の表示装置の模式的上面図。本発明の実施形態の表示装置の模式的断面図。本発明の実施形態の表示装置の模式的上面図。本発明の実施形態の表示装置の模式的断面図。本発明の実施形態の表示装置の模式的上面図。本発明の実施形態の表示装置の模式的上面図。本発明の実施形態の表示装置の模式的上面図。本発明の実施形態の表示装置の模式的断面図。本発明の実施形態の表示装置の模式的上面図。本発明の実施形態の表示装置の模式的断面図。本発明の実施形態の表示装置の模式的上面図。

　以下、本発明の各実施形態について、図面等を参照しつつ説明する。但し、本発明は、その要旨を逸脱しない範囲において様々な態様で実施することができ、以下に例示する実施形態の記載内容に限定して解釈されるものではない。

　図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図において、既出の図に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省略することがある。

　本発明において、ある一つの膜に対してエッチングや光照射を行って複数の膜を形成した場合、これら複数の膜は異なる機能、役割を有することがある。しかしながら、これら複数の膜は同一の工程で同一層として形成された膜に由来し、同一の層構造、同一の材料を有する。したがって、これら複数の膜は同一層に存在しているものと定義する。

　本明細書および特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。

（第１実施形態）
［１．全体構成］
　本発明の実施形態の一つである表示装置１００の構造を説明する。図１に表示装置１００の上面模式図を示す。表示装置１００は基板１０２を有し、その上にパターニングされた種々の絶縁膜、半導体膜、導電膜を有する。これらの膜を適宜組み合わせることにより、複数の画素１０４や画素１０４を駆動するための駆動回路（走査線側駆動回路１０８、信号線側駆動回路１１０）が形成される。各画素１０４は色情報を与える最小単位であり、後述するように発光素子ＯＬＥＤやそれを駆動するための画素回路を含む領域である。複数の画素１０４は複数の行（第１から第ｎの行。ｎは１よりも大きい自然数。）と複数の列（第１から第ｍの列。ｍは１よりも大きい自然数）に配置され、表示領域１０６を定義する。ここで、本明細書と請求項においては、表示領域１０６とは、基板１０２上に設けられる全ての画素１０４、および隣接する画素１０４の間の領域と重なる単一の領域のうち、後述する切欠き１１４を除いた領域である。表示領域１０６を取り囲む基板１０２上の領域が額縁領域である。

　走査線側駆動回路１０８や信号線側駆動回路１１０は、表示領域１０６外（額縁領域）に配置される。表示領域１０６や走査線側駆動回路１０８、信号線側駆動回路１１０からは種々の配線（図示せず）が基板１０２の一辺へ延び、配線は基板１０２の端部付近で露出されて端子１１２を形成する。これらの端子１１２はフレキシブル印刷回路基板（ＦＰＣ）などのコネクタ（図示せず）と電気的に接続される。コネクタを介して外部回路（図示せず）から電源や映像信号が供給され、映像信号は走査線側駆動回路１０８、信号線側駆動回路１１０へ与えられる。これらの映像信号に基づく信号が各画素１０４に供給され、これによって画素１０４が制御、駆動され、表示領域１０６上に映像が表示される。

　図１に示すように、画素１０４は完全なｎ行×ｍ列のマトリクス状には配置されず、一部の領域には画素１０４は形成されない。具体的には、端子１１２から最も遠い行（第１行）、および第１行から連続する複数の行（第１行から第ｋ行。ｋはｎよりも小さい自然数）においては、複数の列に画素１０４が存在しない。より具体的には、第１行から第ｋ行においては、第ｈ列から第ｉ列（ｈとｉはｍより小さい自然数であり、ｉはｈよりも大きい）には画素１０４が配置されない。例えば図１に示した例では、第１（ｋ＝１）行から第３（ｋ＝３）行では、第７（ｈ＝７）列から第１７（ｉ＝１７）列にわたって画素１０４が存在しない。画素１０４が設けられないこの領域は表示領域１０６の切欠き１１４であり、第１（ｋ＝１）行から第ｋ行、および第ｈ列から第ｉ列は切欠き１１４と交差する。切欠き１１４は表示領域１０６の端部に達するよう、開いた形状となるように形成される。切欠き１１４には画素１０４が設けられないため、表示が行われない。

　基板１０２も、切欠き１１４と重なる切欠き１１６を有することができる。切欠き１１４と同様、切欠き１１６も基板１０２の端部に達するよう、開いた形状となるように形成される。図示しないが、表示装置１００は切欠き１１４や１１６と重なるように、電荷結合素子（ＣＣＤ）イメージセンサや相補型金属酸化膜半導体（ＣＭＯＳ）イメージセンサなどの撮像装置、音声出力装置などを配置することができる。なお、基板１０２には必ずしも切欠き１１６を設ける必要は無い。

　切欠き１１４の位置や数は図１に示す位置や数に限られない。例えば図２Ａに示すように複数の切欠き１１４が表示領域１０６に設けられていてもよい。あるいは図２Ｂに示すように、切欠き１１４は、表示領域１０６の直交する二つの辺に達するように設けられていてもよい。また、図２Ｃに示すように、切欠き１１４が、表示領域１０６の内部で閉じた領域として設けられていてもよい。この場合、画素１０４が切り欠き１１４の周囲を囲むように設けられる。

［２．画素の構造］
２－１．画素回路
　上述したように、各画素１０４には、パターニングされた種々の絶縁膜や半導体膜、導電膜によって発光素子ＯＬＥＤを含む画素回路が形成される。画素回路の構成は任意に選択することができ、その一例を等価回路として図３に示す。

　図３に示した画素回路は、発光素子ＯＬＥＤに加え、駆動トランジスタＤＲＴ、発光制御トランジスタＢＣＴ、補正トランジスタＣＣＴ、初期化トランジスタＩＳＴ、書込トランジスタＳＳＴ、保持容量Ｃｓ、付加容量Ｃａｄを有している。容量Ｃｅｌは独立した容量素子ではなく、発光素子ＯＬＥＤの寄生容量である。高電位電源線１２０には高電位ＰＶＤＤが与えられ、この電位が電流供給線１２１を介して各列に接続される画素１０４に与えられる。発光素子ＯＬＥＤ、駆動トランジスタＤＲＴ、発光制御トランジスタＢＣＴ、補正トランジスタＣＣＴは、高電位電源線１２０と低電位電源線１２２との間で直列に接続される。低電位電源線１２２には低電位ＰＶＳＳが与えられる。

　本実施形態では、これらのトランジスタはいずれもｎチャネル型トランジスタとして形成してもよく、ｐチャネル型トランジスタとして形成してもよい。以下の説明ではこれらのトランジスタはｎチャネル型であり、駆動トランジスタＤＲＴの高電位電源線１２０側の入出力端子をドレイン、発光素子ＯＬＥＤ側の入出力端子をソースとする。駆動トランジスタＤＲＴのドレインは発光制御トランジスタＢＣＴと補正トランジスタＣＣＴを介して高電位電源線１２０と電気的に接続され、ソースが発光素子ＯＬＥＤと電気的に接続される。

　駆動トランジスタＤＲＴのゲートは、初期化トランジスタＩＳＴを介して第１の信号線１２４と電気的に接続されるとともに、書込トランジスタＳＳＴを介して第２の信号線１２６と電気的に接続される。第１の信号線１２４には初期化信号Ｖｉｎｉが与えられ、第２の信号線１２６には映像信号Ｖｓｉｇが与えられる。初期化信号Ｖｉｎｉは一定レベルの初期化電位を与える信号である。書込トランジスタＳＳＴは、そのゲートに接続される書込制御走査線１２８に与えられる走査信号ＳＧによって動作（オン／オフ）が制御される。初期化トランジスタＩＳＴのゲートは、初期化制御信号ＩＧが与えられる初期化制御走査線１３０と接続され、初期化制御信号ＩＧにより動作が制御される。書込トランジスタＳＳＴがオン、初期化トランジスタＩＳＴがオフのとき、映像信号Ｖｓｉｇの電位が駆動トランジスタＤＲＴのゲートに与えられる。一方、書込トランジスタＳＳＴがオフ、初期化トランジスタＩＳＴがオンのとき、初期化信号Ｖｉｎｉの電位が駆動トランジスタＤＲＴのゲートに与えられる。

　補正トランジスタＣＣＴと発光制御トランジスタＢＣＴのゲートにはそれぞれ、補正制御信号ＣＧが印加される補正制御走査線１３２、発光制御信号ＢＧが印加される発光制御走査線１３４が接続される。駆動トランジスタＤＲＴのドレインには、補正トランジスタＣＣＴを介し、リセット制御線１３６が接続される。リセット制御線１３６は、走査線側駆動回路１０８に設けられるリセットトランジスタＲＳＴと接続される。リセットトランジスタＲＳＴはリセット制御信号ＲＧによって制御され、これによりリセット信号線１３８に与えられるリセット電位Ｖｒｓｔを補正トランジスタＣＣＴを介して駆動トランジスタＤＲＴのドレインに印加することができる。

　駆動トランジスタＤＲＴのソースとゲートとの間には、保持容量Ｃｓが設けられる。付加容量Ｃａｄの一方の端子は駆動トランジスタＤＲＴのソースに接続され、他方の端子が高電位電源線１２０に接続される。付加容量Ｃａｄは、他方の端子が低電位電源線１２２に接続されるように設けてもよい。保持容量Ｃｓと付加容量Ｃａｄは、映像信号Ｖｓｉｇを駆動トランジスタＤＲＴのゲートに与えるとき、映像信号Ｖｓｉｇに応じたゲート－ソース間電圧Ｖｇｓを保持するために設けられる。

　信号線側駆動回路１１０は、第１の信号線１２４と第２の信号線１２６に初期化信号Ｖｉｎｉと映像信号Ｖｓｉｇをそれぞれ出力する。一方、走査線側駆動回路１０８は書込制御走査線１２８に走査信号ＳＧを出力し、初期化制御走査線１３０に初期化制御信号ＩＧを出力し、補正制御走査線１３２に補正制御信号ＣＧを出力し、発光制御走査線１３４に発光制御信号ＢＧを出力し、リセットトランジスタＲＳＴのゲートにリセット制御信号ＲＧを出力する。

　図１に示すように、表示装置１００には表示領域１０６を挟むように二つの走査線側駆動回路１０８を設けることができる。この場合、一つの行に配置されるすべての画素１０４に対し、双方の走査線側駆動回路１０８からすべての信号（走査信号ＳＧ、初期化制御信号ＩＧ、補正制御信号ＣＧ、発光制御信号ＢＧ）を並行して供給してもよく、これらの信号の一部を一方の走査線側駆動回路１０８から供給し、他の信号を他方の走査線側駆動回路１０８から供給してもよい。また、切欠き１１４と交差する行に位置する画素１０４においては、一方の走査線側駆動回路１０８と切欠き１１４の間の画素１０４に対し、この一方の走査線側駆動回路１０８から各種信号を供給し、他方の走査線側駆動回路１０８と切欠き１１４の間の画素１０４に対し、他方の走査線側駆動回路１０８から各種信号を供給してもよい。ただし、切欠き１１４と交差する行の各行では、上記信号のうち少なくとも一つは、二つの走査線側駆動回路１０８のいずれか一つからすべての画素１０４に供給される。例えば走査信号ＳＧは、切欠き１１４と交差する行から選択される一つの行に配置されるすべての画素１０４に対し、二つの走査線側駆動回路１０８のいずれか一つから供給される。

２－２．断面構造
　図４に表示装置１００の模式的断面図を示す。図４では、基板１０２上に形成された隣接する三つの画素１０４の画素回路のうち、駆動トランジスタＤＲＴ、保持容量Ｃｓ、付加容量Ｃａｄ、発光素子ＯＬＥＤの断面構造が示されている。

　画素回路に含まれる各素子はアンダーコート１５０を介し、基板１０２上に設けられる。基板１０２はガラスや石英、あるいはプラスチックを含むことができる。基板１０２に可撓性を有する基板を用いることにより、表示装置１００に可撓性を付与することができ、いわゆるフレキシブルディスプレイを製造することができる。

　アンダーコート１５０は単層構造を有していてもよく、図４に示すように、複数の膜から構成されていてもよい。複数の膜を用いる場合、例えばアンダーコート１５０は、酸化シリコンを含む膜１５０ａ、窒化シリコンを含む膜１５０ｂ、および酸化シリコンを含む膜１５０ｃを含む膜を順次基板１０２上に堆積して形成すればよい。最下層の酸化シリコンを含む膜１５０ａは基板１０２との密着性向上のため、中層の窒化シリコンを含む膜１５０ｂは、水などの不純物の外部からの侵入を防ぐブロック膜として、最上層の酸化シリコンを含む膜１５０ｃ膜は、窒化シリコンを含む膜１５０ｂ中に含有する水素原子が半導体膜１６０（後述）側に拡散することを防ぐブロック膜としてそれぞれ設けられる。

　任意の構成として、後に設けられる駆動トランジスタＤＲＴなどのトランジスタと重なるように遮光膜１５２を配置してもよい。遮光膜１５２は、光によるトランジスタ特性の変化を抑制したり、あるいは遮光膜１５２を導電材料で形成することにより、トランジスタのバックゲートとして機能することができる。ここでは、駆動トランジスタＤＲＴが形成される領域に酸化シリコンを含む膜１５０ａの一部を覆うように遮光膜１５２が島状に設けられ、その上に窒化シリコンを含む膜１５０ｂ、および酸化シリコンを含む膜１５０ｃが積層された例が示されているが、基板１０２と接するように遮光膜１５２を設け、その上に三層構造を有するアンダーコート１５０を配置してもよい。

　駆動トランジスタＤＲＴは、半導体膜１６０、ゲート絶縁膜１６２、ゲート電極１６４、ソース／ドレイン電極１６６、１６８を含む。ゲート電極１６４は、ゲート絶縁膜１６２を介して半導体膜１６０の少なくとも一部と交差するように配置され、半導体膜１６０のゲート電極１６４が重なる領域にチャネル領域１６０ａが形成される。半導体膜１６０はさらに、チャネル領域１６０ａを挟持し、不純物がドープされた低濃度不純物領域１６０ｃ、およびこれらを挟持し、不純物がドープされたソース／ドレイン領域１６０ｂを有する。低濃度不純物領域１６０ｃの不純物の濃度は、ソース／ドレイン領域１６０ｂのそれよりも低い。

　ゲート絶縁膜１６２を介し、ゲート電極１６４と同一の層に存在する容量電極１７０が一方のソース／ドレイン領域１６０ｂと重なるように設けられる。ゲート電極１６４、容量電極１７０の上には層間絶縁膜１７２が設けられる。層間絶縁膜１７２とゲート絶縁膜１６２には、半導体膜１６０に達する開口が形成され、この開口を覆うようにソース／ドレイン電極１６６、１６８が配置される。ソース／ドレイン電極１６８の一部は、層間絶縁膜１７２を介してソース／ドレイン領域１６０ｂの一部と容量電極１７０と重なり、ソース／ドレイン領域１６０ｂの一部、ゲート絶縁膜１６２の一部、容量電極１７０、層間絶縁膜１７２、およびソース／ドレイン電極１６８の一部によって保持容量Ｃｓが形成される。

　駆動トランジスタＤＲＴや保持容量Ｃｓの上にはさらに平坦化膜１７４が設けられる。平坦化膜１７４は、ソース／ドレイン電極１６８に達する開口を有し、この開口と平坦化膜１７４の上面の一部を覆う接続電極１７６がソース／ドレイン電極１６８と接するように設けられる。平坦化膜１７４上にはさらに付加容量電極１８０が設けられる。接続電極１７６や付加容量電極１８０は同時に形成することができ、同一の層に存在することができる。接続電極１７６と付加容量電極１８０を覆うように付加容量絶縁膜１８２が形成される。付加容量絶縁膜１８２は、平坦化膜１７４の開口では接続電極１７６の一部を覆わず、接続電極１７６の上面を露出する。これにより、接続電極１７６を介し、その上に設けられる画素電極１９０とソース／ドレイン電極１６８間の電気的接続が可能となる。付加容量絶縁膜１８２には、その上に設けられる隔壁１８４と平坦化膜１７４の接触を許容するための開口１８６を設けてもよい。なお、接続電極１７６や開口１８６の形成は任意である。接続電極１７６を設けることにより、その後のプロセスにおいてソース／ドレイン電極１６８の表面の腐食を防止することができ、ソース／ドレイン電極１６８のコンタクト抵抗の増大を防止することができる。開口１８６を通して平坦化膜１７４中の不純物を除去することができ、これによって画素回路や発光素子ＯＬＥＤの信頼性を向上させることができる。

　付加容量絶縁膜１８２上には、接続電極１７６と付加容量電極１８０を覆うように、画素電極１９０が設けられる。付加容量絶縁膜１８２は付加容量電極１８０と画素電極１９０によって挟持され、この構造によって付加容量Ｃａｄが構築される。画素電極１９０は、付加容量Ｃａｄと発光素子ＯＬＥＤによって共有される。

　画素電極１９０の上には、画素電極１９０の端部を覆う隔壁１８４が設けられる。隔壁１８４により、画素電極１９０に起因する凹凸が緩和され、この上に設けられる電界発光層（以下、ＥＬ層）１９２や対向電極１９４の切断を防止することができる。隔壁１８４と画素電極１９０を覆うようにＥＬ層１９２、およびＥＬ層１９２を覆う対向電極１９４が設けられる。画素電極１９０は、ＥＬ層１９２にホールを注入するために設けられる電極であり、その表面が比較的高い仕事関数を有することが好ましい。発光素子ＯＬＥＤからの発光を画素電極１９０を通して取り出す場合には、画素電極１９０は可視光を透過するように構成される。この場合、具体的な材料としてはインジウム－スズ酸化物（ＩＴＯ）、インジウム－亜鉛酸化物（ＩＺＯ）などの可視光を透過可能な導電性酸化物が用いられる。一方、発光素子ＯＬＥＤからの発光を対向電極１９４を通して取り出す場合には、画素電極１９０は可視光を反射するように構成される。この場合、画素電極１９０は銀やアルミニウムなどの可視光の反射率が高い金属を含む。あるいは画素電極１９０は、導電性酸化物を含む膜と反射率が高い金属を含む膜の積層構造を有してもよい。例えば、導電性酸化物を含む第１の導電膜、銀、アルミニウムなどの金属を含む第２の導電膜、導電性酸化物を含む第３の導電膜の積層構造を採用することができる。

　ＥＬ層１９２の構造は任意であり、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層、電子ブロッキング層、正孔ブロッキング層、励起子ブロッキング層などの機能層を適宜組み合わせて形成することができる。ＥＬ層１９２の構造はすべての画素１０４間で同一でもよく、隣接する画素１０４間で一部の構造が異なってもよい。例えば隣接する画素１０４間で発光層の構造、あるいは材料が異なり、他の層は同一の構造を有するよう、画素１０４を構成してもよい。図４では、見やすさを考慮し、代表的な機能層としてホール輸送層１９２ａ、発光層１９２ｂ、電子輸送層１９２ｃが示されている。

　発光素子ＯＬＥＤからの発光を画素電極１９０を通して取り出す場合には、対向電極１９４は可視光を反射するように構成される。具体的には、アルミニウム、銀、マグネシウムなどの反射率の高い金属やこれらの合金（例えばマグネシウムと銀の合金）を用いて形成される。一方、発光素子ＯＬＥＤからの発光を対向電極１９４を通して取り出す場合には、可視光を透過可能な導電性酸化物を含むように対向電極１９４が構成される。あるいは、上述した金属や合金を可視光が透過可能な厚さで形成してもよい。この場合、可視光に対して透光性を示す導電性酸化物の膜をさらに形成してもよい。

　任意の構成として、対向電極１９４上にはパッシベーション膜１９６が配置される。パッシベーション膜１９６の構造も任意に決定することができ、単層構造、積層構造のいずれを採用してもよい。積層構造を有する場合、例えばケイ素含有無機化合物を含む第１の層１９６ａ、樹脂を含む第２の層１９６ｂ、ケイ素含有無機化合物を含む第３の層１９６ｃが順次積層した構造を採用することができる。ケイ素含有無機化合物としては窒化ケイ素や酸化ケイ素が挙げられる。樹脂としてはエポキシ樹脂やアクリル樹脂、ポリエステル、ポリカルボナートなどが挙げられる。

［３．駆動負荷の制御］
　上述したように、表示領域１０６には開いた形状を有する切欠き１１４が設けられ、図５に示すように、切欠き１１４は、複数の画素１０４がそれぞれ設けられる第１（ｋ＝１）行から第ｋ行と交差する。また、これらの行の各々には、画素１０４と電気的に接続される各種走査線（書込制御走査線１２８、初期化制御走査線１３０、補正制御走査線１３２、発光制御走査線１３４、リセット制御線１３６など）が設けられる。以下の説明では、これらの走査線を総じて走査線１４０と記し、図５では、見やすさを考慮し、各行に対し一本の走査線１４０のみを示している。したがって、走査線１４０は上述した各種走査線の一部、あるいは全てであり、例えば走査線１４０は書込制御走査線１２８のみによって構成されていてもよい。

　このため、第（ｋ＋１）行から第ｎ行に位置する複数の画素１０４に接続される第（ｋ＋１）から第ｎの走査線１４０は実質的に直線的に配置することができるが、第１（ｋ＝１）行から第ｋ行に位置する画素１０４と接続される第１から第ｋの走査線１４０のすべて、あるいは一部は、切欠き１１４を回避するように屈曲する。また、第１から第ｋの走査線１４０は、複数の列（第ｈ列から第ｉ列）において画素１０４と接続されず、一部が切欠き１１４、すなわち額縁領域を通過する。このため、第１から第ｋの走査線１４０は、第ｈ列から第ｉ列において、切欠き１１４の行方向に平行な辺と第（ｋ＋１）行の間を延伸する。

　図５に示した例では、高電位電源線１２０の一部は、第ｈ列から第ｉ列の少なくとも一部において第ｋの走査線１４０と第（ｋ＋１）の走査線１４０との間に位置し、一部は切欠き１１４において第１から第ｋの走査線１４０と交差する。ただし、高電位電源線１２０の配置はこれに限られず、図６に示すように、切欠き１１４において第１から第ｋの走査線１４０と重ならないように高電位電源線１２０を配置してもよい。この場合、高電位電源線１２０は、第ｈ列から第ｉ列の一部において第１の走査線１４０と切欠き１１４の辺の間を延伸する。

　上述した構造に起因し、第１から第ｋの走査線１４０に接続される画素１０４の数は、第（ｋ＋１）から第ｎの走査線１４０に接続される画素１０４の数と比較して少ない。具体的には、切欠き１１４に重畳する領域に配置されない画素１０４の分だけ少ない。このため、前者にかかる駆動負荷は、後者にかかる駆動負荷と比較して小さく、例えばすべての行の走査線１４０に対して同一の形状や強度のパルス信号を与えても、その信号の遅延や形状のなまりの程度は、第１から第ｋの走査線１４０と第（ｋ＋１）から第ｎの走査線１４０の間で同一とはならない。より具体的には、第１から第ｋの走査線１４０では信号の遅延やなまりの程度がより小さく、このため、第１（ｋ＝１）行から第ｋ行の画素１０４においては、入力される映像信号Ｖｓｉｇに対応する輝度、あるいはこれに近い輝度で発光素子ＯＬＥＤを発光させることができるが、第（ｋ＋１）行から第ｎ行の画素１０４においては、映像信号Ｖｓｉｇに対応する輝度が得られにくい。その結果、第１（ｋ＝１）行から第ｋ行の画素１０４の輝度が第（ｋ＋１）行から第ｎ行の画素１０４のそれと比較して大きくなり、これは表示領域１０６内における輝度むらとして観察される。

　このような輝度むらに起因する表示品質の低下を防ぐため、本実施形態では、第１から第ｋの走査線１４０に対して調整容量を付加し、第（ｋ＋１）から第ｎの走査線１４０と同程度の駆動負荷が印加されるよう調整を行う。具体的には、図７に示すように、第１から第ｋの走査線１４０のすべて、あるいは少なくとも一部と重なる半導体膜、もしくは導体膜（以下、総じて調整膜と記す）１４４を切欠き１１４に形成する。調整膜１４４は開口１４６において高電位電源線１２０と電気的に接続される。したがって、調整膜１４４には高電位ＰＶＤＤが印加される。調整膜１４４は画素回路内のトランジスタの半導体膜（例えば駆動トランジスタＤＲＴの半導体膜１６０）と同一の層内に存在してもよい。この場合、調整膜１４４は例えばシリコンを含み、その結晶性も半導体膜１６０と同一でも良い。例えば半導体膜１６０と調整膜１４４はいずれも、アモルファスシリコン膜、あるいはポリシリコン膜である。また、調整膜１４４には不純物がドープされる。ここでは調整膜１４４には高電位ＰＶＤＤが印加されるため、調整膜１４４にはホウ素やアルミニウムなどのｐ型の導電性を付与する不純物がドープされることが好ましい。その濃度は低濃度不純物領域１６０ｃより高く、ソース／ドレイン領域１６０ｂと同程度、あるいはそれ以上であってもよい。

　図７の鎖線Ａ－Ａ´に沿った断面の模式図を図８に示す。図８に示すように、ゲート絶縁膜１６２と層間絶縁膜１７２に開口１４６が形成され、これにより調整膜１４４と高電位電源線１２０が電気的に接続される。高電位電源線１２０は電流供給線１２１と電気的に接続されるので（図７参照）、調整膜１４４も列方向に延伸する電流供給線１２１と電気的に接続される。また、調整膜１４４と走査線１４０はゲート絶縁膜１６２を介して重なり、走査線１４０には寄生容量Ｃが形成され、走査線１４０の抵抗Ｒとの積ＣＲが調整負荷として第１から第ｋの走査線１４０のすべて、あるいは一部に与えられる。これにより、第１から第ｋの走査線１４０にかかる駆動負荷と、第（ｋ＋１）から第ｎの走査線１４０にかかる駆動負荷が同程度となるよう調整することができる。その結果、表示領域１０６全体にわたり、映像信号Ｖｓｉｇに対応する輝度、あるいはそれに近い輝度で発光素子ＯＬＥＤを駆動することができ、表示品質の低下を防止することができる。

　図９に示すように、調整膜１４４は複数設けてもよい。この場合、複数の調整膜１４４の面積は同一でも良く、異なってもよい。これにより、寄生容量Ｃの大きさを調整することができ、駆動負荷の調整をより精密に行うことができる。このような構造では、鎖線Ｂ－Ｂ´に沿った断面模式図（図１０）に示すように、調整膜１４４が設けられない領域ではゲート絶縁膜１６２がアンダーコート１５０と接する。

　図１１や図１２に示すように、調整膜１４４の形状は長方形や正方形に限られず、調整膜１４４が走査線１４０と重なる辺は走査線１４０に対して傾いてもよい。例えば調整膜１４４は台形の形状を有していてもよい。これにより、調整膜１４４と重なる面積を、第１から第ｋの走査線１４０の間で相違させることができる。

　図５に示すように、第１から第ｋの走査線の全て、あるいは一部は、切欠き１１４を迂回するように屈曲する。このため、例えば第１の走査線１４０は、切欠き１１４の行方向に平行な辺に最も遠く、第２から第ｋの走査線１４０と比較して長い。一般化すると、第（ｊ＋１）の走査線１４０は第ｊの走査線１４０と比較すると長い（ｊはｋよりも小さい自然数）。したがって、第１から第ｋの走査線１４０の抵抗はこの順に小さくなり、これらにかかる駆動負荷もこの順に小さくなる。この場合、調整膜１４４と重なる面積が第１から第ｋの走査線１４０の順で小さくなるようにすることで、これらの走査線にかかる駆動負荷を同程度に調整することができる。例えば図１１に示すように、台形の底辺と上辺のうち、短い方がより表示領域１０６に近くなるよう、複数の台形の調整膜１４４を設けることで、第１から第ｋの走査線１４０の順で徐々に調整負荷を小さくすることができる。同様に、図１３に示すように、第１から第ｋの走査線１４０が調整膜１４４と重なる面積が段階的に変化するよう、調整膜１４４を形成してもよい。なお、他の要因によって第１から第ｋの走査線１４０の抵抗や寄生容量がこの順に大きくなる場合には、図１２のように、調整膜１４４と重なる面積が第１から第ｋの走査線１４０の順で増大するように調整膜１４４を成形してもよい。

　上述したように、切欠き１１４を有する表示領域１０６では、切欠き１１４と交差する行に位置する画素１０４の走査線１４０にかかる駆動負荷は、切欠き１１４と交差しない行に位置する画素１０４の走査線１４０のそれと比較して小さく、これに起因して表示むらが発生しやすい。しかしながら、走査線１４０の寄生容量を調整するための調整膜１４４を設けることにより、表示領域１０６全体にわたり、走査線１４０にかかる駆動負荷を同程度に調整することができる。その結果、表示むらが抑制され、高品質な映像を表示可能な表示装置を提供することが可能となる。

（第２実施形態）
　本実施形態では、表示装置１００の作製方法について、図１４Ａから図１８Ｂを用いて説明する。これらの図のそれぞれにおいて、左側の図は画素１０４を示し、図４の断面図の一部に対応する。一方、右側の図は切欠き１１４の断面図であり、図８に相当する。第１実施形態と同一、あるいは類似する構成については説明を割愛することがある。

　基板１０２上に、アンダーコート１５０、および遮光膜１５２を形成する。ここではアンダーコート１５０は第１実施形態で述べた三層構造を有する例が示されている。具体的には、まず基板１０２上に酸化シリコンを含む膜１５０ａを形成した後、遮光膜１５２を形成する。その後、窒化シリコンを含む膜１５０ｂ、および酸化シリコンを含む膜１５０ｃを含む膜を順次形成する。酸化シリコンを含む膜１５０ａ、窒化シリコンを含む膜１５０ｂ、および酸化シリコンを含む膜１５０ｃは化学気相堆積（ＣＶＤ）法やスパッタリング法を用いて形成することができる。遮光膜１５２はモリブデン、クロミウム、タングステンなどを含むことができ、ＣＶＤ法、あるいはスパッタリング法で形成される。

　次に、半導体膜１６０と調整膜１４４をアンダーコート１５０上に形成する（図１４Ｂ）。これらはシランガスなどを原料として用い、ＣＶＤ法によって形成すればよい。得られるアモルファスシリコンに対して加熱処理、あるいはレーザなどの光を照射することで結晶化を行ってもよい。半導体膜１６０、調整膜１４４は同時に形成され、したがって、これらは同一の層内に存在する。

　次に、図示しないレジストマスクを半導体膜１６０を覆うように形成し、その後調整膜１４４に対してドーピング（第１のドーピング）を行う。ここでは、調整膜１４４に対し、アルミニウムやホウ素などのｐ型の導電性を付与するドーパントを用いてドーピングを行う。これにより、調整膜１４４に対して導電性が与えられる。

　その後、半導体膜１６０のチャネル領域１６０ａと低濃度不純物領域１６０ｃを形成する領域、および調整膜１４４に図示しないレジストマスクを形成し、半導体膜１６０に対してドーピング（第２のドーピング）を行い、ソース／ドレイン領域１６０ｂを形成する（図１４Ｃ）。この時、ドーパントとしてはリンや窒素などのｎ型の導電性を付与するドーパントを用いることにより、駆動トランジスタＤＲＴをｎ型チャネルトランジスタとして形成することができる。

　次に半導体膜１６０、調整膜１４４を覆うようにゲート絶縁膜１６２を形成する（図１５Ａ）。アンダーコート１５０と同様、ゲート絶縁膜１６２も窒化ケイ素や酸化ケイ素を含む膜を一つ、あるいは複数含み、ＣＶＤ法やスパッタリング法を適用して形成される。引き続き、ゲート絶縁膜１６２上にゲート電極１６４、および容量電極１７０をスパッタリング法やＣＶＤ法を用いて形成する（図１５Ａ）。この時、各種走査線（書込制御走査線１２８、初期化制御走査線１３０、補正制御走査線１３２、発光制御走査線１３４、リセット制御線１３６など）１４０が形成され、そのうち、第１から第ｋの走査線１４０がゲート絶縁膜１６２を介して調整膜１４４と重なるように形成される（図１５Ａ）。したがって、ゲート電極１６４と走査線１４０は同一の層内に存在する。ゲート電極１６４や容量電極１７０、走査線１４０に含まれる金属としては、チタンやアルミニウム、銅、モリブデン、タングステン、タンタル、あるいはこれらの合金などが挙げらる。これらの電極や配線は単層構造を有していて良く、積層構造を有していても良い。例えば導電性の高い銅やアルミニウムなど金属が融点の高いモリブデンやチタンなどの金属で挟まれた構造を採用することができる。

　この後、調整膜１４４を覆うレジストマスクを形成し、ゲート電極１６４をさらにマスクとして用い、半導体膜１６０に対してドーピング（第３のドーピング）を行う。この時、半導体膜１６０に対する第２のドーピングと同じドーパントを用い、第２のドーピングよりも低濃度で半導体膜１６０がドーピングされる。これにより、低濃度不純物領域１６０ｃが形成されるとともに、ゲート電極１６４と重なるチャネル領域１６０ａが形成される（図１５Ｂ）。なお、この第３のドーピングは、調整膜１４４上にレジストマスクを形成せずに行ってもよい。

　次にゲート電極１６４や容量電極１７０、走査線１４０上に層間絶縁膜１７２を形成する（図１６Ａ）。層間絶縁膜１７２もアンダーコート１５０やゲート絶縁膜１６２で使用可能な材料を含み、ＣＶＤ法やスパッタリング法を適用して単層構造、あるいは積層構造を有するように形成することができる。引き続き層間絶縁膜１７２とゲート絶縁膜１６２に対してエッチングを行い、ソース／ドレイン領域１６０ｂに達する開口１４７、および調整膜１４４に達する開口１４６を形成する（図１６Ａ）。開口は、例えばフッ素含有炭化水素を含むガス中でプラズマエッチングを行うことで形成することができる。

　次にこれらの開口１４６、１４７を覆うように金属膜を形成し、エッチングを行って成形することで、ソース／ドレイン電極１６６、１６８を形成する（図１６Ｂ）。この時、同時に第１の信号線１２４と第２の信号線１２６とともに、高電位電源線１２０や低電位電源線１２２、電流供給線１２１が形成され、高電位電源線１２０が開口１４６（図１６Ａ参照）を介して調整膜１４４と電気的に接続される（図１６Ｂ）。

　次に平坦化膜１７４を、駆動トランジスタＤＲＴや保持容量Ｃｓ、高電位電源線１２０などを覆うように形成する（図１７Ａ）。平坦化膜１７４はエポキシ樹脂やアクリル樹脂、ポリイミド、ポリエステル、ポリカルボナートなどの高分子材料を含み、スピンコーティング法、インクジェット法、印刷法、ディップコーティング法などを適用して形成することができる。その後、平坦化膜１７４に対してエッチングを行い、ソース／ドレイン電極１６８に達する開口を形成する。

　引き続き、ソース／ドレイン電極１６８を露出する開口を覆うように接続電極１７６を形成するとともに、付加容量電極１８０を平坦化膜１７４上に形成する（図１７Ａ）。接続電極１７６や付加容量電極１８０は、例えば導電性酸化物をスパッタリングすることで形成することができる。その後、接続電極１７６や付加容量電極１８０を覆うように付加容量絶縁膜１８２を形成する（図１７Ｂ）。付加容量絶縁膜１８２も窒化ケイ素や酸化ケイ素などの無機化合物を含むことができ、ＣＶＤ法やスパッタリング法を適用して形成することができる。付加容量絶縁膜１８２は、接続電極１７６の上面の一部を露出する開口を有する。この開口において、表示素子ＯＬＥＤの画素電極１９０と接続電極１７６の電気的接続が行われる。付加容量絶縁膜１８２は第１から第ｋの走査線１４０が設けられる領域にも形成してもよい（図１７Ｂ）。

　次に、接続電極１７６と接するように、かつ、付加容量電極１８０と重なるように、画素電極１９０をスパッタリング法やＣＶＤ法を利用して形成する。（図１７Ｂ）。その後、画素電極１９０の端部を覆うように、隔壁１８４を形成する（図１８Ａ）。隔壁１８４はエポキシ樹脂やアクリル樹脂などの高分子材料を用い、スピンコート法やインクジェット法などを利用して形成することができる。隔壁１８４により、画素電極１９０などに起因する段差を吸収し、かつ、隣接する画素１０４の画素電極１９０同士を互いに電気的に絶縁することができる。

　次に表示素子ＯＬＥＤのＥＬ層１９２、および対向電極１９４を、画素電極１９０と隔壁１８４を覆うように形成する（図１８Ａ）。ＥＬ層１９２はインクジェット法や印刷法、あるいは蒸着法などの乾式成膜法を適用して形成される。対向電極１９４もスパッタリング法、あるいは蒸着法を利用して形成することができる。図１８Ａに示した例では、ＥＬ層１９２や対向電極１９４は第１から第ｋの走査線１４０や高電位電源線１２０と重ならないように形成されているが、これらの両方、あるいは一方が走査線１４０や高電位電源線１２０の一部と重なるよう、ＥＬ層１９２や対向電極１９４を形成してもよい。

　次にパッシベーション膜１９６を形成する。パッシベーション膜１９６は表示領域１０６だけでなく、切欠き１１４の一部にも形成することができる。したがって、パッシベーション膜１９６は、第１から第ｋの走査線１４０のすべて、あるいは一部と重なってもよい。

　図１８Ｂに示すように、パッシベーション膜１９６が三層の構造を有している場合、まず第１の層１９６ａを対向電極１９４を覆うように形成する。第１の層１９６ａは、対向電極１９４と接するように設けることができる。第１の層１９６ａは、例えば窒化ケイ素や酸化ケイ素などの無機材料を含み、ＣＶＤ法やスパッタリング法を適用して形成される。

　引き続き第２の層１９６ｂを形成する。第２の層１９６ｂは、図１８Ｂに示すように、隔壁１８４に起因する凹凸を吸収するよう、また、平坦な面を与えるような厚さで形成してもよい。第２の層１９６ｂは、印刷法やインクジェット法、スピンコート法などによって形成することができる。あるいは、第１実施形態で述べた樹脂の原料となるオリゴマーを減圧下で霧状あるいはガス状にし、これを第１の層１９６ａに吹き付けて、その後オリゴマーを重合することによって第２の層１９６ｂを形成してもよい。

　その後、第３の層１９６ｃを形成する。第３の層１９６ｃは、第１の層１９６ａで使用可能な材料を含むことができ、第１の層１９６ａの形成に適用可能な方法で形成することができる。

　以上の工程により、表示装置１００が作製される。上述したように、走査線１４０にかかる駆動負荷を調整するための調整膜１４４は、画素回路中のトランジスタの半導体膜１６０と同時に形成することができる。したがって、プロセスに大きな負担をかけることなく、表示装置１００を提供することが可能である。

（第３実施形態）
　本実施形態では、表示装置１００とは構造が異なる表示装置２００について説明する。第１、第２実施形態で述べた内容と同一、あるいは類似する内容に関しては説明を割愛することがある。

　表示装置１００では、第１から第ｋの走査線１４０にかかる駆動負荷を調整するため、切欠き１１４に調整膜１４４が設けられる。この調整膜１４４は画素回路中のトランジスタの半導体膜と同一の層内に存在する。これに対して表示装置２００は、図１９に示すように、調整膜１４４に替わり、高電位電源線１２０の一部が第１から第ｋの走査線１４０のすべて、あるいは一部と重なる点において、表示装置１００と異なる。換言すると、高電位電源線１２０の一部である金属膜が第１から第ｋの走査線１４０のすべて、あるいは一部の上で重なり、これによって調整負荷が与えられて駆動負荷の調整が行われる。

　図１９の鎖線Ｃ－Ｃ´に沿った断面模式図を図２０に示す。図２０に示すように、第１から第ｋの走査線１４０の全て、あるいは一部の上に、層間絶縁膜１７２を介して高電位電源線１２０が設けられる。したがって、第１から第ｋの走査線１４０に付与される調整容量は高電位電源線１２０の一部、層間絶縁膜１７２によって形成される。これにより、表示領域１０６全体にわたってすべての走査線１４０に対してほぼ同一の駆動負荷がかかり、表示むらの発生が防止され、高品質な表示が可能な表示装置が提供される。

　表示装置２００においても、この調整容量の生成のために設けられる高電位電源線１２０は、画素回路中のトランジスタのソース／ドレイン電極（例えばソース／ドレイン電極１６６、１６８など）の形成時に形成することができる。したがって、製造プロセスを複雑化することなく表示装置２００を提供することができる。

（第４実施形態）
　本実施形態では、表示装置１００、２００とは構造が異なる表示装置２１０について説明する。第１から第３実施形態で述べた内容と同一、あるいは類似する内容に関しては説明を割愛することがある。

　表示装置２１０は、表示装置１００と同様、複数の調整膜１４４を有するが、第１の信号線１２４と第２の信号線１２６の一方、あるいは両者（以下、これらを総じて信号線１４２と記す）の一部が隣接する調整膜１４４の間に位置する点で表示装置１００と異なる。

　具体的には図２１に示すように、切欠き１１４と交差する列（すなわち、第ｈ列から第ｉ列）に設けられる信号線１４２（第ｈから第ｉの信号線１４２）は、その一部（第１延伸部１４２ａ）が高電位電源線１２０に覆われ、さらに隣接する二つの調整膜１４４に挟まれた領域に位置する。二つの調整膜１４４に挟まれる信号線１４２の数に制約はない。図２１に示すように、連続する三つの列内の画素１０４に接続される第１延伸部１４２ａが二つの調整膜１４４に挟まれた領域に位置するよう表示装置２１０を構成してもよく、一つ、二つ、あるいは四つ以上の列に存在する画素１０４に接続される第１延伸部１４２ａが隣接する二つの調整膜１４４に挟まれた領域に位置するよう、表示装置２１０を構成してもよい。

　図２１の鎖線Ｄ－Ｄ´に沿った断面模式図を図２２に示す。図２２に示すように、ゲート絶縁膜１６２と層間絶縁膜１７２に開口２１２が設けられ、表示領域１０６から延伸する信号線１４２は開口２１２において、異なる層に存在し、かつ、信号線１４２の一部として機能する第１延伸部１４２ａへ接続される。第１延伸部１４２ａはゲート絶縁膜１６２と層間絶縁膜１７２を介して高電位電源線１２０によって一部が覆われ、さらにゲート絶縁膜１６２を介して走査線１４０と重なる。第１延伸部１４２ａは調整膜１４４と同一工程で形成され、同一層内に存在する。このため、第１延伸部１４２ａは、シリコンを含み、調整膜１４４と同程度の導電性を有する。信号線１４２に印加される信号は第１延伸部１４２ａにも印加される。このため、ゲート絶縁膜１６２、層間絶縁膜１７２、高電位電源線１２０、および走査線１４０によって信号線１４２に寄生容量が生じる。また、切欠き１１４と交差する列と交差しない列に配置される画素１０４はいずれも同じ数の走査線１４０と交差する。このため、表示領域１０６にわたってすべての信号線１４２に同程度の駆動負荷をかけることができ、表示むらの発生を抑制することが可能となる。

　第３実施形態の表示装置２００と同様、図２３に示すように、表示装置２１０においても調整膜１４４を設けず、高電位電源線１２０の一部が第１から第ｋの走査線１４０のすべて、あるいは一部の上で重なる構成を採用してもよい。この場合、高電位電源線１２０には切欠き２１４が形成され、隣接する切欠き２１４の間において走査線１４０が高電位電源線１２０に覆われる。

　図２３の鎖線Ｅ－Ｅ´に沿った断面模式図を図２４に示す。層間絶縁膜１７２に開口２１６、２２０が設けられ、表示領域１０６から延伸する信号線１４２は開口２１６において、異なる層に存在し、かつ、信号線１４２の一部として機能する第１延伸部１４２ａへ接続され、さらに第１延伸部１４２ａは開口２２０において信号線１４２の一部として機能する第２延伸部１４２ｂに接続される。第１延伸部１４２ａは画素回路中のトランジスタのゲート電極（例えば駆動トランジスタＤＲＴのゲート電極１６４）と同一の層内に存在し、高電位電源線１２０の一部と重なる。信号線１４２と第２延伸部１４２ｂはいずれも画素回路中のトランジスタのソース／ドレイン電極（例えば駆動トランジスタＤＲＴのソース／ドレイン電極１６６、１６８など）と同一の層に存在する。このため、信号線１４２には、層間絶縁膜１７２、高電位電源線１２０、および走査線１４０によって寄生容量が生じる。この寄生容量を調整容量として利用することで、切欠き１１４と交差する列の信号線１４２と交差しない列の信号線１４２には同程度の駆動負荷をかけることができ、表示むらの発生を抑制することが可能となる。

　図２１に示したように、信号線１４２に第１延伸部１４２ａを設け、第１延伸部１４２ａが高電位電源線１２０と重なる場合、切欠き１１４と交差しない列における信号線１４２の第１延伸部１４２ａと、切欠き１１４と交差する列の信号線１４２の第１延伸部１４２ａの幅は異なってもよい。例えば、図１における領域１１８の拡大図（図２５Ａ）、および切欠き部１１４とその近傍の表示領域１０６の拡大図（図２５Ｂ）に示すように、切欠き１１４と交差する信号線１４２の第１延伸部１４２ａの幅は、領域１１８に位置する信号線１４２（すなわち、切欠き１１４と交差しない列の画素１０４と接続される信号線１４２）の第１延伸部１４２ａの幅よりも大きくてもよい。これにより、切欠き１１４と交差する列の画素１０４に接続される信号線１４２に対し、より大きな調整容量を付与することができる。

（第５実施形態）
　本実施形態では、表示装置１００、２００、２１０とは構造が異なる表示装置２３０について説明する。第１から第４実施形態で述べた内容と同一、あるいは類似する内容に関しては説明を割愛することがある。

　表示装置１００、２００、２１０では、第１から第ｋの走査線１４０に調整容量を付与するため、層間絶縁膜１７２、あるいはゲート絶縁膜１６２を介して高電位ＰＶＤＤが印加された調整膜１４４、あるいは高電位電源線１２０の一部である金属膜が第１から第ｋの走査線１４０のすべて、あるいは一部と重なるように設けられる。これに対して表示装置２３０では、対向電極１９４に低電位ＰＶＳＳを与えるための補助配線２３２を調整膜１４４として用いる。

　表示装置２３０の切欠き１１４とその近傍の表示領域１０６の上面模式図を図２６に示す。図２６に示すように、表示装置２３０には、対向電極１９４に接続される補助配線２３２が設けられる。補助配線２３２は切欠き１１４に設けられ、高電位電源線１２０は表示領域１０６と補助配線２３２の間に位置する。対向電極１９４は表示領域１０６から切欠き１１４へ延び、高電位電源線１２０と重なる。さらに対向電極１９４は、開口２３４において補助配線２３２と電気的に接続される。

　図２６の鎖線Ｇ－Ｇ´に沿った断面模式図を図２７に示す。補助配線２３２は第１から第ｋの走査線１４０のすべて、あるいは一部の上に、層間絶縁膜１７２を介して重なるように設けられる。補助配線２３２は信号線１４２と同一の層内に存在する。開口２３４は、補助配線２３２と信号線１４２の上に形成される平坦化膜１７４に設けられ、この開口２３４を覆い、補助配線２３２と電気的に接続されるように下部接続電極２３６が配置される。下部接続電極２３６は、画素１０４内に設けられる接続電極１７６と同一の層内に存在してもよい。接続電極１７６の上には付加容量絶縁膜１８２が形成される。付加容量絶縁膜１８２の一部は開口２３４内で除去され、これにより下部接続電極２３６の表面の一部が露出される。下部接続電極２３６上には画素電極１９０と同一の層内に存在する上部接続電極２３８が設けられ、上部接続電極２３８と下部接続電極２３６は開口２３４内で電気的に接続される。対向電極１９４は上部接続電極２３８を覆うように形成され、これにより対向電極１９４は、上部接続電極２３８、下部接続電極２３６を介して補助配線２３２と電気的に接続される。なお、この構成を採用する場合には、画素回路中のトランジスタ（例えば駆動トランジスタＤＲＴ）はｐチャネル型トランジスタであることが好ましい。

　上述したように、補助配線２３２は層間絶縁膜１７２を介して第１から第ｋの走査線１４０のすべて、あるいは一部と重なる。このため、これらの構成により、切欠き１１４と交差する行の走査線１４０に調整容量が形成される。その結果、表示領域１０６全体にわたり、全ての走査線１４０に対して同程度の駆動負荷がかかり、表示むらの発生を抑制することが可能となる。

　上述したように、調整容量を作り出すために用いられる補助配線２３２は、画素回路中の信号線１４２やトランジスタのソース／ドレイン電極（例えば駆動トランジスタＤＲＴのソース／ドレイン電極１６６、１６８）を形成する際に同時に形成することができる。したがって、本実施形態を適用することで、製造工程の複雑化を招くことなく、高品質な表示が可能な表示装置を提供することができる。

（第６実施形態）
　本実施形態では、表示装置１００、２００、２１０、２３０とは構造が異なる表示装置２５０について説明する。第１から第５実施形態で述べた内容と同一、あるいは類似する内容に関しては説明を割愛することがある。

　表示装置２５０では、表示装置１００、２００、２１０、２３０とは異なり、切欠き１１４と交差する行や列に位置する画素の走査線１４０、信号線１４２に対して調整膜１４４を用いて調整容量を付与するのではなく、走査線１４０の端部にそれぞれ補償トランジスタ２５２が設けられる。補償トランジスタ２５２は可変抵抗として機能し、上記走査線１４０の各々の抵抗が外部回路などを用いて調整される。

　図２８に、走査線側駆動回路１０８、および、切欠き１１４と交差する第１行から第３行の画素１０４と接続される第１から第３の走査線１４０を示す。第１実施形態同様、各走査線１４０は書込制御走査線１２８、初期化制御走査線１３０、補正制御走査線１３２、発光制御走査線１３４、リセット制御線１３６から適宜選択される一つ、あるいは複数から構成される。

　図２８に示されるように、各走査線１４０の端部では、補償トランジスタ２５２（２５２ａから２５２ｃ）が形成される。図２８の鎖線Ｆ－Ｆ´に沿った断面模式図を図２９に示す。各補償トランジスタ２５２は、アンダーコート１５０と接する半導体膜２５６（図２８において半導体膜２５６ａ）、半導体膜２５６上の第１の端子２６０、第２の端子２５８（図２８において第２の端子２５８ａ）、第１の端子２６０と第２の端子２５８を覆う層間絶縁膜１７２、および層間絶縁膜１７２上に位置し、半導体膜２５６と重なるゲート電極２５４（図２８においてゲート電極２５４ａ）を有する。これらの半導体膜２５６、第１の端子２６０、第２の端子２５８、層間絶縁膜１７２、およびゲート電極２５４によって補償トランジスタ２５２が構成される。ここで、第１の端子２６０は走査線１４０の一部である。各走査線１４０に与えられる信号は、第２の端子２５８に印加され、ゲート電極２５４に電位が印加されて補償トランジスタ２５２がオン状態となることで、信号は第１の端子２６０へ伝達される。図２９に示す例では、対向電極１９４は補償トランジスタ２５２と重なるように設けられているが、対向電極１９４のみならず、ＥＬ層１９２も補償トランジスタ２５２と重なるように形成してもよい。あるいはＥＬ層１９２と対向電極１９４の両者が補償トランジスタ２５２と重ならなくてもよい。

　補償トランジスタ２５２の半導体膜２５６は、画素回路中のトランジスタの半導体膜と同一の層に存在する。第１の端子２６０や第２の端子２５８は画素回路中のトランジスタのゲート電極と同一の層に存在する。また、ゲート電極２５４は画素回路中のトランジスタのソース／ドレイン電極と同一の層に存在する。したがって、したがって、プロセスに大きな負担をかけることなく、表示装置２５０を提供することが可能である。

　ゲート電極２５４には、走査線側駆動回路１０８から電位が与えられ、この電位によって補償トランジスタ２５２中のチャネルの移動度やキャリア濃度が制御される。すなわち、ゲート電極２５４に与えられる電位によって第１の端子２６０と第２の端子２５８間の抵抗を制御することができるため、補償トランジスタ２５２は可変抵抗として機能する。補償トランジスタ２５２の抵抗をそれぞれ独立に制御することにより、各走査線１４０の抵抗を独立して制御することができる。なお、ゲート電極２５４に与えられる電位は、走査線側駆動回路１０８ではなく、信号線側駆動回路１１０、あるいは図示しない外部回路などから供給されてもよい。これにより、切欠き１１４と交差する行に配置される画素１０４と接続される走査線１４０のそれぞれに対し、独立して駆動負荷を付与することがでる。その結果、表示領域１０６全体にわたって走査線１４０に均一な負荷をかけることができ、表示むらの発生が抑制された表示装置を提供することが可能となる。

　また、図２８に示すように、補償トランジスタ２５２は、列方向に重ならないように配置することができる。この場合、第ｊの補償トランジスタ２５２の第２の端子２５８が延伸する方向と、第（ｊ＋１）の走査線１４０（あるいは、第（ｊ＋１）の補償トランジスタ２５２の第１の端子）が延伸する方向が同一直線上に存在するよう、各補償トランジスタ２５２を配置してもよい（ｊはｋよりも小さい自然数）。これにより、走査線１４０の間隔を変更することなく補償トランジスタ２５２を設置することができ、額縁領域の拡大を防ぐことができる。

　補償トランジスタ２５２を用いる場合、行ごとに補償トランジスタ２５２のチャネル幅やチャネル長を変化させてもよい。例えば図３０に示すように、第１の走査線１４０の補償トランジスタ２５２のチャネル幅が最大となり、第ｋの走査線１４０の補償トランジスタ２５２のチャネル幅が最小となるよう、補償トランジスタ２５２を構成してもよい。すなわち、第ｊの走査線１４０の補償トランジスタ２５２のチャネル幅よりも第（ｊ＋１）の走査線１４０の補償トランジスタ２５２のチャネル幅が大きくなるよう、補償トランジスタ２５２を構成してもよい。図示しないが、第ｊの走査線１４０の補償トランジスタ２５２のチャネル幅よりも第（ｊ＋１）の走査線１４０の補償トランジスタ２５２のチャネル幅が小さくなるよう、補償トランジスタ２５２を構成してもよい。このような構成を採用することにより、ゲート電極２５４に与える電位を固定しつつ、第１から第ｋの走査線１４０の間で調整負荷を変化させることができる。

　本発明の実施形態として上述した各実施形態は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。また、各実施形態の表示装置を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。

　上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。

　１００：表示装置、１０２：基板、１０４：画素、１０６：表示領域、１０８：走査線側駆動回路、１１０：信号線側駆動回路、１１２：端子、１１４：切欠き部、１１８：領域、１２０：高電位電源線、１２１：電流供給線、１２２：低電位電源線、１２４：第１の信号線、１２６：第２の信号線、１２８：書込制御走査線、１３０：初期化制御走査線、１３２：補正制御走査線、１３４：発光制御走査線、１３６：リセット制御線、１３８：リセット信号線、１４０：走査線、１４２：信号線、１４２ａ：第１延伸部、１４２ｂ：第２延伸部、１４４：調整膜、１４６：開口、１４７：開口、１５０：アンダーコート、１５０ａ：酸化シリコンを含む膜、１５０ｂ：窒化シリコンを含む膜、１５０ｃ：酸化シリコンを含む膜、１５２：遮光膜、１６０：半導体膜、１６０ａ：チャネル領域、１６０ｂ：ソース／ドレイン領域、１６０ｃ：低濃度不純物領域、１６２：ゲート絶縁膜、１６４：ゲート電極、１６６：ソース／ドレイン電極、１６８：ソース／ドレイン電極、１７０：容量電極、１７２：層間絶縁膜、１７４：平坦化膜、１７６：接続電極、１８０：付加容量電極、１８２：付加容量絶縁膜、１８４：隔壁、１８６：開口、１９０：画素電極、１９２：ＥＬ層、１９２ａ：ホール輸送層、１９２ｂ：発光層、１９２ｃ：電子輸送層、１９４：対向電極、１９６：パッシベーション膜、１９６ａ：第１の層、１９６ｂ：第２の層、１９６ｃ：第３の層、２００：表示装置、２１０：表示装置、２１２：開口、２１６：開口、２２０：開口、２３０：表示装置、２３２：補助配線、２３４：開口、２３６：下部接続電極、２３８：上部接続電極、２５０：表示装置、２５２：補償トランジスタ、２５４：ゲート電極、２５６：半導体膜、２５８：第２の端子、２６０：第１の端子

Claims

　第１行乃至第ｎ行、および第１列乃至第ｍ列に配置された複数の画素と、
　それぞれ対応する前記第１行乃至第ｎ行の画素と電気的に接続される第１乃至第ｎの走査線と、
　前記第１乃至第ｎの走査線から選択される第１乃至第ｋの走査線の少なくとも一つと重なる少なくとも一つの第１の半導体膜を有し、
　前記複数の画素によって定義される表示領域は、前記第１行乃至第ｋ行と交差する切欠きを有し、
　前記少なくとも一つの第１の半導体膜は前記切欠き内に位置し、
　前記複数の画素の各々は、
　　発光素子と、
　　前記発光素子と電気的に接続され、第２の半導体膜を有するトランジスタを有し、
　前記少なくとも一つの第１の半導体膜と前記第２の半導体膜は同一層内に存在し、
　ｎとｍは１よりも大きい自然数であり、ｋはｎよりも小さい自然数である表示装置。
　前記複数の画素と電気的に接続される複数の電流供給線をさらに有し、
　前記少なくとも一つの第１の半導体膜は、前記複数の電流供給線の少なくとも一つと電気的に接続される、請求項１に記載の表示装置。
　前記第１乃至第ｋの走査線は、前記切欠きを迂回するように屈曲する、請求項１に記載の表示装置。
　前記少なくとも一つの第１の半導体膜は、前記第１乃至第ｋの走査線の少なくとも一つと重なる複数の第１の半導体膜を有する、請求項１に記載の表示装置。
　前記複数の第１の半導体膜は、台形の形状を有する、請求項４に記載の表示装置。
　それぞれ対応する前記第１列乃至第ｍ列の画素と電気的に接続される複数の信号線をさらに有し、
　前記切欠きと交差する列の前記信号線は、隣接する第１の半導体膜に挟まれる、請求項４に記載の表示装置。
　前記切欠きと交差する前記列の前記信号線は、前記切欠きと交差しない列の前記信号線よりも幅が広い、請求項６に記載の表示装置。
　第１行乃至第ｎ行、および第１列乃至第ｍ列に配置された複数の画素と、
　それぞれ対応する前記第１行乃至第ｎ行の画素と電気的に接続される第１乃至第ｎの走査線と、
　前記第１乃至第ｎの走査線から選択される第１乃至第ｋの走査線の少なくとも一つと重なる少なくとも一つの金属膜を有し、
　前記複数の画素によって定義される表示領域は、前記第１行乃至第ｋ行と交差する切欠きを有し、
　前記少なくとも一つの金属膜は前記切欠き内に位置し、
　前記複数の画素の各々は、
　　発光素子と、
　　前記発光素子と電気的に接続され、半導体膜、および前記半導体膜と電気的に接続されるソース／ドレイン電極を備えるトランジスタを有し、
　前記少なくとも一つの金属膜と前記半導体膜は同一層内に存在し、
　ｎとｍは１よりも大きい自然数であり、ｋはｎよりも小さい自然数である表示装置。
　前記複数の画素と電気的に接続される複数の電流供給線をさらに有し、
　前記少なくとも一つの金属膜は、前記複数の電流供給線の少なくとも一つと電気的に接続される、請求項８に記載の表示装置。
　前記発光素子は、
　　画素電極と、
　　前記画素電極上の電界発光層と、
　　前記電界発光層上の対向電極を有し、
　前記少なくとも一つの金属膜は、前記対向電極と電気的に接続される、請求項８に記載の表示装置。
　前記第１乃至第ｋの走査線は、前記切欠きを迂回するように屈曲する、請求項８に記載の表示装置。
　前記少なくとも一つの金属膜は、前記第１乃至第ｋの走査線の少なくとも一つと重なる複数の金属膜を有する、請求項１０に記載の表示装置。
　前記複数の金属膜は、台形の形状を有する、請求項１２に記載の表示装置。
　それぞれ対応する前記第１列乃至第ｍ列の画素と電気的に接続される複数の信号線をさらに有し、
　前記切欠きと交差する列の前記信号線は、隣接する金属膜に挟まれる、請求項１２に記載の表示装置。
　前記切欠きと交差する前記列の前記信号線は、前記切欠きと交差しない列の前記信号線よりも幅が広い、請求項１４に記載の表示装置。
　第１行乃至第ｎ行、および第１列乃至第ｍ列に配置された複数の画素と、
　それぞれ対応する前記第１行乃至第ｎ行の画素と電気的に接続される第１乃至第ｎの走査線と、
　前記第１乃至第ｎの走査線から選択される第１乃至第ｋの走査線とそれぞれ電気的に接続される第１乃至第ｋの補償トランジスタを有し、
　前記複数の画素によって定義される表示領域は、前記第１行乃至第ｎ行から選択される第１行乃至第ｋ行と交差する切欠きを有し、
　前記第１乃至第ｋの補償トランジスタは前記表示領域外に位置し、
　前記複数の画素の各々は、
　　第１の半導体膜と、
　　前記第１の半導体膜と重なる第１のゲート電極と、
　　前記第１の半導体膜と電気的に接続されるソース／ドレイン電極を有し、
　前記第１乃至第ｋの補償トランジスタの各々は、
　　第２の半導体膜と、
　　前記第２の半導体膜と重なる第２のゲート電極と、
　　前記第２の半導体膜と電気的に接続される第１の端子と第２の端子を有し、
　前記第１乃至第ｋの補償トランジスタの前記第１の端子は、それぞれ対応する前記第１乃至第ｋの走査線の一部であり、
　ｎとｍは１よりも大きい自然数であり、ｋはｎよりも小さい自然数である表示装置。
　前記第１の半導体膜と前記第２の半導体膜は同一層内に存在する、請求項１６に記載の表示装置。
　前記ソース／ドレイン電極と前記第２のゲート電極は同一層内に存在する、請求項１６に記載の表示装置。
　前記第ｊの補償トランジスタの前記第２の端子が延伸する方向と前記第（ｊ＋１）の走査線が延伸する方向は、同一直線上に存在し、
　ｊはｋよりも小さい自然数である、請求項１６に記載の表示装置。
　前記第ｊの補償トランジスタのチャネル幅は、前記第（ｊ＋１）の補償トランジスタのチャネル幅よりも小さく、
　ｊはｋよりも小さい自然数である、請求項１６に記載の表示装置。