JP2014191027A - 表示装置及び電子機器 - Google Patents
表示装置及び電子機器 Download PDFInfo
- Publication number
- JP2014191027A JP2014191027A JP2013063804A JP2013063804A JP2014191027A JP 2014191027 A JP2014191027 A JP 2014191027A JP 2013063804 A JP2013063804 A JP 2013063804A JP 2013063804 A JP2013063804 A JP 2013063804A JP 2014191027 A JP2014191027 A JP 2014191027A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- metal layer
- pixel
- capacitor
- display device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 83
- 238000005070 sampling Methods 0.000 claims abstract description 77
- 230000003071 parasitic effect Effects 0.000 claims abstract description 46
- 229910052751 metal Inorganic materials 0.000 claims description 97
- 239000002184 metal Substances 0.000 claims description 97
- 239000010409 thin film Substances 0.000 claims description 36
- 230000003247 decreasing effect Effects 0.000 claims description 5
- 238000000034 method Methods 0.000 abstract description 27
- 239000010408 film Substances 0.000 description 39
- 238000005516 engineering process Methods 0.000 description 38
- 239000004065 semiconductor Substances 0.000 description 14
- 238000005530 etching Methods 0.000 description 13
- 238000004544 sputter deposition Methods 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 9
- 239000000758 substrate Substances 0.000 description 9
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 239000001301 oxygen Substances 0.000 description 8
- 229910052760 oxygen Inorganic materials 0.000 description 8
- 238000003860 storage Methods 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 239000011521 glass Substances 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000000231 atomic layer deposition Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 5
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 5
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 239000011733 molybdenum Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229960001730 nitrous oxide Drugs 0.000 description 2
- 235000013842 nitrous oxide Nutrition 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229920003986 novolac Polymers 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- OFIYHXOOOISSDN-UHFFFAOYSA-N tellanylidenegallium Chemical compound [Te]=[Ga] OFIYHXOOOISSDN-UHFFFAOYSA-N 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
- 239000011701 zinc Substances 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
- H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
- H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Geometry (AREA)
- Electroluminescent Light Sources (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Control Of El Displays (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
【課題】画素ごとの輝度のばらつきを改善することができるようにする。
【解決手段】第１のトランジスタは映像信号をサンプリングし、保持容量は第１のトランジスタによるサンプリングに応じた所定の電位を保持し、第２のトランジスタは保持容量に保持された所定の電位に応じて、駆動電流を発光素子に供給し、発光素子は駆動電流に応じて発光し、補償容量は画素回路内で発生する寄生容量の変化を補償する。本技術は、例えば有機ELパネルに適用することができる。
【選択図】図５
【解決手段】第１のトランジスタは映像信号をサンプリングし、保持容量は第１のトランジスタによるサンプリングに応じた所定の電位を保持し、第２のトランジスタは保持容量に保持された所定の電位に応じて、駆動電流を発光素子に供給し、発光素子は駆動電流に応じて発光し、補償容量は画素回路内で発生する寄生容量の変化を補償する。本技術は、例えば有機ELパネルに適用することができる。
【選択図】図５
Description
本技術は、表示装置及び電子機器に関し、特に、画素ごとの輝度のばらつきを改善することができるようにした表示装置及び電子機器に関する。
近年、発光素子として有機EL（Electro Luminescent）素子を画素に用いた平面自発光型のパネル（以下、「有機ELパネル」という）の開発が行われている。有機EL素子は、ダイオード特性を有し、有機薄膜に電界をかけると発光する現象を利用した素子である。
また、有機ELパネルの中でも、とりわけ駆動素子として薄膜トランジスタを各画素に集積形成したアクティブマトリクス型の有機ELパネルの開発が盛んに行われている。
この種の有機ELパネルにおいて、各画素は、通常、有機EL素子と、保持容量と、映像信号をサンプリングするためのサンプリング用トランジスタと、有機EL素子を駆動させるための駆動用トランジスタとを含んで構成される。つまり、駆動用トランジスタによって、有機EL素子に供給する駆動電流を制御することで、画素の発光輝度を調整している。
しかしながら、一般に、a-Si，p-Si，酸化物半導体で製造された薄膜トランジスタは、ばらつきが大きく、その影響で駆動用トランジスタの能力にもばらつきが生じることになる。そして、駆動用トランジスタの駆動能力が画素間でばらついた場合には、各画素の輝度差となって現われるため、有機ELパネルとしてはムラのように見えてしまう。
そのため、このような事象を回避するための技術が各種提案されている。例えば、特許文献１には、駆動用トランジスタの能力差を補償するための技術が開示されている。
特許文献１には、駆動用トランジスタの閾電圧に相当する電位をゲート電位にためて、閾電圧の補正を行う技術が開示されている。
しかしながら、この技術では、閾電圧に相当する電位をためた後に、サンプリング用トランジスタのゲート電位を変化させた場合、サンプリング用トランジスタのゲートとソースの寄生容量により、駆動用トランジスタのゲート電位が変化してしまう。その結果、寄生容量のばらつきにより、駆動用トランジスタの閾電圧の補正値が変化してしまい、画素ごとに輝度のばらつきが生じてしまうことになる。
以上のように、有機ELパネルにおいては、画素ごとの輝度のばらつきを改善することが求められるが、そのためには、サンプリング用トランジスタの寄生容量のばらつきを抑える必要がある。
本技術はこのような状況に鑑みてなされたものであり、サンプリング用トランジスタの寄生容量のばらつきを適切に抑えることで、画素ごとの輝度のばらつきを改善することができるようにするものである。
本技術の第１の側面の表示装置は、駆動電流に応じて発光する発光素子と、映像信号をサンプリングする第１のトランジスタと、前記第１のトランジスタによるサンプリングに応じた所定の電位を保持する保持容量と、前記保持容量に保持された所定の電位に応じて、前記駆動電流を前記発光素子に供給する第２のトランジスタと、回路内で発生する寄生容量の変化を補償する補償容量とを有する画素回路を備える。
前記第１のトランジスタは、薄膜トランジスタであり、前記補償容量は、前記薄膜トランジスタを形成する第１の金属層と第２の金属層を含むように形成され、前記第１の金属層と前記第２の金属層とのずれによって前記薄膜トランジスタの寄生容量が増加した場合、前記寄生容量の増加分に応じた容量を減少させる。
前記補償容量は、前記第１の金属層と前記第２の金属層を含むように形成される薄膜トランジスタとして設けられる。
前記補償容量は、前記第１の金属層と前記第２の金属層を含むように形成されるキャパシタとして設けられる。
前記画素回路は、行状の走査線及び電源線と、列状の映像信号線とが配された画素アレイ部において、前記走査線と前記映像信号線とが交差する部分に複数配置され、前記画素アレイ部では、各画素回路が隣接する他の画素回路に対し、行方向及び列方向の少なくとも一方について点対称に配置されている。
表示装置は、独立した装置であってもよいし、１つの装置を構成している内部ブロックであってもよい。
本技術の第２の側面の電子機器は、前述した本技術の第１の側面の表示装置に対応する電子機器である。
本技術の第１の側面及び第２の側面においては、画素回路に配置された素子の寄生容量が変化した場合に、画素回路内で発生する寄生容量の変化を補償するための補償容量によって容量変化が抑えられる。
本技術の第１の側面及び第２の側面によれば、画素ごとの輝度のばらつきを改善することができる。
以下、図面を参照しながら本技術の実施の形態について説明する。
＜有機ELパネルの構成＞
図１は、有機ELパネルの構成例を示す図である。ただし、図１の有機ELパネル１０は、本技術を適用した表示装置の主要部となるパネルの構成を示したものとなる。
図１の有機ELパネル１０は、M×N個（M=1,2,・・・,m；N=1,2,・・・,n）の画素（画素回路）２１が行列状に配置されている画素アレイ部１１と、これを駆動するための駆動部から構成される。この駆動部には、水平セレクタ１２、ライトスキャナ１３、及び、電源スキャナ１４が設けられる。
また、有機ELパネル１０は、M本の走査線WSL、M本の電源線DSL、及びN本の映像信号線DTLを有している。各画素２１は、行状の走査線WSLと列状の映像信号線DTLとが交差する部分にそれぞれ配置され、走査線WSLによりライトスキャナ１３と、電源線DSLにより電源スキャナ１４と、映像信号線DTLにより水平セレクタ１２とそれぞれ接続されている。
ライトスキャナ１３は、走査線WSLに水平周期（1H）で順次制御信号を供給して画素２１を行単位で線順次走査する。電源スキャナ１４は、線順次走査に合わせて行状の電源線DSLに電源電圧を供給する。水平セレクタ１２は、線順次走査に合わせて列状の映像信号線DTLに映像信号となる信号電位と基準電位を供給する。
図１のように構成される有機ELパネル１０に、ソースドライバ及びゲートドライバとからなるドライバIC（Integrated Circuit）が付加されることによりパネルモジュールが構成される。さらに、パネルモジュールに、電源回路、画像LSI（Large Scale Integration）などを付加したものが表示装置となる。
なお、図１においては説明の簡略化のため、画素アレイ部１１に配置されるM×N個の画素２１のうち、2×3個の画素２１のみを図示している。
＜画素の構成＞
次に、図１に示した有機ELパネル１０の画素アレイ部１１に行列状に配置される画素２１の詳細について説明する。ただし、ここでは、本技術の理解を容易にし、かつその背景を明らかにするために、図２乃至図４を参照して一般的な画素の構成とその問題点を説明してから、本技術を適用した画素について説明する。
（一般的な画素の構成）
図２の画素２１は、サンプリング用トランジスタ３１、駆動用トランジスタ３２、保持容量３３、及び、発光素子３４を有する。サンプリング用トランジスタ３１において、そのゲートｇは走査線WSLと接続され、ドレインｄは映像信号線DTLと接続され、ソースｓは駆動用トランジスタ３２のゲートｇと接続される。
図２の画素２１は、サンプリング用トランジスタ３１、駆動用トランジスタ３２、保持容量３３、及び、発光素子３４を有する。サンプリング用トランジスタ３１において、そのゲートｇは走査線WSLと接続され、ドレインｄは映像信号線DTLと接続され、ソースｓは駆動用トランジスタ３２のゲートｇと接続される。
駆動用トランジスタ３２のソースｓとドレインｄのうち、一方は発光素子３４のアノードに接続され、他方が電源線DSLに接続される。保持容量３３は、駆動用トランジスタ３２のゲートｇと発光素子３４のアノードに接続されている。また、発光素子３４のカソードは接地されている。
以上のように構成される画素２１において、サンプリング用トランジスタ３１が走査線WSLから供給された制御信号に応じてオンすると、保持容量３３は、映像信号線DTLを介して水平セレクタ１２から供給された電荷を蓄積して保持する。駆動用トランジスタ３２は、電源線DSLから電流の供給を受け、保持容量３３に保持された信号電位に応じて駆動電流を発光素子３４に流す。そして、発光素子３４に所定の駆動電流が流れることで、画素２１が発光する。
（一般的な画素の配線パターンのレイアウト）
図３は、図２の画素２１の配線パターンのレイアウトを示す図である。なお、図３においては、説明の簡略化のため、サンプリング用トランジスタ３１の構造を中心に説明する。
図３は、図２の画素２１の配線パターンのレイアウトを示す図である。なお、図３においては、説明の簡略化のため、サンプリング用トランジスタ３１の構造を中心に説明する。
図３に示すように、映像信号線DTLは第１の金属層で形成され、走査線WSL及び電源線DSLは第２の金属層で形成される。
サンプリング用トランジスタ３１は、その点線内の第１の金属層、第２の金属層、及び、チャネル層の部分に相当し、薄膜トランジスタとして形成される。サンプリング用トランジスタ３１において、そのゲートｇは第１の金属層で形成され、コンタクト部を介して走査線WSLに接続される。
また、サンプリング用トランジスタ３１において、ソースｓとドレインｄは、第２の金属層で形成される。ソースｓは、駆動用トランジスタ３２のゲートｇと保持容量３３に接続される。また、ドレインｄは、コンタクト部を介して映像信号線DTLに接続される。
なお、図３には詳細を示していないが、駆動用トランジスタ３２は、第１の金属層、第２の金属層、及び、チャネル層を含むように形成される薄膜トランジスタとして設けられる。また、保持容量３３は、第１の金属層及び第２の金属層からなる導電体とその間にある絶縁体を含むように形成されるキャパシタとして設けられる。
ところで、製造プロセスにおける第１の金属層と第２の金属層の線幅の誤差（製造誤差）が生じると、サンプリング用トランジスタ３１の寄生容量が増加することになる。具体的には、後述する第１の金属層及び第２の金属層を形成するプロセスにおける、サンプリング用トランジスタ３１のゲートｇとして第１の金属層を形成するときのパターニング誤差と、サンプリング用トランジスタ３１のソースｓとして第２の金属層を形成するときのパターニング誤差により、サンプリング用トランジスタ３１の寄生容量がばらつくことになる。
換言すれば、サンプリング用トランジスタ３１の寄生容量のばらつきは、サンプリング用トランジスタ３１のゲートｇとしての第１の金属層の線幅のばらつきと、サンプリング用トランジスタ３１のソースｓとしての第２の金属層の線幅のばらつきに起因している。
図４は、図３のサンプリング用トランジスタ３１周辺を拡大した図である。
図４Ａに示すように、第１の金属層と第２の金属層の製造誤差が生じておらず、それらの金属層にずれが生じていない場合には、サンプリング用トランジスタ３１の寄生容量が変化することはない。
一方、図４Ｂに示すように、サンプリング用トランジスタ３１において、第１の金属層と第２の金属層とが、図中の点線で示す製造誤差がない状態からずれてしまった場合、ずれの影響によりサンプリング用トランジスタ３１の寄生容量が増加することになる。この寄生容量が発生する部分は、図中の矢印で示されている、ゲートｇとしての第１の金属層と、ソースｓとしての第２の金属層との重複部分となる。
サンプリング用トランジスタ３１の寄生容量が増加すると、駆動用トランジスタ３２のゲート電位が一瞬降下する現象が発生することになり、この降下量が画素２１ごとに異なると、そのばらつきが画素ごとの輝度のばらつきとなる。その結果、有機ELパネル１０全体の画質の低下につながり、問題となる。しかしながら、パターニング誤差を完全になくすことは困難である。
そこで、本技術では、金属層のずれが生じた場合に、サンプリング用トランジスタ３１の寄生容量の増加を抑制するための画素の構成を提案する。以下、本技術を適用した画素の構成について説明する。
（本技術を適用した画素の構成）
まず、図５を参照して、本技術を適用した画素の構成を説明する。ただし、図５において、図２と対応する部分については同一の符号が付してあり、その説明は適宜省略する。
まず、図５を参照して、本技術を適用した画素の構成を説明する。ただし、図５において、図２と対応する部分については同一の符号が付してあり、その説明は適宜省略する。
図５の画素２１は、サンプリング用トランジスタ３１のゲートｇとソースｓとの間に、補償容量３５が新たに設けられている点が、図２の画素２１と異なる。図５において、補償容量３５は、トランジスタと類似する構造を有する素子として構成されている。
すなわち、図５の画素２１においては、補償容量３５を設けて、サンプリング用トランジスタ３１の寄生容量と補償関係を有するようにすることで、第１の金属層と第２の金属層にずれが生じて、サンプリング用トランジスタ３１の寄生容量が増加した場合に、その増加分だけ補償容量３５の容量が減少するようにする。
これにより、サンプリング用トランジスタ３１の寄生容量が増加した場合に、補償容量３５の容量がその増加分だけ低下するので、トータルの容量変化を抑えることになる。その結果として、サンプリング用トランジスタ３１の寄生容量のばらつきが抑えられることになる。
（本技術を適用した画素の配線パターンのレイアウト）
図６は、図５の画素２１の配線パターンのレイアウトを示す図である。なお、図６においては、説明の簡略化のため、サンプリング用トランジスタ３１と補償容量３５の構造を中心に説明する。また、図６において、図３と対応する部分については同一の符号が付してあり、その説明は適宜省略する。
図６は、図５の画素２１の配線パターンのレイアウトを示す図である。なお、図６においては、説明の簡略化のため、サンプリング用トランジスタ３１と補償容量３５の構造を中心に説明する。また、図６において、図３と対応する部分については同一の符号が付してあり、その説明は適宜省略する。
図６に示すように、補償容量３５は、その点線内の第１の金属層、第２の金属層、及び、チャネル層の部分に相当する。補償容量３５において、サンプリング用トランジスタ３１のソースｓと接続される部分は、サンプリング用トランジスタ３１のソースｓと同様に第２の金属層で形成される。また、補償容量３５において、コンタクト部を介して走査線WSLと接続される部分は、サンプリング用トランジスタ３１のゲートｇと同様に第１の金属層で形成される。
このように、補償容量３５は、サンプリング用トランジスタ３１と同様に、第１の金属層と第２の金属層から形成される。そのため、第１の金属層と第２の金属層にずれが生じた場合には、補償容量３５によって、サンプリング用トランジスタ３１の第１の金属層と第２の金属層との重複部分に発生する寄生容量が増加した分だけ容量を低下させることが可能となる。
図７は、図６のサンプリング用トランジスタ３１と補償容量３５周辺を拡大した図である。
図７Ａに示すように、第１の金属層と第２の金属層の製造誤差が生じておらず、それらの金属層にずれが生じていない場合には、サンプリング用トランジスタ３１の寄生容量が変化することはない。
一方、図７Ｂに示すように、サンプリング用トランジスタ３１において、第１の金属層と第２の金属層とが、図中の点線で示す製造誤差がない状態からずれてしまった場合、ずれの影響により寄生容量が増加することになる。その場合において、補償容量３５がサンプリング用トランジスタ３１の寄生容量と補償関係にあるため、補償容量３５では寄生容量の増加に応じてその容量が低下することになる。そして、サンプリング用トランジスタ３１の寄生容量の変化が、補償容量３５の容量によって補償されることになり、トータルの容量変化を抑えることができる。
このように容量変化を抑えることで、サンプリング用トランジスタ３１の寄生容量のばらつきが抑えられ、結果として、画素ごとの輝度のばらつきを改善することができる。
（本技術を適用した画素の配置の例）
図８は、本技術を適用した画素の配置の例を示す図である。
図８は、本技術を適用した画素の配置の例を示す図である。
図８では、有機ELパネル１０の画素アレイ部１１において、行列状に配置されるM×N個の画素２１のうち、行方向及び列方向で互いに隣り合う４つの画素２１を図示している。また、４つの画素２１のうち、列方向に隣り合う画素２１は、電源線DSL上の対称点を中心にして点対称の関係になっている。
ここで、製造誤差により、第１の金属層と第２の金属層にずれが生じた場合について考える。比較のため、補償容量３５を設けていない画素２１（図２）が図８と同様に配置された場合について考えると、上側の２つの画素２１と、下側の２つの画素２１では寄生容量の変化する方向が変化してしまい、画素配置によって明るさが変化してしまうことになる。一方、図８に示すように、補償容量３５を設けた画素２１（図５）では、補償容量３５によってサンプリング用トランジスタ３１の寄生容量の変化の影響が抑えられるので、画素ごとの輝度のばらつきが抑制され、画素配置によって明るさが変化することを防止できる。
なお、図８では、列方向に隣接する画素の配線パターンが点対称で配置される場合を例に説明したが、画素配置はこれに限らず、M×N個の各画素が隣接する他の画素に対し、行方向及び列方向の少なくとも一方について点対称に配置されていればよい。
（補償容量としてトランジスタを設けた場合）
前述の説明では、補償容量３５として、トランジスタと類似する構造（金属層やチャネル層等から形成される構造）を有する素子を設けた場合について説明したが、その代わりにトランジスタを設けることもできる。
前述の説明では、補償容量３５として、トランジスタと類似する構造（金属層やチャネル層等から形成される構造）を有する素子を設けた場合について説明したが、その代わりにトランジスタを設けることもできる。
図９は、補償容量３５としてトランジスタ３５Ａを設けた場合の画素の配線パターンのレイアウトを示す図である。なお、図９においては、説明の簡略化のため、トランジスタ３５Ａの構造を中心に説明する。
図９に示すように、トランジスタ３５Ａは、その点線内の第１の金属層、第２の金属層、及び、チャネル層の部分に相当し、薄膜トランジスタとして形成される。トランジスタ３５Ａにおいて、そのゲートｇは第１の金属層で形成され、コンタクト部を介して走査線WSLに接続される。
また、トランジスタ３５Ａにおいて、ソースｓとドレインｄは、第２の金属層で形成される。ソースｓは、サンプリング用トランジスタ３１のソースｓと接続される。また、ドレインｄは、コンタクト部を介して映像信号線DTLに接続される。
すなわち、トランジスタ３５Ａにおいて、サンプリング用トランジスタ３１のソースｓと接続される部分は、サンプリング用トランジスタ３１のソースｓと同様に第２の金属層で形成される。また、トランジスタ３５Ａにおいて、コンタクト部を介して走査線WSLと接続される部分は、サンプリング用トランジスタ３１のゲートｇと同様に第１の金属層で形成される。
このように、トランジスタ３５Ａは、サンプリング用トランジスタ３１と同様に第１の金属層と第２の金属層から形成されるので、それらの金属層にずれが生じた場合に、サンプリング用トランジスタ３１の寄生容量が増加した分だけ容量を低下させることが可能となる。
なお、図９の説明では、説明の都合上、サンプリング用トランジスタ３１をサンプリング用のトランジスタとし、トランジスタ３５Ａを補償容量３５として説明したが、これらのトランジスタは同様の構成を有するため、トランジスタ３５Ａをサンプリング用のトランジスタとし、サンプリング用トランジスタ３１を補償容量３５とすることもできる。
（補償容量としてキャパシタを設けた場合）
また、補償容量３５としてはキャパシタを設けることもできる。
また、補償容量３５としてはキャパシタを設けることもできる。
図１０は、補償容量３５としてキャパシタ３５Ｂを設けた場合の画素の配線パターンのレイアウトを示す図である。なお、図１０においては、説明の簡略化のため、キャパシタ３５Ｂの構造を中心に説明する。
図１０に示すように、キャパシタ３５Ｂは、その点線内の第１の金属層と第２の金属層との対向する部分に相当し、それらの導電体とその間にある絶縁体により形成される。キャパシタ３５Ｂにおいて、サンプリング用トランジスタ３１のソースｓと接続される部分は、サンプリング用トランジスタ３１のソースｓと同様に第２の金属層で形成される。また、キャパシタ３５Ｂにおいて、コンタクト部を介して走査線WSLと接続される部分は、サンプリング用トランジスタ３１のゲートｇと同様に第１の金属層で形成される。
このように、キャパシタ３５Ｂは、サンプリング用トランジスタ３１と同様に第１の金属層と第２の金属層から形成されるので、それらの金属層にずれが生じた場合に、サンプリング用トランジスタ３１の寄生容量が増加した分だけ容量を低下させることが可能となる。
なお、以上の説明では、補償容量３５として、トランジスタと類似する構造を有する素子（図５乃至図８）、トランジスタ（図９）、及び、キャパシタ（図１０）を説明したが、それらの素子は一例であって、サンプリング用トランジスタ３１と同様に第１の金属層と第２の金属層から形成される素子であれば、他の素子を用いることもできる。
以上のように、本技術によれば、サンプリング用トランジスタ３１の寄生容量と補償関係を有する補償容量３５を設けることで、第１の金属層と第２の金属層にずれが生じて、サンプリング用トランジスタ３１の寄生容量が増加した場合であっても、補償容量３５の容量がその増加分だけ低下するので、トータルの容量変化を抑えることができる。そして、容量が安定することによって、サンプリング用トランジスタ３１の寄生容量のばらつきがなくなり、結果として、画素ごとの輝度のばらつきを改善することができる。
また、補償容量３５は、サンプリング用トランジスタ３１の寄生容量を補償するためのものであるため、駆動用トランジスタ３２のゲート電位に影響を及ぼすことなく、少ない回路面積で配置することができる。これにより、画素ごとの輝度のばらつきを改善するとともに、回路面積の増大を抑制することができる。そして、このような観点からすれば、前述した補償容量３５として設けられる素子のうち、トランジスタと類似する構造を有する素子が最も少ない回路面積で配置できることになる。
さらに、補償容量３５は、サンプリング用トランジスタ３１と同様の金属層（第１の金属層と第２の金属層）を含むので、画素２１内に容易に形成することができる。
＜薄膜トランジスタの詳細＞
次に、薄膜トランジスタ（TFT：Thin Film Transistor）として構成される、サンプリング用トランジスタ３１及び駆動用トランジスタ３２の詳細について説明する。
（薄膜トランジスタの構造）
図１１は、薄膜トランジスタの構造の例を示す図である。
図１１は、薄膜トランジスタの構造の例を示す図である。
薄膜トランジスタは、ガラス基板１０１、ゲート電極１０２、ゲート絶縁膜１０３、酸化物半導体膜１０４、エッチングストッパー層１０５、及び、ソース・ドレイン電極１０６を有し、ボトムゲート型薄膜トランジスタとして形成される。また、ここでは、薄膜トランジスタの信頼性を向上させる目的でパッシベーション層１０７と、デバイス上を平坦化する目的で平坦化層１０８が形成されている。
ガラス基板１０１上には、ゲート電極１０２が積層されている。ゲート電極１０２はスパッタリング法により形成され、ここではモリブデン、タングステン、アルミニウム、チタン等の金属配線が用いられる。ただし、ITO等の導電酸化膜を用いてもよい。
ゲート電極１０２は薄膜トランジスタに印加するゲート電圧により、酸化物半導体膜１０４の中の電子密度を制御する役割を果たすものである。ゲート電極１０２上にはゲート絶縁膜１０３が形成される。ゲート絶縁膜１０３は例えばプラズマ化学気相成長（CVD）法により形成され、主としてシリコン酸化膜、シリコン窒化膜、スパッタリング等による酸化アルミニウム等が使用される。
ゲート絶縁膜１０３上には酸化物半導体膜１０４が形成され、島状にパターニングされる。酸化物半導体としては、例えばスパッタリング法により形成された、インジウム、ガリウム、亜鉛、アルミニウム、スズ等の元素から形成された酸化物が使用される。
酸化物半導体膜１０４上には、エッチングストッパー層１０５が形成される。エッチングストッパー層１０５としては、例えばCVD法やスパッタ法により形成されたシリコン酸化膜や、原子層成膜（ALD）法やスパッタ法により形成された酸化アルミニウムが使用される。
続いてエッチングストッパー層１０５をパターニングした後、又はエッチングストッパー層１０５と同時に、ゲート酸化膜のエッチングを行う。その後、ソース・ドレイン電極１０６を形成する。ソース・ドレイン電極１０６には、モリブデン、タングステン、アルミニウム、チタン、ITO等の導電酸化膜が用いられる。
パッシベーション層１０７は、例えばCVD法によるシリコン酸化膜、シリコン酸窒化膜、スパッタ法によるシリコン酸化膜、シリコン窒化膜、あるいは原子層成膜（ALD）法による酸化アルミニウム膜と、CVD法によるシリコン窒化膜、スパッタ法によるシリコン窒化膜、あるいはALD法による酸化アルミニウム膜等が用いられる。
次に、デバイスを平坦化する目的で、平坦化層１０８を形成する。平坦化層１０８は、アクリル、ポリイミド、ノボラック等の有機材料をスピンコート法又はスリットコート法により塗布、ベークを行い、形成する。なお、チャネル形成後、ソース・ドレイン電極１０６形成後、パッシベーション層１０７形成後、平坦化層１０８形成後のいずれか、又は複数の後に、酸素雰囲気中でアニール、一酸化二窒素プラズマ、酸素プラズマなどにより、チャネル層に酸素供給を行い、チャネル層中の酸素欠陥を軽減させてもよい。
（薄膜トランジスタの製造方法）
次に、薄膜トランジスタの製造方法について説明する。
次に、薄膜トランジスタの製造方法について説明する。
まず、ガラス基板１０１上の全面に、180nmのモリブデンをスパッタリング法により形成した後、この薄膜にフォトリソグラフィーとエッチングを施すことにより、ゲート電極１０２を形成する。
次いで、ガラス基板１０１及びゲート電極１０２上の全面に300nmのシリコン酸化膜をCVD法により形成し、ゲート絶縁膜１０３とする。その後、酸化物半導体膜１０４として、50nmの酸化インジウムガリウム亜鉛をスパッタリング法で形成し、フォトリソグラフィーとエッチングを施すことにより酸化物半導体膜１０４を形成する。
その後、酸化物半導体膜１０４上にエッチングストッパー層１０５として200nmのシリコン酸化膜をCVD法により形成する。なお、この膜の形成前に、例えば、一酸化二窒素プラズマ、酸素プラズマのような酸化物半導体膜１０４に酸素を供給するプロセスを導入してもよい。
続いて、この薄膜にフォトリソグラフィーとエッチングを施すことにより、チャネル領域上にエッチングストッパー層１０５を島状に形成する。続いて、フォトリソグラフィーとエッチングを施すことにより、ゲート酸化膜を島状に形成する。その後、チャネル保護膜又は酸化物半導体膜１０４上に50nmのチタン、200nmのアルミニウム、50nmのチタンからなる積層膜をスパッタリング法により形成し、この薄膜にフォトリソグラフィーとエッチングを施すことにより、ソース・ドレイン電極１０６を形成する。
その後、スパッタ法により酸化アルミニウムを形成し、この薄膜にフォトリソグラフィーとエッチングを施すことにより、パッシベーション層１０７を形成する。そして、酸化物半導体膜１０４のチャネル領域に酸素を供給する目的で、酸素：窒素＝40：60、300℃の雰囲気下で2時間処理を行う。その後、ポリイミド膜をスピンコート法で2μm塗布し、ベークを行い、平坦化層１０８を形成する。このようにして、薄膜トランジスタが製造される。
以上、薄膜トランジスタの詳細について説明した。
＜本技術の適用例＞
ところで、有機ELパネル１０を主要部として構成される、本技術を適用した表示装置は、図１２に示すように、フラット型のモジュール形状からなるものを含む。この種の表示モジュールは、例えば絶縁性の基板上に、薄膜トランジスタやキャパシタ、発光素子などからなる画素を行列状に配置した画素アレイ部を設けて、この画素アレイ部を囲むように接着剤を配し、さらにガラス等の対向基板を貼り付けることで製造される。
ただし、この透明な対向基板には必要に応じて、カラーフィルタ、保護膜、遮光膜などを設けてもよい。また、表示モジュールには、外部から画素アレイ部への信号等を入出力するためのコネクタとして、例えばフレキシブルプリント基板（FPC：Flexible Printed Circuits）を設けることができる。
また、以上説明した本技術を適用した表示装置は、フラット型のパネル形状を有し、様々な電子機器に適用可能である。例えば、テレビジョン受像機、デジタルスチルカメラ、ノート型パーソナルコンピュータ、携帯電話機やスマートフォン、デジタルビデオカメラ、タブレット型コンピュータなどの電子機器に適用可能である。つまり、本技術を適用した表示装置は、電子機器に入力された、又は電子機器内で生成した駆動信号を画像又は映像として表示するあらゆる分野の電子機器のディスプレイに適用することができる。
以下、この様な表示装置が適用された電子機器を例示する。電子機器は基本的に情報を処理する本体部と、本体部に入力する情報又は本体部から出力された情報を表示する表示部とを含む。
図１３は、本技術が適用されたテレビジョン受像機の外観を示す斜視図である。このテレビジョン受像機は、フロントパネルやフィルタガラス等から構成される表示部２０１として、本技術を適用した表示装置を用いることにより製造される。
図１４は、本技術が適用されたデジタルスチルカメラの外観を示す斜視図である。ただし、図１４の上側には正面図、下側には背面図をそれぞれ示している。このデジタルスチルカメラは、撮像画像やメニュー画面などを表示するための表示部２１１として、本技術を適用した表示装置を用いることにより製造される。なお、デジタルスチルカメラが電子ビューファインダを有する場合には、その電子ビューファインダに本技術を適用した表示装置を用いることもできる。
図１５は、本技術が適用されたノート型パーソナルコンピュータの外観を示す斜視図である。このノート型パーソナルコンピュータは、画像や映像などを表示する表示部２２１として、本技術を適用した表示装置を用いることにより製造される。
図１６は、本技術が適用された携帯電話機の外観を示す斜視図である。この携帯電話機は折り畳み式であって、図中の左側には開いた状態、図中の右側には閉じた状態をそれぞれ示している。携帯電話機は、開いた状態で視認可能となる主表示部２３１と、閉じた状態で視認可能となる副表示部２３２として、本技術を適用した表示装置を用いることにより製造される。
図１７は、本技術が適用されたデジタルビデオカメラの外観を示す斜視図である。このデジタルビデオカメラは、映像やメニュー画面などを表示するための表示部２４１として、本技術を適用した表示装置を用いることにより製造される。
以上、本技術の適用例について説明した。
なお、前述した画素２１の画素回路は一例であって、２つのトランジスタ（サンプリング用トランジスタ、駆動用トランジスタ）と、保持容量と、発光素子とを含んで構成される画素回路であれば、他の画素回路を採用した場合でも同様に、本技術を適用することができる。例えば、特開２００５−３１６３０号公報（図１）に開示されている画素回路に本技術を適用した補償容量を設けて、各トランジスタの寄生容量の変化を補償することができる。
また、前述の説明では、薄膜トランジスタとして、ゲート電極が半導体膜より基板側に設けられるボトムゲート型で説明したが、半導体膜がゲート電極よりも基板側に設けられるトップゲート型を採用することもできる。
また、本技術の実施の形態は、前述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
なお、本技術は、以下のような構成をとることができる。
（１）
駆動電流に応じて発光する発光素子と、
映像信号をサンプリングする第１のトランジスタと、
前記第１のトランジスタによるサンプリングに応じた所定の電位を保持する保持容量と、
前記保持容量に保持された所定の電位に応じて、前記駆動電流を前記発光素子に供給する第２のトランジスタと、
回路内で発生する寄生容量の変化を補償する補償容量と
を有する画素回路
を備える表示装置。
（２）
前記第１のトランジスタは、薄膜トランジスタであり、
前記補償容量は、前記薄膜トランジスタを形成する第１の金属層と第２の金属層を含むように形成され、前記第１の金属層と前記第２の金属層とのずれによって前記薄膜トランジスタの寄生容量が増加した場合、前記寄生容量の増加分に応じた容量を減少させる
（１）に記載の表示装置。
（３）
前記補償容量は、前記第１の金属層と前記第２の金属層を含むように形成される薄膜トランジスタとして設けられる
（２）に記載の表示装置。
（４）
前記補償容量は、前記第１の金属層と前記第２の金属層を含むように形成されるキャパシタとして設けられる
（２）に記載の表示装置。
（５）
前記画素回路は、行状の走査線及び電源線と、列状の映像信号線とが配された画素アレイ部において、前記走査線と前記映像信号線とが交差する部分に複数配置され、
前記画素アレイ部では、各画素回路が隣接する他の画素回路に対し、行方向及び列方向の少なくとも一方について点対称に配置されている
（１）乃至（４）の何れか一項に記載の表示装置。
（６）
駆動電流に応じて発光する発光素子と、
映像信号をサンプリングする第１のトランジスタと、
前記第１のトランジスタによるサンプリングに応じた所定の電位を保持する保持容量と、
前記保持容量に保持された所定の電位に応じて、前記駆動電流を前記発光素子に供給する第２のトランジスタと、
回路内で発生する寄生容量の変化を補償する補償容量と
を有する画素回路
を備える表示装置を搭載した電子機器。
駆動電流に応じて発光する発光素子と、
映像信号をサンプリングする第１のトランジスタと、
前記第１のトランジスタによるサンプリングに応じた所定の電位を保持する保持容量と、
前記保持容量に保持された所定の電位に応じて、前記駆動電流を前記発光素子に供給する第２のトランジスタと、
回路内で発生する寄生容量の変化を補償する補償容量と
を有する画素回路
を備える表示装置。
（２）
前記第１のトランジスタは、薄膜トランジスタであり、
前記補償容量は、前記薄膜トランジスタを形成する第１の金属層と第２の金属層を含むように形成され、前記第１の金属層と前記第２の金属層とのずれによって前記薄膜トランジスタの寄生容量が増加した場合、前記寄生容量の増加分に応じた容量を減少させる
（１）に記載の表示装置。
（３）
前記補償容量は、前記第１の金属層と前記第２の金属層を含むように形成される薄膜トランジスタとして設けられる
（２）に記載の表示装置。
（４）
前記補償容量は、前記第１の金属層と前記第２の金属層を含むように形成されるキャパシタとして設けられる
（２）に記載の表示装置。
（５）
前記画素回路は、行状の走査線及び電源線と、列状の映像信号線とが配された画素アレイ部において、前記走査線と前記映像信号線とが交差する部分に複数配置され、
前記画素アレイ部では、各画素回路が隣接する他の画素回路に対し、行方向及び列方向の少なくとも一方について点対称に配置されている
（１）乃至（４）の何れか一項に記載の表示装置。
（６）
駆動電流に応じて発光する発光素子と、
映像信号をサンプリングする第１のトランジスタと、
前記第１のトランジスタによるサンプリングに応じた所定の電位を保持する保持容量と、
前記保持容量に保持された所定の電位に応じて、前記駆動電流を前記発光素子に供給する第２のトランジスタと、
回路内で発生する寄生容量の変化を補償する補償容量と
を有する画素回路
を備える表示装置を搭載した電子機器。
１０ 有機ELパネル， １１ 画素アレイ部， １２ 水平セレクタ， １３ ライトスキャナ， １４ 電源スキャナ， ２１ 画素， ３１ サンプリング用トランジスタ， ３２ 駆動用トランジスタ， ３３ 保持容量， ３４ 発光素子， ３５ 補償容量， ３５Ａ トランジスタ， ３５Ｂ キャパシタ， ２０１，２１１，２２１，２４１ 表示部， ２３１ 主表示部， ２３２ 副表示部
Claims (6)
- 駆動電流に応じて発光する発光素子と、
映像信号をサンプリングする第１のトランジスタと、
前記第１のトランジスタによるサンプリングに応じた所定の電位を保持する保持容量と、
前記保持容量に保持された所定の電位に応じて、前記駆動電流を前記発光素子に供給する第２のトランジスタと、
回路内で発生する寄生容量の変化を補償する補償容量と
を有する画素回路
を備える表示装置。 - 前記第１のトランジスタは、薄膜トランジスタであり、
前記補償容量は、前記薄膜トランジスタを形成する第１の金属層と第２の金属層を含むように形成され、前記第１の金属層と前記第２の金属層とのずれによって前記薄膜トランジスタの寄生容量が増加した場合、前記寄生容量の増加分に応じた容量を減少させる
請求項１に記載の表示装置。 - 前記補償容量は、前記第１の金属層と前記第２の金属層を含むように形成される薄膜トランジスタとして設けられる
請求項２に記載の表示装置。 - 前記補償容量は、前記第１の金属層と前記第２の金属層を含むように形成されるキャパシタとして設けられる
請求項２に記載の表示装置。 - 前記画素回路は、行状の走査線及び電源線と、列状の映像信号線とが配された画素アレイ部において、前記走査線と前記映像信号線とが交差する部分に複数配置され、
前記画素アレイ部では、各画素回路が隣接する他の画素回路に対し、行方向及び列方向の少なくとも一方について点対称に配置されている
請求項１に記載の表示装置。 - 駆動電流に応じて発光する発光素子と、
映像信号をサンプリングする第１のトランジスタと、
前記第１のトランジスタによるサンプリングに応じた所定の電位を保持する保持容量と、
前記保持容量に保持された所定の電位に応じて、前記駆動電流を前記発光素子に供給する第２のトランジスタと、
回路内で発生する寄生容量の変化を補償する補償容量と
を有する画素回路
を備える表示装置を搭載した電子機器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013063804A JP2014191027A (ja) | 2013-03-26 | 2013-03-26 | 表示装置及び電子機器 |
| US14/172,164 US9716132B2 (en) | 2013-03-26 | 2014-02-04 | Display device and electronic apparatus |
| CN201410062320.XA CN104077998A (zh) | 2013-03-26 | 2014-02-24 | 像素电路、显示装置和电子设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013063804A JP2014191027A (ja) | 2013-03-26 | 2013-03-26 | 表示装置及び電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2014191027A true JP2014191027A (ja) | 2014-10-06 |
Family
ID=51599228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013063804A Pending JP2014191027A (ja) | 2013-03-26 | 2013-03-26 | 表示装置及び電子機器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9716132B2 (ja) |
| JP (1) | JP2014191027A (ja) |
| CN (1) | CN104077998A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017181801A (ja) * | 2016-03-30 | 2017-10-05 | 株式会社Ｊｏｌｅｄ | 表示装置 |
| JP2017219555A (ja) * | 2016-06-02 | 2017-12-14 | 株式会社Ｊｏｌｅｄ | 表示装置 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104393001B (zh) * | 2014-10-24 | 2017-10-31 | 京东方科技集团股份有限公司 | 薄膜晶体管阵列基板及其制作方法、显示装置 |
| CN104576708B (zh) * | 2015-01-28 | 2017-05-03 | 深圳市华星光电技术有限公司 | Oled像素结构 |
| US10490122B2 (en) | 2016-02-29 | 2019-11-26 | Samsung Display Co., Ltd. | Display device |
| KR102666831B1 (ko) | 2016-04-15 | 2024-05-21 | 삼성디스플레이 주식회사 | 표시 장치 |
| KR102605283B1 (ko) * | 2016-06-30 | 2023-11-27 | 삼성디스플레이 주식회사 | 표시 장치 |
| CN114120921A (zh) * | 2016-08-30 | 2022-03-01 | 索尼半导体解决方案公司 | 显示装置 |
| KR102613863B1 (ko) | 2016-09-22 | 2023-12-18 | 삼성디스플레이 주식회사 | 표시 장치 |
| KR102611958B1 (ko) | 2016-09-23 | 2023-12-12 | 삼성디스플레이 주식회사 | 표시 장치 |
| KR102559096B1 (ko) | 2016-11-29 | 2023-07-26 | 삼성디스플레이 주식회사 | 표시 장치 |
| KR20180061568A (ko) | 2016-11-29 | 2018-06-08 | 삼성디스플레이 주식회사 | 표시 장치 |
| KR20180096875A (ko) | 2017-02-21 | 2018-08-30 | 삼성디스플레이 주식회사 | 표시 장치 |
| KR102417989B1 (ko) | 2017-05-23 | 2022-07-07 | 삼성디스플레이 주식회사 | 표시 장치 |
| JP6822450B2 (ja) * | 2018-08-13 | 2021-01-27 | セイコーエプソン株式会社 | 発光装置、および電子機器 |
| CN111354315B (zh) * | 2020-04-15 | 2021-08-10 | 京东方科技集团股份有限公司 | 显示面板及显示装置、像素驱动方法 |
| CN112669762A (zh) * | 2020-12-23 | 2021-04-16 | Tcl华星光电技术有限公司 | 驱动芯片、显示面板及其驱动方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100469342B1 (ko) * | 2001-07-11 | 2005-02-02 | 엘지.필립스 엘시디 주식회사 | 액정표시소자 |
| US6897908B2 (en) * | 2001-11-23 | 2005-05-24 | Chi Mei Optoelectronics Corporation | Liquid crystal display panel having reduced flicker |
| JP2003167551A (ja) * | 2001-11-28 | 2003-06-13 | Internatl Business Mach Corp <Ibm> | 画素回路の駆動方法、画素回路及びこれを用いたｅｌ表示装置並びに駆動制御装置 |
| JP3613253B2 (ja) | 2002-03-14 | 2005-01-26 | 日本電気株式会社 | 電流制御素子の駆動回路及び画像表示装置 |
| TWI239790B (en) * | 2004-05-12 | 2005-09-11 | Toppoly Optoelectronics Corp | Organic light-emitting device and fabrication method thereof |
| TWI469123B (zh) * | 2012-08-09 | 2015-01-11 | Au Optronics Corp | 顯示面板 |
-
2013
- 2013-03-26 JP JP2013063804A patent/JP2014191027A/ja active Pending
-
2014
- 2014-02-04 US US14/172,164 patent/US9716132B2/en active Active
- 2014-02-24 CN CN201410062320.XA patent/CN104077998A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017181801A (ja) * | 2016-03-30 | 2017-10-05 | 株式会社Ｊｏｌｅｄ | 表示装置 |
| JP2017219555A (ja) * | 2016-06-02 | 2017-12-14 | 株式会社Ｊｏｌｅｄ | 表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20140291685A1 (en) | 2014-10-02 |
| US9716132B2 (en) | 2017-07-25 |
| CN104077998A (zh) | 2014-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9716132B2 (en) | Display device and electronic apparatus | |
| US10903251B2 (en) | Display device, semiconductor device, and method of manufacturing display device | |
| USRE48032E1 (en) | Thin-film semiconductor substrate, light-emitting panel, and method of manufacturing the thin-film semiconductor substrate | |
| JP2019204090A (ja) | 半導体装置及び電子機器 | |
| US9647048B2 (en) | Capacitor structures for display pixel threshold voltage compensation circuits | |
| US20100320453A1 (en) | Thin-film transistor and method for producing the same | |
| JP7118618B2 (ja) | 表示装置 | |
| JP6749591B2 (ja) | 表示装置および表示装置の製造方法 | |
| JP2014229814A (ja) | 薄膜トランジスタ、表示装置および電子機器 | |
| JP2012204548A (ja) | 表示装置およびその製造方法 | |
| TWI440155B (zh) | 半導體裝置、發光裝置及電子機器 | |
| US20240206226A1 (en) | Display substrate and display panel | |
| JP2019102589A (ja) | 表示装置と表示装置の製造方法 | |
| US8576207B2 (en) | Self-emission type display and method for fabricating the same | |
| JP6594820B2 (ja) | 半導体装置およびそれを用いたアクティブマトリクス基板 |