JP2017219555A - 表示装置 - Google Patents

Abstract

【課題】高精細化に適した構成で輝度むらを低減できる表示装置を提供する。【解決手段】画素回路９０は、ゲート電極が書込み制御線ＷＳに接続され、ドレイン電極及びソース電極の一方が画素回路９０ごとの輝度に対応したデータ電圧を伝達するデータ線ＤＡＴＡに接続され、ドレイン電極及びソース電極の他方が駆動トランジスタＴＤのゲート電極に接続された書込みトランジスタＴ１を有し、補償回路７０は、補償信号線ＶＣＭＰと書込み制御線ＷＳとに接続された補償トランジスタＴ３を有し、補償電圧生成回路８は、データ電圧の複数の画素回路９０での代表値に応じて補償制御電圧を出力し、補償トランジスタＴ３によって書込み制御線ＷＳが有する容量と複数の画素回路９０の書込みスイッチＴ１によって書込み制御線ＷＳが有する容量とは、データ電圧の複数の画素回路９０での代表値に対して、互いに逆の電圧依存性を有している。【選択図】図１２

Description

本発明は、表示装置に関する。

有機ＥＬ素子を用いた表示装置（以下、有機ＥＬ表示装置）が実用化されている。有機ＥＬ表示装置は、一般に、各々が有機ＥＬ素子を有する複数の画素回路をマトリクス状に配置してなる表示部と、当該表示部を駆動するための駆動回路とを有している。

従来、有機ＥＬ表示装置において輝度むらを低減するための技術が知られている（例えば、特許文献１）。

特許文献１は、第１画素スイッチ（本件の書込みトランジスタ）とクロストークキャンセルスイッチとを含む画素回路を開示している。第１画素スイッチは、トランジスタで形成され、第２走査線（本件の書込み制御線）に接続されたゲート電極、映像信号線（本件のデータ線）に接続されたソース電極、及び駆動トランジスタ（本件の駆動トランジスタ）のゲート電極に接続されたドレイン電極を含んでいる。クロストークキャンセルスイッチは、第１画素スイッチとは異なる導電型のトランジスタで形成され、第２走査線に接続されたゲート電極、並びに、ともに映像信号線に接続されたソース電極及びゲート電極を含んでいる。

特許文献１では、映像信号線に印加される階調電位に応じて第１画素スイッチに生じる寄生容量差が異なることに起因して第２走査線に生じる容量の変動を、クロストークキャンセルスイッチによって低減できるとしている。これにより、第２走査線に接続された複数の画素回路の駆動トランジスタのゲート電極の電位への影響を低減し、もって横クロストークの発生を抑えるとしている。

特開２０１１−２１５４０１号公報

しかしながら、特許文献１の表示装置では、個々の画素回路内にクロストークキャンセルスイッチを設けるため、画素回路の面積が大きくなり易く、表示装置を高精細化する上で不利がある。

そこで、本開示は、高精細化に適した構成で輝度むらを低減できる表示装置を提供する。

上記目的を達成するために、本開示の１つの態様に係る表示装置は、書込み制御線に接続された複数の画素回路と、前記書込み制御線に接続された補償回路と、可変の補償制御電圧を補償信号線に出力する補償電圧生成回路と、を備え、前記複数の画素回路の各々は、駆動トランジスタと、前記駆動トランジスタのゲート電極とソース電極とに接続された容量素子と、前記駆動トランジスタによって駆動される発光素子と、ゲート電極が前記書込み制御線に接続され、ドレイン電極及びソース電極の一方が画素回路ごとの輝度に対応したデータ電圧を伝達するデータ線に接続され、ドレイン電極及びソース電極の他方が前記駆動トランジスタのゲート電極に接続された書込みトランジスタと、を有し、前記補償回路は、前記補償信号線と前記書込み制御線とに接続された電圧依存容量素子を有し、前記補償電圧生成回路は、前記データ電圧の前記複数の画素回路での代表値に応じて前記補償制御電圧を出力し、前記複数の画素回路の前記書込みスイッチの寄生容量によって前記書込み制御線が有する容量成分と、前記電圧依存容量素子によって前記書込み制御線が有する容量成分とは、前記データ電圧の前記複数の画素回路での代表値に対して、互いに逆の電圧依存性を有している。

開示される表示装置によれば、前記書込み制御線が有する容量の、前記データ電圧の前記複数の画素回路での代表値に対する電圧依存性が減少するので、前記データ線が伝達するデータ電圧の違いによって生じる前記書込み制御線の容量の差異が小さくなる。これにより、前記複数の画素回路での全体的な発光輝度が高いときと低いときとで前記書込み信号の波形の差異が縮小するので、前記書込みトランジスタが導通状態になるオン期間の輝度に依存したばらつきが小さくなる。当該オン期間において移動度補正を行うことで、移動度補正量の輝度依存のばらつきが縮小され、移動度補正量の不同によって生じる表示装置の輝度むらが低減する。前記補償回路は、前記画素回路と別の領域に設けることができ、個々の画素回路の面積を増やさないので、表示装置の高精細化を阻害しない。

図１は、一般的な表示装置の構成の一例を示す機能ブロック図である。 図２は、一般的な画素回路の構成の一例を示す回路図である。 図３は、一般的な画素回路の動作の一例を示す信号波形図である。 図４は、一般的な画素回路の動作の一例を示す回路図である。 図５は、一般的な画素回路の構成の一例を示す回路図である。 図６は、一般的な画素回路の構成の実際的な一例を示す回路図である。 図７は、ＭＩＳ容量の電圧依存性の一例を示すグラフである。 図８は、輝度むらが生じ易い画像の一例を示す図である。 図９は、一般的な画素回路の動作の一例を示す信号波形図である。 図１０は、書込み信号の実波形の一例を模式的に示す波形図である。 図１１は、実施の形態に係る表示装置の構成の一例を示す機能ブロック図である。 図１２は、実施の形態に係る補償回路の構成の一例を示す回路図である。 図１３は、実施の形態に係る補償回路の動作の一例を示す信号波形図である。 図１４は、実施の形態に係る書込み信号の実波形の一例を模式的に示す波形図である。 図１５は、実施の形態に係る表示装置を内蔵する薄型フラットＴＶの一例を示す外観図である。

（本開示の基礎となった知見）
本開示の実施の形態に係る表示装置について詳細に説明する前に、本開示が想定する一般的な表示装置の構成、及び当該表示装置において生じ得る輝度むら（特には、クロストーク）について説明する。

（一般的な表示装置の構成）
図１は、一般的な表示装置９の構成の一例を示す機能ブロック図である。

表示装置９は、表示部２、制御回路３、走査線駆動回路４、信号線駆動回路５、及び電源回路６から構成される。

表示部２は、複数の画素回路９０をマトリクスに配置してなる。当該マトリクスの各行には同じ行に配置される複数の画素回路９０に共通に接続される走査信号線が設けられ、当該マトリクスの各列には同じ列に配置される複数の画素回路９０に共通に接続されるデータ信号線が設けられる。

制御回路３は、表示装置９の動作を制御する回路であり、外部から映像信号を受信し、当該映像信号で表される画像が表示部２において表示されるように、走査線駆動回路４、信号線駆動回路５を制御する。

走査線駆動回路４は、走査信号線を介して、画素回路９０に対し、画素回路９０の動作を制御するための制御信号を供給する。

信号線駆動回路５は、データ信号線を介して、画素回路９０に対し、発光輝度に対応するデータ信号を供給する。

電源回路６は、表示装置９の動作用の電源を、表示装置９の各部に供給する。

図２は、画素回路９０の構成の一例を示す回路図である。図２には、画素回路９０の内部的な構成に加えて、画素回路９０と走査線駆動回路４及び信号線駆動回路５との接続の一例を示している。

表示部２の各行には、走査信号線として、信号線ＷＳ及び信号線ＡＺが設けられており、表示部２の各列には、データ信号線として、信号線ＤＡＴＡが設けられている。ここで、信号線ＷＳ及び信号線ＡＺが、それぞれ書込み制御線及び初期化制御線の一例であり、信号線ＤＡＴＡがデータ線の一例である。

また、表示部２には、電源回路６から供給される電源電圧を伝達して、画素回路９０に分配する電源線ＶＣＣ及び電源線ＶＣＡＴ、及び電源回路６から供給される固定の初期化電圧を伝達して、画素回路９０に分配する初期化電圧線ＶＩＮＩが設けられている。電源線ＶＣＣ、ＶＣＡＴ、及び初期化電圧線ＶＩＮＩは、全ての画素回路９０に共通に接続される。

表示部２に配置されている各画素回路９０は、画素回路９０が配置されている行の信号線ＷＳ及び信号線ＡＺで走査線駆動回路４に接続されると共に、画素回路９０が配置されている行の信号線ＤＡＴＡで信号線駆動回路５に接続されている。

信号線ＷＳ及び信号線ＡＺは、走査線駆動回路４から画素回路９０へ、画素回路９０の動作を制御するための書込み信号及び初期化信号を伝達する。信号線ＤＡＴＡは、信号線駆動回路５から画素回路９０へ、発光輝度に対応するデータ信号を伝達する。

画素回路９０は、データ信号に対応する輝度で有機ＥＬ素子を発光させる回路であり、駆動トランジスタＴＤ、書込みトランジスタＴ１、初期化トランジスタＴ２、キャパシタＣＳ、及び発光素子ＥＬから構成される。発光素子ＥＬは、有機ＥＬ素子で構成される。

駆動トランジスタＴＤは、ドレイン電極ｄが電源線ＶＣＣに接続されている。

キャパシタＣＳは、第１（紙面の上側）の電極が駆動トランジスタＴＤのゲート電極ｇに接続され、第２（紙面の下側）の電極が駆動トランジスタＴＤのソース電極ｓに接続されている。

書込みトランジスタＴ１は、信号線ＷＳで伝達される書込み信号に従い、駆動トランジスタＴＤのゲート電極ｇと、信号線ＤＡＴＡとの間の導通及び非導通を切り換える。

初期化トランジスタＴ２は、信号線ＡＺで伝達される初期化信号に従い、駆動トランジスタＴＤのソース電極ｓと、初期化電圧線ＶＩＮＩとの間の導通及び非導通を切り換える。

発光素子ＥＬは、第１（紙面の上側）の電極が駆動トランジスタＴＤのソース電極ｓに接続され、第２（紙面の下側）の電極が電源線ＶＣＡＴに接続され、駆動トランジスタＴＤの出力電流（ドレイン−ソース電流）によって駆動される。

（一般的な表示装置の動作）
図３は、画素回路９０を動作させるための制御信号、電源電圧、及びデータ信号の一例を示す波形図である。図３において、縦軸は各信号のレベル、横軸は時間の経過を表す。また、以下では簡明のため、制御信号、データ電圧、及び電源電圧を、それらを伝達する信号線及び電源線と同一の符号で表記する。電圧Ｖｇ、Ｖｓは、駆動トランジスタＴＤのゲート電極ｇの電圧およびソース電極ｓの電圧をそれぞれ表す。

図３の例では、書込みトランジスタＴ１は、書込み信号ＷＳがＨｉｇｈレベル及びＬｏｗレベルの期間にそれぞれ導通状態及び非導通状態になる。また、初期化トランジスタＴ２は、初期化信号ＡＺがＨｉｇｈレベル及びＬｏｗレベルの期間にそれぞれ導通状態及び非導通状態になる。

図３に示す制御信号及びデータ信号に従って行われる画素回路９０の原理的な動作について説明する。

初期化期間において、初期化動作が行われる。

初期化信号ＡＺがＨｉｇｈレベルに設定され、初期化電圧ＶＩＮＩが初期化トランジスタＴ２を介して、駆動トランジスタＴＤのソース電極ｓに印加される。これにより、駆動トランジスタＴＤのソース電圧Ｖｓは、初期化電圧ＶＩＮＩに初期化される。

初期化期間から、後述するＶｔｈ検出期間、及び、テータ書込み及び移動度補正期間にかけて、電源電圧ＶＣＣを、電源電圧ＶＣＡＴに発光素子ＥＬの発光開始電圧Ｖｔｈ（ＥＬ）を加えた電圧よりも低い電圧ＶＬ（＜ＶＣＡＴ＋Ｖｔｈ（ＥＬ））に維持してもよい。これにより、発光素子ＥＬの発光を抑止し、発光素子ＥＬの不要な発光による表示コントラストの低下、及び消費電力の増大を抑制することができる。

次に、Ｖｔｈ検出期間において、Ｖｔｈ検出動作が行われる。

図４は、Ｖｔｈ検出期間における画素回路９０の動作を説明する回路図である。

データ電圧ＤＡＴＡが基準電圧Ｖｒｅｆに設定されるとともに書込み信号ＷＳがＨｉｇｈレベルに設定され、基準電圧Ｖｒｅｆが書込みトランジスタＴ１を介して、駆動トランジスタＴＤのゲート電極ｇに印加される。また、初期化信号ＡＺがＬｏｗレベルに設定され、駆動トランジスタＴＤのソース電極ｓへの初期化電圧ＶＩＮＩの印加が停止する。

基準電圧Ｖｒｅｆには、初期化電圧ＶＩＮＩに、表示部２の全ての画素回路９０の駆動トランジスタＴＤにおける閾値電圧Ｖｔｈの最大値を加えた電圧よりも高い電圧Ｖｒｅｆ（＞ＶＩＮＩ＋Ｖｔｈ）を用いる。これにより、駆動トランジスタＴＤは導通状態となり、ドレイン−ソース電流Ｉｔｈが流れる。

ドレイン−ソース電流ＩｔｈはキャパシタＣＳを充電し、キャパシタＣＳの第２の電極の電圧、すなわち駆動トランジスタＴＤのソース電圧Ｖｓは、初期化電圧ＶＩＮＩから上昇する。そして、駆動トランジスタＴＤのソース電圧Ｖｓが電圧Ｖｒｅｆ−Ｖｔｈまで上昇すると、駆動トランジスタＴＤは非導通状態となってドレイン−ソース電流Ｉｔｈは停止する。

このようにして、駆動トランジスタＴＤのソース電圧Ｖｓは、基準電圧Ｖｒｅｆから閾値電圧Ｖｔｈを減じた電圧Ｖｒｅｆ−Ｖｔｈに収束する。

次に、データ書込み及び移動度補正期間において、データ書込み及び移動度補正動作が行われる。

図５は、データ書込み及び移動度補正期間における画素回路９０の動作を説明する回路図である。

データ電圧ＤＡＴＡが画素回路９０で発光させようとする輝度に対応する電圧Ｖｄａｔａに設定されるとともに書込み信号ＷＳがＨｉｇｈレベルに設定され、電圧Ｖｄａｔａが駆動トランジスタＴＤのゲート電極ｇに印加される。

このとき、駆動トランジスタＴＤのゲート−ソース電圧は、先行するＶｔｈ補正期間において閾値電圧Ｖｔｈに設定されているため、駆動トランジスタＴＤには、ドレイン−ソース電流Ｉμが直ちに流れ始める。電流ＩμによってキャパシタＣＳは充電され、駆動トランジスタＴＤのソース電圧Ｖｓは、電圧Ｖｄａｔａ−Ｖｔｈへ向けて上昇を始める。

データ書込み及び移動度補正期間において、駆動トランジスタＴＤのゲート電圧Ｖｇは電圧Ｖｄａｔａに設定され、ソース電圧Ｖｓは電流Ｉμに応じた電圧ΔＶ上昇する。これにより、駆動トランジスタＴＤのゲート−ソース電圧は、電圧Ｖｄａｔａ＋Ｖｔｈ−ΔＶに設定される。

電流Ｉμは、駆動トランジスタＴＤのパラメータβが大きいほど大きい。ここで、パラメータβは、β＝μ×Ｃｏｘ×Ｗ／Ｌであり、μは移動度、Ｃｏｘは単位面積あたりのゲート絶縁膜容量、Ｗはチャネル幅、Ｌはチャネル長である。書込みトランジスタＴ１の導通時間ｔｗを一定の長さに管理することで、駆動トランジスタＴＤのパラメータβは、一定の割合で電圧ΔＶに反映される。

その後、発光期間において、発光動作が行われる。

電源電圧ＶＣＣは、駆動トランジスタＴＤを飽和領域で動作させるための電圧ＶＨに設定される。飽和領域で動作する駆動トランジスタＴＤは、β（Ｖｇｓ−Ｖｔｈ）^２で表されるドレイン−ソース電流Ｉｄｓを流す定電流源として機能する。ここで、βは前述のパラメータ、Ｖｇｓはゲート−ソース電圧、Ｖｔｈは閾値電圧、である。

駆動トランジスタＴＤのゲート−ソース電圧Ｖｇｓは、先行するデータ書込み及び移動度補正期間において、電圧Ｖｄａｔａ＋Ｖｔｈ−ΔＶに設定されている。そのため、発光期間において、駆動トランジスタＴＤは、β（Ｖｄａｔａ−ΔＶ）^２で表されるドレイン−ソース電流Ｉｄｓを発光素子ＥＬに供給する。

当該ドレイン−ソース電流Ｉｄｓは、閾値電圧Ｖｔｈへの依存性がなく、また、パラメータβが大きいほど（Ｖｄａｔａ−ΔＶ）の項が小さくなるので、パラメータβへの依存性が小さい。

発光素子ＥＬは、当該ドレイン−ソース電流Ｉｄｓによって駆動されることにより、閾値電圧Ｖｔｈおよびパラメータβ（移動度μを含む）による誤差が補正された輝度で発光する。つまり、Ｖｔｈ補正と移動度補正とがなされ、電圧Ｖｄａｔａに正確に対応した輝度で発光する。

表示装置９によれば、前述した動作に従って個々の画素回路９０が正確な輝度で発光することにより、輝度むらが低減することが期待される。

（一般的な表示装置における輝度むら）
しかしながら、画素回路９０の構成及び動作によれば、実際的には、書込みトランジスタＴ１の寄生容量によって輝度むらが発生することがある。以下、当該輝度むらについて説明する。

図６は、画素回路９０の実際的な構成の一例を示す回路図である。図６には、実際の書込みトランジスタＴ１が有する寄生容量ＣＰを明示している。書込みトランジスタＴ１の寄生容量は、ゲート電極、ゲート絶縁膜、及びチャネル半導体層からなるＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造において生じるＭＩＳ容量であり、電圧依存性を有している。

図７は、ＭＩＳ容量の電圧依存性の一例を示すグラフである。図７に示されるように、ＭＩＳ構造は、半導体層を基準にして金属層に正の電圧Ｖが印加されたとき、印加された電圧に依存したＭＩＳ容量Ｃを有する。ＭＩＳ容量Ｃは、印加電圧Ｖが閾値電圧Ｖｏを上回ると、急速に増大する。

図８は、輝度むら（特には、クロストーク）が生じ易い画像の一例を示す図である。当該画像を表示するとき、表示部２を構成する画素回路９０のうち、第１行では全ての画素回路Ａが第１輝度で発光し、第２行では多数の画素回路Ｂが前記第１輝度よりも低い第２輝度で発光するなかで少数の画素回路Ｃが前記第１輝度で発光する。以下では、簡明のため、前記第１輝度及び前記第２輝度を、それぞれ高輝度及び低輝度と表記する。

図９は、図８に示される画像を表示する際のデータ書込み及び移動度補正期間において、高輝度で発光する画素回路Ａ、Ｃ、及び低輝度で発光する画素回路Ｂのそれぞれの動作に関わる制御信号及びデータ信号の一例を示す波形図である。

図９において、書込み信号ＷＳの振幅は一定であり、データ電圧ＤＡＴＡは画素回路での輝度に応じて、画素回路Ａ、Ｃで高く、画素回路Ｂで低い。書込みトランジスタＴ１の寄生容量の変動を理解するため、データ電圧ＤＡＴＡに電圧Ｖｏを加えた電圧ＤＡＴＡ＋Ｖｏを示している。図７の説明から、書込みトランジスタＴ１は、ＷＳ＞ＤＡＴＡ＋Ｖｏなる期間（網掛けで示す）において、他の期間と比べて大きな寄生容量を持つ。

そのため、データ電圧ＤＡＴＡが低い画素回路Ｂにおいて書込みトランジスタＴ１が大きな寄生容量を持つ期間ｔ２は、データ電圧ＤＡＴＡが高い画素回路Ａ、Ｃにおいて書込みトランジスタＴ１が大きな寄生容量を持つ期間ｔ１より長い（ｔ２＞ｔ１）。つまり、データ書込み及び移動度補正期間の全体では、書込みトランジスタＴ１は、画素回路Ａ、Ｃに比べて、画素回路Ｂでより大きな寄生容量を持つ。

図１に示されるように、行ごとに所定数の画素回路９０が当該行の信号線ＷＳに接続され、信号線ＷＳで伝達される書込み信号ＷＳで制御される。そのため、走査線駆動回路４から見た信号線ＷＳの容量は、画素回路９０あたりの容量に１行に配置された画素回路９０の個数を乗じた容量になり、信号線ＷＳの容量には非常に大きな変動が生じ得る。

具体的に、信号線ＷＳの容量は、信号線ＷＳに接続された画素回路９０での平均的な発光輝度が最大の場合と最小の場合とで（例えば、全ての画素回路が最大輝度で発光する場合と最小輝度で発光する場合とで）最も大きく変動する。そのため、信号線ＷＳに接続された画素回路９０での平均的な発光輝度に応じて、書込み信号ＷＳの波形には大きな差異が生じる。

図１０は、書込み信号ＷＳの実波形の一例を模式的に示す波形図である。画素回路９０での平均的な発光輝度が最大の第１行では、書込み信号ＷＳの波形鈍りは最小となるのに対し、画素回路９０での平均的な発光輝度が小さい第２行では、書込み信号ＷＳの波形鈍りは大きい。

波形鈍りは、具体的に、波形の立上り時間及び立下り時間によって定量化されてもよい。立上り時間は、信号が立上りを開始してから振幅の９０％に達する時間（一例として、図１０のｒ１、ｒ２）で表され、立下り時間は、信号が立下りを開始してから振幅の１０％に達する時間（一例として、図１０のｆ１、ｆ２）で表されてもよい。

立上り時間は、大きいほど波形の鈍りが大きいことを表す指標であり、図１０の例ではｒ２＞ｒ１である。また、立下り時間は、大きいほど波形の鈍りが大きいことを表す指標であり、図１０の例ではｆ２＞ｆ１である。

第１行の画素回路Ａと第２行の画素回路Ｃとは、何れも発光輝度は同じ第１輝度（高輝度）であるが、画素回路Ａは波形鈍りが小さい書込み信号ＷＳで制御され、画素回路Ｃは波形鈍りが大きい書込み信号ＷＳで制御される。その結果、画素回路Ａと画素回路Ｃとで、データ書込み及び移動度補正期間における書込みトランジスタＴ１の導通時間ｔｗに差異が生じ、移動度μ（より広義には、パラメータβ）に関する補正量に差異が生じる。

そのため、当該補正量の平均輝度依存のばらつきを縮小する対策がなれれば、第１行と第２行とで、画素回路Ａ、Ｃが実際に発光する輝度に差異が生じる。具体的には、例えば第１行と第２行との間に輝度差による境界線２１が視認されるといった画質の劣化が生じ得る。このような輝度の精度劣化が、他の画素回路の輝度の影響を受けて生じる輝度むら、すなわち、クロストークである。

背景技術の項で引用した特許文献１は、前述のように、このようなクロストークを低減する技術を開示しているが、個々の画素回路内にクロストークキャンセルスイッチを設けるため、画素回路の面積が大きくなり易く、表示装置を高精細化する上で不利がある。そこで、本願発明者は鋭意検討の結果、以下で開示される表示装置の構成に到達した。

（開示される表示装置の態様）
本開示の１つの態様に係る表示装置は、書込み制御線に接続された複数の画素回路と、前記書込み制御線に接続された補償回路と、可変の補償制御電圧を補償信号線に出力する補償電圧生成回路と、を備え、前記複数の画素回路の各々は、駆動トランジスタと、前記駆動トランジスタのゲート電極とソース電極とに接続された容量素子と、前記駆動トランジスタによって駆動される発光素子と、ゲート電極が前記書込み制御線に接続され、ドレイン電極及びソース電極の一方が画素回路ごとの輝度に対応したデータ電圧を伝達するデータ線に接続され、ドレイン電極及びソース電極の他方が前記駆動トランジスタのゲート電極に接続された書込みトランジスタと、を有し、前記補償回路は、前記補償信号線と前記書込み制御線とに接続された電圧依存容量素子を有し、前記補償電圧生成回路は、前記データ電圧の前記複数の画素回路での代表値に応じて前記補償制御電圧を出力し、前記複数の画素回路の前記書込みスイッチの寄生容量によって前記書込み制御線が有する容量成分と、前記電圧依存容量素子によって前記書込み制御線が有する容量成分とは、前記データ電圧の前記複数の画素回路での代表値に対して、互いに逆の電圧依存性を有している。

この構成によれば、前記書込み制御線が有する容量の、前記データ電圧の前記複数の画素回路での代表値に対する電圧依存性が減少するので、前記データ線が伝達するデータ電圧の違いによって生じる前記書込み制御線の容量の差異が小さくなる。これにより、前記複数の画素回路での全体的な発光輝度が高いときと低いときとで前記書込み信号の波形の差異が縮小するので、前記書込みトランジスタが導通状態になるオン期間の輝度に依存したばらつきが小さくなる。当該オン期間において移動度補正を行うことで、移動度補正量の輝度依存のばらつきが縮小され、移動度補正量の不同によって生じる表示装置の輝度むらが低減する。前記補償回路は、前記画素回路と別の領域に設けることができ、個々の画素回路の面積を増やさないので、表示装置の高精細化を阻害しない。

また、前記電圧依存容量素子は、前記補償信号線及び前記書込み制御線の一方に接続された金属層と、絶縁層と、前記補償信号線及び前記書込み制御線の他方に接続された半導体層と、の積層体で構成されてもよい。

この構成によれば、前記書込みトランジスタの材料及び製造プロセスを利用して、前記可変容量素子を簡便に作製することができる。

また、前記電圧依存容量素子は、ゲート電極が前記補償信号線に接続され、ドレイン電極及びソース電極の両方又は一方が前記書込み制御線に接続された、前記書込みトランジスタと同じ導電型の補償トランジスタであってもよい。

この構成によれば、前記書込みトランジスタと前記補償トランジスタとに同じ導電型のトランジスタを用いている。これにより、特段の材料及び製造プロセスを追加することなく、前記書込みトランジスタの材料及び製造プロセスで前記補償トランジスタを作製できるので、前記画素回路の製造プロセスが複雑になる懸念が少ない。

また、前記補償電圧生成回路は、前記データ電圧の前記複数の画素回路での代表値が高いほど低く、かつ当該代表値が低いほど高い電圧を、前記補償制御電圧として出力してもよい。

この構成によれば、例えば、前記書込みトランジスタと前記補償トランジスタとに同じ導電型のトランジスタを用いる場合に、前記書込み制御線の容量の電圧依存性を効果的に打ち消すことができる。

以下、本開示の一態様に係る表示装置について、図面を参照しながら具体的に説明する。

なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。

（実施の形態）
実施の形態に係る表示装置１は、図１に示される表示装置９に、複数の画素回路９０の書込みスイッチＴ１の寄生容量によって信号線ＷＳが有する容量の電圧依存性を低減する補償回路を追加して構成される。当該補償回路は、画素回路９０とは別の領域に設けられてもよい。以下では、表示装置９と同等の事項については適宜説明を省略し、実施の形態に係る表示装置１の特徴的な事項を主として説明する。

図１１は、実施の形態に係る表示装置１の構成の一例を示す回路図である。図１１に示されるように、表示装置１は、図１に示される表示装置９と比べて、制御回路３１を変更するとともに、補償部７及び補償電圧生成回路８を追加して構成される。補償部７は、複数の補償回路７０を配置してなる。

制御回路３１は、制御回路３と同様に、走査線駆動回路４及び信号線駆動回路５を制御する。制御回路３１は、さらに、補償電圧生成回路８に対し、補償制御電圧の可変の大きさを指示する。補償電圧生成回路８は、制御回路３１から指示された大きさの補償制御電圧を生成する。

一例として、制御回路３１は、補償制御電圧の大きさを表すデジタルデータを補償電圧生成回路８に供給し、補償電圧生成回路８は、当該デジタルデータをＤＡ（デジタル−アナログ）変換器を用いて対応する電圧に変換してもよい。

図１２は、補償回路７０の構成の一例を示す回路図である。図２には、補償回路７０の内部的な構成に加えて、走査線駆動回路４、信号線駆動回路５、補償電圧生成回路８、複数の画素回路９０、及びこれらの回路間の接続の一例を示している。

補償回路７０は、信号線ＶＣＭＰに接続されている。補償電圧生成回路８で生成された補償制御電圧は、信号線ＶＣＭＰを介して補償回路７０に供給される。補償回路７０及び複数の画素回路９０は、同一の信号線ＷＳに接続されている。各画素回路９０の書込みトランジスタＴ１のソース電極は、画素回路９０ごとに異なる信号線ＤＡＴＡに接続されている。

図１２の信号線ＷＳ、ＡＺ、補償回路７０及び複数の画素回路９０からなる構成は、例えば、表示部２の行ごとに設けられ、画素回路９０及び信号線ＤＡＴＡは、例えば、表示部２の列ごとに設けられている。

補償回路７０は、画素回路９０とは別の領域に設けられている。補償回路７０は、例えば、端部の画素回路９０に隣接して、発光機能を有しないダミー画素として設けられてもよい。

画素回路９０において、書込みトランジスタＴ１は、例えば、ｎ型の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）で構成される。書込みトランジスタＴ１のゲート電極は信号線ＷＳに接続され、ドレイン電極及びソース電極の一方は信号線ＤＡＴＡに接続され、ドレイン電極及びソース電極の他方は駆動トランジスタＴＤのゲート電極に接続される。

補償回路７０は、信号線ＤＡＴＡと信号線ＷＳとに接続された電圧依存容量素子としての補償トランジスタＴ３を有している。補償トランジスタＴ３は、例えば、書込みトランジスタＴ１と同じ導電型であるｎ型のＭＯＳＦＥＴで構成される。補償トランジスタＴ３のゲート電極は信号線ＶＣＭＰに接続され、ドレイン電極及びソース電極の両方又は一方は信号線ＷＳに接続される。補償トランジスタＴ３は、電圧依存容量素子として用いられるため、ドレイン電極及びソース電極の少なくとも一方が信号線ＤＡＴＡに接続されていればよい。

信号線ＷＳは、複数の画素回路９０の書込みスイッチＴ１の寄生容量ＣＰによって第１の容量成分を有し、また、補償トランジスタＴ３の寄生容量によって第２の容量成分を有する。走査線駆動回路４から見た信号線ＷＳの容量は、当該第１の容量成分と第２の容量成分との合計で表される。

前記第１の容量成分は、書込みスイッチＴ１の寄生容量ＣＰの複数の画素回路９０での合計である。前述したように、前記第１の容量成分は、信号線ＷＳに接続された複数の画素回路９０での平均的な発光輝度に依存する。つまり、前記第１の容量成分は、複数の画素回路９０でのデータ電圧の前記平均的な発光輝度を反映する代表値に対して依存性がある。当該代表値は、単純にはデータ電圧の平均値で表されるが、平均値には限られず、例えば、中央値や最頻値で表されてもよく、電圧輝度特性に応じた係数を乗じた荷重平均値で表されてもよい。

そこで、制御回路３１は、データ電圧の代表値（一例として平均値）に対して前記第１の容量成分が有する依存性とは逆の依存性を前記第２の容量成分に与える補償制御電圧を、補償電圧生成回路８に指示する。

補償制御電圧について、具体例を挙げて詳細な説明を続ける。

図１３は、図８に示される画像を表示する際のデータ書込み及び移動度補正期間において、平均的な発光輝度が高い第１行及び平均的な発光輝度が低い第２行のそれぞれでの補償回路の動作に関わる補償制御電圧ＶＣＭＰの一例を示す波形図である。

図１３において、書込み信号ＷＳの振幅は一定であり、データ電圧の代表値ＤＡＴＡ０（以下、代表データ電圧ＤＡＴＡ０と表記する）は、平均的な発光輝度に応じて第１行では高く第２行では低い。信号線ＷＳの前記第１の容量成分は、図９で説明した電圧依存性を有する書込みトランジスタＴ１の寄生容量ＣＰの合計であり、代表データ電圧ＤＡＴＡ０が高いほど小さく（第１行）、かつ代表データ電圧ＤＡＴＡ０が低いほど大きい（第２行）。

制御回路３１は、補償電圧生成回路８に対し、代表データ電圧ＤＡＴＡ０が高いほど低くかつ代表データ電圧ＤＡＴＡ０が低いほど高い補償制御電圧ＶＣＭＰを指示する。補償電圧生成回路８は、指示された補償制御電圧ＶＣＭＰを生成し、補償回路７０の補償トランジスタＴ３に供給する。

図１３では、補償トランジスタＴ３の寄生容量の変動を理解するため、補償制御電圧ＶＣＭＰに電圧Ｖｏを加えた電圧ＶＣＭＰ＋Ｖｏを示している。図７の説明から、補償トランジスタＴ３は、ＷＳ＜ＶＣＭＰ＋Ｖｏなる期間（斜線で示す）において、他の期間と比べて大きな寄生容量を持つ。

代表データ電圧ＤＡＴＡ０が低い第２行において補償トランジスタＴ３が大きな寄生容量を持つ期間ｔ４は、代表データ電圧ＤＡＴＡ０が高い第１行において補償トランジスタＴ３が大きな寄生容量を持つ期間ｔ４より短い（ｔ４＜ｔ３）。そのため、データ書込み及び移動度補正期間の全体では、補償トランジスタＴ３は、第２行に比べて、第１行でより大きな寄生容量を持つ。つまり、信号線ＷＳの前記第２の容量成分は、代表データ電圧ＤＡＴＡ０が高いほど補償制御電圧ＶＣＭＰが低いために大きく（第１行）、かつ代表データ電圧ＤＡＴＡ０が低いほど補償制御電圧ＶＣＭＰが高いために小さい（第２行）。

このようにして、信号線ＷＳの第１の容量成分及び第２の容量成分に、代表データ電圧ＤＡＴＡ０に対して互いに逆の電圧依存性が与えられる。

信号線ＷＳが、代表データ電圧ＤＡＴＡ０に対する電圧依存性が互いに逆の前記第１の容量成分と前記第２の容量成分とを有することで、前記第１の容量成分と前記第２の容量成分とを合わせた信号線ＷＳの容量の輝度依存のばらつきは縮小する。従って、表示装置１によれば、走査線駆動回路４から見た信号線ＷＳの容量の、輝度依存のばらつきを小さくすることができる。

そのため、表示装置１では、信号線ＷＳに接続された複数の画素回路９０での平均的な発光輝度が異なっても、書込み信号ＷＳの波形には大きな差異は生じない。

図１４は、書込み信号ＷＳの波形の一例を模式的に示す波形図である。画素回路９０での平均的な発光輝度が大きい第１行及び画素回路９０での平均的な発光輝度が小さい第２行の何れにおいても、書込み信号ＷＳには同程度の波形鈍りが生じている。

図１４の例では、第１行での立ち上がり時間ｒ３と第２行での立ち上がり時間ｒ４とは略等しく（ｒ４≒ｒ３）、第１行での立下り時間ｆ３と第２行での立下り時間ｆ４とは略等しい（ｆ４≒ｆ３）。

なお、ここで言う略等しいとは、表示装置の輝度むらに対する要求レベルに応じて適宜定められる誤差の範囲での一致を意味する。例えば、平均値の±１０％の範囲に含まれる２つの時間を略等しいと定義してもよい。

輝度むらの好ましい低減効果を得るために、信号線ＷＳで伝達される書込み信号ＷＳの立上り時間は、信号線ＷＳに接続された画素回路９０での平均的な発光輝度が最大のときと最小のときとで略等しくてもよい。さらに、信号線ＷＳで伝達される書込み信号ＷＳの立下り時間は、信号線ＷＳに接続された画素回路９０での平均的な発光輝度が最大のときと最小のときとで略等しくてもよい。

この条件を満たすことで、信号線ＷＳの容量が最も大きく変動し得る場合において、書込み信号ＷＳの波形鈍りが略等しくなるので、移動度補正量の平均輝度依存のばらつきは最も効果的に縮小される。

前述の条件は、前記第２の容量成分によって、前記第１の容量成分の電圧依存性を正確に打ち消すことによって実現される。そのために、補償トランジスタＴ３を書込みトランジスタＴ１より大きく形成し、補償トランジスタＴ３の寄生容量に、複数の書込みトランジスタＴ１の寄生容量の変動幅に対応する変動幅を持たせてもよい。補償トランジスタＴ３は、実質的に補償回路７０の全体を占める大きさで形成されてもよく、補償回路７０自体の大きさを画素回路９０より大きくしてもよい。

以上説明したように、補償回路７０を備えた表示装置１では、信号線ＷＳの容量の輝度依存性（データ電圧依存性）が縮小される。これにより、移動度補正量の輝度依存のばらつきが縮小され、移動度補正量の不同によって生じる輝度むらを低減した表示装置１が得られる。また、補償回路７０を画素回路９０とは別の領域に設けるので、個々の画素回路９０の面積は増大せず、表示装置１の高精細化が阻害されない。

表示装置１は、例えば、テレビジョン受像機に内蔵されてもよい。

図１５は、表示装置１を内蔵する薄型フラットＴＶ１００の一例を示す外観図である。表示装置１が内蔵されることにより、映像信号で表される画像を、輝度むらなく高精度に表示可能な薄型フラットＴＶ１００が実現される。

以上、本開示のいくつかの態様に係る表示装置について、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、各々の実施の形態における構成要素を組み合わせて構築される形態が、本開示の範囲内に含まれてもよい。

例えば、実施の形態は、書込みトランジスタＴ１と補償トランジスタＴ３とが何れもｎ型のＭＯＳＦＥＴで構成される例を説明したが、書込みトランジスタＴ１と補償トランジスタＴ３とは何れもｐ型のＭＯＳＦＥＴで構成されてもよく、また、一方がｎ型のＭＯＳＦＥＴで他方がｐ型のＭＯＳＦＥＴで構成されてもよい。何れの変形においても、図７の説明に基づいて当業者が理解できる補償制御電圧を用いることにより、実施の形態で説明した効果と同様の効果を得ることができる。

また、本開示の電圧依存容量素子には、ＭＯＳＦＥＴに限られず、２端子のＭＩＳダイオードを用いてもよい。また、制御端子が独立して設けられた電圧制御可変容量素子を用いてもよい。

本発明は、有機ＥＬ素子を用いた表示装置に有用であり、特には、アクティブマトリクス型の有機ＥＬ表示装置に有用である。

１、９ 表示装置
２ 表示部
３、３１ 制御回路
４ 走査線駆動回路
５ 信号線駆動回路
６ 電源回路
７ 補償部
８ 補償電圧生成回路
１０、９０ 画素回路
２１ 境界線
７０ 補償回路
１００ 薄型フラットＴＶ
Ｔ１ 書込みトランジスタ
Ｔ２ 初期化トランジスタ
Ｔ３ 補償トランジスタ
ＴＤ 駆動トランジスタ
ＣＳ キャパシタ
ＥＬ 発光素子

Claims (4)

1. 書込み制御線に接続された複数の画素回路と、
   前記書込み制御線に接続された補償回路と、
   可変の補償制御電圧を補償信号線に出力する補償電圧生成回路と、
   を備え、
   前記複数の画素回路の各々は、
   駆動トランジスタと、
   前記駆動トランジスタのゲート電極とソース電極とに接続された容量素子と、
   前記駆動トランジスタによって駆動される発光素子と、
   ゲート電極が前記書込み制御線に接続され、ドレイン電極及びソース電極の一方が画素回路ごとの輝度に対応したデータ電圧を伝達するデータ線に接続され、ドレイン電極及びソース電極の他方が前記駆動トランジスタのゲート電極に接続された書込みトランジスタと、を有し、
   前記補償回路は、
   前記補償信号線と前記書込み制御線とに接続された電圧依存容量素子を有し、
   前記補償電圧生成回路は、前記データ電圧の前記複数の画素回路での代表値に応じて前記補償制御電圧を出力し、
   前記複数の画素回路の前記書込みスイッチの寄生容量によって前記書込み制御線が有する容量成分と、前記電圧依存容量素子によって前記書込み制御線が有する容量成分とは、前記データ電圧の前記複数の画素回路での代表値に対して、互いに逆の電圧依存性を有している、
   表示装置。
2. 前記電圧依存容量素子は、前記補償信号線及び前記書込み制御線の一方に接続された金属層と、絶縁層と、前記補償信号線及び前記書込み制御線の他方に接続された半導体層と、の積層体で構成される、
   請求項１に記載の表示装置。
3. 前記電圧依存容量素子は、ゲート電極が前記補償信号線に接続され、ドレイン電極及びソース電極の両方又は一方が前記書込み制御線に接続された、前記書込みトランジスタと同じ導電型の補償トランジスタである、
   請求項１又は２に記載の表示装置。
4. 前記補償電圧生成回路は、前記データ電圧の前記複数の画素回路での代表値が高いほど低く、かつ当該代表値が低いほど高い電圧を、前記補償制御電圧として出力する、
   請求項３に記載の表示装置。

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