JP2016111092A - 薄膜トランジスタ - Google Patents

Abstract

【課題】酸窒化亜鉛（ＺｎＯＮ）をチャネル層として用いた場合でも、安定なＴＦＴ特性を実現する。【解決手段】酸窒化亜鉛を主成分として含み、チャネル層として用いられる酸化物半導体層４０を備える薄膜トランジスタ１であって、酸化物半導体層４０のキャリア濃度は、１×１０１５ｃｍ−３以下であり、酸化物半導体層４０の界面の状態密度は、２×１０１２ｃｍ−２以下である。【選択図】図１

Description

本開示は、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）に関する。

液晶を利用した液晶表示装置又は有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）を利用した有機ＥＬ（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示装置などのアクティブマトリクス方式の表示装置には、スイッチング素子又は駆動素子としてＴＦＴが用いられている。

ＴＦＴのチャネル層は、ゲート電極に印加される電圧によってキャリアの移動が制御されるチャネル領域を有する。チャネル層の材料としては、アモルファスシリコンなどの種々の半導体材料が検討されている。

近年、透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ Ａｍｏｒｐｈｏｕｓ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）をチャネル層に用いた酸化物半導体ＴＦＴの開発が進められている。例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）の金属酸化物（ＩｎＧａＺｎＯ）からなるＴＡＯＳをチャネル層に用いた酸化物半導体ＴＦＴが実用化されている。

しかし、ＩｎＧａＺｎＯではキャリア移動度が１０ｃｍ^２／Ｖｓまでしか見込めないため、近年、さらに高いキャリア移動度を有するＴＡＯＳ材料が検討されている（例えば、特許文献１参照）。

特開２０１０−２５１６０４号公報

キャリア移動度が高いＴＡＯＳ材料として、酸窒化亜鉛（ＺｎＯＮ）が提案されている。ＺｎＯＮをチャネル層に用いたＴＦＴでは、ＺｎＯＮのキャリア移動度が高いことにより、大きなオン電流が得られる。これにより、ＴＦＴの素子サイズを小さくしても十分なオン電流を得ることができるため、表示装置の画素を高精細化することができる。

しかしながら、ＺｎＯＮは、その組成制御及び界面制御が難しく、ＴＦＴ特性がばらつくという問題がある。

そこで、本開示は、ＺｎＯＮをチャネル層に用いた場合でも、安定なＴＦＴ特性を有する薄膜トランジスタを提供する。

上記課題を解決するため、本開示に係る薄膜トランジスタは、酸窒化亜鉛を主成分として含み、チャネル層として用いられる酸化物半導体層を備える薄膜トランジスタであって、前記酸化物半導体層のキャリア濃度は、１×１０^１５ｃｍ^−３以下であり、前記酸化物半導体層の界面の状態密度は、２×１０^１２ｃｍ^−２以下である。

本開示によれば、ＺｎＯＮをチャネル層に用いた場合でも、安定なＴＦＴ特性を実現することができる。

実施の形態に係る薄膜トランジスタの断面図である。 実施の形態に係る酸化物半導体層のキャリア濃度に対する閾値電圧を示す図である。 図２Ａのキャリア濃度が１×１０^１５ｃｍ^−３の近傍を示す拡大図である。 ＩｎＧａＺｎＯ膜の界面の状態密度に対する閾値電圧を示す図である。 実施の形態に係る薄膜トランジスタの製造方法における主要なプロセス条件の一例を示す図である。 実施の形態に係る薄膜トランジスタの製造方法における各工程を示す断面図である。 実施の形態に係る薄膜トランジスタの製造方法における各工程を示す断面図である。 実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。 実施の形態に係る有機ＥＬ表示装置における画素回路の一例の構成を示す図である。

以下、適宜図面を参照しながら、実施の形態を詳細に説明する。ただし、必要以上に詳細な説明は省略する場合がある。例えば、すでによく知られた事項の詳細説明、及び、実質的に同一の構成に対する重複説明などを省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。

なお、発明者らは、当業者が本開示を十分に理解するために添付図面及び以下の説明を提供するのであって、これらによって特許請求の範囲に記載の主題を限定することを意図するものではない。

また、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、同じ構成部材については同じ符号を付しており、重複する説明は省略又は簡略化する場合がある。

また、本明細書において、「上方」及び「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）及び下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」及び「下方」という用語は、２つの構成要素が互いに間隔をあけて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。

（実施の形態）
以下、実施の形態に係る薄膜トランジスタ及びその製造方法について、図面を用いて説明する。

［１．薄膜トランジスタの構成］
まず、本実施の形態に係る薄膜トランジスタ１の概要について、図１を用いて説明する。図１は、本実施の形態に係る薄膜トランジスタ１の断面図である。

薄膜トランジスタ１は、酸窒化亜鉛（ＺｎＯＮ）を主成分として含み、チャネル層として用いられる酸化物半導体層４０を備える酸化物半導体ＴＦＴである。図１に示すように、薄膜トランジスタ１は、基板１０と、ゲート電極２０と、ゲート絶縁層３０と、酸化物半導体層４０と、絶縁層５０と、ソース電極６０Ｓ及びドレイン電極６０Ｄと、保護層７０とを備える。本実施の形態に係る薄膜トランジスタ１は、チャネル保護型のボトムゲート型ＴＦＴであり、また、トップコンタクト構造が採用されている。

以下、本実施の形態に係る薄膜トランジスタ１の各構成要素について詳述する。

基板１０は、絶縁材料からなる絶縁基板であり、例えば、石英ガラス、無アルカリガラス又は高耐熱性ガラスなどのガラス材料で構成されるガラス基板である。

なお、基板１０は、ガラス基板に限らず、ポリエチレン、ポリプロピレン、ポリイミドなどの樹脂材料からなる樹脂基板などであってもよい。また、基板１０は、リジッド基板ではなく、フレキシブルガラス基板又はフレキシブル樹脂基板などのシート状又はフィルム状の可撓性を有するフレキシブル基板であってもよい。フレキシブル樹脂基板としては、例えば、ポリイミド、ポリエチレンテレフタレート、ポリエチレンナフタレートなどのフィルム材料の単層又は積層で構成された基板を用いることができる。なお、基板１０の表面にアンダーコート層を形成してもよい。

ゲート電極２０は、金属などの導電性材料又はその合金からなる導電膜の単層構造又は多層構造の電極であり、基板１０の上方に設けられる。本実施の形態では、ゲート電極２０は、基板１０上に所定形状で設けられる。ゲート電極２０の膜厚は、例えば、２０ｎｍ〜５００ｎｍである。

ゲート電極２０の材料としては、例えば、モリブデン、アルミニウム、銅、タングステン、チタン、マンガン、クロム、タンタル、ニオブ、銀、金、プラチナ、パラジウム、インジウム、ニッケル、ネオジムなどの金属、又は、これらの中から選ばれる金属の合金（モリブデンタングステンなど）が用いられる。

なお、ゲート電極２０の材料は、これらに限るものではなく、酸化インジウムスズ（ＩＴＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）、ガリウムドープ酸化亜鉛（ＧＺＯ）などの導電性金属酸化物、又は、ポリチオフェン若しくはポリアセチレンなどの導電性高分子材料などを用いることもできる。

ゲート絶縁層３０は、ゲート電極２０と酸化物半導体層４０との間に配置される。具体的には、ゲート絶縁層３０は、酸化物半導体層４０の第１主面（ここでは、基板１０側の主面（下面））に接触して積層された第１絶縁層の一例である。本実施の形態では、ゲート絶縁層３０は、ゲート電極２０の上方に位置するように配置される。例えば、ゲート絶縁層３０は、ゲート電極２０が形成された基板１０上の全面にゲート電極２０を覆うように形成される。ゲート絶縁層３０の膜厚は、例えば、５０ｎｍ〜５００ｎｍである。

ゲート絶縁層３０は、電気絶縁性を有する材料から構成され、一例として、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜、酸化タンタル膜若しくは酸化ハフニウム膜などの単層膜、又は、これらの膜を複数積層した積層膜である。

酸化物半導体層４０は、ゲート絶縁層３０の上方において、ゲート電極２０に対向する位置に所定形状で設けられる。例えば、酸化物半導体層４０は、ゲート絶縁層３０上に島状に形成される。本実施の形態において、酸化物半導体層４０は、薄膜トランジスタ１のチャネル層として用いられる。具体的には、酸化物半導体層４０は、チャネル領域を含む半導体層である。酸化物半導体層４０は、例えば、チャネル長Ｌが１３μｍ以上で、チャネル幅Ｗが５μｍ以上になるように、島状に形成される。

酸化物半導体層４０は、酸窒化亜鉛（ＺｎＯＮ）を主成分として含んでいる。酸化物半導体層４０の移動度は、例えば、１０ｃｍ^２／Ｖｓ以上で、好ましくは、２０ｃｍ^２／Ｖｓ以上である。酸化物半導体層４０のキャリア濃度は、１×１０^１５ｃｍ^−３以下である。酸化物半導体層４０の界面の状態密度は、２×１０^１２ｃｍ^−２以下であり、好ましくは、５×１０^１１ｃｍ^−２以下である。また、酸化物半導体層４０の膜中の水素元素の濃度及び酸素元素の濃度は、それぞれ、例えば３ａｔ％〜７ａｔ％以下である。

絶縁層５０は、酸化物半導体層４０の上方に設けられる。具体的には、絶縁層５０は、酸化物半導体層４０の第２主面（ここでは、基板１０とは反対側の主面（上面））に接触して積層された第２絶縁層の一例である。本実施の形態では、絶縁層５０は、酸化物半導体層４０を覆うようにゲート絶縁層３０上に成膜される。絶縁層５０の膜厚は、例えば、５０ｎｍ〜５００ｎｍである。

本実施の形態において、絶縁層５０は、酸化物半導体層４０のチャネル領域を保護する保護膜（チャネル保護層）として機能する。具体的には、絶縁層５０は、酸化物半導体層４０の上方に形成するソース電極６０Ｓ及びドレイン電極６０Ｄをエッチングによってパターニングする際に、酸化物半導体層４０がエッチングされることを防止するエッチストッパ層として機能する。これにより、ボトムゲート型ＴＦＴにおいて、酸化物半導体層４０のバックチャネル側のプロセスダメージを低減することができる。また、本実施の形態において、絶縁層５０は、基板１０の全面に形成された層間絶縁層である。

絶縁層５０は、電気絶縁性を有する材料から構成され、一例として、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜若しくは酸化アルミニウム膜などの単層膜、又は、これらの積層膜である。本実施の形態では、絶縁層５０は、シリコン酸化膜の単層構造を有する。この場合、シリコン元素と酸素元素との比は、例えば、１：１．９〜１：２．０である。

なお、シリコン酸化膜は、シリコン窒化膜と比べて成膜時における水素の発生が少ない。したがって、絶縁層５０としてシリコン酸化膜を用いることによって、水素還元による酸化物半導体層４０の性能劣化を抑制できる。さらに、絶縁層５０として酸化アルミニウム膜を形成することによって、上層で発生する水素や酸素を酸化アルミニウム膜によってブロックすることができる。これらのことから、絶縁層５０としては、例えば、シリコン酸化膜、酸化アルミニウム膜及びシリコン酸化膜の３層構造の積層膜を用いてもよい。

なお、絶縁層５０の材料としては、上記のような無機物に限るものではなく、有機物を主成分とする材料を用いてもよい。

また、絶縁層５０には、絶縁層５０の一部を貫通するように開口部（コンタクトホール）が形成されている。この絶縁層５０の開口部を介して、酸化物半導体層４０とソース電極６０Ｓ及びドレイン電極６０Ｄとが電気的及び物理的に接続されている。

ソース電極６０Ｓ及びドレイン電極６０Ｄは、絶縁層５０の上方に少なくとも一部が位置し、かつ、酸化物半導体層４０と接続されるように所定形状で形成される。具体的には、ソース電極６０Ｓ及びドレイン電極６０Ｄは、絶縁層５０上においては基板１０に水平な方向（基板水平方向）に離間して互いに対向して配置されており、かつ、絶縁層５０に形成された開口部を介して酸化物半導体層４０に接続されている。絶縁層５０上におけるソース電極６０Ｓ及びドレイン電極６０Ｄの膜厚は、例えば、１００ｎｍ〜５００ｎｍである。

ソース電極６０Ｓ及びドレイン電極６０Ｄは、導電性材料又はその合金等からなる導電膜の単層構造又は多層構造の電極である。ソース電極６０Ｓ及びドレイン電極６０Ｄの材料としては、例えば、アルミニウム、タンタル、モリブデン、タングステン、銀、銅、チタン又はクロムなどが用いられる。一例として、ソース電極６０Ｓ及びドレイン電極６０Ｄは、モリブデンタングステン膜（ＭｏＷ膜）で形成される単層構造の電極である。

保護層７０は、ソース電極６０Ｓ及びドレイン電極６０Ｄ上に配置される絶縁膜である。具体的には、保護層７０は、ソース電極６０Ｓ及びドレイン電極６０Ｄを覆うように絶縁層５０上に成膜される。保護層７０の膜厚は、例えば、５０ｎｍ〜５００ｎｍである。

保護層７０は、電気絶縁性を有する材料から構成され、一例として、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜又は酸化アルミニウム膜等の単層膜、あるいは、これらの積層膜である。

［２．キャリア密度と閾値電圧］
次に、本実施の形態に係る酸化物半導体層４０のキャリア濃度と薄膜トランジスタ１の閾値電圧との関係について説明する。

図２Ａは、本実施の形態に係る酸化物半導体層４０のキャリア濃度に対する閾値電圧Ｖｔｈを示す図である。図２Ｂは、図２Ａのキャリア濃度が１×１０^１５ｃｍ^−３の近傍を示す拡大図である。図２Ａ及び図２Ｂにおいて、横軸は、酸化物半導体層４０のキャリア濃度を示し、縦軸は、酸化物半導体層４０を備える薄膜トランジスタ１の閾値電圧Ｖｔｈを示している。また、ここでは、酸化物半導体層４０の膜厚が１００ｎｍ及び２００ｎｍの場合について示している。

薄膜トランジスタ１の閾値電圧Ｖｔｈは、薄膜トランジスタ１の電流−電圧特性を測定することにより決定される。つまり、閾値電圧Ｖｔｈは、薄膜トランジスタ１のドレイン電極６０Ｄとソース電極６０Ｓとの間にドレイン電流が流れ始めるときのゲート電圧（ゲート電極２０とソース電極６０Ｓとの間の電圧）である。

図２Ａ及び図２Ｂに示すように、酸化物半導体層４０の膜厚に関わらず、キャリア濃度が１×１０^１５ｃｍ^−３を境界として、閾値電圧Ｖｔｈの値が大きく変化している。具体的には、キャリア濃度が１×１０^１５ｃｍ^−３以下の場合、閾値電圧Ｖｔｈは、所定の範囲で安定している。したがって、この場合、キャリア濃度にばらつきが生じたとしても、閾値電圧Ｖｔｈのばらつきは抑制される。

なお、このとき、酸化物半導体層４０の膜厚が大きい方が、閾値電圧Ｖｔｈは大きい値で安定している。例えば、酸化物半導体層４０の膜厚が１００ｎｍの場合は、閾値電圧Ｖｔｈは１Ｖ〜１．４Ｖ付近の値であるのに対して、膜厚が２００ｎｍの場合は、閾値電圧Ｖｔｈは１．５Ｖ〜１．９Ｖ付近の値である。

一方で、キャリア濃度が１×１０^１５ｃｍ^−３より大きい場合、閾値電圧Ｖｔｈは、キャリア濃度が大きくなるにつれて小さくなっている。したがって、キャリア濃度の僅かな違いによって、閾値電圧Ｖｔｈは大きく変化し、その値がばらついてしまう。

本実施の形態では、酸化物半導体層４０のキャリア濃度が１×１０^１５ｃｍ^−３以下であるので、閾値電圧Ｖｔｈのばらつきを抑制することができる。つまり、本実施の形態によれば、安定なＴＦＴ特性を実現することができる。

また、閾値電圧Ｖｔｈと酸化物半導体層４０のホール移動度μとの間には、正の相関関係を有する。つまり、閾値電圧Ｖｔｈが安定しているということは、ホール移動度μも安定していることを意味する。具体的には、酸化物半導体層４０のキャリア濃度が１×１０^１５ｃｍ^−３以下の場合において、ホール移動度は、膜厚が１００ｎｍのときは２５ｃｍ^２／Ｖｓ〜４０ｃｍ^２／Ｖｓ程度であり、膜厚が２００ｎｍのときは５０ｃｍ^２／Ｖｓ〜６０ｃｍ^２／Ｖｓ程度であった。したがって、酸化物半導体層４０のキャリア濃度が１×１０^１５ｃｍ^−３以下であれば、大きなオン電流を得ることができる。

［３．界面の状態密度と閾値電圧］
次に、本実施の形態に係る酸化物半導体層４０の界面の状態密度ＤＯＳ（Ｄｅｎｓｉｔｙ Ｏｆ Ｓｔａｔｅｓ）と、薄膜トランジスタ１の閾値電圧Ｖｔｈとの関係について説明する。

図３は、ＩｎＧａＺｎＯ膜の界面の状態密度ＤＯＳに対する閾値電圧Ｖｔｈを示す図である。図３において、横軸は、ＩｎＧａＺｎＯ膜の界面の状態密度ＤＯＳを示し、縦軸は、ＩｎＧａＺｎＯ膜をチャネル層として備える薄膜トランジスタの閾値電圧Ｖｔｈを示している。

なお、ＩｎＧａＺｎＯ膜をチャネル層として備える薄膜トランジスタの構成は、図１に示す薄膜トランジスタ１と略同じである。つまり、図３の測定に用いたＴＦＴは、図１において、ＺｎＯＮを主成分として含む代わりに、ＩｎＧａＺｎＯを主成分として含む酸化物半導体層を備えたＴＦＴである。図３におけるＩｎＧａＺｎＯ膜のキャリア濃度は、６×１０^１４ｃｍ^−３であった。また、測定した状態密度ＤＯＳは、ＩｎＧａＺｎＯ膜とゲート絶縁層３０との界面、及び、ＩｎＧａＺｎＯ膜と絶縁層５０との界面における状態密度である。

図３に示すように、閾値電圧Ｖｔｈは、界面の状態密度ＤＯＳが５×１０^１１ｃｍ^−２以上になると、徐々に上昇する傾向にある。さらに、閾値電圧Ｖｔｈは、界面の状態密度ＤＯＳが２×１０^１２ｃｍ^−２以上になると、その上昇の割合が大きくなる。

したがって、ＩｎＧａＺｎＯ膜において、安定な閾値電圧を実現するためには、状態密度ＤＯＳは、２×１０^１２ｃｍ^−２以下、好ましくは、５×１０^１１ｃｍ^−２以下であればよい。

ところで、本実施の形態に係る薄膜トランジスタ１では、酸化物半導体層４０としてＺｎＯＮを利用している。ＺｎＯＮは、ＩｎＧａＺｎＯと同様に酸化物半導体であり、多くの共通する特徴を有する。例えば、ホール移動度が高いこと、酸素欠陥の量によってキャリア濃度及び界面準位が変化することなどである。

したがって、ＺｎＯＮは、界面における状態密度についても、ＩｎＧａＺｎＯと同様の結果が得られると考えられる。よって、本実施の形態に係る酸化物半導体層４０の界面の状態密度ＤＯＳは、２×１０^１２ｃｍ^−２以下、好ましくは、５×１０^１１ｃｍ^−２以下であればよい。これにより、閾値電圧Ｖｔｈのばらつきを抑制することができ、安定なＴＦＴ特性を実現することができる。

［４．薄膜トランジスタの製造方法］
次に、本実施の形態に係る薄膜トランジスタ１の製造方法について、図４、図５Ａ及び図５Ｂを用いて説明する。図４は、本実施の形態に係る薄膜トランジスタ１の製造方法における主要なプロセス条件の一例を示す図である。図５Ａ及び図５Ｂは、本実施の形態に係る薄膜トランジスタ１の製造方法における各工程を示す断面図である。

まず、図５Ａの（ａ）に示すように、基板１０を準備し、基板１０の上方に所定形状のゲート電極２０を形成する。例えば、基板１０上に金属膜をスパッタ法によって成膜する。例えば、図４に示すように、金属膜として、厚さ７５ｎｍのモリブデンタングステン膜（ＭｏＷ膜）を成膜する。

そして、フォトリソグラフィ法及びウェットエッチング法を用いて金属膜を加工することにより、所定形状のゲート電極２０を形成する。ＭｏＷ膜のウェットエッチングは、例えば、過酸化水素水（Ｈ_２Ｏ_２）及び有機酸を混合した薬液を用いることで行われる。なお、ゲート電極２０を形成する前に、基板１０の表面にシリコン酸化膜などのアンダーコート層を形成してもよい。

次に、図５Ａの（ｂ）に示すように、ゲート電極２０の上方にゲート絶縁層３０を形成する。本実施の形態では、ゲート電極２０を覆うように基板１０上の全面にゲート絶縁層３０を形成する。なお、基板１０の表面にアンダーコート層が形成されている場合には、アンダーコート層上にゲート絶縁層３０を形成する。

ゲート絶縁層３０は、例えば、図４に示すように、厚さ８５ｎｍのシリコン窒化膜と厚さ６５ｎｍのシリコン酸化膜との積層構造を有する。この場合、シリコン窒化膜及びシリコン酸化膜は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって成膜することができる。

例えば、シリコン窒化膜は、シランガス（ＳｉＨ_４）、アンモニアガス（ＮＨ_３）及び窒素ガス（Ｎ_２）を導入ガスに用いることで成膜することができる。シリコン酸化膜は、シランガス（ＳｉＨ_４）及び亜酸化窒素ガス（Ｎ_２Ｏ）を導入ガスに用いることで成膜することができる。なお、亜酸化窒素ガスの希釈ガスとしてアルゴン（Ａｒ）を添加してもよい。これにより、効率的にガスが分解され、良質なシリコン酸化膜が形成され、かつ、亜酸化窒素ガスの使用量を抑えることができる。

次に、図５Ａの（ｃ）に示すように、ゲート絶縁層３０の界面処理として、ＮＨ_３プラズマ処理を行う。具体的には、形成したゲート絶縁層３０の表面をＮＨ_３プラズマ９０に曝すことで、ゲート絶縁層３０の表面（ゲート絶縁層３０と酸化物半導体層４０との界面）を改善する。より具体的には、界面（表面）近傍のシリコン元素のダングリングボンドを、ＮＨ_３プラズマ９０に含まれる水素によって終端する。これにより、界面の状態密度を２×１０^１２ｃｍ^−２以下、好ましくは、５×１０^１１ｃｍ^−２以下にする。

例えば、図４に示すように、基板温度が３００℃で、６０秒間のＮＨ_３プラズマ処理を行う。具体的には、チャンバー内の圧力は３Ｔｏｒｒであり、パワーは１．０２Ｗ／ｃｍ^２であり、ＮＨ_３ガス流量は、１００ｓｃｃｍ以下である。なお、ＮＨ_３プラズマ処理のこれらの条件は一例であって、これに限らない。ゲート絶縁層３０と酸化物半導体層４０との界面の状態密度を２×１０^１２ｃｍ^−２以下、好ましくは、５×１０^１１ｃｍ^−２以下にすることができれば、いかなる条件でもよい。例えば、ＮＨ_３プラズマ処理における基板温度は、２５０℃〜４００℃、プラズマ処理時間は、１０秒〜１２０秒、ＮＨ_３ガス流量は、５０ｓｃｃｍ〜２００ｓｃｃｍ、圧力は、２Ｔｏｒｒ〜４Ｔｏｒｒ、パワー密度は、０．５７Ｗ／ｃｍ^２〜１．１３Ｗ／ｃｍ^２である。

次に、図５Ａの（ｄ）に示すように、基板１０の上方に酸化物半導体膜４０ａを成膜する。例えば、図４に示すように、ゲート絶縁層３０上に、ＺｎＯＮを主成分として含む厚さ１００ｎｍの酸化物半導体膜４０ａ（ＺｎＯＮ膜）をスパッタリングによって成膜する。

より具体的には、スパッタリングターゲットとして、亜鉛（Ｚｎ、純度：９９．９９％以上）を用いて、真空チャンバー内に不活性ガスとしてアルゴン（Ａｒ）ガスを流入するとともに反応性ガスとして窒素（Ｎ_２）、酸素（Ｏ_２）を含むガスを流入する。なお、反応性ガスに亜酸化窒素（Ｎ_２Ｏ）が含まれてもよい。そして、パワー密度が１Ｗ／ｃｍ^２〜５Ｗ／ｃｍ^２となるように、電圧をターゲット材に印加する。これにより、ゲート絶縁層３０上にＺｎＯＮ膜を主成分として含む酸化物半導体膜４０ａを成膜することができる。なお、スパッタリングターゲットは、純粋な亜鉛に限られない。例えば、スパッタリングターゲットは、１％以下のアルミニウム（Ａｌ）又は錫（Ｓｎ）を含む亜鉛でもよい。

また、酸化物半導体膜４０ａの成膜条件としては、反応性ガスとして酸素（Ｏ_２）及び窒素（Ｎ_２）を用いる場合、酸素と窒素との流量比を調整することによって、酸化物半導体層４０の膜質を変更することができる。例えば、酸素と窒素との流量比は、１：１００〜３：１００にすればよい。また、基板温度は、例えば、室温に設定すればよい。

次に、図５Ａの（ｅ）に示すように、酸化物半導体膜４０ａを成膜した後、加熱処理（アニール）を行う。例えば、図４に示すように、窒素ガス雰囲気下において、３５０℃で１時間のアニールを行う。成膜直後の酸化物半導体膜４０ａは、窒素欠陥及び酸素欠陥を多く含んでいる。このため、キャリアの発生源が多く、このままＴＦＴのチャネル層として利用することができない場合もある。そこで、本実施の形態では、酸化物半導体膜４０ａをアニールすることで、窒素欠陥及び酸素欠陥を補修し、キャリア濃度を低下させる。

次に、図５Ａの（ｆ）に示すように、酸化物半導体膜４０ａを所定の形状に加工することによって、所定形状の酸化物半導体層４０を形成する。例えば、フォトリソグラフィ法及びウェットエッチング法を用いて酸化物半導体膜４０ａを加工することにより、酸化物半導体層４０を形成する。なお、ＺｎＯＮ膜のウェットエッチングは、例えば、シュウ酸を用いて行う。より具体的には、図４に示すように、室温（Ｒ．Ｔ．）で、ＺｎＯＮ膜をシュウ酸に３６秒間浸すことで、ＺｎＯＮ膜のウェットエッチングを行う。

次に、図５Ａの（ｇ）に示すように、ウェットエッチングによってパターニングした後、加熱処理（アニール）を行う。例えば、図４に示すように、大気中において、３００℃で３０分間のアニールを行う。これにより、酸化物半導体層４０に含まれる窒素欠陥及び酸素欠陥を補修し、キャリア濃度を低下させる。

なお、このとき、アニール温度及びアニール時間を変更して、閾値電圧Ｖｔｈの変化を測定した。アニール時間が１時間の場合、アニール温度が２５０℃、３００℃及び３５０℃の場合は、閾値電圧Ｖｔｈは安定していたものの、アニール温度が４００℃の場合、閾値電圧Ｖｔｈの負シフトが大きくなった。

以上のことから、アニール時間は、例えば、１時間であり、アニール温度は、２５０℃〜３５０℃であればよい。

次に、図５Ｂの（ｈ）に示すように、酸化物半導体層４０の界面処理として、Ｎ_２Ｏプラズマ処理を行う。具体的には、形成した酸化物半導体層４０の表面をＮ_２Ｏプラズマ９１に曝すことで、酸化物半導体層４０の表面（酸化物半導体層４０と絶縁層５０との界面）を改善する。より具体的には、酸化物半導体層４０の界面における窒素欠陥及び酸素欠陥を補修し、キャリア濃度を低下させる。

例えば、Ｎ_２Ｏプラズマ処理において、チャンバー内の圧力は３Ｔｏｒｒであり、パワー密度は、０．１７Ｗ／ｃｍ^２であり、Ｎ_２Ｏガス流量は、１５００ｓｃｃｍである。なお、Ｎ_２Ｏプラズマ処理の条件は一例であって、これに限らない。酸化物半導体層４０と絶縁層５０との界面の状態密度を２×１０^１２ｃｍ^−２以下、好ましくは、５×１０^１１ｃｍ^−２以下にすることができれば、いかなる条件でもよい。例えば、Ｎ_２Ｏプラズマ処理における基板温度は、１７０℃〜２５０℃、時間は、１０秒〜１２０秒、Ｎ_２Ｏガス流量は、１０００ｓｃｃｍ〜２０００ｓｃｃｍ、圧力は、２Ｔｏｒｒ〜４Ｔｏｒｒ、パワー密度は、０．１４Ｗ／ｃｍ^２〜０．５７Ｗ／ｃｍ^２である。

次に、図５Ｂの（ｉ）に示すように、酸化物半導体層４０上に絶縁膜５１を成膜する。具体的には、まず、酸化物半導体層４０を覆うようにして、ゲート絶縁層３０上の全面に絶縁膜５１を成膜する。

例えば、プラズマＣＶＤ法によってシリコン酸化膜を、絶縁膜５１として成膜する。シリコン酸化膜は、例えば、シランガス（ＳｉＨ_４）及び亜酸化窒素ガス（Ｎ_２Ｏ）を導入ガスに用いることで成膜することができる。例えば、図４に示すように、成膜温度は２００℃であり、シラン流量比（＝全ガス（シランガス＋亜酸化窒素ガス）中のシランガスの割合）は１．０％であり、膜厚は２４０ｎｍである。

次に、図５Ｂの（ｊ）に示すように、酸化物半導体層４０の一部を露出させるためのコンタクトホールを形成することで、絶縁層５０を形成する。具体的には、フォトリソグラフィ法及びエッチング法によって絶縁膜５１の一部をエッチング除去することによって、ソース領域及びドレイン領域となる領域上にコンタクトホール（開口部）を形成する。

例えば、絶縁膜５１がシリコン酸化膜である場合、反応性イオンエッチング（ＲＩＥ）法によるドライエッチング法によってシリコン酸化膜にコンタクトホールを形成することができる。この場合、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ_４）及び酸素ガス（Ｏ_２）を用いることができる。

次に、図５Ｂの（ｋ）に示すように、酸化物半導体層４０に接続されたソース電極６０Ｓ及びドレイン電極６０Ｄを形成する。例えば、絶縁層５０に形成されたコンタクトホールを埋めるようにして、絶縁層５０上に所定形状のソース電極６０Ｓ及びドレイン電極６０Ｄを形成する。

本実施の形態では、ソース電極６０Ｓ及びドレイン電極６０Ｄとして、ＭｏＷ膜の単層構造の電極を形成する。この場合、まず、絶縁層５０のコンタクトホールを埋めるようにして絶縁層５０上に、ＭｏＷ膜をスパッタリング法によって成膜する。その後、フォトリソグラフィ法及びウェットエッチング法によって、ＭｏＷ膜をパターニングする。これにより、所定形状のソース電極６０Ｓ及びドレイン電極６０Ｄを形成することができる。なお、ＭｏＷ膜のエッチング液としては、例えば、過酸化水素水（Ｈ_２Ｏ_２）及び有機酸を混合した薬液を用いることができる。

次に、図５Ｂの（ｌ）に示すように、ソース電極６０Ｓ及びドレイン電極６０Ｄの上に保護層７０を形成する。本実施の形態では、ソース電極６０Ｓ及びドレイン電極６０Ｄを覆うようにして絶縁層５０上の全面に保護層７０を成膜する。

保護層７０は、例えば、シリコン酸化膜である。この場合、シランガス（ＳｉＨ_４）及び亜酸化窒素ガス（Ｎ_２Ｏ）を導入ガスに用いて、プラズマＣＶＤ法によってシリコン酸化膜を成膜することができる。例えば、図４に示すように、成膜温度は２００℃であり、膜厚は４２０ｎｍである。

最後に、図５Ｂの（ｍ）に示すように、加熱処理（アニール）を行う。例えば、図４に示すように、大気中で、２５０℃で３０分のアニールを行う。これにより、プロセス中に酸化物半導体層４０が受けたダメージを修復することができる。

以上のようにして、図１に示す構成の薄膜トランジスタ１を製造することができる。

［５．効果など］
以上のように、本実施の形態に係る薄膜トランジスタ１は、酸窒化亜鉛を主成分として含み、チャネル層として用いられる酸化物半導体層４０を備える薄膜トランジスタ１であって、酸化物半導体層４０のキャリア濃度は、１×１０^１５ｃｍ^−３以下であり、酸化物半導体層４０の界面の状態密度は、２×１０^１２ｃｍ^−２以下である。

これにより、閾値電圧Ｖｔｈのばらつきを抑制することができ、安定なＴＦＴ特性を実現することができる。

また、例えば、本実施の形態では、界面の状態密度は、５×１０^１１ｃｍ^−２以下である。

これにより、閾値電圧Ｖｔｈのばらつきをより一層抑制することができ、より安定なＴＦＴ特性を実現することができる。

また、例えば、本実施の形態では、薄膜トランジスタ１は、さらに、酸化物半導体層４０の第１主面（下面）に接触して積層されたゲート絶縁層３０と、酸化物半導体層４０の第１主面と反対側の第２主面（上面）に接触して積層された絶縁層５０とを備え、酸化物半導体層４０とゲート絶縁層３０との界面の状態密度、及び、酸化物半導体層４０と絶縁層５０との界面の状態密度はそれぞれ、２×１０^１２ｃｍ^−２以下である。

これにより、酸化物半導体層４０のバックチャネル側及びフロントチャネル側の両方の界面を改善することができるので、閾値電圧Ｖｔｈのばらつきをより一層抑制することができ、より安定なＴＦＴ特性を実現することができる。

［６．表示装置］
次に、上述した薄膜トランジスタ１を表示装置に適用した例について、図６を用いて説明する。なお、本実施の形態では、表示装置の一例として、有機ＥＬ表示装置について説明する。

図６は、本実施の形態に係る有機ＥＬ表示装置１００の一部切り欠き斜視図である。上述の薄膜トランジスタは、有機ＥＬ表示装置１００におけるアクティブマトリクス基板のスイッチング素子又は駆動素子として用いることができる。

図６に示すように、有機ＥＬ表示装置１００は、複数個の薄膜トランジスタが配置されたＴＦＴ基板（ＴＦＴアレイ基板）１１０と、下部電極（反射電極）である陽極１３１、ＥＬ層（発光層）１３２及び上部電極（透明電極）である陰極１３３からなる有機ＥＬ素子（発光部）１３０との積層構造により構成される。

本実施の形態に係るＴＦＴ基板１１０には、上記各実施の形態に係る薄膜トランジスタを用いている。ＴＦＴ基板１１０には複数の画素１２０がマトリクス状に配置されており、各画素１２０には画素回路が設けられている。

有機ＥＬ素子１３０は、複数の画素１２０のそれぞれに対応して形成されており、各画素１２０に設けられた画素回路によって各有機ＥＬ素子１３０の発光の制御が行われる。有機ＥＬ素子１３０は、複数の薄膜トランジスタを覆うように形成された層間絶縁層（平坦化膜）上に形成される。

また、有機ＥＬ素子１３０は、陽極１３１と陰極１３３との間にＥＬ層１３２が配置された構成となっている。陽極１３１とＥＬ層１３２との間にはさらに正孔輸送層が積層形成され、ＥＬ層１３２と陰極１３３との間にはさらに電子輸送層が積層形成されている。なお、陽極１３１と陰極１３３との間には、その他の機能層が設けられていてもよい。ＥＬ層１３２などの、陽極１３１と陰極１３３との間に形成される機能層は、有機材料によって構成された有機層である。

各画素１２０は、それぞれの画素回路によって駆動制御される。また、ＴＦＴ基板１１０には、画素１２０の行方向に沿って配置される複数のゲート配線（走査線）１４０と、ゲート配線１４０と交差するように画素１２０の列方向に沿って配置される複数のソース配線（信号配線）１５０と、ソース配線１５０と平行に配置される複数の電源配線（図６では省略）とが形成されている。各画素１２０は、例えば直交するゲート配線１４０とソース配線１５０とによって区画されている。

ゲート配線１４０は、各画素回路に含まれるスイッチング素子として動作する第１薄膜トランジスタのゲート電極と行毎に接続されている。ソース配線１５０は、第１薄膜トランジスタのソース電極と列毎に接続されている。電源配線は、各画素回路に含まれる駆動素子として動作する第２薄膜トランジスタのドレイン電極と列毎に接続されている。

ここで、画素１２０における画素回路の一例について、図７を用いて説明する。図７は、本実施の形態に係る有機ＥＬ表示装置１００における画素回路の一例の構成を示す電気回路図である。なお、画素回路は、図７に示す構成に限定されるものではない。

図７に示すように、画素回路は、スイッチング素子として動作する第１薄膜トランジスタＳｗＴｒと、駆動素子として動作する第２薄膜トランジスタＤｒＴｒと、対応する画素１２０に表示するためのデータを記憶するキャパシタＣとで構成される。本実施の形態において、第１薄膜トランジスタＳｗＴｒは、画素１２０を選択するためのスイッチングトランジスタであり、第２薄膜トランジスタＤｒＴｒは、有機ＥＬ素子１３０を駆動するための駆動トランジスタである。

第１薄膜トランジスタＳｗＴｒは、ゲート配線１４０に接続されるゲート電極Ｇ１と、ソース配線１５０に接続されるソース電極Ｓ１と、キャパシタＣ及び第２薄膜トランジスタＤｒＴｒのゲート電極Ｇ２に接続されるドレイン電極Ｄ１と、酸化物半導体層（図示せず）とを備える。第１薄膜トランジスタＳｗＴｒは、接続されたゲート配線１４０及びソース配線１５０に所定の電圧が印加されると、当該ソース配線１５０に印加された電圧がデータ電圧としてキャパシタＣに保存される。

第２薄膜トランジスタＤｒＴｒは、第１薄膜トランジスタＳｗＴｒのドレイン電極Ｄ１及びキャパシタＣに接続されるゲート電極Ｇ２と、電源配線１６０及びキャパシタＣに接続されるドレイン電極Ｄ２と、有機ＥＬ素子１３０の陽極１３１に接続されるソース電極Ｓ２と、酸化物半導体層（図示せず）とを備える。第２薄膜トランジスタＤｒＴｒは、キャパシタＣが保持しているデータ電圧に対応する電流を電源配線１６０からソース電極Ｓ２を通じて有機ＥＬ素子１３０の陽極１３１に供給する。これにより、有機ＥＬ素子１３０では、陽極１３１から陰極１３３へと駆動電流が流れてＥＬ層１３２が発光する。

なお、上記構成の有機ＥＬ表示装置１００では、ゲート配線１４０とソース配線１５０との交点に位置する画素１２０毎に表示制御を行うアクティブマトリクス方式が採用されている。これにより、各画素１２０における第１薄膜トランジスタＳｗＴｒ及び第２薄膜トランジスタＤｒＴｒによって、対応する有機ＥＬ素子１３０が選択的に発光し、所望の画像が表示される。

以上、本実施の形態に係るＴＦＴ基板１１０には、上記実施の形態に係る薄膜トランジスタ１が用いられているので、表示性能に優れた有機ＥＬ表示装置１００を実現することができる。

（他の実施の形態）
以上のように、本出願において開示する技術の例示として、実施の形態を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。

そこで、以下では、他の実施の形態を例示する。

例えば、上記実施の形態では、酸化物半導体層４０とゲート絶縁層３０との界面の状態密度、及び、酸化物半導体層４０と絶縁層５０との界面の状態密度がそれぞれ、２×１０^１２ｃｍ^−２以下である例について示したが、これに限らない。酸化物半導体層４０とゲート絶縁層３０との界面の状態密度、及び、酸化物半導体層４０と絶縁層５０との界面の状態密度の少なくとも一方が、２×１０^１２ｃｍ^−２以下、好ましくは、５×１０^１１ｃｍ^−２以下であればよい。

また、例えば、上記実施の形態では、酸化物半導体膜４０ａの成膜直後、酸化物半導体膜４０ａのウェットエッチングの直後、及び、保護層７０を形成した直後にアニール処理をしているが、これに限らない。例えば、絶縁層５０を形成した後、ソース電極６０Ｓ及びドレイン電極６０Ｄを形成する前に、アニール処理を行ってもよい。

また、例えば、上記実施の形態では、薄膜トランジスタ１は、チャネル保護型のボトムゲート型ＴＦＴである例について示したが、これに限らない。薄膜トランジスタ１は、チャネルエッチ型のボトムゲート型ＴＦＴ、又は、トップゲート型ＴＦＴでもよい。

また、例えば、上記実施の形態では、薄膜トランジスタ１を用いた表示装置として有機ＥＬ表示装置１００について説明したが、上記実施の形態における薄膜トランジスタ１は、液晶表示装置など、アクティブマトリクス基板が用いられる他の表示装置にも適用することができる。

また、上述した有機ＥＬ表示装置１００などの表示装置（表示パネル）については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話など、表示パネルを有するあらゆる電子機器に適用することができる。特に、大画面及び高精細の表示装置に適している。

以上のように、本開示における技術の例示として、実施の形態を説明した。そのために、添付図面及び詳細な説明を提供した。

したがって、添付図面及び詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。

また、上述の実施の形態は、本開示における技術を例示するためのものであるから、特許請求の範囲又はその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。

本開示に係る薄膜トランジスタは、例えば、例えば、有機ＥＬ表示装置などの表示装置若しくはその他の電子機器などに利用することができる。

１ 薄膜トランジスタ
１０ 基板
２０ ゲート電極
３０ ゲート絶縁層
４０ 酸化物半導体層
４０ａ 酸化物半導体膜
５０ 絶縁層
５１ 絶縁膜
６０Ｄ ドレイン電極
６０Ｓ ソース電極
７０ 保護層
９０ ＮＨ_３プラズマ
９１ Ｎ_２Ｏプラズマ
１００ 有機ＥＬ表示装置
１１０ ＴＦＴ基板
１２０ 画素
１３０ 有機ＥＬ素子
１３１ 陽極
１３２ ＥＬ層
１３３ 陰極
１４０ ゲート配線
１５０ ソース配線
１６０ 電源配線

Claims (3)

1. 酸窒化亜鉛を主成分として含み、チャネル層として用いられる酸化物半導体層を備える薄膜トランジスタであって、
   前記酸化物半導体層のキャリア濃度は、１×１０^１５ｃｍ^−３以下であり、
   前記酸化物半導体層の界面の状態密度は、２×１０^１２ｃｍ^−２以下である
   薄膜トランジスタ。
2. 前記界面の状態密度は、５×１０^１１ｃｍ^−２以下である
   請求項１に記載の薄膜トランジスタ。
3. 前記薄膜トランジスタは、さらに、
   前記酸化物半導体層の第１主面に接触して積層された第１絶縁層と、
   前記酸化物半導体層の前記第１主面と反対側の第２主面に接触して積層された第２絶縁層とを備え、
   前記酸化物半導体層と前記第１絶縁層との界面の状態密度、及び、前記酸化物半導体層と前記第２絶縁層との界面の状態密度はそれぞれ、２×１０^１２ｃｍ^−２以下である
   請求項１又は２に記載の薄膜トランジスタ。

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