JP6358595B2 - 薄膜トランジスタの製造方法 - Google Patents

Description

本開示は、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）の製造方法に関し、より詳しくは、チャネル層が酸化物半導体層である薄膜トランジスタの製造方法に関する。

液晶を利用した液晶表示装置又は有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）を利用した有機ＥＬ（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示装置等のアクティブマトリクス方式の表示装置には、スイッチング素子又は駆動素子として薄膜トランジスタが用いられている。

薄膜トランジスタのチャネル層は、ゲート電極に印加される電圧によってキャリアの移動が制御されるチャネル領域を有する。チャネル層の材料としては、アモルファスシリコン等の種々の半導体材料が検討されている。

近年、透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ Ａｍｏｒｐｈｏｕｓ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）をチャネル層に用いた酸化物半導体ＴＦＴの開発が進められている。例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）の金属酸化物（ＩＧＺＯ）からなるＴＡＯＳをチャネル層に用いた酸化物半導体ＴＦＴが実用化されている。

しかし、ＩＧＺＯではキャリアの移動度が１０ｃｍ^２／Ｖｓまでしか見込めないため、近年、さらに高いキャリアの移動度を有するＴＡＯＳ材料が検討されている（特許文献１）。

特開２０１０−２５１６０４号公報

キャリアの移動度が高いＴＡＯＳ材料として、例えば、酸化インジウム（Ｉｎ_２Ｏ_３）に、酸化タングステン（ＷＯ_３）、酸化シリコン（ＳｉＯ_２）、酸化亜鉛（ＺｎＯ）等を添加した酸化物半導体が提案されている。

しかしながら、このような酸化物半導体では、その内部、及び、絶縁膜との界面において、欠陥が多い。このため、このような酸化物半導体をチャネルとして用いた薄膜トランジスタでは、閾値シフトが大きく、信頼性が低い。信頼性を向上させるためには、絶縁膜との界面および半導体膜の内部において、欠陥を減少させるため、絶縁膜および酸化物半導体を緻密に構成する必要がある。しかしながら、絶縁膜および酸化物半導体を緻密に構成するために、絶縁膜および酸化物半導体の成膜時に高いエネルギーを供給すると、酸化物半導体は結晶化してしまう。酸化物半導体が結晶化すると、結晶粒界の発生によって薄膜トランジスタの特性ばらつきの増加、または移動度の低下が発生する。あるいは、酸化物半導体内のキャリア濃度が増加することで、酸化物半導体が低抵抗化し、半導体としての動作が失われてしまうことがある。

酸化物半導体の結晶化は、酸化物半導体が成膜される下地の表面荒さ、および酸化物半導体成膜時や成膜後のエネルギーの供給により、酸化物半導体膜における結晶核の成長、原子拡散、原子結合の再構成が促進されることで発生する。したがって、例えばゲート絶縁膜界面を緻密化するゲート絶縁膜のプラズマ処理において、高いパワーのプラズマ処理を施すと、ゲート絶縁膜の表面粗さが大きくなり、酸化物半導体における結晶核の生成が促進される。また、酸化物半導体成膜時において、酸化物半導体を緻密に構成する高いスパッタリングパワーでは、原子拡散、原子結合の再構成が促進され、酸化物半導体の結晶化が促進される。また、半導体成膜後の絶縁膜成膜において、その成膜温度が高い場合、酸化物半導体における原子拡散、原子結合の再構成が促進され、酸化物半導体の結晶化が促進される。

このように、キャリアの移動度が高い酸化物半導体をチャネルとして用いた薄膜トランジスタにおいて、信頼性が高い、緻密な半導体と絶縁膜を実現する製造条件では、酸化物半導体が結晶化し、特性ばらつきの増加、または移動度の低下、あるいはキャリア密度増加による半導体としての動作不良が発生する傾向がある。

本開示は、移動度が高い酸化物半導体をチャネルとして用い、かつ、信頼性が高い薄膜トランジスタの製造方法を提供することを目的とする。

上記目的を達成するために、薄膜トランジスタの製造方法の一態様は、酸化物半導体膜をチャネルとして用いる薄膜トランジスタの製造方法であって、基板の上方に、少なくともインジウムを含み、移動度が１０ｃｍ^２／Ｖｓより高い前記酸化物半導体膜を、スパッタリングにより成膜する工程と、前記酸化物半導体膜を成膜する工程において、成膜圧力が０．２Ｐａ以上、０．４５Ｐａ以下であり、導入ガス中の酸素分圧が１％以上、１０％以下であり、前記スパッタリングのパワー密度が０．０９Ｗ／ｃｍ^２以上、０．３６４Ｗ／ｃｍ^２以下であり、前記酸化物半導体膜の膜厚が５０ｎｍ以上、１２０ｎｍ以下となるように成膜する。

移動度が高い酸化物半導体をチャネル層として用い、かつ、信頼性が高い薄膜トランジスタを実現できる。

図１は、実施の形態１に係る薄膜トランジスタの断面図である。 図２Ａは、実施の形態１に係る薄膜トランジスタの製造方法における各工程の断面図である。 図２Ｂは、実施の形態１に係る薄膜トランジスタの製造方法における各工程の断面図である。 図３は、閾値シフト（ΔＶｔｈ）と各処理条件との関係を、実験計画法によって求めた結果を示す要因効果図である。 図４は、閾値シフト（ΔＶｔｈ）と各成膜条件との関係を、実験計画法によって求めた結果を示す要因効果図である。 図５は、閾値シフト（ΔＶｔｈ）と成膜温度との関係を、実験計画法によって求めた結果を示す要因効果図である。 図６は、実施の形態２に係る薄膜トランジスタの断面図である。 図７は、実施の形態２に係る薄膜トランジスタの製造方法における各工程の断面図である。 図８は、実施の形態３に係る薄膜トランジスタの断面図である。 図９Ａは、実施の形態３に係る薄膜トランジスタの製造方法における各工程の断面図である。 図９Ｂは、実施の形態３に係る薄膜トランジスタの製造方法における各工程の断面図である。 図１０は、実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。 図１１は、実施の形態に係る有機ＥＬ表示装置における画素回路の一例の構成を示す電気回路図である。

以下、本開示の実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本開示の好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程（ステップ）、工程の順序等は、一例であって本開示を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。

なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。

また、本明細書において、「上方」及び「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）及び下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」及び「下方」という用語は、２つの構成要素が互いに間隔をあけて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。

（実施の形態１）
以下、実施の形態１に係る薄膜トランジスタ１及びその製造方法について、図面を用いて説明する。

［１−１．薄膜トランジスタの構成］
まず、本実施の形態に係る薄膜トランジスタ１の構成について、図１を用いて説明する。図１は、本実施の形態に係る薄膜トランジスタ１の断面図である。

図１に示すように、薄膜トランジスタ１は、酸化物半導体膜をチャネルとして用いる酸化物半導体ＴＦＴであって、基板１０と、ゲート電極２０と、ゲート絶縁層３０と、プラズマ処理層３１と、酸化物半導体層４０と、絶縁層５０と、ソース電極６０Ｓ及びドレイン電極６０Ｄとを備える。本実施の形態に係る薄膜トランジスタ１は、チャネル保護型でボトムゲート型のＴＦＴであり、また、サイドコンタクト構造を有している。

以下、本実施の形態に係る薄膜トランジスタ１の各構成要素について詳述する。

基板１０は、絶縁材料からなる絶縁基板であり、例えば、石英ガラス、無アルカリガラス又は高耐熱性ガラス等のガラス材料で構成されるガラス基板である。

なお、基板１０は、ガラス基板に限らず、ポリエチレン、ポリプロピレン、ポリイミド等の樹脂材料からなる樹脂基板等であってもよい。また、基板１０は、リジッド基板ではなく、フレキシブルガラス基板又はフレキシブル樹脂基板等のシート状又はフィルム状の可撓性を有するフレキシブル基板であってもよい。フレキシブル樹脂基板としては、例えば、ポリイミドやポリエチレンテレフタレート、ポリエチレンナフタレート等のフィルム材料の単層又は積層で構成された基板を用いることができる。なお、基板１０の表面にアンダーコート層を形成してもよい。

ゲート電極２０は、金属等の導電性材料又はその合金等からなる所定形状の導電膜の単層構造又は多層構造の電極であり、基板１０の上方に配置される。ゲート電極２０の膜厚は、例えば、２０ｎｍ〜５００ｎｍである。

ゲート電極２０の材料としては、例えば、モリブデン、アルミニウム、銅、タングステン、チタン、マンガン、クロム、タンタル、ニオブ、銀、金、プラチナ、パラジウム、インジウム、ニッケル、ネオジム等の金属、又は、これらの中から選ばれる金属の合金（モリブデンタングステン等）が用いられる。

なお、ゲート電極２０の材料は、これらに限るものではなく、酸化インジウムスズ（ＩＴＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）、ガリウムドープ酸化亜鉛（ＧＺＯ）等の導電性金属酸化物、又は、ポリチオフェンやポリアセチレン等の導電性高分子材料等を用いることもできる。

ゲート絶縁層３０は、ゲート電極２０と酸化物半導体層４０との間に配置される層である。本実施の形態において、ゲート絶縁層３０は、ゲート電極２０の上方に位置するように配置される。例えば、ゲート絶縁層３０は、ゲート電極２０が形成された基板１０上の全面にゲート電極２０を覆うように成膜される。ゲート絶縁層３０の膜厚は、例えば、５０ｎｍ〜５００ｎｍである。

ゲート絶縁層３０は、電気絶縁性を有する材料から構成され、一例として、シリコン酸化膜、窒化シリコン膜、シリコン酸窒化膜、酸化アルミニウム膜、酸化タンタル膜又は酸化ハフニウム膜等の単層膜、あるいは、これらの膜を複数積層した積層膜である。

プラズマ処理層３１は、ゲート絶縁層３０の上方の面にアンモニアプラズマ処理を施すことにより形成された窒化された絶縁層である。プラズマ処理層３１は、アンモニアプラズマ処理により窒化された緻密な構造を有する。これにより、プラズマ処理層３１上に酸化物半導体膜を成膜する際の、プラズマ処理層３１へのスパッタダメージが軽減される。したがって、酸化物半導体膜を高パワーでスパッタリングすることが可能となる。これにより、酸化物半導体膜を高パワースパッタリングによって緻密に成膜できるため、酸化物半導体膜の欠陥を減少させることができる。すなわち、薄膜トランジスタ１の閾値シフトを抑制できる。なお、アンモニアプラズマ処理については、後述する。

酸化物半導体層４０は、酸化物半導体から構成される所定形状の層であり、薄膜トランジスタ１のチャネルとして用いられる。酸化物半導体層４０は、ゲート電極２０の上方であって、プラズマ処理層３１上に配置される。例えば、酸化物半導体層４０は、プラズマ処理層３１上に島状に形成される。本実施の形態において、酸化物半導体層４０は、薄膜トランジスタ１のチャネル層である。つまり、酸化物半導体層４０は、ゲート絶縁層３０（及びプラズマ処理層３１）を挟んでゲート電極２０と対向するチャネル領域を含む半導体層である。本実施の形態では、酸化物半導体層４０の膜厚は、５０ｎｍ〜１２０ｎｍである。なお、当該膜厚については後述する。

酸化物半導体層４０は、少なくともインジウム（Ｉｎ）を含み、移動度が１０ｃｍ^２／Ｖｓより高い酸化物半導体から構成される。本実施の形態においては、酸化物半導体層４０の材料には、透明アモルファス酸化物半導体（ＴＡＯＳ）が用いられており、酸化物半導体層４０を構成する金属元素には、インジウム（Ｉｎ）及びタングステン（Ｗ）が含まれている。つまり、本実施の形態に係る酸化物半導体層４０は、Ｉｎ及びＷを含む酸化物半導体（Ｉｎ−Ｗ−Ｏ）からなるＩＷＯ膜である。

絶縁層５０は、酸化物半導体層４０上に配置される。具体的には、絶縁層５０は、酸化物半導体層４０上に島状に形成される。絶縁層５０の膜厚は、例えば、５０ｎｍ〜５００ｎｍである。

本実施の形態において、絶縁層５０は、酸化物半導体層４０のチャネル領域を保護する保護膜（チャネル保護層）として機能する。具体的には、絶縁層５０は、酸化物半導体層４０の上方に形成するソース電極６０Ｓ及びドレイン電極６０Ｄをエッチングによってパターニングする際に、酸化物半導体層４０がエッチングされることを防止するエッチストッパ層として機能する。これにより、ボトムゲート型ＴＦＴにおいて、酸化物半導体層４０のバックチャネル側のプロセスダメージを低減することができる。

絶縁層５０は、電気絶縁性を有する材料から構成され、一例として、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜又は酸化アルミニウム膜等の単層膜、あるいは、これらの積層膜である。

シリコン酸化膜は、シリコン窒化膜と比べて成膜時における水素の発生が少ない。したがって、絶縁層５０としてシリコン酸化膜を用いることによって、水素還元による酸化物半導体層４０の性能劣化を抑制できる。さらに、絶縁層５０として酸化アルミニウム膜を形成することによって、上層で発生する水素や酸素を酸化アルミニウム膜によってブロックすることができる。これらのことから、絶縁層５０としては、例えば、シリコン酸化膜、酸化アルミニウム膜及びシリコン酸化膜の３層構造の積層膜を用いるとよい。

なお、絶縁層５０の材料としては、上記のような無機物に限るものではなく、有機物を主成分とする材料を用いてもよい。

ソース電極６０Ｓ及びドレイン電極６０Ｄは、絶縁層５０の上方に少なくとも一部が位置し、かつ、酸化物半導体層４０と接続されるように所定形状で形成される。具体的には、ソース電極６０Ｓ及びドレイン電極６０Ｄは、絶縁層５０上においては基板１０に水平な方向（基板水平方向）に離間して互いに対向して配置されており、かつ、酸化物半導体層４０の上面及び側面に接続されている。酸化物半導体層４０上におけるソース電極６０Ｓ及びドレイン電極６０Ｄの膜厚は、例えば、１００ｎｍ〜５００ｎｍである。

ソース電極６０Ｓ及びドレイン電極６０Ｄは、導電性材料又はその合金等からなる導電膜の単層構造又は多層構造の電極である。ソース電極６０Ｓ及びドレイン電極６０Ｄの材料には、例えば、アルミニウム、タンタル、モリブデン、タングステン、銀、銅、チタン又はクロム等が用いられる。一例として、ソース電極６０Ｓ及びドレイン電極６０Ｄは、下から順に、モリブデン膜（Ｍｏ膜）、銅膜（Ｃｕ膜）及び銅マンガン合金膜（ＣｕＭｎ膜）が形成された３層構造の電極である。

保護層７０は、ソース電極６０Ｓ及びドレイン電極６０Ｄ上に配置される絶縁膜である。具体的には、保護層７０は、絶縁層５０、ソース電極６０Ｓ及びドレイン電極６０Ｄを覆うようにソース電極６０Ｓ及びドレイン電極６０Ｄの上に成膜される。保護層７０の膜厚は、例えば、５０ｎｍ〜５００ｎｍである。

保護層７０は、電気絶縁性を有する材料から構成され、一例として、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜又は酸化アルミニウム膜等の単層膜、あるいは、これらの積層膜である。

［１−２．薄膜トランジスタの製造方法］
次に、本実施の形態に係る薄膜トランジスタ１の製造方法について、図面を用いて説明する。以下では、まず、当該製造方法の全工程の概要について説明した後、薄膜トランジスタ１の閾値シフトを抑制するための工程及び閾値シフトに与える影響の大きい工程における、閾値シフトを抑制するための諸条件について詳細に説明する。

［１−２−１．製造方法の全工程の概要］
まず、本実施の形態に係る薄膜トランジスタ１の製造方法の全工程の概要について、図２Ａ及び図２Ｂを用いて説明する。図２Ａ及び図２Ｂは、本実施の形態に係る薄膜トランジスタ１の製造方法における各工程の断面図である。

まず、図２Ａの断面図（ａ）に示すように、基板１０を準備し、基板１０の上方に所定形状のゲート電極２０を形成する。例えば、基板１０上に金属膜をスパッタ法によって成膜し、フォトリソグラフィ法及びウェットエッチング法を用いて金属膜を加工することにより、所定形状のゲート電極２０を形成する。なお、ゲート電極２０を形成する前に、基板１０の表面にシリコン酸化膜等のアンダーコート層を形成してもよい。

次に、図２Ａの断面図（ｂ）に示すように、基板の上方にゲート絶縁層３０を成膜する。本実施の形態では、ゲート電極２０を覆うように基板１０上の全面にゲート絶縁層３０を成膜する。なお、基板１０の表面にアンダーコート層が形成されている場合には、アンダーコート層上にゲート絶縁層３０を成膜する。

ゲート絶縁層３０は、例えば、シリコン酸化膜である。この場合、シランガス（ＳｉＨ_４）及び亜酸化窒素ガス（Ｎ_２Ｏ）を導入ガスに用いて、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によってシリコン酸化膜を成膜することができる。

ゲート絶縁層３０は、単層膜でもよいが、積層膜としてもよい。例えば、ゲート絶縁層３０として、シリコン窒化膜とシリコン酸化膜とを順に成膜した積層膜を用いることができる。シリコン窒化膜は、例えば、シランガス（ＳｉＨ_４）、アンモニアガス（ＮＨ_３）及び窒素ガス（Ｎ_２）を導入ガスに用いて、プラズマＣＶＤ法によって成膜することができる。

次に、図２Ａの断面図（ｃ）に示すように、ゲート絶縁層３０上にアンモニアプラズマ２００を照射して、プラズマ処理層３１を形成する。当該処理は、ゲート絶縁層３０の酸化物半導体層４０との界面を窒化することによって、当該界面の構造を緻密化するための処理である。当該処理により、酸化物半導体膜４０ａをスパッタリングによって成膜する際の、当該界面に対するスパッタダメージを軽減することができる。したがって、酸化物半導体膜４０ａを高パワーで成膜することが可能となり、より緻密で欠陥の少ない酸化物半導体膜４０ａを成膜することができる。すなわち、薄膜トランジスタ１の閾値シフトを抑制することができる。

プラズマ処理時の基板温度は、２００℃以上、４００℃以下とする。また、当該基板温度は、ゲート絶縁層３０の成膜温度と同程度でもよい。これにより、ゲート絶縁層３０の成膜、及び、アンモニアプラズマ処理を、同一のチャンバ内で連続的に行うことができる。また、基板温度の変更に要する時間も必要ないので、プロセス時間を短くすることができる。なお、その他の処理条件などについては後述する。

次に、図２Ａの断面図（ｄ）に示すように、基板１０の上方に、少なくともインジウムを含み、移動度が１０ｃｍ^２／Ｖｓより高い酸化物半導体膜４０ａをスパッタリングにより成膜する。本実施の形態では、プラズマ処理層３１の上に、Ｉｎ及びＷを含む酸化物半導体（Ｉｎ−Ｗ−Ｏ）からなるＴＡＯＳで構成された酸化物半導体膜４０ａ（ＩＷＯ膜）をスパッタリングによって成膜する。

より具体的には、スパッタリングターゲットとして、酸化インジウム（Ｉｎ_２Ｏ_３）に酸化タングステン（ＷＯ_３）を添加した酸化物半導体（Ｉｎ−Ｗ−Ｏ）を用いて、真空チャンバ内に不活性ガスとしてアルゴン（Ａｒ）ガスを流入するとともに反応性ガスとして酸素（Ｏ_２）を含むガスを流入し、所定のパワー密度の電圧をターゲット材に印加する。これにより、プラズマ処理層３１の上にＩＷＯ膜からなる酸化物半導体膜４０ａを成膜することができる。なお、ターゲット材（Ｉｎ−Ｗ−Ｏ）に含まれる酸化タングステン（ＷＯ_３）の添加量は、０．１ｗｔ％〜１０ｗｔ％である。ここで、酸化物半導体膜４０ａは、薄膜トランジスタ１の閾値シフトを抑制するために、欠陥の少ない緻密な構造となるように成膜される。なお、酸化物半導体膜４０ａのその他の成膜条件などについては後述する。

次に、図２Ａの断面図（ｅ）に示すように、酸化物半導体膜４０ａを所定の形状に加工することで、所定形状の酸化物半導体層４０を形成する。

例えば、酸化物半導体膜４０ａは、フォトリソグラフィ法及びウェットエッチング法を用いて所定形状の酸化物半導体層４０に加工することができる。具体的には、まず、酸化物半導体膜４０ａ上にレジストを形成して、少なくともゲート電極２０に対向する位置にレジストを残すように当該レジストを加工する。そして、レジストが形成されていない領域の酸化物半導体膜４０ａをエッチングによって除去する。これにより、ゲート電極２０に対向する位置を含むように島状の酸化物半導体層４０を形成することができる。

なお、酸化物半導体膜４０ａがＩＷＯ膜である場合、エッチング液としては、例えば、リン酸（Ｈ_３ＰＯ_４）、硝酸（ＨＮＯ_３）、酢酸（ＣＨ_３ＣＯＯＨ）及び水を混合した薬液を用いればよい。

次に、図２Ｂの断面図（ａ）に示すように、酸化物半導体層４０の少なくとも一部の上に絶縁膜５０ａを成膜する。本実施の形態では、酸化物半導体層４０を覆うようにしてプラズマ処理層３１上の全面に絶縁膜５０ａを成膜する。

絶縁膜５０ａは、例えば、シリコン酸化膜である。この場合、シランガス（ＳｉＨ_４）及び亜酸化窒素ガス（Ｎ_２Ｏ）を導入ガスに用いて、プラズマＣＶＤ法によってシリコン酸化膜を成膜することができる。ここで、絶縁膜５０ａと酸化物半導体層４０との界面、及び、絶縁膜５０ａ内における欠陥によって、薄膜トランジスタ１の閾値シフトが促進されるため、絶縁膜５０ａは、欠陥が少ない緻密な構造となるような温度で成膜される。当該温度については後述する。

次に、図２Ｂの断面図（ｂ）に示すように、酸化物半導体層４０の一部を露出させるように、絶縁膜５０ａを所定の形状に加工することによって、所定形状の絶縁層５０を形成する。本実施の形態では、絶縁膜５０ａのうち、酸化物半導体層４０の上方の一部以外を除去することによって酸化物半導体層４０の一部を露出させる。具体的には、フォトリソグラフィ法及びエッチング法によって絶縁膜５０ａの一部をエッチング除去することによって、酸化物半導体層４０のソースコンタクト領域及びドレインコンタクト領域となる領域を露出させる。

例えば、絶縁膜５０ａがシリコン酸化膜である場合、反応性イオンエッチング（ＲＩＥ）法によるドライエッチング法によってシリコン酸化膜の一部を除去することができる。この場合、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ_４）及び酸素ガス（Ｏ_２）を用いることができる。

次に、図２Ｂの断面図（ｃ）に示すように、絶縁層５０上に導電膜６０ａを成膜する。本実施の形態では、Ｍｏ膜とＣｕ膜とＣｕＭｎ膜との三層構造の導電膜６０ａを絶縁層５０上に成膜する。この場合、絶縁層５０及び酸化物半導体層４０を覆うように、Ｍｏ膜とＣｕ膜とＣｕＭｎ膜とをスパッタ法によって順に成膜する。

次に、図２Ｂの断面図（ｄ）に示すように、導電膜６０ａを加工して、所定形状のソース電極６０Ｓ及びドレイン電極６０Ｄを形成する。本実施の形態では、フォトリソグラフィ法及びウェットエッチング法によって、Ｍｏ膜、Ｃｕ膜及びＣｕＭｎ膜の積層膜をパターニングする。これにより、所定形状のソース電極６０Ｓ及びドレイン電極６０Ｄを形成することができる。

なお、Ｍｏ膜、Ｃｕ膜及びＣｕＭｎ膜の積層膜のエッチング液としては、例えば、過酸化水素水（Ｈ_２Ｏ_２）及び有機酸を混合した薬液を用いることができる。

次に、図２Ｂの断面図（ｅ）に示すように、ソース電極６０Ｓ及びドレイン電極６０Ｄの上に保護層７０を形成する。本実施の形態では、絶縁層５０、ソース電極６０Ｓ及びドレイン電極６０Ｄを覆うようにしてソース電極６０Ｓ及びドレイン電極６０Ｄの上の全面に保護層７０を成膜する。

保護層７０は、例えば、シリコン酸化膜である。この場合、シランガス（ＳｉＨ_４）及び亜酸化窒素ガス（Ｎ_２Ｏ）を導入ガスに用いて、プラズマＣＶＤ法によってシリコン酸化膜を成膜することができる。

以上のようにして、図１に示す構成の薄膜トランジスタ１を製造することができる。

［１−２−２．アンモニアプラズマ処理条件］
次に、本実施の形態に係る薄膜トランジスタ１の製造方法におけるアンモニアプラズマ処理条件について、図３を用いて詳細に説明する。図３は、ゲートに正バイアスを与えた場合の閾値シフト（ΔＶｔｈ）と各処理条件との関係を、実験計画法によって求めた結果を示す要因効果図である。ここで、図３には、図１に示す薄膜トランジスタ１と同様の薄膜トランジスタのゲート絶縁層３０の上面に対するアンモニアプラズマ処理の各処理条件（要因）を変えて実験を繰り返した場合の閾値シフトを示す。また、図３において、一点鎖線によって、全実験結果の平均閾値シフトを表す。なお、当該実験においては、酸化物半導体層がＩＧＺＯから構成される（すなわち、ＩＧＺＯをチャネルとして用いる）薄膜トランジスタを用いた。これは、発明者らが、インジウムを含む酸化物半導体をチャネルとして用いる薄膜トランジスタにおいては、アンモニアプラズマ処理等と閾値シフトとの関係に関して、添加されるインジウム以外の金属元素に依存せず、ほぼ同様の傾向を示すことを見出したためである。したがって、ＩＧＺＯをチャネルとして用いる薄膜トランジスタのみならず、ＩＷＯ及びその他のインジウムを含む酸化物半導体をチャネルとして用いる薄膜トランジスタにおいても図３に示す関係と同様の関係が得られると推測される。

図３に示す要因効果図では、要因として、アンモニアプラズマ処理の時間（処理時間）、処理を行うチャンバ内の処理中の圧力、基板１０の単位面積当たりのパワー密度及びＮＨ_３流量を選択している。以下、各処理条件の好適な範囲について説明する。

まず、処理時間について、図３に示すように、ゲート絶縁層３０の表面の構造を緻密化することによって閾値シフトを抑制するためには、処理時間は３０秒以上であればよい。ただし、処理時間が長過ぎる場合には、ゲート絶縁層３０へのダメージが発生する場合がある。さらに、製造におけるタクトタイムを抑制することも考慮してもよい。以上の点を考慮すると、処理時間は１５０秒以下であればよい。したがって、処理時間は、３０秒以上、１５０秒以下であればよい。さらに、閾値シフトが全実験結果の平均以下となるように、処理時間を、４０秒以上としてもよい。

次に、圧力について、図３に示すように、ゲート絶縁層３０の表面の構造を緻密化することによって閾値シフトを抑制するためには、圧力は１３３Ｐａ以下であればよい。ただし、圧力が低過ぎる場合には、プラズマ放電を維持できないため、圧力は４０Ｐａ以上である必要がある。したがって、圧力は、４０Ｐａ以上、１３３Ｐａ以下であればよい。さらに、閾値シフトが全実験結果の平均以下となるように、圧力を１１７Ｐａ以下としてもよい。

次に、基板の単位面積当たりの投入電力であるパワー密度について、図３に示すように、ゲート絶縁層３０の表面の構造を緻密化することによって閾値シフトを抑制するためには、パワー密度は０．１４５Ｗ／ｃｍ^２以上であればよい。ただし、パワー密度が高過ぎる場合には、異常放電が発生し得るため、パワー密度は０．３６４Ｗ／ｃｍ^２以下である必要がある。したがって、パワー密度は、０．１４５Ｗ／ｃｍ^２以上、０．３６４Ｗ／ｃｍ^２以下であればよい。さらに、閾値シフトが全実験結果の平均以下となるように、パワー密度を０．１５４Ｗ／ｃｍ^２以上としてもよい。

次に、基板の単位面積当たりのＮＨ_３流量について、図３に示すように、ゲート絶縁層３０の表面の構造を緻密化することによって閾値シフトを抑制するためには、ＮＨ_３流量は０．２７３ｓｃｃｍ／ｃｍ^２以下であればよい。ただし、ＮＨ_３流量が低過ぎる場合には、プラズマ放電を維持できないため、ＮＨ_３流量は０．０９１ｓｃｃｍ／ｃｍ^２以上である必要がある。したがって、ＮＨ_３流量は、０．０９１ｓｃｃｍ／ｃｍ^２以上、０．２７３ｓｃｃｍ／ｃｍ^２以下であればよい。さらに、閾値シフトが全実験結果の平均以下となるように、ＮＨ_３流量を０．２１１ｓｃｃｍ／ｃｍ^２以下としてもよい。

［１−２−３．酸化物半導体膜の成膜条件］
次に、本実施の形態に係る薄膜トランジスタ１の製造方法における酸化物半導体膜４０ａの成膜条件について、図４を用いて詳細に説明する。図４は、ゲートに正バイアスを与えた場合の閾値シフト（ΔＶｔｈ）と各成膜条件との関係を、実験計画法によって求めた結果を示す要因効果図である。ここで、図４には、図１に示す薄膜トランジスタ１と同様の薄膜トランジスタの酸化物半導体膜の各成膜条件（要因）を変えて実験を繰り返した場合の閾値シフトを示す。また、図４において、一点鎖線によって、全実験結果の平均閾値シフトを表す。なお、当該実験においても、上記図３と同様に、酸化物半導体層がＩＧＺＯから構成される薄膜トランジスタを用いた。

図４に示す要因効果図では、要因として、酸化物半導体膜の膜厚（半導体膜厚）、成膜時の導入ガス中の酸素分圧、成膜圧力及びパワー密度を選択している。なお、ここで、成膜圧力とは、成膜処理を行うチャンバ内の成膜処理中の圧力である。以下、各処理条件の好適な範囲について説明する。

まず、酸化物半導体膜４０ａの膜厚について、図４に示すように、酸化物半導体膜４０ａの構造を緻密化することによって閾値シフトを抑制するためには、膜厚は５０ｎｍ以上であればよい。ただし、膜厚が大き過ぎる場合には、酸化物半導体膜の結晶化が発生し得るため、膜厚は、１２０ｎｍ以下である必要がある。したがって、膜厚は、５０ｎｍ以上、１２０ｎｍ以下であればよい。さらに、閾値シフトが全実験結果の平均以下となるように、膜厚を６５ｎｍ以上としてもよい。

次に、導入ガス中の酸素分圧について、図４に示すように、酸化物半導体膜４０ａの構造を緻密化することによって閾値シフトを抑制するためには、酸素分圧は１０％以下であればよい。ただし、酸素分圧が小さ過ぎる場合には、キャリア濃度が大きくなり過ぎて、半導体としての動作に支障を来たすため、酸素分圧は、１％以上である必要がある。したがって、酸素分圧は、１％以上、１０％以下であればよい。さらに、閾値シフトが全実験結果の平均以下となるように、酸素分圧を７％以下としてもよい。

次に、成膜圧力について、図４に示すように、酸化物半導体膜４０ａの構造を緻密化することによって閾値シフトを抑制するためには、成膜圧力は０．４５Ｐａ以下であればよい。ただし、成膜圧力が小さ過ぎる場合には、放電限界を超えることから、成膜圧力は、０．２Ｐａ以上である必要がある。したがって、成膜圧力は、０．２Ｐａ以上、０．４５Ｐａ以下であればよい。さらに、閾値シフトが全実験結果の平均以下となるように、成膜圧力を０．４２Ｐａ以下としてもよい。

次に、パワー密度について、図４に示すように、酸化物半導体膜４０ａの構造を緻密化することによって閾値シフトを抑制するためには、パワー密度は０．０９Ｗ／ｃｍ^２以上であればよい。ただし、パワー密度が大き過ぎる場合には、異常放電が発生し得るため、パワー密度は、０．３６４Ｗ／ｃｍ^２以下である必要がある。したがって、パワー密度は０．０９Ｗ／ｃｍ^２以上、０．３６４Ｗ／ｃｍ^２以下であればよい。さらに、閾値シフトが全実験結果の平均以下となるように、パワー密度を０．１４５Ｗ／ｃｍ^２以上としてもよい。

［１−２−４．絶縁層の成膜条件］
次に、本実施の形態に係る薄膜トランジスタ１の製造方法における絶縁層５０の成膜条件について、図５を用いて詳細に説明する。図５は、ゲートに正バイアスを与えた場合の閾値シフト（ΔＶｔｈ）と成膜温度との関係を、実験計画法によって求めた結果を示す要因効果図である。ここで、図５には、図１に示す薄膜トランジスタ１と同様の薄膜トランジスタの絶縁層の各成膜条件（要因）を変えて実験を繰り返した場合の閾値シフトを示す。また、図５において、一点鎖線によって、全実験結果の平均閾値シフトを表す。なお、当該実験においても、上記図３と同様に、酸化物半導体層がＩＧＺＯから構成される薄膜トランジスタを用いた。

図５に示す要因効果図では、要因として、成膜温度を選択している。以下、成膜温度の好適な範囲について説明する。

成膜温度について、図５に示すように、絶縁層５０の酸化物半導体層４０との界面の構造を緻密化することによって閾値シフトを抑制するためには、成膜温度は２４５℃以上であればよい。ただし、成膜温度が高過ぎる場合には、酸化物半導体層４０の結晶化が発生し得るため、成膜温度は、３００℃以下である必要がある。したがって、成膜温度は、２４５℃以上、３００℃以下であればよい。さらに、閾値シフトが全実験結果の平均以下となるように、成膜温度を２５０℃以上としてもよい。

［１−３．効果等］
以上のように、本実施の形態に係る薄膜トランジスタ１の製造方法は、酸化物半導体膜４０ａをチャネルとして用いる薄膜トランジスタ１の製造方法である。そして、当該製造方法では、基板１０の上方に、少なくともインジウムを含み、移動度が１０ｃｍ^２／Ｖｓより高い酸化物半導体膜４０ａを、スパッタリングにより成膜する工程を含む。ここで、酸化物半導体膜４０ａを成膜する工程において、成膜圧力が０．２Ｐａ以上、０．４５Ｐａ以下であり、導入ガス中の酸素分圧が１％以上、１０％以下であり、スパッタリングのパワー密度が０．０９Ｗ／ｃｍ^２以上、０．３６４Ｗ／ｃｍ^２以下であり、酸化物半導体膜４０ａの膜厚が５０ｎｍ以上、１２０ｎｍ以下となるように成膜する。

これにより、少なくともインジウムを含み、移動度が１０ｃｍ^２／Ｖｓより高い酸化物半導体膜４０ａを緻密に成膜することができるため、薄膜トランジスタ１の閾値シフトが抑制される。すなわち、移動度が高い酸化物半導体をチャネルとして用い、かつ、信頼性が高い薄膜トランジスタ１の製造方法を提供することができる。また、上記の成膜条件によれば、酸化物半導体膜４０ａの結晶化が抑制されるため、特性ばらつきの増加、または移動度の低下、あるいはキャリア密度増加による半導体としての動作不良が発生を抑制することができる。

また、本実施の形態に係る薄膜トランジスタ１の製造方法では、酸化物半導体膜４０ａの少なくとも一部の上に、２４５℃以上、３００℃以下の成膜温度で絶縁膜５０ａを成膜する工程をさらに含む。

これにより、絶縁膜５０ａの酸化物半導体膜４０ａとの界面の構造が緻密化されて、欠陥が軽減されるため、薄膜トランジスタ１の閾値シフトがより一層抑制される。また、上記成膜温度で絶縁膜５０ａを成膜する場合、酸化物半導体膜４０ａの結晶化が抑制されるため、特性ばらつきの増加、または移動度の低下、あるいはキャリア密度増加による半導体としての動作不良の発生を抑制することができる。

また、本実施の形態に係る薄膜トランジスタ１の製造方法では、酸化物半導体膜４０ａを成膜する前に、基板１０の上方に、ゲート絶縁層３０を成膜する工程と、ゲート絶縁層３０にアンモニアプラズマ処理を行う工程をさらに含み、酸化物半導体膜４０ａを成膜する工程において、アンモニアプラズマ処理が行われたゲート絶縁層３０（すなわち、プラズマ処理層３１）上に酸化物半導体膜４０ａを成膜する。ここで、アンモニアプラズマ処理を行う工程において、処理時間は、３０秒以上、１５０秒以下であり、圧力は、４０Ｐａ以上、１３３Ｐａ以下であり、アンモニアプラズマ処理のパワー密度は、０．１４５Ｗ／ｃｍ^２以上、０．３６４Ｗ／ｃｍ^２以下であり、アンモニア流量は、０．０９１ｓｃｃｍ／ｃｍ^２以上、０．２７３ｓｃｃｍ／ｃｍ^２以下である。

これにより、ゲート絶縁層３０の酸化物半導体膜４０ａとの界面の構造が緻密化されて、欠陥が軽減されるため、薄膜トランジスタ１の閾値シフトがより一層抑制される。また、上記処理条件でゲート絶縁層３０を処理する場合、酸化物半導体膜４０ａの結晶化が抑制されるため、特性ばらつきの増加、または移動度の低下、あるいはキャリア密度増加による半導体としての動作不良の発生を抑制することができる。

（実施の形態２）
次に、実施の形態２に係る薄膜トランジスタ２及びその製造方法について、図面を用いて説明する。上記実施の形態１に係る薄膜トランジスタ１では、チャネル保護型の構成が採用されたが、本実施の形態に係る薄膜トランジスタ２では、チャネルエッチ型の構成が採用される。

以下、本実施の形態に係る薄膜トランジスタ２及びその製造方法について、上記実施の形態１に係る薄膜トランジスタ１及びその製造方法との相違点を中心に説明し、共通する構成及び製造工程については、説明を省略する。

［２−１．薄膜トランジスタの構成］
まず、本実施の形態に係る薄膜トランジスタ２の構成について、図６を用いて説明する。図６は、本実施の形態に係る薄膜トランジスタ２の断面図である。

図６に示すように、薄膜トランジスタ２は、酸化物半導体をチャネルとする酸化物半導体ＴＦＴであって、基板１０と、ゲート電極２０と、ゲート絶縁層３０と、プラズマ処理層３１と、酸化物半導体層４０と、ソース電極６０Ｓ及びドレイン電極６０Ｄとを備える。本実施の形態に係る薄膜トランジスタ２は、チャネルエッチ型でボトムゲート型のＴＦＴであり、また、サイドコンタクト構造を有している。

図６に示すように、薄膜トランジスタ２は、酸化物半導体層４０とソース電極６０Ｓ及びドレイン電極６０Ｄとの間に絶縁層５０を備えない点において、上記実施の形態１に係る薄膜トランジスタ１と相違し、その他の点において一致する。

薄膜トランジスタ２の各層の構成については、上記実施の形態１に係る薄膜トランジスタ１の各層の構成と同様であるため、説明を省略する。

［２−２．薄膜トランジスタの製造方法］
次に、本実施の形態に係る薄膜トランジスタ２の製造方法について、図７を用いて説明する。図７は、本実施の形態に係る薄膜トランジスタ２の製造方法における各工程の断面図である。

以下、各層の形成方法が、上記実施の形態１と同様であるものについては、詳細な形成方法の説明を省略する。

まず、図７の断面図（ａ）〜（ｅ）に示すように、上記実施の形態１と同様に、基板１０上に、順に、ゲート電極２０、ゲート絶縁層３０、プラズマ処理層３１及び酸化物半導体層４０（酸化物半導体膜４０ａ）を形成する。なお、本実施の形態においても、実施の形態１と同様のアンモニアプラズマ処理の処理条件、及び、酸化物半導体膜４０ａの成膜条件を用いる。

次に、図７の断面図（ｆ）に示すように、酸化物半導体層４０上に導電膜６０ａを成膜する。本実施の形態では、酸化物半導体層４０を覆うように、プラズマ処理層３１上の全面に導電膜６０ａを成膜する。本実施の形態でも、上記実施の形態１と同様に、Ｍｏ膜とＣｕ膜とＣｕＭｎ膜との三層構造の導電膜６０ａを絶縁層５０上に成膜する。

次に、図７の断面図（ｇ）に示すように、導電膜６０ａを加工して、所定形状のソース電極６０Ｓ及びドレイン電極６０Ｄを形成する。導電膜６０ａの加工方法は、上記実施の形態１の導電膜６０ａの加工方法と同様である。

次に図７の断面図（ｈ）に示すように、ソース電極６０Ｓ及びドレイン電極６０Ｄの上に保護層７０を形成する。本実施の形態では、酸化物半導体層４０、ソース電極６０Ｓ及びドレイン電極６０Ｄを覆うようにしてソース電極６０Ｓ及びドレイン電極６０Ｄの上の全面に保護層７０を成膜する。保護層７０の成膜方法は、上記実施の形態１の保護層７０の成膜方法と同様である。ただし、保護層７０は、酸化物半導体層４０上に形成される層であるため、酸化物半導体層４０との界面及び保護層７０の内部の欠陥が少なく緻密な構造となるように、上記実施の形態１に係る薄膜トランジスタ１の絶縁膜５０ａと同様に２４５℃以上、３００℃以下の温度で成膜される。さらに、上記実施の形態１と同様に、成膜温度を２５０℃以上としてもよい。

以上のようにして、図６に示す構成の薄膜トランジスタ２を製造することができる。

［２−３．効果等］
以上のように、本実施の形態に係る薄膜トランジスタ２の製造方法は、上記実施の形態１に係る薄膜トランジスタ１の製造方法と同様のアンモニアプラズマ処理条件、酸化物半導体膜４０ａの成膜条件を用いる。また、本実施の形態に係る薄膜トランジスタ２の製造方法において、酸化物半導体膜４０ａ上に成膜される保護層７０の成膜温度は、上記実施の形態１に係る製造方法の絶縁層５０の成膜温度と同じく、２４５℃以上、３００℃以下である。

これにより、本実施の形態に係る薄膜トランジスタ２の製造方法によっても、上記実施の形態１に係る製造方法と同様の効果を得ることができる。

（実施の形態３）
次に、実施の形態３に係る薄膜トランジスタ３及びその製造方法について、図面を用いて説明する。上記実施の形態１及び２に係る薄膜トランジスタ１及び２では、ボトムゲート型の構成が採用されたが、本実施の形態に係る薄膜トランジスタ３では、トップゲート型の構成が採用される。

以下、本実施の形態に係る薄膜トランジスタ３及びその製造方法について、上記実施の形態１に係る薄膜トランジスタ１及びその製造方法との相違点を中心に説明し、共通する構成及び製造工程については、説明を省略する。

［３−１．薄膜トランジスタの構成］
まず、本実施の形態に係る薄膜トランジスタ３の構成について、図８を用いて説明する。図８は、本実施の形態に係る薄膜トランジスタ３の断面図である。

図８に示すように、薄膜トランジスタ３は、酸化物半導体をチャネルとする酸化物半導体ＴＦＴであって、基板１０と、ゲート電極２０と、ゲート絶縁層３０と、プラズマ処理層３１と、酸化物半導体層４０と、絶縁層５０と、ソース電極６０Ｓ及びドレイン電極６０Ｄとを備える。本実施の形態に係る薄膜トランジスタ３は、トップゲート型のＴＦＴであり、また、トップコンタクト構造を有している。

以下、本実施の形態に係る薄膜トランジスタ３の各構成要素について詳述する。なお、特記しない限り、各構成要素を構成する材料等は、上記実施の形態１の各構成要素と同様である。

薄膜トランジスタ３の構成要素のうち、基板１０及び保護層７０は、上記実施の形態１に係る薄膜トランジスタ１のそれらと同様である。

酸化物半導体層４０は、基板１０の上方に所定形状で形成される。例えば、酸化物半導体層４０は、基板１０上に島状に形成される。本実施の形態においても、酸化物半導体層４０は、薄膜トランジスタ３のチャネル層である。つまり、酸化物半導体層４０は、プラズマ処理層３１及びゲート絶縁層３０を挟んでゲート電極２０と対向するチャネル領域を含む半導体層である。酸化物半導体層４０の膜厚は、例えば、５０ｎｍ〜１２０ｎｍである。

プラズマ処理層３１は、酸化物半導体層４０の上方に所定形状で形成される。例えば、プラズマ処理層３１は、酸化物半導体層４０上に島状に形成される。プラズマ処理層３１は、上記実施の形態１と同様に電気絶縁性の材料にアンモニアプラズマ処理を施すことによって形成される。プラズマ処理層３１の膜厚は、３ｎｍ〜１０ｎｍ程度である。

ゲート絶縁層３０は、プラズマ処理層３１の上方に所定形状で形成される。例えば、ゲート絶縁層３０は、プラズマ処理層３１上に、プラズマ処理層３１と同様の形状に形成される。ゲート絶縁層３０の膜厚は、例えば、５０ｎｍ〜５００ｎｍである。

ゲート電極２０は、ゲート絶縁層３０の上方に所定形状で形成される。例えば、ゲート電極２０は、ゲート絶縁層３０上に、ゲート絶縁層３０と同様の形状に形成される。ゲート電極２０の膜厚は、例えば、２０ｎｍ〜５００ｎｍである。

絶縁層５０は、ゲート電極２０の上方に形成される。例えば、絶縁層５０は、ゲート電極２０を覆うように、基板１０上の全面に成膜される。絶縁層５０の膜厚は、例えば、５０ｎｍ〜５００ｎｍである。

また、絶縁層５０には、その一部を貫通するように開口部（コンタクトホール）が形成されている。この絶縁層５０の開口部を介して、酸化物半導体層４０とソース電極６０Ｓ及びドレイン電極６０Ｄとが接続されている。

ソース電極６０Ｓ及びドレイン電極６０Ｄは、絶縁層５０の上方に少なくとも一部が位置し、かつ、酸化物半導体層４０と接続されるように所定形状で形成される。具体的には、ソース電極６０Ｓ及びドレイン電極６０Ｄは、絶縁層５０上においては基板１０に水平な方向（基板水平方向）に離間して互いに対向して配置されており、かつ、絶縁層５０に形成された開口部を介して酸化物半導体層４０に接続されている。絶縁層５０上におけるソース電極６０Ｓ及びドレイン電極６０Ｄの膜厚は、例えば、１００ｎｍ〜５００ｎｍである。

［３−２．薄膜トランジスタの製造方法］
次に、本実施の形態に係る薄膜トランジスタ３の製造方法について、図９Ａ及び図９Ｂを用いて説明する。図９Ａ及び図９Ｂは、本実施の形態に係る薄膜トランジスタ３の製造方法における各工程の断面図である。

以下、各層の形成方法が、上記実施の形態１と同様であるものについては、詳細な形成方法の説明を省略する。

まず、図９Ａの断面図（ａ）に示すように、基板１０を準備し、基板１０の上方に所定形状の酸化物半導体層４０を形成する。なお、本実施の形態においても、上記実施の形態１と同様の成膜条件を用いて、酸化物半導体膜を成膜し、当該酸化物半導体膜を加工することによって、酸化物半導体層４０を形成する。

次に、図９Ａの断面図（ｂ）に示すように、酸化物半導体層４０の上方に、絶縁膜３２ａを形成する。本実施の形態では、酸化物半導体層４０上に、膜厚３ｎｍ〜１０ｎｍのシリコン酸化膜を成膜する。絶縁膜３２ａの成膜方法は、上記実施の形態１に係る薄膜トランジスタ１のゲート絶縁層３０と同様である。ただし、絶縁膜３２ａは、酸化物半導体層４０上に形成される膜であるため、酸化物半導体層４０との界面及び絶縁膜３２ａの内部の欠陥が少なく緻密な構造となるように、絶縁膜３２ａは上記実施の形態１に係る絶縁膜５０ａと同様に２４５℃以上、３００℃以下の温度で成膜される。

次に、図９Ａの断面図（ｃ）に示すように、絶縁膜３２ａ上にアンモニアプラズマ２００を照射して、プラズマ処理膜３１ａを形成する。アンモニアプラズマ処理の処理条件は、上記実施の形態１に係る処理条件と同様である。

次に、図９Ａの断面図（ｄ）に示すように、プラズマ処理膜３１ａの上方に、ゲート絶縁膜３０ａを形成する。本実施の形態では、プラズマ処理膜３１ａ上の全面にゲート絶縁膜３０ａを成膜する。ゲート絶縁膜３０ａの成膜方法は、上記実施の形態１に係るゲート絶縁層３０の成膜方法と同様である。

次に、図９Ａの断面図（ｅ）に示すように、ゲート絶縁膜３０ａの上方に導電膜２０ａを形成する。本実施の形態では、ゲート絶縁膜３０ａ上の全面に、金属膜から構成される導電膜２０ａをスパッタ法によって成膜する。

次に、図９Ａの断面図（ｆ）に示すように、導電膜２０ａを加工して、酸化物半導体層４０と対向する位置に所定形状のゲート電極２０を形成する。例えば、フォトリソグラフィ法及びウェットエッチング法を用いて金属膜を加工することにより、所定形状のゲート電極２０を形成する。

次に、図９Ａの断面図（ｇ）に示すように、ゲート絶縁膜３０ａ及びプラズマ処理膜３１ａのうち、ゲート電極２０で覆われていない部分を除去して、それぞれゲート絶縁層３０及びプラズマ処理層３１を形成する。具体的には、フォトリソグラフィ法及びエッチング法によってゲート絶縁膜３０ａのうちゲート電極２０に覆われていない部分をエッチング除去することによって、ゲート絶縁層３０を形成する。

例えば、ゲート絶縁膜３０ａ及びプラズマ処理膜３１ａがシリコン酸化膜である場合、反応性イオンエッチング（ＲＩＥ）法によるドライエッチング法によって、シリコン酸化膜のうちゲート電極２０に覆われていない部分を除去することができる。この場合、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ_４）及び酸素ガス（Ｏ_２）を用いることができる。

次に、図９Ｂの断面図（ａ）に示すように、ゲート電極２０の上方に絶縁層５０を形成する。本実施の形態では、ゲート電極２０及び酸化物半導体層４０を覆うようにして、基板１０上の全面に絶縁層５０を成膜する。

次に、図９Ｂの断面図（ｂ）に示すように、酸化物半導体層４０の一部を露出させるように、絶縁層５０にコンタクトホールを形成する。具体的には、フォトリソグラフィ法及びエッチング法によって絶縁層５０の一部をエッチング除去することによって、酸化物半導体層４０のソースコンタクト領域及びドレインコンタクト領域となる領域上にコンタクトホール（開口部）を形成する。

次に、図９Ｂの断面図（ｃ）に示すように、絶縁層５０上に導電膜６０ａを成膜する。本実施の形態では、Ｍｏ膜とＣｕ膜とＣｕＭｎ膜との三層構造の導電膜６０ａを絶縁層５０に形成したコンタクトホールを埋めるようにして、絶縁層５０上に成膜する。この場合、絶縁層５０を覆うように、Ｍｏ膜とＣｕ膜とＣｕＭｎ膜とをスパッタ法によって順に成膜する。

次に、図９Ｂの断面図（ｄ）に示すように、導電膜６０ａを加工して、所定形状のソース電極６０Ｓ及びドレイン電極６０Ｄを形成する。本実施の形態では、フォトリソグラフィ法及びウェットエッチング法によって、Ｍｏ膜、Ｃｕ膜及びＣｕＭｎ膜の積層膜をパターニングする。これにより、所定形状のソース電極６０Ｓ及びドレイン電極６０Ｄを形成することができる。

次に、図９Ｂの断面図（ｅ）に示すように、ソース電極６０Ｓ及びドレイン電極６０Ｄの上に保護層７０を形成する。本実施の形態では、ソース電極６０Ｓ及びドレイン電極６０Ｄを覆うようにして絶縁層５０上の全面に保護層７０を成膜する。

以上のようにして、図８に示す構成の薄膜トランジスタ３を製造することができる。

［３−３．効果等］
以上のように、本実施の形態に係る薄膜トランジスタ３の製造方法は、上記実施の形態１に係る薄膜トランジスタ１の製造方法と同様の成膜条件で、酸化物半導体層４０が成膜される。また、酸化物半導体層４０上に成膜される絶縁膜３２ａの成膜温度は２４５℃以上、３００℃以下である。

また、酸化物半導体層４０上に成膜された膜厚３ｎｍ〜１０ｎｍの薄い絶縁膜３２ａに、上記実施の形態１と同様のアンモニアプラズマ処理が行われることにより、絶縁膜３２ａの酸化物半導体層４０との界面の構造が緻密化されて、欠陥が軽減される。

これにより、本実施の形態に係る薄膜トランジスタ３の製造方法によっても、上記実施の形態１に係る製造方法と同様の効果を得ることができる。

（表示装置）
次に、上記各実施の形態に係る薄膜トランジスタを表示装置に適用した例について、図１０を用いて説明する。なお、本実施の形態では、有機ＥＬ表示装置への適用例について説明する。

図１０は、実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。上記各実施の形態に係る薄膜トランジスタは、有機ＥＬ表示装置におけるアクティブマトリクス基板のスイッチング素子又は駆動素子として用いることができる。

図１０に示すように、有機ＥＬ表示装置１００は、複数個の薄膜トランジスタが配置されたＴＦＴ基板（ＴＦＴアレイ基板）１１０と、下部電極（反射電極）である陽極１３１、ＥＬ層（発光層）１３２及び上部電極（透明電極）である陰極１３３からなる有機ＥＬ素子（発光部）１３０との積層構造により構成される。

本実施の形態に係るＴＦＴ基板１１０には、上記実施の形態に係る薄膜トランジスタ１を用いている。ＴＦＴ基板１１０には複数の画素１２０がマトリクス状に配置されており、各画素１２０には画素回路が設けられている。

有機ＥＬ素子１３０は、複数の画素１２０のそれぞれに対応して形成されており、各画素１２０に設けられた画素回路によって各有機ＥＬ素子１３０の発光の制御が行われる。有機ＥＬ素子１３０は、複数の薄膜トランジスタを覆うように形成された層間絶縁層（平坦化膜）の上に形成される。

また、有機ＥＬ素子１３０は、陽極１３１と陰極１３３との間にＥＬ層１３２が配置された構成となっている。陽極１３１とＥＬ層１３２との間にはさらに正孔輸送層が積層形成され、ＥＬ層１３２と陰極１３３との間にはさらに電子輸送層が積層形成されている。なお、陽極１３１と陰極１３３との間には、その他の機能層が設けられていてもよい。ＥＬ層１３２をはじめ陽極１３１と陰極１３３との間に形成される機能層は、有機材料によって構成された有機層である。

各画素１２０は、それぞれの画素回路によって駆動制御される。また、ＴＦＴ基板１１０には、画素１２０の行方向に沿って配置される複数のゲート配線（走査線）１４０と、ゲート配線１４０と交差するように画素１２０の列方向に沿って配置される複数のソース配線（信号配線）１５０と、ソース配線１５０と平行に配置される複数の電源配線（図１２では省略）とが形成されている。各画素１２０は、例えば直交するゲート配線１４０とソース配線１５０とによって区画されている。

ゲート配線１４０は、各画素回路に含まれるスイッチング素子として動作する第１薄膜トランジスタのゲート電極と行毎に接続されている。ソース配線１５０は、第１薄膜トランジスタのソース電極と列毎に接続されている。電源配線は、各画素回路に含まれる駆動素子として動作する第２薄膜トランジスタのドレイン電極と列毎に接続されている。

ここで、画素１２０における画素回路の一例について、図１１を用いて説明する。図１１は、実施の形態に係る有機ＥＬ表示装置における画素回路の一例の構成を示す電気回路図である。なお、画素回路は、図１１に示す構成に限定されるものではない。

図１１に示すように、画素回路は、スイッチング素子として動作する第１薄膜トランジスタＳｗＴｒと、駆動素子として動作する第２薄膜トランジスタＤｒＴｒと、対応する画素１２０に表示するためのデータを記憶するキャパシタＣとで構成される。本実施の形態において、第１薄膜トランジスタＳｗＴｒは、画素１２０を選択するためのスイッチングトランジスタであり、第２薄膜トランジスタＤｒＴｒは、有機ＥＬ素子１３０を駆動するための駆動トランジスタである。

第１薄膜トランジスタＳｗＴｒは、ゲート配線１４０に接続されるゲート電極Ｇ１と、ソース配線１５０に接続されるソース電極Ｓ１と、キャパシタＣ及び第２薄膜トランジスタＤｒＴｒのゲート電極Ｇ２に接続されるドレイン電極Ｄ１と、酸化物半導体層（図示せず）とを備える。第１薄膜トランジスタＳｗＴｒは、接続されたゲート配線１４０及びソース配線１５０に所定の電圧が印加されると、当該ソース配線１５０に印加された電圧がデータ電圧としてキャパシタＣに保存される。

第２薄膜トランジスタＤｒＴｒは、第１薄膜トランジスタＳｗＴｒのドレイン電極Ｄ１及びキャパシタＣに接続されるゲート電極Ｇ２と、電源配線１６０及びキャパシタＣに接続されるドレイン電極Ｄ２と、有機ＥＬ素子１３０の陽極１３１に接続されるソース電極Ｓ２と、酸化物半導体層（図示せず）とを備える。第２薄膜トランジスタＤｒＴｒは、キャパシタＣが保持しているデータ電圧に対応する電流を電源配線１６０からソース電極Ｓ２を通じて有機ＥＬ素子１３０の陽極１３１に供給する。これにより、有機ＥＬ素子１３０では、陽極１３１から陰極１３３へと駆動電流が流れてＥＬ層１３２が発光する。

なお、上記構成の有機ＥＬ表示装置１００では、ゲート配線１４０とソース配線１５０との交点に位置する画素１２０毎に表示制御を行うアクティブマトリクス方式が採用されている。これにより、各画素１２０における第１薄膜トランジスタＳｗＴｒ及び第２薄膜トランジスタＤｒＴｒによって、対応する有機ＥＬ素子１３０が選択的に発光し、所望の画像が表示される。

以上、本実施の形態に係るＴＦＴ基板１１０には、上記実施の形態に係る薄膜トランジスタ１が用いられているので、表示性能に優れた有機ＥＬ表示装置を実現できる。

（その他変形例等）
以上、薄膜トランジスタ及びその製造方法について、実施の形態に基づいて説明したが、本開示は、上記実施の形態に限定されるものではない。

例えば、上記各実施の形態に係る薄膜トランジスタでは、酸化物半導体膜４０ａを構成する酸化物半導体材料として、ＩＷＯ（Ｉｎ−Ｗ−Ｏ）だけを例示したが、これに限定されない。少なくともインジウムを含み、移動度が１０ｃｍ^２／Ｖｓより高い酸化物半導体材料であればよい。例えば、Ｉｎ−Ｏ、Ｉｎ−Ｇａ−Ｏ、Ｉｎ−Ｓｎ−Ｏ、Ｔａ−Ｉｎ−Ｚｎ−Ｏ、Ｉｎ−Ａｌ−Ｏ、Ｉｎ−Ｇｅ−Ｏ、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ、Ｈｆ−Ｉｎ−Ｚｎ−Ｏ、Ｚｒ−Ｉｎ−Ｚｎ−Ｏ、Ｉｎ−Ｗ−Ｚｎ−Ｏ、Ｉｎ−Ｓｉ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ｉｎ−Ｔｉ−Ｏ、などを用いてもよい。

また、上記各実施の形態に係る薄膜トランジスタは、有機ＥＬ表示装置に適用する例について説明したが、上記実施の形態及び変形例における薄膜トランジスタは、液晶表示装置等の他の表示装置にも適用することもできる。

この場合、有機ＥＬ表示装置（有機ＥＬパネル）や液晶表示装置等の表示装置は、フラットパネルディスプレイとして利用することができる。例えば、有機ＥＬ表示装置は、テレビジョンセット、パーソナルコンピュータ又は携帯電話等、あらゆる電子機器の表示パネルとして利用することができる。

その他、各実施の形態及び変形例に対して当業者が思いつく各種変形を施して得られる形態や、本開示の趣旨を逸脱しない範囲で各実施の形態及び変形例における構成要素及び機能を任意に組み合わせることで実現される形態も本開示に含まれる。

ここに開示された技術は、薄膜トランジスタ及び薄膜トランジスタの製造方法として有用であり、薄膜トランジスタを用いた有機ＥＬ表示装置等の表示装置又は薄膜トランジスタを用いたその他様々な電子機器等において広く利用することができる。

１、２、３ 薄膜トランジスタ
１０ 基板
２０、Ｇ１、Ｇ２ ゲート電極
２０ａ、６０ａ 導電膜
３０ ゲート絶縁層
３０ａ ゲート絶縁膜
３１ プラズマ処理層
３１ａ プラズマ処理膜
３２ａ 絶縁膜
４０ 酸化物半導体層
４０ａ 酸化物半導体膜
５０ 絶縁層
５０ａ 絶縁膜
６０Ｓ、Ｓ１、Ｓ２ ソース電極
６０Ｄ、Ｄ１、Ｄ２ ドレイン電極
７０ 保護層
１００ 有機ＥＬ表示装置
１１０ ＴＦＴ基板
１２０ 画素
１３０ 有機ＥＬ素子
１３１ 陽極
１３２ ＥＬ層
１３３ 陰極
１４０ ゲート配線
１５０ ソース配線
１６０ 電源配線
２００ アンモニアプラズマ

Claims (5)

1. 酸化物半導体膜をチャネルとして用いる薄膜トランジスタの製造方法であって、
   基板の上方に、少なくともインジウムを含み、移動度が１０ｃｍ^２／Ｖｓより高い前記酸化物半導体膜を、スパッタリングにより成膜する工程と、
   前記酸化物半導体膜の少なくとも一部の上に、２４５℃以上、３００℃以下の成膜温度で絶縁膜を成膜する工程と、
   前記絶縁膜にアンモニアプラズマ処理を行う工程とを含み、
   前記酸化物半導体膜を成膜する工程において、
   成膜圧力が０．２Ｐａ以上、０．４５Ｐａ以下であり、
   導入ガス中の酸素分圧が１％以上、１０％以下であり、
   前記スパッタリングのパワー密度が０．０９Ｗ／ｃｍ^２以上、０．３６４Ｗ／ｃｍ^２以下であり、
   前記酸化物半導体膜の膜厚が５０ｎｍ以上、１２０ｎｍ以下となるように成膜し、
   前記アンモニアプラズマ処理を行う工程において、
   処理時間は、３０秒以上、１５０秒以下であり、
   圧力は、４０Ｐａ以上、１３３Ｐａ以下であり、
   前記アンモニアプラズマ処理のパワー密度は、０．１４５Ｗ／ｃｍ ^２ 以上、０．３６４Ｗ／ｃｍ ^２ 以下であり、
   アンモニア流量は、０．０９１ｓｃｃｍ／ｃｍ ^２ 以上、０．２７３ｓｃｃｍ／ｃｍ ^２ 以下である
   薄膜トランジスタの製造方法。
2. 前記アンモニアプラズマ処理を行う工程において、
   前記処理時間は、４０秒以上であり、
   前記圧力は、１１７Ｐａ以下であり、
   前記アンモニアプラズマ処理のパワー密度は、０．１５４Ｗ／ｃｍ ^２ 以上であり、
   前記アンモニア流量は、０．２１１ｓｃｃｍ／ｃｍ ^２ 以下である
   請求項１に記載の薄膜トランジスタの製造方法。
3. 前記絶縁膜を成膜する工程において、２５０℃以上の成膜温度で成膜する
   請求項１又は２に記載の薄膜トランジスタの製造方法。
4. 前記酸化物半導体膜を成膜する前に、前記基板の上方に、ゲート絶縁層を成膜する工程と、
   前記ゲート絶縁層にアンモニアプラズマ処理を行う工程をさらに含み、
   前記酸化物半導体膜を成膜する工程において、
   前記アンモニアプラズマ処理が行われた前記ゲート絶縁層上に前記酸化物半導体膜を成膜する
   請求項１〜３のいずれか１項に記載の薄膜トランジスタの製造方法。
5. 前記酸化物半導体膜を成膜する工程において、
   前記成膜圧力は、０．４２Ｐａ以下であり、
   前記酸素分圧は、７％以下であり、
   前記スパッタリングのパワー密度は、０．１４５Ｗ／ｃｍ^２以上であり、
   前記膜厚が６５ｎｍ以上となるように成膜する
   請求項１〜４のいずれか１項に記載の薄膜トランジスタの製造方法。

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