JP2016076599A - 薄膜トランジスタ及びその製造方法 - Google Patents

Abstract

【課題】高移動度を有し、かつ、電気特性の安定性が向上した薄膜トランジスタを提供する。【解決手段】薄膜トランジスタ１００の製造方法は、基板１１０の上方に、酸窒化亜鉛から構成される酸化物半導体層１４０を形成する工程と、酸化物半導体層１４０上に第１絶縁層１５１を形成する工程と、窒素元素を含む第１ガスの雰囲気下で、第１絶縁層１５１に第１プラズマ処理を行う工程と、第１プラズマ処理を行った後に、第１絶縁層１５１上に第２絶縁層１５２を形成する工程とを含む。【選択図】図４

Description

本開示は、薄膜トランジスタ及びその製造方法に関する。

液晶を利用した液晶表示装置又は有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）を利用した有機ＥＬ表示装置などのアクティブマトリクス方式の表示装置のバックプレーンには、スイッチング素子又は駆動素子として薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）が用いられている。薄膜トランジスタのチャネル層は、ゲート電極に印加される電圧によってキャリアの移動が制御されるチャネル領域を有する。チャネル層の材料としては、アモルファスシリコンなどの種々の半導体材料が検討されている。

近年、透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ Ａｍｏｒｐｈｏｕｓ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）をチャネル層に用いた酸化物半導体ＴＦＴの開発が進められている。例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）の金属酸化物（ＩｎＧａＺｎＯ）からなるＴＡＯＳをチャネル層に用いた酸化物半導体ＴＦＴが実用化されている。

しかし、ＩｎＧａＺｎＯでは、キャリア移動度が１０ｃｍ^２／Ｖｓまでしか見込めないため、近年、さらに高いキャリア移動度を有するＴＡＯＳ材料が検討されている。

例えば、酸窒化亜鉛（ＺｎＯＮ）を用いたＴＦＴは、ＩｎＧａＺｎＯを用いたＴＦＴより高い移動度（例えば、２０ｃｍ^２／Ｖｓ以上）を有する。また、ＺｎＯＮの成膜は、Ｚｎ単体の金属ターゲットを用いた反応性スパッタで行うことができ、大面積ガラス基板（Ｇ８以上）を用いる製造プロセスに対応することができる（非特許文献１参照）。また、より良好なＴＦＴ特性を得るためには、Ｚｎ_３Ｎ_４に近い組成のＺｎＯＮを成膜すればよいことが知られている（非特許文献２参照）。

Yan Ye, Rodney Lim, and John M. White, "High mobility amorphous zinc oxynitride semiconductor material for thin film transistor", JOURNAL OF APPLIED PHYSICS, 2009, 106, 074512 Eunha Lee, Anass Benayad, Taeho Shin, Hyunglk Lee, Dong-Su Ko, Tae Sang Kim, Kyoung Seok Son, Myungkwan Ryu, Sanghun Jeon and Gyeong-Su Park, "Nanocrystalline ZnON; High mobility and low band gap semiconductor material for high performance switch transistor and image sensor application", Scientific Reports, 2014, Volume: 4, Article number: 4948

しかしながら、良好なＴＦＴ特性を有するＺｎＯＮは、Ｎが過剰にドープされている状態であり、組成的には不安定な材料である。このため、ＺｎＯＮの格子状態が乱れやすく、ＴＦＴ特性の不安定性の要因となる。例えば、製造プロセス中にＺｎＯＮの組成変動が起きやすく、ＴＦＴ特性の均一性が悪化する。

そこで、本開示は、高移動度を有し、かつ、電気特性の安定性が向上した薄膜トランジスタ及びその製造方法を提供する。

上記課題を解決するため、本開示に係る薄膜トランジスタの製造方法は、基板の上方に、酸窒化亜鉛から構成される酸化物半導体層を形成する工程と、前記酸化物半導体層上に第１絶縁層を形成する工程と、窒素元素を含む第１ガスの雰囲気下で、前記第１絶縁層に第１プラズマ処理を行う工程と、前記第１プラズマ処理を行った後に、前記第１絶縁層上に第２絶縁層を形成する工程とを含む。

また、本開示に係る薄膜トランジスタは、基板の上方に形成された酸化物半導体層と、前記酸化物半導体層上に形成された第１絶縁層と、前記第１絶縁層上に形成された第２絶縁層とを備え、積層方向における窒素元素の濃度分布において、前記第１絶縁層と前記酸化物半導体層との界面の近傍に、窒素元素の濃度のピークが存在する。

本開示によれば、高移動度を有し、かつ、電気特性の安定性が向上した薄膜トランジスタを提供することができる。

実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。 実施の形態に係る有機ＥＬ表示装置のピクセルバンクの一例を示す斜視図である。 実施の形態に係る有機ＥＬ表示装置における画素回路の構成を示す電気回路図である。 実施の形態に係る薄膜トランジスタの概略断面図である。 実施の形態に係る薄膜トランジスタの製造工程を示す概略断面図である。 実施の形態に係る薄膜トランジスタの製造工程を示す概略断面図である。 実施の形態に係る薄膜トランジスタのプロセス条件を示す図である。 実施の形態に係る薄膜トランジスタの電流−電圧特性及び移動度曲線を示す図である。 実施の形態に係る薄膜トランジスタの電気特性を示す図である。 実施の形態に係る薄膜トランジスタの積層方向における元素の濃度分布を示す図である。 実施の形態の変形例に係る薄膜トランジスタの製造工程を示す概略断面図である。 実施の形態の変形例に係る薄膜トランジスタの製造工程を示す概略断面図である。

以下、適宜図面を参照しながら、実施の形態を詳細に説明する。ただし、必要以上に詳細な説明は省略する場合がある。例えば、すでによく知られた事項の詳細説明、及び、実質的に同一の構成に対する重複説明などを省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。

なお、発明者らは、当業者が本開示を十分に理解するために添付図面及び以下の説明を提供するのであって、これらによって特許請求の範囲に記載の主題を限定することを意図するものではない。

また、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、同じ構成部材については同じ符号を付している。

（実施の形態）
［１．有機ＥＬ表示装置］
まず、本実施の形態に係る有機ＥＬ表示装置１０の構成について、図１及び図２を用いて説明する。図１は、本実施の形態に係る有機ＥＬ表示装置１０の一部切り欠き斜視図である。図２は、本実施の形態に係る有機ＥＬ表示装置１０のピクセルバンクの一例を示す斜視図である。

［１−１．構成］
図１に示すように、有機ＥＬ表示装置１０は、複数個の薄膜トランジスタが配置されたＴＦＴ基板（ＴＦＴアレイ基板）２０と、下部電極である陽極４１、有機材料からなる発光層であるＥＬ層４２及び透明な上部電極である陰極４３からなる有機ＥＬ素子（発光部）４０との積層構造により構成される。

ＴＦＴ基板２０には複数の画素３０がマトリクス状に配置されており、各画素３０には画素回路３１が設けられている。

有機ＥＬ素子４０は、複数の画素３０のそれぞれに対応して形成されており、各画素３０に設けられた画素回路３１によって各有機ＥＬ素子４０の発光の制御が行われる。有機ＥＬ素子４０は、複数の薄膜トランジスタを覆うように形成された層間絶縁膜（平坦化層）の上に形成される。

また、有機ＥＬ素子４０は、陽極４１と陰極４３との間にＥＬ層４２が配置された構成となっている。陽極４１とＥＬ層４２との間にはさらに正孔輸送層が積層形成され、ＥＬ層４２と陰極４３との間にはさらに電子輸送層が積層形成されている。なお、陽極４１と陰極４３との間には、その他の有機機能層が設けられていてもよい。

各画素３０は、それぞれの画素回路３１によって駆動制御される。また、ＴＦＴ基板２０には、画素３０の行方向に沿って配置される複数のゲート配線（走査線）５０と、ゲート配線５０と交差するように画素３０の列方向に沿って配置される複数のソース配線（信号配線）６０と、ソース配線６０と平行に配置される複数の電源配線（図示せず）とが形成されている。各画素３０は、例えば、直交するゲート配線５０とソース配線６０とによって区画されている。

ゲート配線５０は、各画素回路３１に含まれるスイッチング素子として動作する薄膜トランジスタのゲート電極と行毎に接続されている。ソース配線６０は、各画素回路３１に含まれるスイッチング素子として動作する薄膜トランジスタのソース電極と列毎に接続されている。電源配線は、各画素回路３１に含まれる駆動素子として動作する薄膜トランジスタのドレイン電極と列毎に接続されている。

図２に示すように、有機ＥＬ表示装置１０の各画素３０は、３色（赤色、緑色、青色）のサブ画素３０Ｒ、３０Ｇ、３０Ｂによって構成されており、これらのサブ画素３０Ｒ、３０Ｇ、３０Ｂは、表示面上に複数個マトリクス状に配列されるように形成されている。各サブ画素３０Ｒ、３０Ｇ、３０Ｂは、バンク２１によって互いに分離されている。

バンク２１は、ゲート配線５０に平行に延びる突条と、ソース配線６０に平行に延びる突条とが互いに交差するように、格子状に形成されている。そして、この突条で囲まれる部分（すなわち、バンク２１の開口部）の各々とサブ画素３０Ｒ、３０Ｇ、３０Ｂの各々とが一対一で対応している。なお、本実施の形態において、バンク２１はピクセルバンクとしたが、ラインバンクとしても構わない。

陽極４１は、ＴＦＴ基板２０上の層間絶縁膜（平坦化層）上でかつバンク２１の開口部内に、サブ画素３０Ｒ、３０Ｇ、３０Ｂ毎に形成されている。同様に、ＥＬ層４２は、陽極４１上でかつバンク２１の開口部内に、サブ画素３０Ｒ、３０Ｇ、３０Ｂ毎に形成されている。透明な陰極４３は、複数のバンク２１上で、かつ、全てのＥＬ層４２（全てのサブ画素３０Ｒ、３０Ｇ、３０Ｂ）を覆うように、連続的に形成されている。

さらに、画素回路３１は、各サブ画素３０Ｒ、３０Ｇ、３０Ｂ毎に設けられており、各サブ画素３０Ｒ、３０Ｇ、３０Ｂと、対応する画素回路３１とは、コンタクトホール及び中継電極によって電気的に接続されている。なお、サブ画素３０Ｒ、３０Ｇ、３０Ｂは、ＥＬ層４２の発光色が異なることを除いて同一の構成である。

［１−２．画素回路］
ここで、画素３０における画素回路３１の回路構成について、図３を用いて説明する。図３は、本実施の形態に係る有機ＥＬ表示装置１０における画素回路３１の構成を示す電気回路図である。

図３に示すように、画素回路３１は、駆動素子として動作する薄膜トランジスタ３２と、スイッチング素子として動作する薄膜トランジスタ３３と、対応する画素３０に表示するためのデータを記憶するキャパシタ３４とで構成される。本実施の形態において、薄膜トランジスタ３２は、有機ＥＬ素子４０を駆動するための駆動トランジスタであり、薄膜トランジスタ３３は、画素３０を選択するためのスイッチングトランジスタである。

薄膜トランジスタ３２は、薄膜トランジスタ３３のドレイン電極３３ｄ及びキャパシタ３４の一端に接続されるゲート電極３２ｇと、電源配線７０に接続されるドレイン電極３２ｄと、キャパシタ３４の他端と有機ＥＬ素子４０の陽極４１とに接続されるソース電極３２ｓと、半導体膜（図示せず）とを備える。薄膜トランジスタ３２は、キャパシタ３４が保持しているデータ電圧に対応する電流を電源配線７０からソース電極３２ｓを通じて有機ＥＬ素子４０の陽極４１に供給する。これにより、有機ＥＬ素子４０では、陽極４１から陰極４３へと駆動電流が流れてＥＬ層４２が発光する。

薄膜トランジスタ３３は、ゲート配線５０に接続されるゲート電極３３ｇと、ソース配線６０に接続されるソース電極３３ｓと、キャパシタ３４の一端及び薄膜トランジスタ３２のゲート電極３２ｇに接続されるドレイン電極３３ｄと、半導体膜（図示せず）とを備える。薄膜トランジスタ３３は、接続されたゲート配線５０及びソース配線６０に所定の電圧が印加されると、当該ソース配線６０に印加された電圧がデータ電圧としてキャパシタ３４に保存される。

なお、上記構成の有機ＥＬ表示装置１０では、ゲート配線５０とソース配線６０との交点に位置する画素３０毎に表示制御を行うアクティブマトリクス方式が採用されている。これにより、各画素３０（各サブ画素３０Ｒ、３０Ｇ、３０Ｂ）の薄膜トランジスタ３２及び３３によって、対応する有機ＥＬ素子４０が選択的に発光し、所望の画像が表示される。

［２．ＴＦＴ］
以下では、本実施の形態に係るＴＦＴ基板２０に形成される薄膜トランジスタについて、図４を用いて説明する。なお、本実施の形態に係る薄膜トランジスタは、ボトムゲート型、かつ、チャネル保護型の薄膜トランジスタである。

図４は、本実施の形態に係る薄膜トランジスタ１００の概略断面図である。

図４に示すように、本実施の形態に係る薄膜トランジスタ１００は、基板１１０と、ゲート電極１２０と、ゲート絶縁層１３０と、酸化物半導体層１４０と、絶縁層１５０と、ソース電極１６０ｓと、ドレイン電極１６０ｄとを備える。

薄膜トランジスタ１００は、例えば、図３に示す薄膜トランジスタ３２である。すなわち、薄膜トランジスタ１００は、駆動トランジスタとして利用することができる。具体的には、薄膜トランジスタ１００が薄膜トランジスタ３２（駆動トランジスタ）である場合、ゲート電極１２０がゲート電極３２ｇに、ソース電極１６０ｓがソース電極３２ｓに、ドレイン電極１６０ｄがドレイン電極３２ｄに、それぞれ相当する。

なお、薄膜トランジスタ１００は、例えば、図３に示す薄膜トランジスタ３３でもよい。すなわち、薄膜トランジスタ１００は、スイッチングトランジスタとして利用してもよい。

［２−１．基板］
基板１１０は、電気絶縁性を有する材料から構成される基板である。例えば、基板１１０は、無アルカリガラス、石英ガラス、高耐熱性ガラスなどのガラス材料、ポリエチレン、ポリプロピレン、ポリイミドなどの樹脂材料、シリコン（Ｓｉ）、ガリウムヒ素（ＧａＡｓ）などの半導体材料、又は、絶縁層をコーティングしたステンレスなどの金属材料（金属ホイル）からなる基板である。

なお、基板１１０は、リジッド基板ではなく、フレキシブルガラス基板又はフレキシブル樹脂基板などのシート状又はフィルム状の可撓性を有するフレキシブル基板でもよい。フレキシブル樹脂基板としては、例えば、ポリイミド、ポリエチレンテレフタレート、ポリエチレンナフタレートなどのフィルム材料の単層又は積層で構成された基板を用いることができる。なお、基板１１０の表面にバッファ層（アンダーコート層）を形成してもよい。

［２−２．ゲート電極］
ゲート電極１２０は、基板１１０上に所定形状で形成される。ゲート電極１２０の膜厚は、例えば、３０ｎｍ〜３００ｎｍである。ゲート電極１２０は、基板１１０の上方に、例えば、バッファ層（アンダーコート層）などを介して形成されてもよい。なお、本明細書において、数値の範囲について「Ａ〜Ｂ」と記載した場合、Ａ以上Ｂ以下であることを示す。

ゲート電極１２０は、導電性を有する材料からなる電極である。例えば、ゲート電極１２０の材料として、モリブデン、アルミニウム、銅、タングステン、チタン、マンガン、クロム、タンタル、ニオブ、銀、金、プラチナ、パラジウム、インジウム、ニッケル、ネオジムなどの金属、金属の合金、酸化インジウムスズ（ＩＴＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）、ガリウムドープ酸化亜鉛（ＧＺＯ）などの導電性金属酸化物、ポリチオフェン、ポリアセチレンなどの導電性高分子などを用いることができる。また、ゲート電極１２０は、これらの材料を積層した多層構造であってもよい。

［２−３．ゲート絶縁層］
ゲート絶縁層１３０は、ゲート電極１２０と酸化物半導体層１４０との間に設けられた第３絶縁層の一例である。具体的には、ゲート絶縁層１３０は、ゲート電極１２０を覆うように基板１１０上に形成される。ゲート絶縁層１３０の膜厚は、例えば、１５０ｎｍ〜６００ｎｍであり、好ましくは３００ｎｍ〜５００ｎｍである。

ゲート絶縁層１３０は、電気絶縁性を有する材料から構成される。例えば、ゲート絶縁層１３０は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜、酸化タンタル膜、酸化ハフニウム膜などの単層膜、又は、これらの積層膜である。

なお、ゲート絶縁層１３０としてシリコン窒化膜を用いる場合、成膜時に導入するガスが水素元素を含んでいるので、シリコン窒化膜には、水素が含まれる。シリコン窒化膜からの水素の離脱を抑制するために、ゲート絶縁層１３０の酸化物半導体層１４０側の表層部は、シリコン酸化膜であることが好ましい。

また、例えば、ゲート絶縁層１３０の表面は、窒化されている。具体的には、ゲート絶縁層１３０の表面は、窒素元素を含む第２ガスの雰囲気下でプラズマ処理（第２プラズマ処理）が行われることで、窒素が添加されている。

［２−４．酸化物半導体層］
酸化物半導体層１４０は、薄膜トランジスタ１００のチャネル層として用いられる。酸化物半導体層１４０は、ゲート電極１２０に対向するように、基板１１０の上方に所定形状で形成される。具体的には、酸化物半導体層１４０は、ゲート電極１２０に対向する位置に、かつ、ゲート絶縁層１３０上に島状に形成される。酸化物半導体層１４０の膜厚は、例えば、３０ｎｍ〜１５０ｎｍである。

酸化物半導体層１４０は、酸窒化亜鉛（ＺｎＯＮ）から構成される。言い換えると、酸化物半導体層１４０は、ＺｎＯＮを主成分として含む。酸化物半導体層１４０の移動度は、例えば、１０ｃｍ^２／Ｖｓ以上で、好ましくは、２０ｃｍ^２／Ｖｓ以上である。酸化物半導体層１４０の膜物性などについては、後で詳細に説明する。

［２−５．絶縁層（チャネル保護層）］
絶縁層１５０は、酸化物半導体層１４０のチャネル領域を保護するチャネル保護層として機能する。具体的には、絶縁層１５０は、酸化物半導体層１４０の上方に形成するドレイン電極１６０ｄ及びソース電極１６０ｓをエッチングによってパターニングする際に、酸化物半導体層１４０がエッチングされることを防止するエッチングストッパ層として機能する。これにより、ボトムゲート型ＴＦＴにおいて、酸化物半導体層１４０のバックチャネル側のプロセスダメージを低減することができる。また、本実施の形態において、絶縁層１５０は、基板１１０の全面に形成された層間絶縁膜である。

絶縁層１５０は、複数の層を含んでいる。具体的には、図４に示すように、絶縁層１５０は、２層構造であり、順に積層された第１絶縁層１５１と、第２絶縁層１５２とを含んでいる。

［２−５−１．第１絶縁層］
第１絶縁層１５１は、酸化物半導体層１４０上に設けられた絶縁膜である。第１絶縁層１５１は、例えば、窒化されたシリコン酸化膜である。本実施の形態では、第１絶縁層１５１は、窒素元素を含む第１ガスの雰囲気下でシリコン酸化膜にプラズマ処理（第１プラズマ処理）を行うことで窒素が添加されたシリコン酸化膜である。第１絶縁層１５１の膜厚は、例えば、５ｎｍ〜１０ｎｍである。

本実施の形態では、積層方向における窒素元素の濃度分布において、第１絶縁層１５１と酸化物半導体層１４０との界面の近傍に、窒素元素の濃度のピークが存在する。窒素元素の濃度分布の詳細については、後で詳細に説明する。

なお、第１絶縁層１５１は、窒素元素をより多く含むシリコン窒化膜又はシリコン酸窒化膜などでもよい。具体的には、第１絶縁層１５１は、窒素元素を含む第１ガスの雰囲気下でシリコン窒化膜又はシリコン酸窒化膜にプラズマ処理（第１プラズマ処理）を行うことで窒素が添加されたシリコン窒化膜又はシリコン酸窒化膜でもよい。

［２−５−２．第２絶縁層］
第２絶縁層１５２は、第１絶縁層１５１上に設けられた絶縁膜である。第２絶縁層１５２は、例えば、シリコン酸化膜である。なお、第２絶縁層１５２は、シリコン窒化膜又はシリコン酸窒化膜でもよい。第２絶縁層１５２の膜厚は、例えば、絶縁層１５０としての膜厚が５００ｎｍ以下になるような厚さである。つまり、第２絶縁層１５２の膜厚は、第１絶縁層１５１の膜厚と合わせて５００ｎｍ以下になるような厚さである。なお、第１絶縁層１５１と第２絶縁層１５２とは、同じ材料から構成されてもよく、異なる材料から構成されてもよい。

また、第１絶縁層１５１及び第２絶縁層１５２には、ドレイン電極１６０ｄ及びソース電極１６０ｓのそれぞれを酸化物半導体層１４０に接続するためのコンタクトホールが設けられている。ドレイン電極１６０ｄ及びソース電極１６０ｓを構成する材料がそれぞれ、コンタクトホールの壁面に沿って酸化物半導体層１４０まで達している。あるいは、コンタクトホールには、ドレイン電極１６０ｄ及びソース電極１６０ｓを構成する材料がそれぞれ充填されていてもよい。

［２−６．ドレイン電極及びソース電極］
ドレイン電極１６０ｄ及びソース電極１６０ｓは、絶縁層１５０上に所定形状で形成される。例えば、ドレイン電極１６０ｄ及びソース電極１６０ｓは、第２絶縁層１５２上に、基板水平方向に離間して対向配置されている。具体的には、ドレイン電極１６０ｄ及びソース電極１６０ｓはそれぞれ、コンタクトホールを介して酸化物半導体層１４０に接続されるように、第２絶縁層１５２上に形成される。ドレイン電極１６０ｄ及びソース電極１６０ｓの膜厚は、例えば、１００ｎｍ〜５００ｎｍである。

ドレイン電極１６０ｄ及びソース電極１６０ｓは、導電性を有する材料からなる電極である。ドレイン電極１６０ｄ及びソース電極１６０ｓは、例えば、タンタル、モリブデン、チタン、タングステン、アルミニウム、若しくは、これらのうち少なくとも１つの合金、又は、銅の単層膜（Ｃｕ膜）、銅膜及びタングステン膜の積層構造（Ｃｕ／Ｗ）、銅膜及び窒化チタン膜の積層構造（Ｃｕ／ＴｉＮ）、若しくは、銅及びマンガンの合金膜、銅膜並びにモリブデン膜の積層構造（ＣｕＭｎ／Ｃｕ／Ｍｏ）などで構成される。あるいは、ドレイン電極１６０ｄ及びソース電極１６０ｓの材料としては、例えば、ゲート電極１２０と同一の材料を用いることができる。

［３．ＴＦＴの製造方法］
続いて、本実施の形態に係る薄膜トランジスタ１００の製造方法について、図５Ａ及び図５Ｂを用いて説明する。図５Ａ及び図５Ｂは、本実施の形態に係る薄膜トランジスタ１００の製造工程を示す概略断面図である。

［３−１．ゲート電極の形成］
まず、図５Ａの（ａ）に示すように、基板１１０を準備し、基板１１０の上方に所定形状のゲート電極１２０を形成する。例えば、基板１１０上に金属膜をスパッタリングによって成膜し、フォトリソグラフィ及びエッチングによって金属膜を加工することにより、所定形状のゲート電極１２０を形成する。なお、ゲート電極１２０を形成する前に、基板１１０の表面にシリコン酸化膜などのアンダーコート層を形成してもよい。

具体的には、まず、基板１１０としてガラス基板を準備し、基板１１０上に、２０ｎｍのＭｏ膜と２００ｎｍのＣｕ膜とをスパッタリングによって順に成膜する。そして、フォトリソグラフィ及びウェットエッチングによってＭｏ膜及びＣｕ膜をパターニングすることにより、ゲート電極１２０を形成する。なお、Ｍｏ膜及びＣｕ膜のウェットエッチングは、例えば、過酸化水素水（Ｈ_２Ｏ_２）及び有機酸を混合した薬液を用いることができる。

［３−２．ゲート絶縁層の形成］
次に、図５Ａの（ｂ）に示すように、基板１１０の上方にゲート絶縁層１３０を形成する。例えば、ゲート電極１２０を覆うようにゲート絶縁層１３０をプラズマＣＶＤ（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＥ−ＣＶＤ）又はスパッタリングによって成膜する。

具体的には、ゲート電極１２０を覆うように基板１１０上に、２２０ｎｍのシリコン窒化膜と５０ｎｍのシリコン酸化膜とをプラズマＣＶＤによって順に成膜することで、ゲート絶縁層１３０を形成する。このときの成膜温度は、例えば、３５０℃〜４００℃である。

シリコン窒化膜は、例えば、シランガス（ＳｉＨ_４）、アンモニアガス（ＮＨ_３）及び窒素ガス（Ｎ_２）を導入ガスに用いることで成膜することができる。シリコン酸化膜は、例えば、シランガスと亜酸化窒素ガスとを導入ガスに用いることで成膜することができる。このとき、導入ガスとして、さらに、アルゴンガス（Ａｒ）を用いてもよい。アルゴンガスは、亜酸化窒素ガスの希釈ガスとして機能し、効率的にガスが分解されて良質なシリコン酸化膜を成膜することができる。また、亜酸化窒素ガスの使用量を低減することができ、生産性を高めることもできる。

［３−３．ゲート絶縁層の表層部の窒化処理（第２プラズマ処理）］
次に、図５Ａの（ｃ）に示すように、窒素元素を含む第２ガスの雰囲気下で、ゲート絶縁層１３０にプラズマ処理（第２プラズマ処理）を行う。本実施の形態では、ゲート絶縁層１３０を形成した後、酸化物半導体層１４０を形成する前に、第２プラズマ処理を行う。

具体的には、第２プラズマ処理は、ゲート絶縁層１３０の成膜に連続して行われる。つまり、プラズマＣＶＤ装置を用いてゲート絶縁層１３０を形成した後、チャンバー内の真空を破ることなく、第２プラズマ処理を行う。これにより、不純物が混入する可能性を低減することができる。

なお、第２ガスは、さらに、水素元素を含んでもよい。具体的には、第２ガスは、アンモニアガス（ＮＨ_３）、又は、窒素ガス（Ｎ_２）及び水素ガス（Ｈ_２）の混合ガスである。あるいは、第２ガスは、窒素ガスのみでもよい。

例えば、ゲート絶縁層１３０の表面をＮＨ_３プラズマ１３１に曝すことにより、ゲート絶縁層１３０の表面を窒化及び水素化する。ゲート絶縁層１３０は、酸化物半導体層１４０の下地の絶縁層である。ゲート絶縁層１３０の表面をプラズマ処理によって窒化又は水素化することで、ゲート絶縁層１３０と酸化物半導体層１４０との間の界面における欠陥が終端されて、電気的に優れた界面を形成することができる。

具体的には、ゲート絶縁層１３０と酸化物半導体層１４０との間の界面における窒素濃度を高めることで、酸化物半導体層１４０の窒素濃度の分布の変動を抑制することができる。また、ゲート絶縁層１３０と酸化物半導体層１４０との間の界面におけるダングリングボンドを水素によって不活性化することができ、界面準位を低下することもできる。

以下、具体的な第２プラズマ処理の条件について説明する。

基板温度は、例えば、２００℃〜４００℃である。このとき、基板温度は、ゲート絶縁層１３０の成膜温度と同じでもよい。この場合、ゲート絶縁層１３０の成膜と第２プラズマ処理とを同一のチャンバーで連続して行うことができる。なお、第２プラズマ処理の基板温度と、ゲート絶縁層１３０の成膜温度とが異なる場合は、別のチャンバーを用いてもよい。

パワー密度は、例えば、１Ｗ／ｃｍ^２〜５．５Ｗ／ｃｍ^２である。好ましくは、パワー密度は、１．８Ｗ／ｃｍ^２〜３．５Ｗ／ｃｍ^２である。

パワー密度が高い程、水素元素がゲート絶縁層１３０に入り込む量が多くなる。ゲート絶縁層１３０に混入した水素元素は、酸化物半導体層１４０を成膜した後のプロセスにおける熱処理中に、ゲート絶縁層１３０から酸化物半導体層１４０に拡散する。これにより、酸化物半導体層１４０中のキャリアを増加させ、酸化物半導体層１４０の電気抵抗が低下し、ＴＦＴ特性を不安定化させる。例えば、ＴＦＴの閾値電圧が負シフトする。一方で、パワー密度が低い場合には、ゲート絶縁層１３０の窒化が十分に進まず、界面の電気特性の向上が不十分になる。

プロセス圧力は、例えば、７５Ｐａ〜２５０Ｐａである。なお、プロセス圧力は、チャンバー内の圧力である。具体的には、プロセス圧力は、ガス導入時のチャンバー内の圧力である。プロセス圧力が低い場合には、プラズマの均一性が良くなるが、アーキング（異常放電）が起きやすくなる。

プロセス距離（電極間距離）は、例えば、５５０ｍｉｌｓ〜７５０ｍｉｌｓである。プロセス距離が小さい場合には、プラズマの均一性がよくなるが、アーキング（異常放電）が起きやすくなる。

導入ガスとしてアンモニアガスを用いるときの、アンモニアガスの規格化流量は、０．０９ｓｃｃｍ／ｃｍ^２〜０．５５ｓｃｃｍ／ｃｍ^２である。なお、規格化流量は、チャンバー内に導入するガスの流量を電極面積で規格化した値である。また、導入ガスとして窒素ガス及び水素ガスの混合ガスを用いるときの、窒素ガスの規格化流量は、０．１８ｓｃｃｍ／ｃｍ^２〜１．８２ｓｃｃｍ／ｃｍ^２であり、水素ガスの規格化流量は、０．０９ｓｃｃｍ／ｃｍ^２〜０．５５ｓｃｃｍ／ｃｍ^２である。

プロセス時間は、例えば、５秒〜６０秒である。

［３−４．酸化物半導体層の形成］
次に、図５Ａの（ｄ）に示すように、基板１１０の上方に、かつ、ゲート電極１２０に対向する位置に所定形状の酸化物半導体層１４０を形成する。例えば、ゲート絶縁層１３０上に酸化物半導体膜をスパッタリングによって全面に成膜する。そして、酸化物半導体膜をパターニングすることにより、所定形状の酸化物半導体層１４０を形成する。

スパッタリングは、例えば、ＤＣマグネトロンスパッタリング装置又はＲＦマグネトロンスパッタリング装置を用いることができる。本実施の形態では、金属材料からなるターゲットと、反応ガスとを用いた反応性スパッタ法によって酸化物半導体膜を成膜する。例えば、３０ｎｍ〜１５０ｎｍのＺｎＯＮ膜を成膜する。

スパッタリングターゲットとしては、例えば、純粋な亜鉛（例えば、純度が９９．９９％以上）を用いることができる。あるいは、スパッタリングターゲットとして、微量の金属元素（原子数比１％以下）を含む亜鉛を用いてもよい。具体的には、アルミニウム（原子数比１％以下）がドープされた亜鉛、又は、スズ（原子数比１％以下）がドープされた亜鉛などを用いることができる。

反応ガスとしては、例えば、窒素ガス（Ｎ_２）及び酸素ガス（Ｏ_２）の混合ガス、若しくは、亜酸化窒素ガス（Ｎ_２Ｏ）、又は、これらの組み合わせを用いることができる。また、スパッタガスとしては、アルゴンガス（Ａｒ）を用いることができる。

以下、一例として、ＤＣマグネトロンスパッタリング装置を用いてＺｎＯＮ膜を成膜する場合の成膜条件について説明する。

パワー密度は、例えば、１Ｗ／ｃｍ^２〜５Ｗ／ｃｍ^２である。好ましくは、パワー密度は、２．５Ｗ／ｃｍ^２〜４Ｗ／ｃｍ^２である。反応ガスとして酸素ガス及び窒素ガスの混合ガスを用いるときの、酸素ガスと窒素ガスとの混合比は、例えば、Ｏ_２：Ｎ_２＝０．０１〜１：０．５〜１であり、好ましくは、０．０２：１〜０．２：１である。

以上のように、ゲート絶縁層１３０上に成膜されたＺｎＯＮ膜をパターニングすることで、酸化物半導体層１４０を島状に形成する。パターニングは、フォトリソグラフィ及びウェットエッチングによって行われる。ＺｎＯＮ膜のウェットエッチングは、例えば、シュウ酸を用いて室温で行うことができる。

［３−５．加熱（アニール）］
次に、図５Ａの（ｅ）に示すように、第１絶縁層１５１を形成する前に、第３ガスの雰囲気下で、酸化物半導体層１４０を加熱（アニール）する。第３ガスは、例えば、窒素ガス（Ｎ_２）、酸素ガス（Ｏ_２）、亜酸化窒素ガス（Ｎ_２Ｏ）、及び、大気（乾燥空気）の少なくとも１つを含む。

成膜直後のＺｎＯＮは、窒素欠陥及び酸素欠陥を多く含んでいる。このため、キャリアの発生源が多く、このままＴＦＴのチャネル層として利用することができない場合もある。そこで、本実施の形態では、酸化物半導体層１４０をアニールすることで、窒素欠陥及び酸素欠陥を補修する。

本実施の形態では、ＺｎＯＮをパターニングした後にＺｎＯＮのアニールを行うが、ＺｎＯＮを成膜した直後、すなわち、パターニング前にアニールしてもよい。アニール時の圧力は、例えば、１Ｐａ以上大気圧以下である。

なお、第３ガスとして、窒素ガス、酸素ガス又は亜酸化窒素ガスを用いる場合は、安全性を高めるために、密閉構造のチャンバー又は真空チャンバーで減圧された雰囲気で行う。具体的には、プラズマＣＶＤ装置のチャンバー、又は、ヒータ機構を備えたスパッタリング装置のチャンバーを用いることができる。第３ガスとして乾燥空気を用いる場合は、アニール炉を用いて大気圧下で行う。

アニール温度は、例えば、２００℃〜４００℃であり、好ましくは、２５０℃〜３５０℃である。アニール温度が高過ぎる場合には、ＺｎＯＮが結晶化してＴＦＴのチャネル層として用いることができなくなる。

アニール時間は、１０分〜１２０分であり、好ましくは、１０分〜６０分である。

本実施の形態では、例えば、ＺｎＯＮのパターニング後にアニールを行う。具体的には、プラズマＣＶＤ装置のチャンバーを用いて、第３ガスとして窒素ガス又は亜酸化窒素ガスを用いて、アニール温度が２５０℃、アニール時間が６０分、圧力１Ｐａでアニールする。その後、アニール炉を用いて、第３ガスとして乾燥空気を用いて、３００℃で６０分のアニールを行う。

［３−６．第１絶縁層の成膜］
次に、図５Ｂの（ｆ）に示すように、酸化物半導体層１４０上に第１絶縁層１５１を形成する。本実施の形態では、酸化物半導体層１４０上にシリコン酸化膜をプラズマＣＶＤによって成膜する。

以下、具体的な第１絶縁層１５１（シリコン酸化膜）の成膜条件（「ＥＳ１−ＳｉＯ」成膜条件）について説明する。

第１絶縁層１５１の膜厚は、３ｎｍ〜１０ｎｍである。成膜温度は、２００℃〜３００℃である。また、導入ガスとしては、シランガス（ＳｉＨ_４）と亜酸化窒素ガス（Ｎ_２Ｏ）との混合ガスを用いる。このとき、シランガスのガス流量比（ＳｉＨ_４／（ＳｉＨ_４＋Ｎ_２Ｏ））は、例えば、１．１％以下程度である。

プロセス圧力は、例えば、０．５ｔｏｒｒ〜１．５ｔｏｒｒであり、好ましくは、０．７ｔｏｒｒ〜１．０ｔｏｒｒである。プロセス距離は、４００ｍｉｌｓ〜７００ｍｉｌｓであり、好ましくは、５００ｍｉｌｓ〜６００ｍｉｌｓである。パワー密度は、０．１５Ｗ／ｃｍ^２〜０．３Ｗ／ｃｍ^２である。

「ＥＳ１−ＳｉＯ」成膜条件の各パラメータの設定理由は、以下の通りである。

成膜温度が高い程、緻密で良質な酸化膜を形成することができる。しかしながら、ＺｎＯＮの組成変化及び結晶化を起こす可能性が高くなる。また、膜厚が厚くなると、窒素元素の濃度のピークが、酸化物半導体層１４０と第１絶縁層１５１との界面からずれてしまう。このため、界面の窒素元素の濃度を高めることによる酸化物半導体層１４０の組成変動の抑制効果が低減する。

また、シランガスの割合を増加させることで、成膜レートを高くすることができ、生産性を高めることができる。しかしながら、成膜中の水素ラジカルの発生量、及び、シリコン酸化膜中の水素量が増加し、酸化物半導体層１４０に取り込まれる水素量が増加する。これにより、酸化物半導体層１４０が低抵抗化する。

また、導入ガスとして、さらに、アルゴンガス又は窒素ガスを加えてもよい。これにより、亜酸化窒素ガスを低減することができるので、製造コストを削減することができる。また、アルゴンガス又は窒素ガスがシランの分解を促進するので、成膜レートを高めることができ、生産性を高めることができる。

しかしながら、成膜中におけるイオン衝撃（Ｉｏｎ Ｂｏｍｂａｒｄｍｅｎｔ）によって酸化物半導体層１４０がダメージを受ける。これにより、酸素欠陥が発生し、キャリアが増加し、酸化物半導体層１４０が低抵抗化する。このため、導入ガスに添加するアルゴンガス又は窒素ガスの量を少なくする、あるいは、添加しないことが好ましい。

また、プロセス圧力及びプロセス距離が大きい程、プラズマの広がりの均一性が悪化し、成膜レート及びその均一性が悪化する。一方で、プロセス圧力及びプロセス距離が小さすぎる場合には、プラズマで分解した成膜ガスの粒子のエネルギーが高くなり、酸化物半導体層１４０へのダメージが増加する。

また、パワー密度が小さすぎる場合には、成膜ガスの分解能力が不足し、ＳｉＯ膜の膜質が悪化する。すなわち、酸素欠陥が多いＳｉＯ膜が形成される。このため、酸化物半導体層１４０の酸素がＳｉＯ膜に移動するので、酸化物半導体層１４０のキャリアが増加し、酸化物半導体層１４０が低抵抗化する。一方で、パワー密度が大きすぎる場合には、酸化物半導体層１４０に与えるダメージが大きくなり、酸化物半導体層１４０が低抵抗化する。

［３−７．プラズマ処理（第１プラズマ処理）］
次に、図５Ｂの（ｇ）に示すように、窒素元素を含む第１ガスの雰囲気下で、第１絶縁層１５１にプラズマ処理（第１プラズマ処理）を行う。本実施の形態では、第１絶縁層１５１を形成した後、第２絶縁層１５２を形成する前に、第１プラズマ処理を行う。

具体的には、第１プラズマ処理は、第１絶縁層１５１の成膜に連続して行われる。つまり、プラズマＣＶＤ装置を用いて第１絶縁層１５１を成膜した後、チャンバー内の真空を破ることなく、第１プラズマ処理を行う。これにより、不純物が混入する可能性を低減することができる。

第１ガスは、窒素ガス（Ｎ_２）又は亜酸化窒素ガス（Ｎ_２Ｏ）である。つまり、窒素元素を含む第１ガスの雰囲気下でプラズマ処理を行うことで、第１絶縁層１５１を窒化する。例えば、第１絶縁層１５１をＮ_２Ｏプラズマ１５３に曝すことにより、第１絶縁層１５１と酸化物半導体層１４０との界面の窒素濃度を高める。

なお、第１ガスは、水素元素を含まない方が好ましい。例えば、第１ガスとしてアンモニアガスを用いた場合、高エネルギーの水素が第１絶縁層１５１を介して酸化物半導体層１４０に注入され、酸化物半導体層１４０のキャリアが増加し、酸化物半導体層１４０が低抵抗化する。

以下、具体的な第１プラズマ処理の条件について説明する。

パワー密度、プロセス圧力、プロセス距離及びプロセス温度（プラズマ処理の基板温度）は、「ＥＳ１−ＳｉＯ」成膜条件と同じである。プロセス時間は、５秒〜３００秒であり、好ましくは、３０秒〜１８０秒である。窒素ガス又は亜酸化窒素ガスの規格化流量は、０．３ｓｃｃｍ／ｃｍ^２〜０．７ｓｃｃｍ／ｃｍ^２である。

このとき、プラズマ処理の基板温度は、第１絶縁層１５１の成膜温度と同じであることが好ましい。これにより、第１絶縁層１５１の成膜、第１プラズマ処理、及び、第２絶縁層１５２の成膜を同一のチャンバー内で連続して行うことができる。また、基板温度が同じであるから、基板温度の変更に要する時間も必要ないので、プロセス時間を短くすることができ、生産性を高めることができる。

なお、第１絶縁層１５１の成膜温度と第２絶縁層１５２の成膜温度とが異なっている場合、第１プラズマ処理の基板温度は、第２絶縁層１５２の成膜温度と同じにしてもよい。具体的には、第２絶縁層１５２の成膜と同じチャンバー内で、第２絶縁層１５２の成膜の直前に行う。これにより、プラズマの浸透力を高めることができる。

また、第１絶縁層１５１を形成することなく、第１プラズマ処理を行った場合、酸化物半導体層１４０の表面が、Ｎ_２Ｏプラズマ１５３に直接曝される。このため、酸化物半導体層１４０と絶縁層１５０との界面にダメージが発生し、界面準位及び固定電荷が増加するので好ましくない。

［３−８．第２絶縁層の形成］
次に、図５Ｂの（ｈ）に示すように、第１プラズマ処理を行った後に、第１絶縁層１５１上に第２絶縁層１５２を形成する。本実施の形態では、第１絶縁層１５１上にシリコン酸化膜をプラズマＣＶＤによって成膜する。

以下、具体的な第２絶縁層１５２（シリコン酸化膜）の成膜条件（「ＥＳ２−ＳｉＯ」成膜条件）について説明する。

パワー密度、プロセス圧力、プロセス距離、プロセス温度及びガス流量は、「ＥＳ１−ＳｉＯ」成膜条件と同じである。第２絶縁層１５２の膜厚は、第１絶縁層１５１との合計膜厚が５００ｎｍ以下になるように設定される。

第２絶縁層１５２の成膜温度は、第１絶縁層１５１の成膜温度、及び、第１プラズマ処理の基板温度と同じでもよい。この場合、第１絶縁層１５１の成膜、第１プラズマ処理、及び、第２絶縁層１５２の成膜を同一のチャンバー内で連続して行うことができる。

また、第２絶縁層１５２の成膜温度は、第１絶縁層１５１の成膜温度とは異なっていてもよく、例えば、３００℃以上の温度でもよい。これにより、第２絶縁層１５２の膜質を高めることができる。

なお、第２絶縁層１５２は、第１絶縁層１５１よりも膜厚が大きいので、シランガスの流量を大きくすることで、成膜レートを高めて生産性を高めることができる。しかしながら、上述したように、水素ラジカルが第１絶縁層１５１を浸透して、酸化物半導体層１４０に取り込まれる量が増加する。このため、シランガスの流量は、第１絶縁層１５１の成膜時よりも大きすぎないようにすることが好ましい。

プロセス圧力、プロセス距離及びパワー密度についても、第１絶縁層１５１と同様のことが言える。

このようにして、酸化物半導体層１４０上にシリコン酸化膜を形成することで、シリコン酸化膜の酸化物半導体層１４０側の窒素元素の濃度を制御しながら増加させることができる。

［３−９．ドレイン電極及びソース電極の形成］
次に、図５Ｂの（ｉ）に示すように、第２絶縁層１５２（絶縁層１５０）上にドレイン電極１６０ｄ及びソース電極１６０ｓを形成する。具体的には、まず、絶縁層１５０の一部をエッチング除去することで、コンタクトホールを形成する。つまり、酸化物半導体層１４０の一部を露出させるためのコンタクトホールを絶縁層１５０に形成する。

例えば、絶縁層１５０がシリコン酸化膜である場合、ドライエッチングとして反応性イオンエッチング（ＲＩＥ）を用いることができる。このとき、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ_４）及び酸素ガス（Ｏ_２）を用いることができる。ガス流量、圧力、印加電力及び周波数などのパラメータは、基板サイズ、及び、エッチングの膜厚などによって適宜設定される。

そして、形成したコンタクトホールを埋めるようにして、絶縁層１５０上に金属膜をスパッタリングによって成膜する。例えば、２０ｎｍのＭｏ膜、３００ｎｍのＣｕ膜、及び、２０ｎｍの銅及びマンガンの合金膜（ＣｕＭｎ膜）を順に絶縁層１５０上に積層する。その後、フォトリソグラフィ及びエッチングによって、積層した金属膜を加工することで、所定形状のドレイン電極１６０ｄ及びソース電極１６０ｓを形成する。Ｍｏ膜、Ｃｕ膜及びＣｕＭｎ膜のウェットエッチングは、例えば、過酸化水素水（Ｈ_２Ｏ_２）及び有機酸を混合した薬液を用いることができる。

ドレイン電極１６０ｄ及びソース電極１６０ｓを形成した後、乾燥空気の雰囲気下でアニールを行ってもよい。例えば、アニール温度は、２００℃〜３００℃であり、アニール時間は３０分〜６０分である。これにより、成膜の際に絶縁層１５０に混入する水素及び水分を脱離させることができる。

以上のようにして、図４に示す薄膜トランジスタ１００を製造することができる。なお、薄膜トランジスタ１００の上方に平坦化膜などを形成した後で、有機ＥＬ素子を形成することもできる。

［４．ＴＦＴの評価］
続いて、本実施の形態に係る薄膜トランジスタ１００の電気特性について説明する。ここでは、比較例に係るサンプルＡと、実施例に係るサンプルＢとを作成して、それぞれのサンプルの電気特性について測定した。まず、サンプルＡ及びサンプルＢの構成及び製造条件について以下で説明する。

［４−１．サンプルの構成及び製造条件］
サンプルＡ及びサンプルＢは、図４に示す薄膜トランジスタ１００と同様の構成を有する。ただし、サンプルＡとサンプルＢとでは、絶縁層１５０の構成が異なっている。

基板１１０は、厚さが０．７ｍｍ、径が６インチのガラス基板である。ゲート電極１２０は、ＤＣスパッタリング装置を用いて成膜した厚さ１００ｎｍのモリブデンとタングステンとの合金膜である。ゲート絶縁層１３０は、厚さ６５ｎｍのシリコン窒化膜と厚さ８５ｎｍのシリコン酸化膜との積層膜である。ゲート絶縁層１３０の表面には、アンモニアプラズマ処理（第２プラズマ処理）を３０秒間行った。酸化物半導体層１４０は、ＤＣスパッタリング装置を用いて成膜した厚さ５０ｎｍのＺｎＯＮ膜である。ドレイン電極１６０ｄ及びソース電極１６０ｓは、ＤＣスパッタリング装置を用いて成膜した１００ｎｍのモリブデンとタングステンとの合金膜である。また、ドレイン電極１６０ｄ及びソース電極１６０ｓの形成後に、乾燥空気の雰囲気下で２００℃、３０分のアニールを行った。

比較例に係るサンプルＡでは、絶縁層１５０は、厚さ１８０ｎｍの単層のシリコン酸化膜である。絶縁層１５０と酸化物半導体層１４０との界面における窒素濃度を高めるための第１プラズマ処理は行っていない。

これに対して、実施例に係るサンプルＢでは、絶縁層１５０は、第１絶縁層１５１である厚さ１０ｎｍのシリコン酸化膜と、第２絶縁層１５２である厚さ１７０ｎｍのシリコン酸化膜との積層構造を有する。さらに、第１絶縁層１５１を成膜後に、亜酸化窒素ガスを用いた第１プラズマ処理を行った。

ゲート絶縁層１３０及び絶縁層１５０の成膜、並びに、第１プラズマ処理及び第２プラズマ処理は、プラズマＣＶＤ装置を用いて行った。具体的には、Ｇ８．５基板用のプラズマＣＶＤ装置を用いた。より具体的には、Ｇ８．５ガラス基板（厚さ０．７ｍｍ、２５００ｍｍ×２２００ｍｍ）の中心付近に基板１１０を貼り付けて、成膜及びプラズマ処理を行った。

詳細な成膜条件、及び、プラズマ処理条件を図６に示す。なお、図６は、本実施の形態に係る薄膜トランジスタ１００のプロセス条件を示す図である。

図６において、ＧＩ−ＳｉＮ、ＧＩ−ＳｉＯ、ＥＳ１−ＳｉＯ及びＥＳ２−ＳｉＯはそれぞれ、ゲート絶縁層１３０のシリコン窒化膜、ゲート絶縁層１３０のシリコン酸化膜、第１絶縁層１５１及び第２絶縁層１５２の成膜条件を示している。また、ＮＨ_３プラズマ及びＮ_２Ｏプラズマはそれぞれ、第２プラズマ処理及び第１プラズマ処理の条件を示している。

なお、サンプルＡにおける絶縁層１５０の成膜条件は、ＥＳ１−ＳｉＯの条件と同じである。また、サンプルＡでは、上述した通り、第１プラズマ処理を行っていない。

［４−２．ＴＦＴ特性］
続いて、サンプルＡ及びサンプルＢのＴＦＴ特性について、図７Ａ及び図７Ｂを用いて説明する。図７Ａは、本実施の形態に係る薄膜トランジスタの電流−電圧特性及び移動度曲線を示す図である。図７Ｂは、本実施の形態に係る薄膜トランジスタの電気特性を示す図である。

ここでは、サンプルＡ及びサンプルＢのそれぞれについて、基板中央部のＴＦＴと基板周辺部（中央から５０ｍｍの位置）のＴＦＴとについて測定した。ＴＦＴの測定条件は、ドレイン−ソース間に５Ｖの電圧Ｖｄｓを印加し、ゲート−ソース間の電圧Ｖｇｓを−１０Ｖ〜＋１０Ｖの範囲で０．１Ｖ刻みで変化させ、このときのドレイン電流Ｉｄｓと移動度μとを測定した。なお、測定したＴＦＴのチャネル長Ｌは１０μｍ、チャネル幅Ｗは５０μｍである。

図７Ａに示すように、サンプルＡでは、中央部分と周辺部分とで、特に移動度μの特性が異なっている。例えば、中央部分のＴＦＴでは、Ｖｇｓ＝約５Ｖの位置に移動度μのピークが現れているのに対して、周辺部分のＴＦＴでは、Ｖｇｓ＝約８Ｖの位置に移動度μのピークが現れている。また、図７Ｂに示すように、中央部分のＴＦＴでは、移動度μのピークの値が約１２．９ｃｍ^２／Ｖｓであるのに対して、周辺部分のＴＦＴでは、約９．２ｃｍ^２／Ｖｓになっている。

また、サンプルＡでは、電流−電圧特性についても、中央部分のＴＦＴと周辺部分のＴＦＴとで異なっている。例えば、図７Ｂに示すように、中央部分のＴＦＴでは、閾値電圧Ｖｔｈが−２．９Ｖであり、サブスレッショルドスイング（Ｓ値）は１．７１Ｖ／ｄｅｃであるのに対して、周辺部分のＴＦＴでは、閾値電圧Ｖｔｈが−４．２Ｖであり、Ｓ値は１．８３Ｖ／ｄｅｃである。このように、サンプルＡでは、中央部分のＴＦＴと周辺部分のＴＦＴとでは、閾値電圧が１Ｖ以上も異なり、また、Ｓ値については０．１Ｖ／ｄｅｃ以上異なっている。

なお、移動度μは、次の（式１）及び（式２）によって算出される。

ここで、（式１）において、Ｃｏｘは、単位面積当たりのゲート容量である。シリコン酸化膜の比誘電率を４．１、シリコン窒化膜の比誘電率を７．０として計算した。

また、閾値電圧Ｖｔｈは、以下の（式３）で示すドレイン電流Ｉｄｓが流れるときのゲート−ソース間電圧Ｖｇｓで示される。

また、サブスレッショルドスイング（Ｓ値）は、（式４）で算出される。

一方で、サンプルＢでは、図７Ａに示すように、中央部分のＴＦＴと周辺部分のＴＦＴとで、電流−電圧特性及び移動度曲線が略同じである。また、図７Ｂに示すように、移動度μのピーク値、閾値電圧Ｖｔｈ及びＳ値のいずれも略同じである。

つまり、サンプルＢでは、基板の面内均一性が向上していることが分かる。

［４−３．元素の濃度分布］
図８は、本実施の形態に係る薄膜トランジスタ１００の元素の濃度分布を示す図である。具体的には、図８は、ＴＯＦ−ＳＩＭＳ（Ｔｉｍｅ Ｏｆ Ｆｌｉｇｈｔ Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析によるサンプルＡ（比較例）及びサンプルＢ（実施例）の積層方向における元素の濃度分布を示している。図８の（ａ）は、窒素元素の濃度分布を示し、図８の（ｂ）は、亜鉛元素の濃度分布を示している。

ここでは、サンプルＡ及びサンプルＢのそれぞれの基板の中央部分及び周辺部分のそれぞれの層構成のパターン（６５０μｍ×６５０μｍ）を用いて、積層方向の元素分析を行った。ＴＯＦ−ＳＩＭＳの測定条件は、以下の通りである。

一次イオンは、３０ｋＶのＢｉ_３ ^＋である。分析エリアは、５０μｍ×５０μｍである。スパッタリングイオンは、１ｋＶのＣｓ^＋である。スパッタリングエリアは、１５０μｍ×１５０μｍである。また、中和フラッド銃を動作させた。

図８において、深さが０ｎｍ〜１８０ｎｍの範囲がシリコン酸化膜（絶縁層１５０に相当、以降「ＥＳ−ＳｉＯ」と記載）である。深さが１８０ｎｍ〜２３０ｎｍの範囲が酸窒化亜鉛膜（酸化物半導体層１４０に相当、以降「ＺｎＯＮ」と記載）である。深さが２４０ｎｍ以上の範囲がシリコン酸化膜（ゲート絶縁層１３０に相当、以降「ＧＩ−ＳｉＯ」と記載）である。なお、サンプルＢでは、深さが０ｎｍ〜１７０ｎｍの範囲は第２絶縁層１５２に相当し、１７０ｎｍ〜１８０ｎｍの範囲は第１絶縁層１５１に相当する。

図８の（ａ）に示すように、サンプルＢでは、深さが約１８０ｎｍの位置、すなわち、ＺｎＯＮとＥＳ−ＳｉＯとの界面に窒素元素の濃度のピーク（以降、第１ピークと記載）が現れている。これは、Ｎ_２Ｏプラズマによって界面が窒化されていることを示す。

また、深さが約２３０ｎｍの位置、すなわち、ＺｎＯＮとＧＩ−ＳｉＯとの界面にも窒素元素の濃度のピーク（以降、第２ピークと記載）が存在する。これは、ＮＨ_３プラズマによってＧＩ−ＳｉＯの表面が窒化されていることを示す。

なお、第１ピークは、第２ピークより大きい。具体的には、第１ピークのピーク値は、第２ピークのピーク値より大きく、また、第１ピークの幅は、第２ピークの幅より大きい。ピークの幅は、例えば、ＺｎＯＮ内の窒素濃度の安定値を基準としたときの半値幅などで表される。第１ピーク及び第２ピークともに山型のピークであり、所定の傾斜を有する。

ＺｎＯＮ内の窒素濃度は、約１９０ｎｍ〜約２３０ｎｍの範囲で安定している。同様に、ＥＳ−ＳｉＯ内の窒素濃度は、約１０ｎｍ〜約１５０ｎｍの範囲で安定しており、ＧＩ−ＳｉＯ内の窒素濃度は、約２５０ｎｍ以上の範囲で安定している。ＺｎＯＮ内の窒素濃度の安定値は、ＥＳ−ＳｉＯ内の窒素濃度の安定値より大きい。

また、ＥＳ−ＳｉＯ内の窒素濃度の安定値は、ＧＩ−ＳｉＯ内の窒素濃度の安定値より大きい。これは、ＥＳ−ＳｉＯの成膜とＧＩ−ＳｉＯの成膜とに用いるＮ_２Ｏガスの流量が異なっているためである。

また、サンプルＢの深さが約１７０ｎｍ〜約１８０ｎｍの範囲（すなわち、第１絶縁層１５１）の窒素濃度は、ＺｎＯＮ内の窒素濃度の安定値よりも高い。

一方で、サンプルＡでは、ＺｎＯＮとＥＳ−ＳｉＯとの界面近傍を除いて、窒素濃度の濃度分布はサンプルＢと同じである。

サンプルＡでは、ＺｎＯＮとＥＳ−ＳｉＯとの界面に、窒素元素の濃度のピークは現れていない。また、サンプルＡの中央部分と周辺部分とでは、ＺｎＯＮとＥＳ−ＳｉＯとの界面で窒素元素の濃度分布が異なっている。具体的には、周辺部分の方が、中央部分よりも窒素元素の濃度が低くなっている。言い換えると、サンプルＡでは、周辺部分と中央部分とでＺｎＯＮの組成比が異なっている。このため、図７Ａ及び図７Ｂで示したように、サンプルＡでは、周辺部分と中央部分とでＴＦＴ特性が異なり、面内均一性が悪い。

これに対して、サンプルＢでは、基板の中央部分と周辺部分とで、窒素濃度及び亜鉛濃度の分布に差異はほとんどない。つまり、サンプルＢでは、ＺｎＯＮの面内均一性が保たれている。

また、図８の（ｂ）に示すように、深さが約１８０ｎｍ〜約２３０ｎｍの範囲では、亜鉛の濃度が安定している。一方で、亜鉛の濃度分布は、ＺｎＯＮとＥＳ−ＳｉＯとの界面、及び、ＺｎＯＮとＧＩ−ＳｉＯとの界面のそれぞれにおいて傾斜している。つまり、亜鉛元素は、ＥＳ−ＳｉＯ及びＧＩ−ＳｉＯに拡散している。

亜鉛元素については、サンプルＡ及びサンプルＢのいずれにおいても、略同じ濃度分布が得られた。このことから、上述した第１プラズマ処理を行ったとしても、ＺｎＯＮにおける亜鉛の組成比に変動は起きていないことが分かる。

ただし、サンプルＡでは、中央部分と周辺部分とでは、ＧＩ−ＳｉＯ内の亜鉛元素の濃度分布が若干異なっている。一方で、サンプルＢでは、中央部分及び周辺部分のいずれにおいても、略同じ濃度分布が得られた。このことから、亜鉛の濃度分布の面内均一性が得られていることが分かる。

以上のように、実施例に係るサンプルＢでは、ＳｉＯとＺｎＯＮとの界面において、ＺｎＯＮ側の界面の欠陥が補修され、界面準位（トラップ準位）及び固定電荷が低減されている。また、酸素より結合エネルギーの大きい窒素元素で欠陥を補修するので、以降の熱工程においてＺｎＯＮの組成が変動しにくくなる。このため、個々のＴＦＴの特性のばらつきを抑制することができる。

［５．まとめ］
酸窒化亜鉛は、１０ｃｍ^２／Ｖｓ以上の高移動度を実現することができる酸化物半導体であるが、上述したように、組成比の変動を抑制することが難しい。

これに対して、本実施の形態に係る薄膜トランジスタ１００の製造方法は、基板１１０の上方に、酸窒化亜鉛から構成される酸化物半導体層１４０を形成する工程と、酸化物半導体層１４０上に第１絶縁層１５１を形成する工程と、窒素元素を含む第１ガスの雰囲気下で、第１絶縁層１５１に第１プラズマ処理を行う工程と、第１プラズマ処理を行った後に、第１絶縁層１５１上に第２絶縁層１５２を形成する工程とを含む。

これにより、酸化物半導体層１４０と第１絶縁層１５１との界面を第１プラズマ処理によって窒化するので、酸化物半導体層１４０と第１絶縁層１５１との界面の窒素濃度の変動を抑制することができる。つまり、酸化物半導体層１４０と第１絶縁層１５１との窒素濃度を高めることで、当該界面における窒素濃度の急激な変化を抑制し、電気特性のばらつき及び変動を抑制することができる。

このように、窒素濃度の高い第１絶縁層１５１が窒素濃度の変化を抑制するバッファ層と機能するので、酸化物半導体層１４０の組成比の変動を抑制し、電気特性の安定性を向上させることができる。よって、本実施の形態によれば、高移動度を有し、かつ、電気特性の安定性が向上した薄膜トランジスタ１００を提供することができる。

なお、本実施の形態では、第１絶縁層１５１を成膜した後に、プラズマ処理によって第１絶縁層１５１を窒化するが、第１絶縁層１５１として、窒素を含む酸化膜（例えば、シリコン酸窒化膜）を成膜することもできる。例えば、プラズマＣＶＤ装置を用いて、アンモニアガスとシランガスとを成膜ガスとして導入することで、シリコン酸窒化膜を成膜することができる。

しかしながら、この場合、プラズマ中に発生する高エネルギーの水素がＺｎＯＮに注入されてしまう。このため、酸化物半導体層１４０が、キャリア過剰で低抵抗化するので好ましくない。

また、スパッタリングによるＺｎＯＮの成膜の際に、絶縁層１５０側のみ窒素濃度を高めることもできる。例えば、導入する窒素ガス又は亜酸化窒素ガスのガス流量を成膜中に変更することで、酸化物半導体層１４０の表層部の窒素濃度を高めることができる。

しかしながら、この場合、ＺｎＯに過剰に窒素がドープされた状態であるＺｎＯＮにさらに窒素をドープすることになるので、スパッタリングのプロセス条件の調整が困難である。

これらに対して、本実施の形態では、簡単なプロセスで、電気特性の安定した薄膜トランジスタ１００を製造することができる。

また、例えば、本実施の形態では、第１ガスは、亜酸化窒素ガス又は窒素ガスである。

また、例えば、本実施の形態では、第１絶縁層１５１の膜厚は、５ｎｍ以上１０ｎｍ以下であり、第１プラズマ処理は、プラズマＣＶＤ装置を用いて、プロセス圧力が０．５ｔｏｒｒ以上１．５ｔｏｒｒ以下、プロセス距離が４００ｍｉｌｓ以上７００ｍｉｌｓ以下、パワー密度が０．１５Ｗ／ｃｍ^２以上０．３Ｗ／ｃｍ^２以下、基板温度が２００℃以上３００℃以下、かつ、亜酸化窒素ガス又は窒素ガスの規格化流量が０．３ｓｃｃｍ／ｃｍ^２以上０．７ｓｃｃｍ／ｃｍ^２以下を満たす条件下で行われる。

また、例えば、本実施の形態では、薄膜トランジスタ１００の製造方法は、さらに、酸化物半導体層１４０を形成する前に、基板１１０の上方にゲート絶縁層１３０を形成する工程と、窒素元素を含む第２ガスの雰囲気下で、ゲート絶縁層１３０に第２プラズマ処理を行う工程とを含み、酸化物半導体層１４０を形成する工程では、第２プラズマ処理を行った後に、ゲート絶縁層１３０上に酸化物半導体層１４０を形成する。

これにより、酸化物半導体層１４０とゲート絶縁層１３０との界面を第２プラズマ処理によって窒化するので、酸化物半導体層１４０とゲート絶縁層１３０との界面の窒素濃度の変動を抑制することができる。したがって、酸化物半導体層１４０の組成比の変動を抑制し、電気特性の安定性を向上させることができる。

また、例えば、本実施の形態では、第２ガスは、さらに、水素元素を含む。また、例えば、本実施の形態では、第２ガスは、アンモニアガス、又は、窒素ガス及び水素ガスの混合ガスである。

これにより、ゲート絶縁層１３０と酸化物半導体層１４０との界面におけるダングリングボンドを水素によって不活性化することができる。これにより、界面準位を低下させることができる。

また、例えば、本実施の形態では、第２プラズマ処理は、プラズマＣＶＤ装置を用いて、プロセス圧力が７５Ｐａ以上２５０Ｐａ以下、プロセス距離が５５０ｍｉｌｓ以上７５０ｍｉｌｓ以下、パワー密度が１Ｗ／ｃｍ^２以上５．５Ｗ／ｃｍ^２以下、基板温度が２００℃以上４００℃以下、かつ、アンモニアガスの規格化流量が０．０９ｓｃｃｍ／ｃｍ^２以上０．５５ｓｃｃｍ／ｃｍ^２以下、又は、窒素ガス及び水素ガスの規格化流量がそれぞれ、０．１８ｓｃｃｍ／ｃｍ^２以上１．８２ｓｃｃｍ／ｃｍ^２以下、及び、０．０９ｓｃｃｍ／ｃｍ^２以上０．５５ｓｃｃｍ／ｃｍ^２以下を満たす条件下で行われる。

また、例えば、本実施の形態では、薄膜トランジスタ１００の製造方法は、さらに、第１絶縁層１５１を形成する前に、窒素ガス、酸素ガス、亜酸化窒素ガス及び大気の少なくとも１つを含む第３ガスの雰囲気下で、酸化物半導体層１４０を加熱する工程を含む。

また、例えば、本実施の形態では、加熱は、プロセス圧力が１Ｐａ以上大気圧以下、加熱温度が２００℃以上４００℃以下、加熱時間が１０分以上１２０分以下を満たす条件下で行われる。

これにより、加熱によって酸化物半導体層１４０の欠陥を補修することができる。

また、例えば、本実施の形態では、第１絶縁層１５１及び第２絶縁層１５２は、主としてシリコン酸化膜から構成される。

また、例えば、本実施の形態では、薄膜トランジスタ１００の製造方法では、さらに、基板１１０の上方にゲート電極１２０を形成する工程と、第２絶縁層１５２の上方に、各々が酸化物半導体層１４０に接続されるソース電極１６０ｓ及びドレイン電極１６０ｄを形成する工程とを含み、酸化物半導体層１４０を形成する工程では、ゲート電極１２０の上方であって、かつ、ゲート電極１２０に対向する位置に酸化物半導体層１４０を形成する。

また、例えば、本実施の形態に係る薄膜トランジスタ１００は、基板１１０の上方に形成された酸化物半導体層１４０と、酸化物半導体層１４０上に形成された第１絶縁層１５１と、第１絶縁層１５１上に形成された第２絶縁層１５２とを備え、積層方向における窒素元素の濃度分布において、第１絶縁層１５１と酸化物半導体層１４０との界面の近傍に、窒素元素の濃度のピークが存在する。

これにより、酸化物半導体層１４０と第１絶縁層１５１との界面の窒素濃度の変動を抑制することができる。したがって、酸化物半導体層１４０の組成比の変動を抑制し、電気特性の安定性を向上させることができる。よって、本実施の形態によれば、高移動度を有し、かつ、電気特性の安定性が向上した薄膜トランジスタ１００を提供することができる。

なお、本実施の形態では、薄膜トランジスタ１００がチャネル保護型のＴＦＴである例について示したが、薄膜トランジスタ１００は、チャネルエッチ型のＴＦＴでもよい。

（変形例）
続いて、実施の形態の変形例に係る薄膜トランジスタ及びその製造方法について説明する。

上記実施の形態では、薄膜トランジスタがボトムゲート型かつチャネル保護型のＴＦＴである例について説明したが、本変形例に係る薄膜トランジスタは、トップゲート型のＴＦＴである。

図９Ａ及び図９Ｂは、本変形例に係る薄膜トランジスタ２００の製造工程を示す概略断面図である。以下では、上記実施の形態に係る薄膜トランジスタ１００の製造方法と異なる点を中心に説明する。

本変形例に係る薄膜トランジスタ２００は、図９Ｂの（ｉ）に示すように、基板１１０と、バッファ層２１５と、ゲート電極２２０と、ゲート配線層２２１と、ゲート絶縁層２３０と、酸化物半導体層２４０と、層間絶縁膜２５０と、ドレイン電極２６０ｄと、ソース電極２６０ｓとを備える。

以下では、本変形例に係る薄膜トランジスタ２００の製造方法について説明しながら、実施の形態に係る薄膜トランジスタ１００と異なる構成についても説明する。

まず、図９Ａの（ａ）に示すように、基板１１０上にバッファ層２１５を形成する。バッファ層２１５は、例えば、シリコン酸化膜、シリコン窒化膜又はこれらの積層膜である。シリコン酸化膜又はシリコン窒化膜の成膜は、例えば、プラズマＣＶＤ装置を用いて、実施の形態１に係るゲート絶縁層１３０の成膜と同様にして行う（図５Ａの（ｂ）参照）。

なお、バッファ層２１５は、酸化物半導体層２４０の基板１１０に対する密着性の向上、及び、基板１１０から酸化物半導体層２４０への不純物の拡散を抑制するために設けられる。バッファ層２１５は、酸化物半導体層２４０の下地の絶縁層である第３絶縁層の一例である。バッファ層２１５の膜厚は、例えば、１００ｎｍ〜３００ｎｍである。

次に、図９Ａの（ｂ）に示すように、バッファ層２１５に第２プラズマ処理を行う。具体的には、バッファ層２１５の表面をＮＨ_３プラズマ２１６に曝すことにより、バッファ層２１５の表面を窒化及び水素化する。これにより、バッファ層２１５と酸化物半導体層２４０とに良質な界面を形成することができる。なお、具体的な処理は、実施の形態１に係るゲート絶縁層１３０への第２プラズマ処理と同様である（図５Ａの（ｃ）参照）。

次に、図９Ａの（ｃ）に示すように、バッファ層２１５上に所定形状の酸化物半導体層２４０を形成する。酸化物半導体層２４０の形成は、実施の形態１に係る酸化物半導体層１４０の形成と同様にして行う（図５Ａの（ｄ）参照）。なお、酸化物半導体層２４０を形成した後に、酸化物半導体層２４０をアニールしてもよい。アニール条件は、実施の形態１に係る酸化物半導体層１４０のアニールと同様である。

次に、図９Ａの（ｄ）に示すように、酸化物半導体層２４０上に第１絶縁層２３１を形成する。第１絶縁層２３１の成膜条件は、上述した「ＥＳ１−ＳｉＯ」成膜条件である（図５Ｂの（ｆ）参照）。

次に、図９Ａの（ｅ）に示すように、酸化物半導体層２４０に第１プラズマ処理を行う。具体的には、酸化物半導体層２４０をＮ_２Ｏプラズマ２３３に曝すことにより、第１絶縁層２３１と酸化物半導体層２４０との界面の窒素濃度を高める。なお、具体的な処理は、実施の形態１に係る第１絶縁層１５１への第１プラズマ処理と同様である（図５Ｂの（ｇ）参照）。

次に、図９Ｂの（ｆ）に示すように、第１絶縁層２３１上に第２絶縁層２３２を成膜する。第２絶縁層２３２の成膜条件は、上述した「ＥＳ２−ＳｉＯ」成膜条件である（図５Ｂの（ｈ）参照）。

なお、本変形例に係る薄膜トランジスタ２００はトップゲート型のＴＦＴであるから、酸化物半導体層２４０の上に設けられる絶縁層がゲート絶縁層２３０になる。ゲート絶縁層２３０は、第１絶縁層２３１と第２絶縁層２３２とを含んでいる。

次に、図９Ｂの（ｇ）に示すように、ゲート絶縁層２３０上に、所定形状のゲート電極２２０を形成する。ゲート電極２２０の形成は、実施の形態１に係るゲート電極１２０の形成と同様にして行う（図５Ａの（ａ）参照）。

次に、図９Ｂの（ｈ）に示すように、ゲート電極２２０を覆うように層間絶縁膜２５０を形成する。層間絶縁膜２５０は、例えば、シリコン酸化膜、シリコン窒化膜、酸化アルミニウム膜又はこれらの積層膜である。シリコン酸化膜又はシリコン窒化膜の成膜は、例えば、プラズマＣＶＤ装置を用いて、実施の形態１に係るゲート絶縁層１３０の成膜と同様にして行う。

次に、図９Ｂの（ｉ）に示すように、層間絶縁膜２５０上に、ゲート配線層２２１、ドレイン電極２６０ｄ及びソース電極２６０ｓを形成する。具体的には、まず、層間絶縁膜２５０及びゲート絶縁層２３０の一部をエッチング除去することで、コンタクトホールを形成する。つまり、酸化物半導体層２４０の一部、及び、ゲート電極２２０の一部を露出させるためのコンタクトホールを形成する。

その後、形成したコンタクトホールを埋めるようにして、層間絶縁膜２５０上に金属膜をスパッタリングによって成膜する。成膜した金属膜をパターニングすることで、ゲート配線層２２１、ドレイン電極２６０ｄ及びソース電極２６０ｓを形成する。

なお、具体的な処理は、実施の形態１に係るドレイン電極１６０ｄ及びソース電極１６０ｓの形成と同様である。

以上のようにして、トップゲート型の薄膜トランジスタ２００を製造することができる。

本実施の形態に係るトップゲート型の薄膜トランジスタ２００は、実施の形態１と同様に、酸化物半導体層２４０の組成比の変動が抑制される。したがって、本実施の形態によれば、高移動度を有し、かつ、電気特性の安定性が向上した薄膜トランジスタ２００を提供することができる。

（他の実施の形態）
以上のように、本出願において開示する技術の例示として、実施の形態を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。また、上記実施の形態で説明した各構成要素を組み合わせて、新たな実施の形態とすることも可能である。

そこで、以下では、他の実施の形態を例示する。

例えば、上記実施の形態では、薄膜トランジスタ１００を用いた表示装置として有機ＥＬ表示装置１０について説明したが、上記実施の形態における薄膜トランジスタ１００は、液晶表示装置など、アクティブマトリクス基板が用いられる他の表示装置にも適用することができる。

また、上述した有機ＥＬ表示装置１０などの表示装置（表示パネル）については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話など、表示パネルを有するあらゆる電子機器に適用することができる。特に、大画面及び高精細の表示装置に適している。

以上のように、本開示における技術の例示として、実施の形態を説明した。そのために、添付図面及び詳細な説明を提供した。

したがって、添付図面及び詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。

また、上述の実施の形態は、本開示における技術を例示するためのものであるから、特許請求の範囲又はその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。

本開示に係る薄膜トランジスタ及びその製造方法は、例えば、有機ＥＬ表示装置などの表示装置若しくはその他の電子機器、又は、これらの製造方法などに利用することができる。

１０ 有機ＥＬ表示装置
２０ ＴＦＴ基板
２１ バンク
３０ 画素
３０Ｂ、３０Ｇ、３０Ｒ サブ画素
３１ 画素回路
３２、３３、１００、２００ 薄膜トランジスタ
３２ｄ、３３ｄ、１６０ｄ、２６０ｄ ドレイン電極
３２ｇ、３３ｇ、１２０、２２０ ゲート電極
３２ｓ、３３ｓ、１６０ｓ、２６０ｓ ソース電極
３４ キャパシタ
４０ 有機ＥＬ素子
４１ 陽極
４２ ＥＬ層
４３ 陰極
５０ ゲート配線
６０ ソース配線
７０ 電源配線
１１０ 基板
１３０、２３０ ゲート絶縁層
１３１、２１６ ＮＨ_３プラズマ
１４０、２４０ 酸化物半導体層
１５０ 絶縁層
１５１、２３１ 第１絶縁層
１５２、２３２ 第２絶縁層
１５３、２３３ Ｎ_２Ｏプラズマ
２１５ バッファ層
２２１ ゲート配線層
２５０ 層間絶縁膜

Claims (12)

1. 基板の上方に、酸窒化亜鉛から構成される酸化物半導体層を形成する工程と、
   前記酸化物半導体層上に第１絶縁層を形成する工程と、
   窒素元素を含む第１ガスの雰囲気下で、前記第１絶縁層に第１プラズマ処理を行う工程と、
   前記第１プラズマ処理を行った後に、前記第１絶縁層上に第２絶縁層を形成する工程とを含む
   薄膜トランジスタの製造方法。
2. 前記第１ガスは、亜酸化窒素ガス又は窒素ガスである
   請求項１に記載の薄膜トランジスタの製造方法。
3. 前記第１絶縁層の膜厚は、５ｎｍ以上１０ｎｍ以下であり、
   前記第１プラズマ処理は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置を用いて、プロセス圧力が０．５ｔｏｒｒ以上１．５ｔｏｒｒ以下、プロセス距離が４００ｍｉｌｓ以上７００ｍｉｌｓ以下、パワー密度が０．１５Ｗ／ｃｍ^２以上０．３Ｗ／ｃｍ^２以下、基板温度が２００℃以上３００℃以下、かつ、亜酸化窒素ガス又は窒素ガスの規格化流量が０．３ｓｃｃｍ／ｃｍ^２以上０．７ｓｃｃｍ／ｃｍ^２以下を満たす条件下で行われる
   請求項２に記載の薄膜トランジスタの製造方法。
4. 前記薄膜トランジスタの製造方法は、さらに、
   前記酸化物半導体層を形成する前に、前記基板の上方に第３絶縁層を形成する工程と、
   窒素元素を含む第２ガスの雰囲気下で、前記第３絶縁層に第２プラズマ処理を行う工程とを含み、
   前記酸化物半導体層を形成する工程では、前記第２プラズマ処理を行った後に、前記第３絶縁層上に前記酸化物半導体層を形成する
   請求項１〜３のいずれか１項に記載の薄膜トランジスタの製造方法。
5. 前記第２ガスは、さらに、水素元素を含む
   請求項４に記載の薄膜トランジスタの製造方法。
6. 前記第２ガスは、アンモニアガス、又は、窒素ガス及び水素ガスの混合ガスである
   請求項５に記載の薄膜トランジスタの製造方法。
7. 前記第２プラズマ処理は、プラズマＣＶＤ装置を用いて、プロセス圧力が７５Ｐａ以上２５０Ｐａ以下、プロセス距離が５５０ｍｉｌｓ以上７５０ｍｉｌｓ以下、パワー密度が１Ｗ／ｃｍ^２以上５．５Ｗ／ｃｍ^２以下、基板温度が２００℃以上４００℃以下、かつ、アンモニアガスの規格化流量が０．０９ｓｃｃｍ／ｃｍ^２以上０．５５ｓｃｃｍ／ｃｍ^２以下、又は、窒素ガス及び水素ガスの規格化流量がそれぞれ、０．１８ｓｃｃｍ／ｃｍ^２以上１．８２ｓｃｃｍ／ｃｍ^２以下、及び、０．０９ｓｃｃｍ／ｃｍ^２以上０．５５ｓｃｃｍ／ｃｍ^２以下を満たす条件下で行われる
   請求項６に記載の薄膜トランジスタの製造方法。
8. 前記薄膜トランジスタの製造方法は、さらに、
   前記第１絶縁層を形成する前に、窒素ガス、酸素ガス、亜酸化窒素ガス及び大気の少なくとも１つを含む第３ガスの雰囲気下で、前記酸化物半導体層を加熱する工程を含む
   請求項１〜７のいずれか１項に記載の薄膜トランジスタの製造方法。
9. 前記加熱は、プロセス圧力が１Ｐａ以上大気圧以下、加熱温度が２００℃以上４００℃以下、加熱時間が１０分以上１２０分以下を満たす条件下で行われる
   請求項８に記載の薄膜トランジスタの製造方法。
10. 前記第１絶縁層及び前記第２絶縁層は、主としてシリコン酸化膜から構成される
    請求項１〜９のいずれか１項に記載の薄膜トランジスタの製造方法。
11. 前記薄膜トランジスタの製造方法では、さらに、
    前記基板の上方にゲート電極を形成する工程と、
    前記第２絶縁層の上方に、各々が前記酸化物半導体層に接続されるソース電極及びドレイン電極を形成する工程とを含み、
    前記酸化物半導体層を形成する工程では、前記ゲート電極の上方であって、かつ、前記ゲート電極に対向する位置に前記酸化物半導体層を形成する
    請求項１〜１０のいずれか１項に記載の薄膜トランジスタの製造方法。
12. 基板の上方に形成された酸化物半導体層と、
    前記酸化物半導体層上に形成された第１絶縁層と、
    前記第１絶縁層上に形成された第２絶縁層とを備え、
    積層方向における窒素元素の濃度分布において、前記第１絶縁層と前記酸化物半導体層との界面の近傍に、窒素元素の濃度のピークが存在する
    薄膜トランジスタ。

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