JP6358596B2 - 薄膜トランジスタ基板の製造方法 - Google Patents
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Description
[1.有機EL表示装置]
まず、本実施の形態に係る有機EL表示装置10の構成について、図1及び図2を用いて説明する。図1は、本実施の形態に係る有機EL表示装置10の一部切り欠き斜視図である。図2は、本実施の形態に係る有機EL表示装置10のピクセルバンクの一例を示す斜視図である。
図1に示すように、有機EL表示装置10は、複数個の薄膜トランジスタが配置されたTFT基板(TFTアレイ基板)20と、下部電極である陽極41、有機材料からなる発光層であるEL層42及び透明な上部電極である陰極43からなる有機EL素子(発光部)40との積層構造により構成される。
ここで、画素30における画素回路31の回路構成について、図3を用いて説明する。図3は、本実施の形態に係る有機EL表示装置10における画素回路31の構成を示す電気回路図である。
以下では、本実施の形態に係るTFT基板20について、図4を用いて説明する。なお、本実施の形態に係るTFT基板20に形成される薄膜トランジスタは、ボトムゲート型、かつ、チャネル保護型の薄膜トランジスタである。
基板110は、電気絶縁性を有する材料から構成される基板である。例えば、基板110は、無アルカリガラス、石英ガラス、高耐熱性ガラスなどのガラス材料、ポリエチレン、ポリプロピレン、ポリイミドなどの樹脂材料、シリコン、ガリウムヒ素などの半導体材料、又は、絶縁層をコーティングしたステンレスなどの金属材料からなる基板である。
ゲート電極120は、基板110上に所定形状で形成される。ゲート電極120の膜厚は、例えば、30nm〜400nmである。なお、ゲート電極120は、基板110の上方に、例えば、バッファ層などを介して形成されてもよい。
ゲート絶縁層130は、ゲート電極120と酸化物半導体層140との間に形成される。具体的には、ゲート絶縁層130は、ゲート電極120を覆うようにゲート電極120上及び基板110上に形成される。ゲート絶縁層130の膜厚は、例えば、210nm〜500nmである。
第1絶縁膜131は、ゲート電極120上に設けられた絶縁膜である。第1絶縁膜131は、ゲート電極120との密着層である。第1絶縁膜131は、ゲート電極120と密着させるために、膜応力として圧縮応力が必要とされる。当該圧縮応力は、−400MPa以上、−200MPa以下が好ましい。例えば、第1絶縁膜131は、シリコン窒化膜から構成される。第1絶縁膜131の膜厚は、例えば、200nm〜400nmである。
第2絶縁膜132は、第1絶縁膜131上に設けられた絶縁膜である。第2絶縁膜132は、酸化物半導体層140と接する層である。第2絶縁膜132は、シリコン酸化膜から構成されることが好ましい。第2絶縁膜132の膜厚は、例えば、10nm〜100nmであり、より好ましくは、30nm〜50nmである。
酸化物半導体層140は、ゲート電極120に対向するように基板110の上方に形成される。具体的には、酸化物半導体層140は、ゲート電極120に対向する位置に、かつ、ゲート絶縁層130上に形成される。例えば、酸化物半導体層140は、ゲート電極120の上方において、ゲート絶縁層130上に島状に形成される。酸化物半導体層140の膜厚は、例えば、30nm〜150nmである。
チャネル保護層150は、酸化物半導体層140上に形成される。例えば、チャネル保護層150は、酸化物半導体層140を覆うように、酸化物半導体層140上及びゲート絶縁層130上に形成される。チャネル保護層150は、酸化物半導体層140を保護するために設けられた絶縁層である。チャネル保護層150の膜厚は、例えば、100nm〜300nmである。
第1酸化膜151は、酸化物半導体層140上に設けられた絶縁膜である。例えば、第1酸化膜151は、シリコン酸化膜である。あるいは、第1酸化膜151は、酸化アルミニウム膜でもよい。第1酸化膜151の膜厚は、例えば、5nm〜40nmである。
第2酸化膜152は、第1酸化膜151上に設けられた絶縁膜である。例えば、第2酸化膜152は、シリコン酸化膜である。あるいは、第2酸化膜152は、酸化アルミニウム膜でもよい。第2酸化膜152の膜厚は、例えば、チャネル保護層150としての膜厚が300nm以下となるような厚さである。つまり、第2酸化膜152の膜厚は、第1酸化膜151の膜厚と合わせて300nm以下となるような厚さである。
ドレイン電極160d及びソース電極160sは、チャネル保護層150上に所定形状で形成される。例えば、ドレイン電極160d及びソース電極160sは、チャネル保護層150上に、基板水平方向に離間して対向配置されている。具体的には、ドレイン電極160d及びソース電極160sはそれぞれ、コンタクトホールを介して酸化物半導体層140に接続されるように、チャネル保護層150上に形成される。ドレイン電極160d及びソース電極160sの膜厚は、例えば、30nm〜300nmである。
層間絶縁層170は、チャネル保護層150の上方に形成される。層間絶縁層170は、チャネル保護層150、ドレイン電極160d及びソース電極160s上に形成される。例えば、層間絶縁層170は、ドレイン電極160d及びソース電極160sを覆うように、チャネル保護層150上、ドレイン電極160d及びソース電極160s上に形成される。
下部層間絶縁層171は、ドレイン電極160d及びソース電極160s上に設けられた絶縁膜である。下部層間絶縁層171の膜厚は、層間絶縁層170としての膜厚が500nm以下となるような膜厚である。
バリア層172は、下部層間絶縁層171上に設けられた絶縁膜である。バリア層172は、空気中の水分などが外部から酸化物半導体層140に浸入するのを抑制するための層である。
上部層間絶縁層173は、バリア層172上に設けられた絶縁膜である。上部層間絶縁層173の膜厚は、層間絶縁層170としての膜厚が500nm以下となるような膜厚である。
上部電極180は、ドレイン電極160d及びソース電極160sの上方に所定形状で形成される。具体的には、上部電極180は、層間絶縁層170上に形成される。上部電極180の膜厚は、例えば、200nm〜500nmである。
続いて、本実施の形態に係るTFT基板20の製造方法について図5A及び図5Bを用いて説明する。図5A及び図5Bは、本実施の形態に係るTFT基板20の製造工程を示す概略断面図である。
まず、図5Aの(a)に示すように、基板110を準備し、基板110の上方に所定形状のゲート電極120を形成する。例えば、基板110上に金属膜をスパッタリングによって成膜し、フォトリソグラフィ及びエッチングによって金属膜を加工することにより、所定形状のゲート電極120を形成する。
次に、図5Aの(b)に示すように、基板110の上方にゲート絶縁層130を形成する。例えば、ゲート電極120を覆うようにゲート絶縁層130をプラズマCVD又はスパッタリングによって成膜する。ゲート絶縁層130は、第1絶縁膜131及び第2絶縁膜132から構成される。
次に、図5Aの(c)に示すように、ゲート絶縁層130の第2絶縁膜132に対する窒化処理の一例であるプラズマ処理を行う。つまり、第2絶縁膜132を形成した後、酸化物半導体層140を形成する前に、プラズマ処理を行う。
次に、図5Aの(d)に示すように、基板110の上方に、かつ、ゲート電極120に対向する位置に所定形状の酸化物半導体層140を形成する。例えば、ゲート絶縁層130上に酸化物半導体膜をスパッタリングによって成膜する。そして、フォトリソグラフィ及びエッチングによって酸化物半導体膜を加工することにより、所定形状の酸化物半導体層140を形成する。
次に、図5Aの(e)に示すように、酸化物半導体層140上に第1酸化膜151を形成する。例えば、酸化物半導体層140を覆うように第1酸化膜151をプラズマCVDによって成膜する。
次に、図5Aの(f)に示すように、酸化物半導体層140に対する酸化性処理の一例であるプラズマ処理を行う。つまり、第1酸化膜151を形成した後、第2酸化膜152を形成する前に、プラズマ処理を行う。これにより、酸化物半導体層140と第1酸化膜151との界面の酸素欠陥を効率的に修復することができる。本実施の形態では、当該酸素欠陥の修復量を酸化性処理のパラメータによって調整することで、薄膜トランジスタ100の閾値を調整する。当該閾値の調整については、後で詳述する。
次に、図5Aの(g)に示すように、第1酸化膜151上に第2酸化膜152を形成する。例えば、第1酸化膜151上に、200nm程度のシリコン酸化膜を成膜することで、第2酸化膜152を形成する。この時の成膜温度は、例えば、220℃〜260℃である。例えば、成膜温度、及び、導入ガスなどは、第1酸化膜151の場合と同一である。
次に、図5Bの(a)に示すように、第2酸化膜152(チャネル保護層150)上にドレイン電極160d及びソース電極160sを形成する。具体的には、まず、チャネル保護層150の一部をフォトリソグラフィ及びドライエッチングによって除去することで、コンタクトホールを形成する。つまり、酸化物半導体層140の一部を露出させるためのコンタクトホールをチャネル保護層150に形成する。
次に、図5Bの(b)に示すように、層間絶縁層170を形成する。具体的には、まず、ドレイン電極160d及びソース電極160sを覆うように、下部層間絶縁層171をプラズマCVD又はスパッタリングによって形成する。例えば、ドレイン電極160d及びソース電極160sを覆うようにチャネル保護層150上に、200nmのシリコン酸化膜をプラズマCVDによって成膜する。具体的な成膜条件は、例えば、成膜温度が230℃、パワー密度が0.238W/cm2、プロセス距離(電極間距離)が600mil(0.6インチ)、プロセス圧力が133.32Pa、N2Oガス流量が88500sccm、SiH4ガス流量が980sccmである。
次に、図5Bの(c)に示すように、層間絶縁層170(上部層間絶縁層173)上に上部電極180を形成する。具体的には、まず、層間絶縁層170の一部をフォトリソグラフィ及びドライエッチングによって除去することで、コンタクトホールを形成する。つまり、ドレイン電極160d又はソース電極160sの一部を露出させるためのコンタクトホールを層間絶縁層170に形成する。
続いて、本実施の形態に係るTFT基板20の酸化性処理条件と薄膜トランジスタ100の閾値Vthとの関係について説明する。具体的には、上述したようにTFT基板20を製造する際の第1酸化膜151に施すプラズマ処理条件を変化させて、薄膜トランジスタ100の閾値Vthを測定した結果について説明する。
以上のように、本実施の形態に係るTFT基板20の製造方法は、基板110上に薄膜トランジスタ100が形成されたTFT基板20の製造方法であって、前記基板110の上方に酸化物半導体層140を形成する工程と、酸化物半導体層140上に第1酸化膜151を形成する工程と、第1酸化膜151を形成した後に、酸化物半導体層140に対する酸化性処理を行う工程と、酸化性処理を行った後に、第1酸化膜151の上方に第2酸化膜152を形成する工程とを含み、酸化性処理を行う工程において、酸化性処理のパラメータと薄膜トランジスタ100の閾値との予め求められた関係に基づいて、閾値が所定の値となるように、パラメータが定められる。
上記の実施の形態では、薄膜トランジスタがボトムゲート型である例について示したが、トップゲート型でもよい。本変形例では、トップゲート型の薄膜トランジスタ400の製造方法について、図9A及び図9Bを用いて説明する。図9A及び図9Bは、本実施の形態に係る薄膜トランジスタ400の製造方法を示す概略断面図である。
まず、図9Aの(a)に示すように、基板410を準備し、基板410上にバッファ層415を形成する。例えば、基板410上に絶縁膜をプラズマCVDによって成膜する。
さらに、基板110の上方、すなわち、バッファ層415上に所定形状の酸化物半導体層440を形成する。例えば、バッファ層415上に酸化物半導体膜をスパッタリングによって成膜する。そして、フォトリソグラフィ及びエッチングによって酸化物半導体膜を加工することにより、所定形状の酸化物半導体層440を形成する。具体的な成膜条件及び加工条件は、実施の形態1に係る酸化物半導体層140の成膜条件及び加工条件と同一である。
次に、図9Aの(b)に示すように、酸化物半導体層440上に第1酸化膜431を形成する。例えば、酸化物半導体層440を覆うように第1酸化膜431をプラズマCVDによって成膜する。
次に、図9Aの(c)に示すように、酸化性処理の一例であるプラズマ処理を行う。つまり、第1酸化膜431を形成した後、第2酸化膜432を形成する前に、プラズマ処理を行う。
次に、図9Aの(d)に示すように、第1酸化膜431上に第2酸化膜432を形成する。例えば、第1酸化膜431上に、200nmのシリコン酸化膜を成膜することで、第2酸化膜432を形成する。この時の成膜温度は、例えば、220℃〜260℃である。例えば、導入ガスなどは、第1酸化膜431の成膜と同一である。また、成膜温度は、例えば、プラズマ処理における基板温度と同一である。
次に、図9Bの(a)に示すように、基板410の上方に所定形状のゲート電極420を形成する。例えば、ゲート絶縁層430上に30nm〜400nmの金属膜をスパッタリングによって成膜し、フォトリソグラフィ及びエッチングによって金属膜を加工することにより、所定形状のゲート電極420を形成する。具体的な成膜条件及び加工条件は、実施の形態1に係るゲート電極120の成膜条件及び加工条件と同一である。
次に、図9Bの(b)に示すように、層間絶縁層470を形成する。層間絶縁層470は、例えば、実施の形態1に係る層間絶縁層170と同じ3層構造を有する。具体的な成膜条件は、実施の形態1に係る層間絶縁層170の成膜条件と同一である。
次に、図9Bの(b)に示すように、層間絶縁層470上に上部電極421、ドレイン電極460d及びソース電極460sを形成する。具体的には、まず、層間絶縁層470の一部をエッチング除去することで、コンタクトホールを形成する。つまり、ゲート電極420の一部及び酸化物半導体層440の一部を露出させるためのコンタクトホールを層間絶縁層470に形成する。具体的な加工条件は、実施の形態1に係る層間絶縁層470の加工条件と同一である。
以上のように、本出願において開示する技術の例示として、実施の形態を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。
20 TFT基板
21 バンク
30 画素
30B、30G、30R サブ画素
31 画素回路
32、33、100、400 薄膜トランジスタ
32d、33d、160d、460d ドレイン電極
32g、33g、120、420 ゲート電極
32s、33s、160s、460s ソース電極
34 キャパシタ
40 有機EL素子
41 陽極
42 EL層
43 陰極
50 ゲート配線
60 ソース配線
70 電源配線
110、410 基板
130、430 ゲート絶縁層
131 第1絶縁膜
132 第2絶縁膜
140、440 酸化物半導体層
150 チャネル保護層
151、431 第1酸化膜
152、432 第2酸化膜
170、470 層間絶縁層
171 下部層間絶縁層
172 バリア層
173 上部層間絶縁層
180、421 上部電極
190、191、490 プラズマ
415 バッファ層
Claims (8)
- 基板上に薄膜トランジスタが形成された薄膜トランジスタ基板の製造方法であって、
前記基板の上方に酸化物半導体層を形成する工程と、
前記酸化物半導体層上に第1酸化膜を形成する工程と、
前記第1酸化膜を形成した後に、前記酸化物半導体層に対する酸化性処理を行う工程と、
前記酸化性処理を行った後に、前記第1酸化膜の上方に第2酸化膜を形成する工程とを含み、
前記酸化性処理を行う工程において、前記酸化性処理のパラメータと前記薄膜トランジスタの閾値との予め求められた関係に基づいて、前記閾値が所定の値となるように、前記パラメータが定められ、
前記酸化性処理は、プラズマ処理であり、
前記パラメータは、前記プラズマ処理の処理時間及び前記プラズマ処理のパワー密度を含み、
前記関係は、前記パワー密度の累乗及び前記処理時間の積と、前記閾値と、の線形関係である
薄膜トランジスタ基板の製造方法。 - 前記関係は、前記パワー密度の二乗及び前記処理時間の積と、前記閾値と、の線形関係である
請求項1に記載の薄膜トランジスタ基板の製造方法。 - 前記プラズマ処理において、亜酸化窒素ガスを用いる
請求項1又は2に記載の薄膜トランジスタ基板の製造方法。 - 前記プラズマ処理の処理時間は5秒以上、15秒以下である
請求項1〜3のいずれか1項に記載の薄膜トランジスタ基板の製造方法。 - 前記第1酸化膜の膜厚は、5nm以上、40nm以下である
請求項1〜4のいずれか1項に記載の薄膜トランジスタ基板の製造方法。 - 前記第1酸化膜は、シリコン酸化膜から構成される
請求項1〜5のいずれか1項に記載の薄膜トランジスタ基板の製造方法。 - 前記酸化物半導体層は、透明アモルファス酸化物半導体から構成される
請求項1〜6のいずれか1項に記載の薄膜トランジスタ基板の製造方法。 - 前記酸化物半導体層は、InGaZnOから構成される
請求項1〜7のいずれか1項に記載の薄膜トランジスタ基板の製造方法。
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