WO2016056206A1 - 薄膜トランジスタの製造方法 - Google Patents

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WO2016056206A1
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film
gas
target
oxide
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佐々木　厚
英治 武田
後藤　真志
祐太 菅原
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株式会社Ｊｏｌｅｄ
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    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/08—Oxides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Definitions

  • the present disclosure relates to a method for manufacturing a thin film transistor (TFT: Thin Film Transistor), and more particularly, to a method for manufacturing a thin film transistor in which a channel layer is an oxide semiconductor layer.
  • TFT Thin Film Transistor
  • Thin film transistors are widely used as switching elements or driving elements in active matrix display devices such as liquid crystal display devices or organic EL (Electroluminescence) display devices.
  • oxide semiconductor such as a metal oxide (IGZO) of indium (In), gallium (Ga), and zinc (Zn) in addition to a silicon semiconductor has been studied.
  • oxide semiconductors with higher carrier mobility than IGZO have been studied.
  • the channel layer made of an oxide semiconductor is configured as an oxide semiconductor film (oxide semiconductor layer).
  • the oxide semiconductor film can be formed, for example, by sputtering (sputtering) using an oxide semiconductor as a target material (Patent Document 1).
  • An object of the present disclosure is to provide a thin film transistor having desired characteristics.
  • one embodiment of a method for manufacturing a thin film transistor is a method for manufacturing a thin film transistor having an oxide semiconductor layer, wherein a carrier density is set to a predetermined level by performing sputtering by introducing a predetermined process gas.
  • a step of forming an oxide semiconductor film so as to exceed the first value, and an annealing process or a plasma process are performed in an oxidizing atmosphere so that the carrier density of the oxide semiconductor film is equal to or lower than the first value. And a process.
  • a thin film transistor having desired characteristics can be obtained.
  • FIG. 1 is a cross-sectional view of a thin film transistor according to an embodiment.
  • FIG. 2 is a flowchart of the method for manufacturing the thin film transistor according to the embodiment.
  • FIG. 3A is a cross-sectional view showing a gate electrode forming step in the method of manufacturing a thin film transistor according to the embodiment.
  • FIG. 3B is a cross-sectional view showing the step of forming the gate insulating film in the method for manufacturing the thin film transistor according to the embodiment.
  • FIG. 3C is a cross-sectional view illustrating a step of forming an oxide semiconductor film in the method for manufacturing the thin film transistor according to the embodiment.
  • FIG. 3D is a cross-sectional view showing a step of annealing treatment or plasma treatment in the thin film transistor manufacturing method according to the embodiment.
  • FIG. 3E is a cross-sectional view illustrating the patterning step of the oxide semiconductor film in the method for manufacturing the thin film transistor according to the embodiment.
  • FIG. 3F is a cross-sectional view showing the step of forming the insulating film in the method for manufacturing the thin film transistor according to the embodiment.
  • FIG. 3G is a cross-sectional view showing a contact hole forming step in the method of manufacturing a thin film transistor according to the embodiment.
  • FIG. 3H is a cross-sectional view showing a film forming step of the source / drain electrode film in the method for manufacturing the thin film transistor according to the embodiment.
  • FIG. 3I is a cross-sectional view showing the patterning step of the source / drain electrode film in the method for manufacturing the thin film transistor according to the embodiment.
  • FIG. 4 is a diagram showing the relationship between the oxygen gas ratio and the carrier density when an ISO film is formed by sputtering using O 2 gas and Ar gas.
  • FIG. 5 is a diagram illustrating a relationship between carrier density and carrier mobility when an oxide semiconductor film which is an IWZO film is annealed.
  • FIG. 6 is a diagram illustrating a configuration of a target (partial) for a rotary cathode when an oxide semiconductor film is formed by sputtering in the first thin film transistor manufacturing method according to another embodiment.
  • FIG. 7A is a perspective view illustrating a configuration of a target for a rotary cathode when an oxide semiconductor film is formed by sputtering in the second thin film transistor manufacturing method according to another embodiment.
  • FIG. 7B is a top view of the target for the rotary cathode shown in FIG. 7A.
  • FIG. 8A is a perspective view illustrating a configuration of a target for a rotary cathode when an oxide semiconductor film is formed by sputtering in a modification of the second thin film transistor manufacturing method according to another embodiment.
  • FIG. 8B is a top view of the target for the rotary cathode shown in FIG. 8A.
  • FIG. 1 is a cross-sectional view of a thin film transistor 1 according to an embodiment.
  • the thin film transistor 1 is an oxide semiconductor TFT having an oxide semiconductor layer as a channel layer, and includes a substrate 10, a gate electrode 20, a gate insulating film 30, an oxide semiconductor layer 40, The insulating film 50 is provided with a source electrode 60S and a drain electrode 60D.
  • the thin film transistor 1 in this embodiment is a channel protection type bottom gate type TFT and adopts a top contact structure.
  • the substrate 10 is an insulating substrate made of an insulating material, for example, a glass substrate made of a glass material such as quartz glass, non-alkali glass, or high heat resistant glass.
  • the substrate 10 is not limited to a glass substrate, and may be a resin substrate made of a resin material such as polyethylene, polypropylene, or polyimide. Further, the substrate 10 may be a flexible substrate having sheet-like or film-like flexibility, such as a flexible glass substrate or a flexible resin substrate, instead of a rigid substrate.
  • a flexible resin substrate for example, a substrate composed of a single layer or a laminate of film materials such as polyimide, polyethylene terephthalate, and polyethylene naphthalate can be used.
  • An undercoat layer may be formed on the surface of the substrate 10.
  • the gate electrode 20 is an electrode having a single layer structure or a multilayer structure of a conductive film made of a conductive material such as metal or an alloy thereof, and is formed in a predetermined shape above the substrate 10.
  • the film thickness of the gate electrode 20 is, for example, 20 nm to 500 nm.
  • Examples of the material of the gate electrode 20 include molybdenum, aluminum, copper, tungsten, titanium, manganese, chromium, tantalum, niobium, silver, gold, platinum, palladium, indium, nickel, neodymium, and the like, An alloy of a metal selected from (such as molybdenum tungsten) is used.
  • the material of the gate electrode 20 is not limited to these, and conductive metal oxides such as indium tin oxide (ITO), aluminum-doped zinc oxide (AZO), and gallium-doped zinc oxide (GZO), polythiophene, A conductive polymer material such as polyacetylene can also be used.
  • conductive metal oxides such as indium tin oxide (ITO), aluminum-doped zinc oxide (AZO), and gallium-doped zinc oxide (GZO), polythiophene
  • ITO indium tin oxide
  • AZO aluminum-doped zinc oxide
  • GZO gallium-doped zinc oxide
  • polythiophene polythiophene
  • a conductive polymer material such as polyacetylene can also be used.
  • the gate insulating layer (gate insulating layer) 30 is disposed between the gate electrode 20 and the oxide semiconductor layer 40.
  • the gate insulating film 30 is disposed so as to be located above the gate electrode 20.
  • the gate insulating film 30 is formed so as to cover the gate electrode 20 on the entire surface of the substrate 10 on which the gate electrode 20 is formed.
  • the film thickness of the gate insulating film 30 is, for example, 50 nm to 500 nm.
  • the gate insulating film 30 is made of a material having electrical insulation, and as an example, a single layer film such as a silicon oxide film, a silicon nitride film, a silicon oxynitride film, an aluminum oxide film, a tantalum oxide film, or a hafnium oxide film, or A laminated film in which a plurality of these films are laminated.
  • the oxide semiconductor layer 40 is formed in a predetermined shape on the gate insulating film 30 above the gate electrode 20.
  • the oxide semiconductor layer 40 is formed in an island shape over the gate insulating film 30.
  • the oxide semiconductor layer 40 is a channel layer of the thin film transistor 1. That is, the oxide semiconductor layer 40 is a semiconductor layer including a channel region facing the gate electrode 20 with the gate insulating film 30 interposed therebetween.
  • the film thickness of the oxide semiconductor layer 40 is, for example, 10 nm to 150 nm.
  • the oxide semiconductor layer 40 is composed of an oxide semiconductor containing indium (In) or zinc (Zn) as a base metal element.
  • the oxide semiconductor layer 40 is an ISO film made of an oxide semiconductor (In—Si—O) containing indium (In) and silicon (Si), for example.
  • the amount of Si added to the ISO film is about 1% to 10%.
  • the oxide semiconductor layer 40 includes an IWO film made of an oxide semiconductor (In—W—O) containing tungsten (W), and about 0.5% Zn (zinc) further added, In,
  • An IWZO film formed of an oxide semiconductor containing W and Zn (In—W—Zn—O) may be used. In this case, the amount of W added in the IWO film and the IWZO film is about 1% to 10%.
  • the material of the oxide semiconductor layer 40 is not limited to these, and an IGZO film made of an oxide semiconductor containing In, Ga, and Zn (In—Ga—Zn—O), Hf, or Ti is used as an additive.
  • an In oxide-based oxide semiconductor film, a Zn oxide-based oxide semiconductor film containing Si, W, Ga, Hf, and Ti as additives may be used.
  • the oxide semiconductor layer 40 in this embodiment is a transparent amorphous oxide semiconductor (TAOS: Transient Amorphous Oxide Semiconductor).
  • TAOS Transient Amorphous Oxide Semiconductor
  • the insulating film 50 (insulating layer) is disposed on the oxide semiconductor layer 40. Specifically, the insulating film 50 is formed over the gate insulating film 30 so as to cover the oxide semiconductor layer 40.
  • the thickness of the insulating film 50 is, for example, 50 nm to 500 nm.
  • the insulating film 50 functions as a protective film (channel protective layer) that protects the channel region of the oxide semiconductor layer 40.
  • the insulating film 50 is an etch stopper that prevents the oxide semiconductor layer 40 from being etched when the source electrode 60S and the drain electrode 60D formed above the oxide semiconductor layer 40 are patterned by etching. Acts as a layer. Accordingly, process damage on the back channel side of the oxide semiconductor layer 40 can be reduced in the bottom-gate TFT.
  • the insulating film 50 is an interlayer insulating layer formed over the entire surface of the substrate 10.
  • the insulating film 50 is made of a material having electrical insulation, and as an example, is a single layer film such as a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or an aluminum oxide film, or a laminated film thereof.
  • the silicon oxide film generates less hydrogen during film formation than the silicon nitride film. Therefore, by using a silicon oxide film as the insulating film 50, changes in the carrier density of the oxide semiconductor layer 40 due to the action of hydrogen doping can be suppressed. Further, by forming an aluminum oxide film as the insulating film 50, hydrogen and oxygen generated in the upper layer can be blocked by the aluminum oxide film. For these reasons, as the insulating film 50, for example, a laminated film having a three-layer structure of a silicon oxide film, an aluminum oxide film, and a silicon oxide film is preferably used.
  • the material of the insulating film 50 is not limited to the inorganic material as described above, and a material mainly composed of an organic material may be used.
  • an opening is formed in the insulating film 50 so as to penetrate a part of the insulating film 50.
  • the oxide semiconductor layer 40 is connected to the source electrode 60S and the drain electrode 60D through the opening of the insulating film 50.
  • the source electrode 60 ⁇ / b> S and the drain electrode 60 ⁇ / b> D are formed in a predetermined shape so as to be at least partially located above the insulating film 50 and connected to the oxide semiconductor layer 40. Specifically, the source electrode 60S and the drain electrode 60D are disposed on the insulating film 50 so as to be spaced apart from each other in the horizontal direction (substrate horizontal direction) with respect to the substrate 10 and to face each other. The oxide semiconductor layer 40 is connected to the formed opening.
  • the film thickness of the source electrode 60S and the drain electrode 60D on the insulating film 50 is, for example, 100 nm to 500 nm.
  • the source electrode 60S and the drain electrode 60D are electrodes having a single layer structure or a multilayer structure of a conductive film made of a conductive material or an alloy thereof.
  • a material of the source electrode 60S and the drain electrode 60D for example, aluminum, tantalum, molybdenum, tungsten, silver, copper, titanium, chromium, or the like is used.
  • the source electrode 60S and the drain electrode 60D are electrodes having a three-layer structure in which a molybdenum film (Mo film), a copper film (Cu film), and a copper manganese alloy film (CuMn film) are formed in order from the bottom.
  • Mo film molybdenum film
  • Cu film copper film
  • CuMn film copper manganese alloy film
  • FIG. 2 is a flowchart of the method for manufacturing the thin film transistor 1 according to the embodiment.
  • 3A to 3I are cross-sectional views of each step in the method of manufacturing the thin film transistor 1 according to the embodiment.
  • the manufacturing method of the thin film transistor 1 includes a step of forming the gate electrode 20 (S10), a step of forming the gate insulating film 30 (S20), and the oxide semiconductor film 40a.
  • a substrate 10 is prepared, and a gate electrode 20 having a predetermined shape is formed above the substrate 10 (S10).
  • a metal film (gate metal film) is formed on the substrate 10 made of a glass substrate by a sputtering method, and the metal film is processed using a photolithography method and a wet etching method, whereby the gate electrode 20 having a predetermined shape is formed.
  • an undercoat layer such as a silicon oxide film may be formed on the surface of the substrate 10 before the gate electrode 20 is formed.
  • a gate insulating film 30 is formed on the gate electrode 20 (S20).
  • the gate insulating film 30 is formed on the entire surface of the substrate 10 so as to cover the gate electrode 20.
  • the gate electrode 20 is formed on the undercoat layer.
  • the gate insulating film 30 is, for example, a silicon oxide film.
  • a silicon oxide film can be formed by a plasma CVD (Chemical Vapor Deposition) method using silane gas (SiH 4 ) and nitrous oxide gas (N 2 O) as introduction gases.
  • the gate insulating film 30 may be a single layer film or a laminated film.
  • a stacked film in which a silicon nitride film and a silicon oxide film are sequentially formed can be used as the gate insulating film 30, a stacked film in which a silicon nitride film and a silicon oxide film are sequentially formed can be used.
  • the silicon nitride film can be formed by plasma CVD using, for example, silane gas (SiH 4 ), ammonia gas (NH 3 ), and nitrogen gas (N 2 ) as the introduction gas.
  • an oxide semiconductor film 40 a is formed over the substrate 10. Specifically, an oxide semiconductor film 40a made of an oxide semiconductor is formed on the gate insulating film 30 by performing sputtering by introducing a predetermined process gas (introduction gas) (S30).
  • a predetermined process gas introduction gas
  • an inert gas argon (Ar) is used as a predetermined process gas in a film formation chamber (vacuum chamber) using a target (sputtering target) whose target is an oxide semiconductor material constituting the oxide semiconductor film 40a.
  • a gas is introduced and a reactive gas, oxygen (O 2 ) gas is introduced, and a voltage having a predetermined power density is applied to the target.
  • the oxide semiconductor film 40a can be formed on the gate insulating film 30.
  • an In—W—O sintered body or an oxide of each metal element of indium oxide (InO) and tungsten oxide (WO) can be used.
  • a sintered body of In—W—Zn—O or an oxide of each metal element of InO, WO, and zinc oxide (ZnO) can be used.
  • an ISO film an In—Si—O sintered body or InO and silicon oxide (SiO) is formed.
  • an ISZO film an In—Si—Zn—O film is formed.
  • an IGZO film is formed using a sintered body or InO, SiO, and ZnO, an In—Ga—Zn—O sintered body, or InO, gallium oxide (GaO), and ZnO can be used. .
  • the oxide semiconductor film 40a is formed so that the carrier density exceeds a predetermined first value (first threshold).
  • the carrier density that is the first value is, for example, 1 ⁇ 10 18 cm ⁇ 3, which is a high value such that the oxide semiconductor film 40a becomes a conductor. Note that when the carrier density exceeds 1 ⁇ 10 18 cm ⁇ 3 , the oxide semiconductor film 40a has electrical characteristics that are close to those of a conductor, and an off characteristic as a TFT cannot be obtained as it is. That is, the oxide semiconductor film 40a formed in this step has a high carrier density that does not operate as a TFT.
  • the carrier density (first value) of the oxide semiconductor film 40a is a value exceeding 1 ⁇ 10 18 cm ⁇ 3.
  • the carrier density (second value) of the oxide semiconductor layer 40 of the thin film transistor 1 to be finally manufactured is well the value) of the set to 10 3 times or more, e.g., 1 ⁇ 10 19 cm -3 order or is 1 ⁇ 10 20 cm -3 order.
  • the carrier density of the oxide semiconductor film 40a is intentionally increased excessively.
  • the amount of oxygen in the deposition chamber when the oxide semiconductor film 40a is formed by sputtering may be reduced.
  • the oxide semiconductor film 40a having a high carrier density is formed by intentionally reducing the amount of oxygen in the film formation chamber.
  • a predetermined process gas for forming the oxide semiconductor film 40a by sputtering contains O 2 gas and Ar gas, but the oxygen gas ratio (oxygen flow ratio) of the O 2 gas and Ar gas is By controlling, the amount of oxygen in the deposition chamber can be controlled. Specifically, the amount of oxygen in the deposition chamber can be reduced by reducing the oxygen gas ratio (O 2 / (O 2 + Ar)).
  • oxygen gas ratio is a flow rate ratio of oxygen to the total flow rate.
  • the oxygen gas ratio (O 2 / (O 2 + Ar)
  • the oxidation of the surface of the target (target material) can be suppressed.
  • the amount of oxygen bonded to the oxide semiconductor film 40a is suppressed, and the oxide semiconductor film 40a is formed with a carrier density exceeding the first value. be able to.
  • the oxide semiconductor film 40a is an InSiO film
  • the oxygen gas ratio (O 2 / (O 2 + Ar) ) Should be about 2% or less.
  • FIG. 4 shows the relationship between the oxygen gas ratio and the carrier density when an ISO film (In—Si—O) is formed by sputtering using O 2 gas and Ar gas.
  • the carrier density can be increased by reducing the oxygen gas ratio (O 2 / (O 2 + Ar)).
  • the oxide semiconductor film 40a is formed so that the carrier density exceeds 1 ⁇ 10 18 cm ⁇ 3 even in the case where only a rare gas such as Ar gas is introduced into the film formation chamber for sputtering. be able to.
  • annealing or plasma treatment is performed in an oxidizing atmosphere (S40). Specifically, annealing treatment or plasma treatment is performed in an oxidizing atmosphere so that the carrier density of the oxide semiconductor film 40a becomes a predetermined second value equal to or lower than the first value.
  • annealing treatment (atmospheric annealing) is performed in the atmosphere. Accordingly, the carrier density of the oxide semiconductor film 40a can be lowered to a predetermined second value.
  • the predetermined second value is a design value (target value) for obtaining desired TFT characteristics.
  • the second value is a value of 1 ⁇ 10 18 cm ⁇ 3 or less, for example, 1 ⁇ 10 18 cm ⁇ 3. 16 cm ⁇ 3 .
  • the annealing time in the annealing process is, for example, 0.5 hours to 2 hours.
  • FIG. 5 shows the relationship between carrier density and carrier mobility when an oxide semiconductor film which is an IWZO film is annealed at 200 ° C., 250 ° C., and 300 ° C.
  • FIG. 5 shows data when the annealing time is 1 hour.
  • the carrier density can be reduced to 1 ⁇ 10 17 cm ⁇ 3 or less regardless of the carrier density before the annealing process.
  • the oxide semiconductor film 40a having mobility can be obtained.
  • the oxide semiconductor film 40 a having a constant carrier mobility at 10 cm 2 / V ⁇ s can be realized.
  • the same result as in FIG. 5 is obtained.
  • the oxide semiconductor film 40a is patterned to form the oxide semiconductor layer 40 having a predetermined shape (S50).
  • the oxide semiconductor film 40a can be patterned into the oxide semiconductor layer 40 having a predetermined shape by using a photolithography method and a wet etching method. Specifically, first, a resist is formed over the oxide semiconductor film 40a, and the resist is processed so that the resist is left at least at a position facing the gate electrode 20. After that, the oxide semiconductor film 40a in a region where no resist is formed is removed by etching. Accordingly, the island-shaped oxide semiconductor layer 40 can be formed so as to include a position facing the gate electrode 20.
  • an insulating film 50 is formed on the oxide semiconductor layer 40 (S60).
  • the insulating film 50 is formed over the entire surface of the gate insulating film 30 so as to cover the oxide semiconductor layer 40.
  • the insulating film 50 is, for example, a silicon oxide film.
  • a silicon oxide film can be formed by plasma CVD using silane gas (SiH 4 ) and nitrous oxide gas (N 2 O) as introduction gases.
  • a contact hole CH is formed in the insulating film 50 so as to expose a part of the oxide semiconductor layer 40 (S70).
  • a part of the oxide semiconductor layer 40 is exposed by forming a contact hole CH (opening) in the insulating film 50.
  • a part of the insulating film 50 is removed by etching by a photolithography method and an etching method, so that the contact hole CH is formed over a region to be a source contact region and a drain contact region of the oxide semiconductor layer 40.
  • the contact hole CH can be formed in the silicon oxide film by a dry etching method using a reactive ion etching (RIE) method.
  • RIE reactive ion etching
  • carbon tetrafluoride (CF 4 ) and oxygen gas (O 2 ) can be used as the etching gas.
  • a source / drain electrode film (source / drain metal film) 60a is formed (S80). Specifically, the source / drain electrode film 60 a is formed on the insulating film 50 so as to cover the contact hole CH formed in the insulating film 50.
  • a metal film having a three-layer structure of a Mo film, a Cu film, and a CuMn film is formed as the source / drain electrode film 60a.
  • the source / drain electrode film 60a is patterned to form a source electrode 60S and a drain electrode 60D having a predetermined shape (S90). Specifically, the source / drain electrode film 60a is patterned by photolithography and wet etching. Thereby, the source electrode 60S and the drain electrode 60D having a predetermined shape connected to the oxide semiconductor layer 40 can be formed.
  • the thin film transistor 1 having the configuration shown in FIG. 1 can be manufactured.
  • an oxide semiconductor film by sputtering a target material in which a plurality of types of metal elements constituting an oxide semiconductor film are combined with oxygen is used.
  • the bond between each metal element constituting the target material and oxygen is strong and weak, and the bond dissociation energy with oxygen differs depending on the metal element. Therefore, when an oxide semiconductor film is formed by sputtering, the sputtering rate (sputtering rate) changes for each metal element included in the oxide semiconductor.
  • the additive element of Si, W, Hf, or Ti in the target composition has a large and stable bond dissociation energy with oxygen compared to In, and is difficult to fly during sputtering. The rate drops.
  • the carrier density is intentionally formed so as to exceed a predetermined first value.
  • the first value is, for example, 1 ⁇ 10 18 cm ⁇ 3 .
  • the oxide semiconductor film 40a is formed so as to intentionally shift the equilibrium state of redox and intentionally enter an oxygen deficient state.
  • the amount of oxygen in the deposition chamber is reduced by performing sputtering with a reduced oxygen gas ratio (O 2 / (O 2 + Ar)), whereby the carrier density has a predetermined first value.
  • An oxide semiconductor film 40a is formed to exceed the thickness. Then, by reducing the oxygen gas ratio (O 2 / (O 2 + Ar)), thereby suppressing the oxidation of the surface of the target material (target).
  • annealing or plasma treatment is performed in an oxidizing atmosphere so that the carrier density of the oxide semiconductor film 40a becomes a desired value equal to or lower than the first value.
  • the carrier density of the oxide semiconductor film 40a is adjusted to a desired value by performing annealing treatment or plasma treatment to lower the carrier density that is intentionally excessively increased during film formation.
  • the oxide semiconductor film 40a when the oxide semiconductor film 40a is formed, the amount of oxygen in the deposition chamber is reduced to temporarily cut the bond between the target material and oxygen, thereby suppressing the surface oxidation of the target material.
  • an oxide having a desired carrier density is obtained by lowering the carrier density by separately performing annealing or plasma treatment in an oxidizing atmosphere. The semiconductor film 40a is used.
  • the oxygen gas ratio is reduced to reduce the amount of oxygen in the deposition chamber, thereby suppressing the oxidation of the surface of the target material.
  • the present invention is not limited to this.
  • the oxide semiconductor film 40a can be formed in a reducing atmosphere by performing sputtering using H 2 gas and Ar gas as the predetermined process gas.
  • the oxide semiconductor film 40a is formed while the bond between the metal element and oxygen is broken by hydrogen reduction. Therefore, the oxide semiconductor film 40a can be formed so that the carrier density exceeds the predetermined first value.
  • O 2 gas may be added as the process gas.
  • the oxide semiconductor film 40a is formed using H 2 O gas (water vapor) and Ar gas as the predetermined process gas, oxidation of the surface of the target material can be suppressed.
  • the oxide semiconductor film 40a may be formed by sputtering with H or OH acting on the surface of the target material (sputtering target) using H 2 O gas.
  • O 2 gas may be added as the process gas.
  • the oxide semiconductor film 40a is formed while the bond between the metal element and oxygen is broken by the action of H. Therefore, the oxide semiconductor film 40a can be formed so that the carrier density exceeds the predetermined first value.
  • the oxidation of the surface of the target material can be suppressed. Accordingly, it is possible to suppress a decrease in the sputtering rate of the metal element having a large bond dissociation energy with oxygen among the plurality of metal elements of the oxide semiconductor constituting the target material, so that the sputtering rate of each metal element is made uniform. Can do.
  • the oxide semiconductor layer 40 and the insulating film (the gate insulating film 30 or the insulating film 50) in contact with the oxide semiconductor layer 40 contain the same element (shared element), the influence of mutual diffusion of the same element It is good to suppress.
  • the oxide semiconductor layer 40 is made of In—Si—O and the gate insulating film 30 or the insulating film 50 is made of SiO.
  • the concentration of the additive element (Si in the case of an ISO film) in the oxide semiconductor layer 40 in the vicinity of the interface between the oxide semiconductor layer 40 and the gate insulating film 30 or the insulating film 50 (part where mutual diffusion occurs) is increased.
  • the concentration distribution of the additive element is preferably formed in the film thickness direction of the oxide semiconductor layer 40. Accordingly, the interface between the oxide semiconductor layer 40 and the gate insulating film 30 or the insulating film 50 can be stabilized, and the influence of mutual diffusion of the same element can be suppressed.
  • the oxide semiconductor layer 40 and the insulating film in contact with the oxide semiconductor layer 40 contain the same element, the oxide semiconductor layer 40 and the insulating film (where the mutual diffusion occurs)
  • the oxide semiconductor layer 40 in the vicinity of the interface with the gate insulating film 30 or the insulating film 50) is preferably terminated with a dangling bond.
  • the dangling bond can be terminated by performing N 2 O plasma treatment. Accordingly, the interface between the oxide semiconductor layer 40 and the gate insulating film 30 or the insulating film 50 can be stabilized, and the influence of mutual diffusion of the same element can be suppressed.
  • the concentration of the metal element having a relatively high sputtering rate is set to the depth of the target.
  • the depth increases along the direction (thickness direction).
  • FIG. 6 shows a part of the target for the rotary cathode, which is actually configured as a cylinder.
  • the metal element having a relatively low sputtering rate is difficult to fly and remains on the target, while the metal element having a relatively high sputtering rate is likely to fly and escape from the target.
  • a shift occurs between the composition of the target material and the composition of the oxide semiconductor film after film formation due to the use of the target over time.
  • the constituent elements of the target are made so that the concentration of the constituent elements on the surface of the target material is always constant.
  • the concentration of the is inclined.
  • the metal element constituting the oxide semiconductor continues to jump out from the target at a certain rate. That is, correction can be made so as to cancel out the amount of the metal element remaining on the target with a low sputtering rate.
  • a sintered body (bulk) of In—W—O, In—S—O, or In—Ga—Zn—O is used for the target shown in FIG.
  • the target having such a configuration it is possible to suppress the compositional deviation between the composition of the target material and the composition of the oxide semiconductor film after film formation.
  • a plurality of elements constituting the oxide semiconductor in a sputtering apparatus using a rotary cathode there is also a method of performing multi-source sputtering using a target in which metal oxide target plates are alternately arranged at a predetermined area ratio in the cylinder rotation direction of the target.
  • the composition of the oxide semiconductor film to be formed is defined by the area ratio of a plurality of metal oxide target plates.
  • the composition of the oxide semiconductor film can be controlled by the area ratio of the target plates of a plurality of metal oxides regardless of how the metal oxide (target material) decreases in the depth direction.
  • the first metal oxide is used as the target 80 for the rotary cathode.
  • a thing in which the object target plate 81 and the second metal oxide target plate 82 are alternately arranged in a cylinder rotation direction at a predetermined area ratio can be used.
  • the target plate corresponding to the metal oxide of the metal element that has a low sputtering rate and is difficult to fly from the target has a large area
  • the first metal oxide target plate 91 and the second metal oxide A target 90 in which target plates 92 and third metal oxide target plates 83 are alternately arranged in a cylinder rotation direction at a predetermined area ratio may be used.
  • the target plate corresponding to the metal oxide of the metal element that has a low sputtering rate and is difficult to fly from the target has a large area
  • the target plate that corresponds to the metal oxide of the metal element that has a high sputtering rate and is easy to fly from the target Should be reduced in area.
  • the first metal oxide target plate 91 is made of InO, which is a base material oxide, and the second metal oxide target plate. Is made of WO which is an additive element oxide, and the third metal oxide target plate 93 is made of ZnO which is an additive element oxide.
  • In and Ga are metal elements that have a low sputtering rate and are difficult to fly from the target
  • the first metal oxide target plate 91 that is InO and the second metal oxide target plate 92 that is GaO have a large area. To do.
  • Zn is a metal element that has a high sputtering rate and is easy to fly from the target, the area of the third metal oxide target plate 93 that is ZnO is reduced.
  • the compositional deviation between the composition of the target material and the composition of the oxide semiconductor film after deposition is suppressed. be able to.
  • the same metal oxide target is repeatedly arranged several times, but may be one time. However, as the number of repetitions of the same metal oxide target is increased, an oxide semiconductor film can be formed with a uniform composition.
  • the carrier density of the oxide semiconductor film 40a is reduced by performing the annealing process or the plasma process in an oxidizing atmosphere, but the present invention is not limited to this. Specifically, instead of annealing treatment or plasma treatment in an oxidizing atmosphere, oxidation treatment such as ozone treatment, N 2 O plasma treatment, or O 2 plasma treatment may be performed. These oxidation treatments can also reduce the carrier density of the oxide semiconductor film 40a.
  • the bottom gate type TFT is used in the above embodiment, it can be applied to a top gate type TFT.
  • the thin film transistor in the above embodiment can also be applied to display devices such as an organic EL display device and a liquid crystal display device.
  • a display device such as an organic EL display device (organic EL panel) or a liquid crystal display device can be used as a flat panel display.
  • the display device can be used as a display panel of any electronic device such as a television set, a personal computer, or a mobile phone.
  • the technique of the present disclosure is useful as a method for manufacturing a thin film transistor having an oxide semiconductor layer.

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Abstract

　酸化物半導体層（４０）を有する薄膜トランジスタ（１）の製造方法であって、所定のプロセスガスを導入してスパッタリングを行うことによって、キャリア密度が所定の第１の値を越えるように酸化物半導体膜（４０ａ）を成膜する工程（Ｓ３０）と、酸化物半導体膜（４０ａ）のキャリア密度が前記第１の値以下となるように、酸化雰囲気下でアニール処理又はプラズマ処理を行う工程（Ｓ４０）とを含む。

Description

薄膜トランジスタの製造方法
　本開示は、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）の製造方法に関し、より詳しくは、チャネル層が酸化物半導体層である薄膜トランジスタの製造方法に関する。
　液晶表示装置又は有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｓｅ）表示装置等のアクティブマトリクス方式の表示装置には、スイッチング素子又は駆動素子として薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）が広く用いられている。
　ＴＦＴのチャネル層の材料には、シリコン半導体以外に、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）の金属酸化物（ＩＧＺＯ）等の酸化物半導体を用いる技術が検討されている。近年、ＩＧＺＯよりも高いキャリア移動度の酸化物半導体も検討されている。
　酸化物半導体からなるチャネル層は、酸化物半導体膜（酸化物半導体層）として構成されている。酸化物半導体膜は、例えば、酸化物半導体をターゲット材に用いたスパッタリング（スパッタ法）によって成膜することができる（特許文献１）。
特開２０１０－１４０９１９号公報
　スパッタリングによる酸化物半導体膜の成膜においては、ターゲット材の組成と成膜後の酸化物半導体膜の組成とにずれが生じていく。このため、ＴＦＴにおける酸化物半導体膜の物性を制御することが困難となり、所望の特性を有するＴＦＴを得ることが難しいという課題がある。
　本開示は、所望の特性を有する薄膜トランジスタを提供することを目的とする。
　上記目的を達成するために、薄膜トランジスタの製造方法の一態様は、酸化物半導体層を有する薄膜トランジスタの製造方法であって、所定のプロセスガスを導入してスパッタリングを行うことによって、キャリア密度が所定の第１の値を越えるように酸化物半導体膜を成膜する工程と、前記酸化物半導体膜のキャリア密度が前記第１の値以下となるように、酸化雰囲気下でアニール処理又はプラズマ処理を行う工程とを含むことを特徴とする。
　所望の特性を有する薄膜トランジスタを得ることができる。
図１は、実施の形態に係る薄膜トランジスタの断面図である。 図２は、実施の形態に係る薄膜トランジスタの製造方法のフロー図である。 図３Ａは、実施の形態に係る薄膜トランジスタの製造方法におけるゲート電極形成工程を示す断面図である。 図３Ｂは、実施の形態に係る薄膜トランジスタの製造方法におけるゲート絶縁膜の成膜工程を示す断面図である。 図３Ｃは、実施の形態に係る薄膜トランジスタの製造方法における酸化物半導体膜の成膜工程を示す断面図である。 図３Ｄは、実施の形態に係る薄膜トランジスタの製造方法におけるアニール処理又はプラズマ処理の工程を示す断面図である。 図３Ｅは、実施の形態に係る薄膜トランジスタの製造方法における酸化物半導体膜のパターニング工程を示す断面図である。 図３Ｆは、実施の形態に係る薄膜トランジスタの製造方法における絶縁膜の成膜工程を示す断面図である。 図３Ｇは、実施の形態に係る薄膜トランジスタの製造方法におけるコンタクトホールの形成工程を示す断面図である。 図３Ｈは、実施の形態に係る薄膜トランジスタの製造方法におけるソースドレイン電極膜の成膜工程を示す断面図である。 図３Ｉは、実施の形態に係る薄膜トランジスタの製造方法におけるソースドレイン電極膜のパターニング工程を示す断面図である。 図４は、Ｏ２ガス及びＡｒガスを用いてＩＳＯ膜をスパッタリングで成膜したときの酸素ガス比とキャリア密度との関係を示す図である。 図５は、ＩＷＺＯ膜である酸化物半導体膜をアニール処理した場合におけるキャリア密度とキャリア移動度との関係を示す図である。 図６は、他の実施の形態に係る第１の薄膜トランジスタの製造方法において、酸化物半導体膜をスパッタリングで成膜するときのロータリーカソード用のターゲット（一部分）の構成を示す図である。 図７Ａは、他の実施の形態に係る第２の薄膜トランジスタの製造方法において、酸化物半導体膜をスパッタリングで成膜するときのロータリーカソード用のターゲットの構成を示す斜視図である。 図７Ｂは、図７Ａに示すロータリーカソード用のターゲットの上面図である。 図８Ａは、他の実施の形態に係る第２の薄膜トランジスタの製造方法の変形例において、酸化物半導体膜をスパッタリングで成膜するときのロータリーカソード用のターゲットの構成を示す斜視図である。 図８Ｂは、図８Ａに示すロータリーカソード用のターゲットの上面図である。
　以下、本開示の一実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本開示の好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程（ステップ）、工程の順序等は、一例であって本開示を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
　（実施の形態）
　以下、実施の形態に係る薄膜トランジスタ１及びその製造方法について、図面を用いて説明する。
　［薄膜トランジスタの構成］
　まず、実施の形態に係る薄膜トランジスタ１の構成について、図１を用いて説明する。図１は、実施の形態に係る薄膜トランジスタ１の断面図である。
　図１に示すように、薄膜トランジスタ１は、酸化物半導体層をチャネル層とする酸化物半導体ＴＦＴであって、基板１０と、ゲート電極２０と、ゲート絶縁膜３０と、酸化物半導体層４０と、絶縁膜５０と、ソース電極６０Ｓ及びドレイン電極６０Ｄとを備える。本実施の形態における薄膜トランジスタ１は、チャネル保護型でボトムゲート型のＴＦＴであり、また、トップコンタクト構造が採用されている。
　以下、本実施の形態に係る薄膜トランジスタ１の各構成要素について詳述する。
　基板１０は、絶縁材料からなる絶縁基板であり、例えば、石英ガラス、無アルカリガラス又は高耐熱性ガラス等のガラス材料で構成されるガラス基板である。
　なお、基板１０は、ガラス基板に限らず、ポリエチレン、ポリプロピレン、ポリイミド等の樹脂材料からなる樹脂基板等であってもよい。また、基板１０は、リジッド基板ではなく、フレキシブルガラス基板又はフレキシブル樹脂基板等のシート状又はフィルム状の可撓性を有するフレキシブル基板であってもよい。フレキシブル樹脂基板としては、例えば、ポリイミドやポリエチレンテレフタレート、ポリエチレンナフタレート等のフィルム材料の単層又は積層で構成された基板を用いることができる。なお、基板１０の表面にアンダーコート層を形成してもよい。
　ゲート電極２０は、金属等の導電性材料又はその合金等からなる導電膜の単層構造又は多層構造の電極であり、基板１０の上方に所定形状で形成される。ゲート電極２０の膜厚は、例えば、２０ｎｍ～５００ｎｍである。
　ゲート電極２０の材料としては、例えば、モリブデン、アルミニウム、銅、タングステン、チタン、マンガン、クロム、タンタル、ニオブ、銀、金、プラチナ、パラジウム、インジウム、ニッケル、ネオジム等の金属、又は、これらの中から選ばれる金属の合金（モリブデンタングステン等）が用いられる。
　なお、ゲート電極２０の材料は、これらに限るものではなく、酸化インジウムスズ（ＩＴＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）、ガリウムドープ酸化亜鉛（ＧＺＯ）等の導電性金属酸化物、又は、ポリチオフェンやポリアセチレン等の導電性高分子材料等を用いることもできる。
　ゲート絶縁層（ゲート絶縁層）３０は、ゲート電極２０と酸化物半導体層４０との間に配置される。本実施の形態において、ゲート絶縁膜３０は、ゲート電極２０の上方に位置するように配置される。例えば、ゲート絶縁膜３０は、ゲート電極２０が形成された基板１０上の全面にゲート電極２０を覆うように成膜される。ゲート絶縁膜３０の膜厚は、例えば、５０ｎｍ～５００ｎｍである。
　ゲート絶縁膜３０は、電気絶縁性を有する材料から構成され、一例として、シリコン酸化膜、窒化シリコン膜、シリコン酸窒化膜、酸化アルミニウム膜、酸化タンタル膜又は酸化ハフニウム膜等の単層膜、あるいは、これらの膜を複数積層した積層膜である。
　酸化物半導体層４０は、ゲート電極２０の上方において、ゲート絶縁膜３０上に所定形状で形成される。例えば、酸化物半導体層４０は、ゲート絶縁膜３０上に島状に形成される。本実施の形態において、酸化物半導体層４０は、薄膜トランジスタ１のチャネル層である。つまり、酸化物半導体層４０は、ゲート絶縁膜３０を挟んでゲート電極２０と対向するチャネル領域を含む半導体層である。酸化物半導体層４０の膜厚は、例えば、１０ｎｍ～１５０ｎｍである。
　酸化物半導体層４０は、母材金属元素としてインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含む酸化物半導体によって構成されている。酸化物半導体層４０は、例えば、インジウム（Ｉｎ）及びシリコン（Ｓｉ）を含む酸化物半導体（Ｉｎ－Ｓｉ－Ｏ）からなるＩＳＯ膜である。なお、ＩＳＯ膜におけるＳｉの添加量は１％～１０％程度である。
　また、酸化物半導体層４０は、タングステン（Ｗ）を含む酸化物半導体（Ｉｎ－Ｗ－Ｏ）からなるＩＷＯ膜、また、０．５％程度のＺｎ（亜鉛）がさらに添加された、Ｉｎ、Ｗ及びＺｎを含む酸化物半導体（Ｉｎ－Ｗ－Ｚｎ－Ｏ）からなるＩＷＺＯ膜であってもよい。この場合、ＩＷＯ膜及びＩＷＺＯ膜におけるＷの添加量は１％～１０％程度である。
　なお、酸化物半導体層４０の材料は、これらに限られるものではなく、Ｉｎ、Ｇａ及びＺｎを含む酸化物半導体（Ｉｎ－Ｇａ－Ｚｎ－Ｏ）からなるＩＧＺＯ膜、Ｈｆ又はＴｉを添加材とするＩｎ酸化物系酸化物半導体膜、及び、Ｓｉ、Ｗ、Ｇａ、Ｈｆ、Ｔｉを添加材とするＺｎ酸化物系酸化物半導体膜等であってもよい。
　また、本実施の形態における酸化物半導体層４０は、透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ　Ａｍｏｒｐｈｏｕｓ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）である。
　絶縁膜５０（絶縁層）は、酸化物半導体層４０上に配置される。具体的には、絶縁膜５０は、酸化物半導体層４０を覆うようにゲート絶縁膜３０上に成膜される。絶縁膜５０の膜厚は、例えば、５０ｎｍ～５００ｎｍである。
　本実施の形態において、絶縁膜５０は、酸化物半導体層４０のチャネル領域を保護する保護膜（チャネル保護層）として機能する。具体的には、絶縁膜５０は、酸化物半導体層４０の上方に形成するソース電極６０Ｓ及びドレイン電極６０Ｄをエッチングによってパターニングする際に、酸化物半導体層４０がエッチングされることを防止するエッチストッパ層として機能する。これにより、ボトムゲート型ＴＦＴにおいて、酸化物半導体層４０のバックチャネル側のプロセスダメージを低減することができる。また、本実施の形態において、絶縁膜５０は、基板１０上の全面に形成された層間絶縁層である。
　絶縁膜５０は、電気絶縁性を有する材料から構成され、一例として、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜又は酸化アルミニウム膜等の単層膜、あるいは、これらの積層膜である。
　シリコン酸化膜は、シリコン窒化膜と比べて成膜時における水素の発生が少ない。したがって、絶縁膜５０としてシリコン酸化膜を用いることによって、水素ドーピングの作用による酸化物半導体層４０のキャリア密度変化を抑制できる。さらに、絶縁膜５０として酸化アルミニウム膜を形成することによって、上層で発生する水素や酸素を酸化アルミニウム膜によってブロックすることができる。これらのことから、絶縁膜５０としては、例えば、シリコン酸化膜、酸化アルミニウム膜及びシリコン酸化膜の３層構造の積層膜を用いるとよい。
　なお、絶縁膜５０の材料としては、上記のような無機物に限るものではなく、有機物を主成分とする材料を用いてもよい。
　また、絶縁膜５０には、当該絶縁膜５０の一部を貫通するように開口部（コンタクトホール）が形成されている。この絶縁膜５０の開口部を介して、酸化物半導体層４０とソース電極６０Ｓ及びドレイン電極６０Ｄとが接続されている。
　ソース電極６０Ｓ及びドレイン電極６０Ｄは、絶縁膜５０の上方に少なくとも一部が位置し、かつ、酸化物半導体層４０と接続されるように所定形状で形成される。具体的には、ソース電極６０Ｓ及びドレイン電極６０Ｄは、絶縁膜５０上においては基板１０に水平な方向（基板水平方向）に離間して互いに対向して配置されており、かつ、絶縁膜５０に形成された開口部を介して酸化物半導体層４０に接続されている。絶縁膜５０上におけるソース電極６０Ｓ及びドレイン電極６０Ｄの膜厚は、例えば、１００ｎｍ～５００ｎｍである。
　ソース電極６０Ｓ及びドレイン電極６０Ｄは、導電性材料又はその合金等からなる導電膜の単層構造又は多層構造の電極である。ソース電極６０Ｓ及びドレイン電極６０Ｄの材料には、例えば、アルミニウム、タンタル、モリブデン、タングステン、銀、銅、チタン又はクロム等が用いられる。一例として、ソース電極６０Ｓ及びドレイン電極６０Ｄは、下から順に、モリブデン膜（Ｍｏ膜）、銅膜（Ｃｕ膜）及び銅マンガン合金膜（ＣｕＭｎ膜）が形成された３層構造の電極である。
　［薄膜トランジスタの製造方法］
　次に、実施の形態に係る薄膜トランジスタ１の製造方法について、図２及び図３Ａ～図３Ｉを用いて説明する。図２は、実施の形態に係る薄膜トランジスタ１の製造方法のフロー図である。図３Ａ～図３Ｉは、実施の形態に係る薄膜トランジスタ１の製造方法における各工程の断面図である。
　図２に示すように、実施の形態に係る薄膜トランジスタ１の製造方法は、ゲート電極２０を形成する工程（Ｓ１０）と、ゲート絶縁膜３０を形成する工程（Ｓ２０）と、酸化物半導体膜４０ａを形成する工程（Ｓ３０）と、アニール処理又はプラズマ処理を行う工程（Ｓ４０）と、アニール処理又はプラズマ処理を行った後の酸化物半導体膜４０ａをパターニングする工程（Ｓ５０）と、絶縁膜５０を成膜する工程（Ｓ６０）と、絶縁膜５０にコンタクトホールＣＨを形成する工程（Ｓ７０）と、ソースドレイン電極膜６０ａを成膜する工程（Ｓ８０）と、ソースドレイン電極膜６０ａをパターニングする工程（Ｓ９０）とを含む。
　以下、Ｓ１０～Ｓ９０の各工程について、図３Ａ～図３Ｉを用いて詳細に説明する。
　まず、図３Ａに示すように、基板１０を準備し、基板１０の上方に所定形状のゲート電極２０を形成する（Ｓ１０）。例えば、ガラス基板からなる基板１０上に金属膜（ゲート金属膜）をスパッタ法によって成膜し、フォトリソグラフィ法及びウェットエッチング法を用いて当該金属膜を加工することにより、所定形状のゲート電極２０を形成する。なお、ゲート電極２０を形成する前に、基板１０の表面にシリコン酸化膜等のアンダーコート層を形成してもよい。
　次に、図３Ｂに示すように、ゲート電極２０の上にゲート絶縁膜３０を形成する（Ｓ２０）。本実施の形態では、ゲート電極２０を覆うように基板１０上の全面にゲート絶縁膜３０を成膜した。なお、基板１０の表面にアンダーコート層が形成されている場合には、アンダーコート層上にゲート電極２０を成膜する。
　ゲート絶縁膜３０は、例えば、シリコン酸化膜である。この場合、シランガス（ＳｉＨ４）及び亜酸化窒素ガス（Ｎ２Ｏ）を導入ガスに用いて、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によってシリコン酸化膜を成膜することができる。
　ゲート絶縁膜３０は、単層膜でもよいが、積層膜としてもよい。例えば、ゲート絶縁膜３０として、シリコン窒化膜とシリコン酸化膜とを順に成膜した積層膜を用いることができる。シリコン窒化膜は、例えば、シランガス（ＳｉＨ４）、アンモニアガス（ＮＨ３）及び窒素ガス（Ｎ２）を導入ガスに用いて、プラズマＣＶＤ法によって成膜することができる。
　次に、図３Ｃに示すように、基板１０の上方に酸化物半導体膜４０ａを成膜する。具体的には、所定のプロセスガス（導入ガス）を導入してスパッタリングを行うことによって、ゲート絶縁膜３０の上に酸化物半導体からなる酸化物半導体膜４０ａを成膜する（Ｓ３０）。
　例えば、酸化物半導体膜４０ａを構成する酸化物半導体材料をターゲット材とするターゲット（スパッタリングターゲット）を用いて、成膜室（真空チャンバー）内に所定のプロセスガスとして不活性ガスのアルゴン（Ａｒ）ガスを流入するとともに反応性ガスの酸素（Ｏ２）ガスを流入し、所定のパワー密度の電圧をターゲットに印加する。これにより、ゲート絶縁膜３０の上に酸化物半導体膜４０ａを成膜することができる。
　ターゲット材としては、ＩＷＯ膜を成膜する場合は、Ｉｎ－Ｗ－Ｏの焼結体、又は、酸化インジウム（ＩｎＯ）及び酸化タングステン（ＷＯ）の各金属元素の酸化物を用いることができる。また、ＩＷＺＯ膜を成膜する場合は、Ｉｎ－Ｗ－Ｚｎ－Ｏの焼結体、又は、ＩｎＯ、ＷＯ及び酸化亜鉛（ＺｎＯ）の各金属元素の酸化物を用いることができる。同様に、ＩＳＯ膜を成膜する場合は、Ｉｎ－Ｓｉ－Ｏの焼結体、又は、ＩｎＯ及び酸化シリコン（ＳｉＯ）を、ＩＳＺＯ膜を成膜する場合は、Ｉｎ－Ｓｉ－Ｚｎ－Ｏの焼結体、又は、ＩｎＯ、ＳｉＯ及びＺｎＯを、ＩＧＺＯ膜を成膜する場合は、Ｉｎ－Ｇａ－Ｚｎ－Ｏの焼結体、又は、ＩｎＯ、酸化ガリウム（ＧａＯ）及びＺｎＯを用いることができる。
　そして、本実施の形態では、キャリア密度が所定の第１の値（第１の閾値）を越えるように酸化物半導体膜４０ａを成膜している。第１の値となるキャリア密度は、例えば、１×１０１８ｃｍ－３であり、酸化物半導体膜４０ａが導体化するような高い値である。なお、酸化物半導体膜４０ａは、キャリア密度が１×１０１８ｃｍ－３を超えると電気的特性が導体に近づき、このままではＴＦＴとしてのオフ特性が得られなくなる。つまり、この工程で成膜される酸化物半導体膜４０ａは、ＴＦＴとして動作しないような高いキャリア密度を有する。
　酸化物半導体膜４０ａのキャリア密度（第１の値）としては、１×１０１８ｃｍ－３を超える値であるが、最終的に作製する薄膜トランジスタ１の酸化物半導体層４０のキャリア密度（第２の値）の１０３倍以上に設定されているとよく、例えば、１×１０１９ｃｍ－３オーダー、又は、１×１０２０ｃｍ－３オーダーある。
　このように、本実施の形態では、酸化物半導体膜４０ａのキャリア密度を意図的に過剰に高くしている。キャリア密度を大きくするには、酸化物半導体膜４０ａをスパッタリングで成膜するときの成膜室内の酸素量を低減させればよい。言い換えると、成膜室内の酸素量を意図的に低減させることで、高いキャリア密度を有する酸化物半導体膜４０ａを成膜している。
　例えば、酸化物半導体膜４０ａをスパッタリングで成膜する際の所定のプロセスガスにはＯ２ガス及びＡｒガスが含まれているが、Ｏ２ガス及びＡｒガスの酸素ガス比（酸素流量比）を制御することによって成膜室内の酸素量を制御することができる。具体的には、酸素ガス比（Ｏ２／（Ｏ２＋Ａｒ））を小さくすることによって成膜室内の酸素量を低減することができる。なお、本実施の形態におけるプロセスガスは、Ｏ２ガス及びＡｒガスのみであるので、酸素ガス比は、総流量に対する酸素の流量比である。
　このように、酸素ガス比（Ｏ２／（Ｏ２＋Ａｒ））を小さくすることによって、ターゲット（ターゲット材）の表面の酸化を抑制することができる。また、成膜室内の酸素量を低減させた結果、酸化物半導体膜４０ａに結合する酸素の量が抑えられて、第１の値を越えるようなキャリア密度で酸化物半導体膜４０ａを成膜することができる。
　例えば、酸化物半導体膜４０ａがＩｎＳｉＯ膜である場合、キャリア密度を１×１０１８ｃｍ－３よりも大きくするには、図４に示すように、酸素ガス比（Ｏ２／（Ｏ２＋Ａｒ））を約２％以下にすれすればよい。図４は、Ｏ２ガス及びＡｒガスを用いてＩＳＯ膜（Ｉｎ－Ｓｉ－Ｏ）をスパッタリングで成膜したときの酸素ガス比とキャリア密度との関係を示している。このように、酸素ガス比（Ｏ２／（Ｏ２＋Ａｒ））を小さくすることによってキャリア密度を大きくすることができる。
　なお、本実施の形態では、プロセスガスとしてＯ２ガスを用いたが、Ｏ２ガスは用いなくてもよい。例えば、Ａｒガス等の希ガスのみを成膜室内に導入してスパッタ成膜した場合であっても、キャリア密度が１×１０１８ｃｍ－３を超えるように酸化物半導体膜４０ａを成膜することができる。
　次に、図３Ｄに示すように、酸化雰囲気下でアニール処理又はプラズマ処理を行う（Ｓ４０）。具体的には、酸化物半導体膜４０ａのキャリア密度が第１の値以下の所定の第２の値となるように、酸化雰囲気下でアニール処理又はプラズマ処理を行う。
　本実施の形態では、大気中でアニール処理（大気アニール）を行っている。これにより、酸化物半導体膜４０ａのキャリア密度を所定の第２の値にまで下げることができる。
　所定の第２の値は、所望のＴＦＴ特性を得るための設計値（ねらいの値）である。本実施の形態において、第１の値は１×１０１８ｃｍ－３に設定されているので、第２の値は、１×１０１８ｃｍ－３以下の値であり、一例として、１×１０１６ｃｍ－３である。また、アニール処理におけるアニール時間は、例えば、０．５時間～２時間である。
　例えば、酸化雰囲気下でアニール処理を行って酸化物半導体膜４０ａのキャリア密度を１×１０１６ｃｍ－３程度にする場合、図６に示すように、２５０℃以上でアニール処理を行うとよい。図５は、ＩＷＺＯ膜である酸化物半導体膜を、２００℃、２５０℃、３００℃でアニール処理した場合におけるキャリア密度とキャリア移動度との関係を示している。なお、図５は、アニール時間を１時間としたときのデータである。
　図５に示すように、２５０℃以上でアニール処理を行うことによって、アニール処理前のキャリア密度の大小にかかわらず、キャリア密度を１×１０１７ｃｍ－３以下にすることができ、一定のキャリア移動度を有する酸化物半導体膜４０ａを得ることができる。特に、少なくとも３５０℃でアニール処理を行うことによって、１０ｃｍ２／Ｖ・ｓで一定のキャリア移動度を有する酸化物半導体膜４０ａを実現することができる。なお、ＩＳＯ膜についても図５と同様の結果が得られている。
　次に、図３Ｅに示すように、酸化物半導体膜４０ａをパターニングすることによって、所定形状の酸化物半導体層４０を形成する（Ｓ５０）。
　例えば、酸化物半導体膜４０ａは、フォトリソグラフィ法及びウェットエッチング法を用いて所定形状の酸化物半導体層４０にパターニングすることができる。具体的には、まず、酸化物半導体膜４０ａ上にレジストを形成して、少なくともゲート電極２０に対向する位置にレジストを残すように当該レジストを加工する。その後、レジストが形成されていない領域の酸化物半導体膜４０ａをエッチングによって除去する。これにより、ゲート電極２０に対向する位置を含むように島状の酸化物半導体層４０を形成することができる。
　次に、図３Ｆに示すように、酸化物半導体層４０の上に絶縁膜５０を形成する（Ｓ６０）。本実施の形態では、酸化物半導体層４０を覆うようにしてゲート絶縁膜３０上の全面に絶縁膜５０を成膜した。
　絶縁膜５０は、例えば、シリコン酸化膜である。この場合、シランガス（ＳｉＨ４）及び亜酸化窒素ガス（Ｎ２Ｏ）を導入ガスに用いて、プラズマＣＶＤ法によってシリコン酸化膜を成膜することができる。
　次に、図３Ｇに示すように、酸化物半導体層４０の一部を露出させるように、絶縁膜５０にコンタクトホールＣＨを形成する（Ｓ７０）。本実施の形態では、絶縁膜５０にコンタクトホールＣＨ（開口部）を形成することによって酸化物半導体層４０の一部を露出させる。具体的には、フォトリソグラフィ法及びエッチング法によって絶縁膜５０の一部をエッチング除去することによって、酸化物半導体層４０のソースコンタクト領域及びドレインコンタクト領域となる領域上にコンタクトホールＣＨを形成する。
　例えば、絶縁膜５０がシリコン酸化膜である場合、反応性イオンエッチング（ＲＩＥ）法によるドライエッチング法によってシリコン酸化膜にコンタクトホールＣＨを形成することができる。この場合、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ４）及び酸素ガス（Ｏ２）を用いることができる。
　次に、図３Ｈに示すように、ソースドレイン電極膜（ソースドレイン金属膜）６０ａを成膜する（Ｓ８０）。具体的には、絶縁膜５０に形成したコンタクトホールＣＨ内を被覆するようにして、絶縁膜５０上にソースドレイン電極膜６０ａを成膜する。本実施の形態では、ソースドレイン電極膜６０ａとして、Ｍｏ膜とＣｕ膜とＣｕＭｎ膜との三層構造の金属膜を形成した。
　次に、図３Ｉに示すように、ソースドレイン電極膜６０ａをパターニングすることによって、所定形状のソース電極６０Ｓ及びドレイン電極６０Ｄを形成する（Ｓ９０）。具体的には、フォトリソグラフィ法及びウェットエッチング法によって、ソースドレイン電極膜６０ａをパターニングする。これにより、酸化物半導体層４０に接続された所定形状のソース電極６０Ｓ及びドレイン電極６０Ｄを形成することができる。
　以上のようにして、図１に示す構成の薄膜トランジスタ１を製造することができる。
　［本開示の特徴］
　次に、本実施の形態に係る薄膜トランジスタ１の製造方法の特徴について、本開示の技術に至った経緯を含めて説明する。
　スパッタリングによる酸化物半導体膜の成膜においては、酸化物半導体膜を構成する複数種の金属元素と酸素とが結びついたものをターゲット材として用いている。
　しかしながら、ターゲット材を構成する各金属元素と酸素との結びつきには強弱があり、金属元素に応じて酸素との結合解離エネルギーが異なる。このため、酸化物半導体膜をスパッタリングで成膜すると、酸化物半導体を構成する金属元素ごとにスパッタリングレート（スパッタ率）が変化する。
　例えば、Ｉｎ系の酸化物半導体では、ターゲット組成中の、Ｓｉ、Ｗ、Ｈｆ又はＴｉの添加元素はＩｎに比べて酸素との結合解離エネルギーが大きく安定しており、スパッタリング時に飛びにくいため、スパッタリングレートが低下する。
　この結果、ターゲット材の組成と成膜後の酸化物半導体膜の組成とにずれが生じていく。このため、ＴＦＴにおける酸化物半導体膜の物性を制御することが困難となり、所望の特性を有するＴＦＴを得ることができないという課題がある。
　そこで、本実施の形態では、まず、酸化物半導体膜４０ａをスパッタリングで成膜する際に、意図的にキャリア密度が所定の第１の値を越えるように成膜することとしている。第１の値は、例えば、１×１０１８ｃｍ－３である。つまり、あえて酸化還元の平衡状態をずらしており、意図的に酸素欠損状態となるように酸化物半導体膜４０ａを成膜している。
　本実施の形態では、酸素ガス比（Ｏ２／（Ｏ２＋Ａｒ））を小さくしてスパッタリングすることによって成膜室内の酸素量を低減し、これにより、キャリア密度が所定の第１の値を越えるように酸化物半導体膜４０ａを成膜している。そして、酸素ガス比（Ｏ２／（Ｏ２＋Ａｒ））を小さくすることによって、ターゲット材（ターゲット）の表面の酸化を抑制している。
　その後、酸化物半導体膜４０ａのキャリア密度が第１の値以下の所望の値となるように、酸化雰囲気下でアニール処理又はプラズマ処理している。つまり、アニール処理又はプラズマ処理を行うことによって、成膜時に意図的に過剰に大きくしたキャリア密度を下げて、酸化物半導体膜４０ａのキャリア密度を所望の値となるように調整している。
　このように、本実施の形態では、酸化物半導体膜４０ａの成膜時には、成膜室内の酸素量を低減してターゲット材と酸素との結合を一旦切ることでターゲット材の表面の酸化を抑制し、この代償としてキャリア密度が大きくなった酸化物半導体膜４０ａに対しては、その後、酸化雰囲気下でアニール処理又はプラズマ処理を別途行うことによってキャリア密度を下げて所望のキャリア密度を有する酸化物半導体膜４０ａにしている。
　なお、本実施の形態では、酸素ガス比を小さくして成膜室内の酸素量を低減することによってターゲット材の表面の酸化を抑制したが、これに限らない。
　例えば、還元性雰囲気下でスパッタリングを行って酸化物半導体膜４０ａを成膜しても、ターゲット材の表面の酸化を抑制することができる。この場合、所定のプロセスガスとしてＨ２ガス及びＡｒガスを用いてスパッタリングを行うことによって、還元性雰囲気下で酸化物半導体膜４０ａを成膜することができる。
　このように、Ｈ２ガスを用いた還元性雰囲気下でスパッタリングすることで、水素還元によってターゲット材の表面の酸化を抑制することができる。この場合、水素還元によって金属元素と酸素との結合が切れながら酸化物半導体膜４０ａが成膜される。したがって、キャリア密度が所定の第１の値を越えるように酸化物半導体膜４０ａを成膜することができる。なお、プロセスガスとして、Ｈ２ガス及びＡｒガス以外にＯ２ガスを加えてもよい。
　また、所定のプロセスガスとしてＨ２Ｏガス（水蒸気）及びＡｒガスを用いて酸化物半導体膜４０ａを成膜しても、ターゲット材の表面の酸化を抑制することができる。つまり、Ｈ２Ｏガスを用いてターゲット材（スパッタリングターゲット）の表面にＨ又はＯＨを作用させつつ酸化物半導体膜４０ａをスパッタリングで成膜してもよい。なお、プロセスガスとして、Ｈ２Ｏガス及びＡｒガス以外にＯ２ガスを加えてもよい。
　このように、ターゲット材の表面にＨを作用させることによってターゲット材の表面の酸化を抑制することができる。しかも、ターゲット材の表面にＯＨを作用させることによってターゲット材の表面のアモルファス化を促進させることができ、ＴＦＴ特性に優れた膜質のよい酸化物半導体膜４０ａを成膜することができる。この場合、Ｈの作用によって金属元素と酸素との結合が切れながら酸化物半導体膜４０ａが成膜される。したがって、キャリア密度が所定の第１の値を越えるように酸化物半導体膜４０ａを成膜することができる。
　以上、本実施の形態に係る薄膜トランジスタ１の製造方法によれば、ターゲット材の表面の酸化を抑制することができる。これにより、ターゲット材を構成する酸化物半導体の複数の金属元素のうち酸素との結合解離エネルギーが大きい金属元素のスパッタリングレートの低下を抑制することができるので、各金属元素のスパッタリングレートを揃えることができる。
　したがって、ターゲット材の組成と成膜後の酸化物半導体膜４０ａの組成とにずれが生じていくことを抑制できるので、設計どおりの所望の特性を有するＴＦＴを容易に得ることができる。
　なお、酸化物半導体層４０と当該酸化物半導体層４０に接する絶縁膜（ゲート絶縁膜３０又は絶縁膜５０）とが同一元素（共有元素）を含むような場合は、同一元素の相互拡散の影響を抑制するとよい。例えば、酸化物半導体層４０がＩｎ－Ｓｉ－Ｏからなり、ゲート絶縁膜３０又は絶縁膜５０がＳｉＯからなる場合等である。
　この場合、酸化物半導体層４０とゲート絶縁膜３０又は絶縁膜５０との界面近傍（相互拡散が生じる部分）における酸化物半導体層４０中の添加元素（ＩＳＯ膜の場合はＳｉ）の濃度を高くするとよい。つまり、酸化物半導体層４０の膜厚方向に添加元素の濃度分布を形成するとよい。これにより、酸化物半導体層４０とゲート絶縁膜３０又は絶縁膜５０との界面を安定化させることができ、同一元素の相互拡散の影響を抑制することができる。
　また、上記のように、酸化物半導体層４０と当該酸化物半導体層４０に接する絶縁膜とが同一の元素を含む場合には、相互拡散が生じる部分である酸化物半導体層４０と絶縁膜（ゲート絶縁膜３０又は絶縁膜５０）との界面近傍における酸化物半導体層４０については、ダングリングボンドを終端するとよい。例えば、Ｎ２Ｏプラズマ処理を行うことで上記ダングリングボンドを終端することができる。これにより、酸化物半導体層４０とゲート絶縁膜３０又は絶縁膜５０との界面を安定化させることができ、同一元素の相互拡散の影響を抑制することができる。
　（他の実施の形態）
　上記の実施の形態では、ターゲット材の表面の酸化を抑制することによって酸素との結合解離エネルギーが大きい金属元素のスパッタリングレートの低下を抑制し、これによって、ターゲット材の組成と成膜後の酸化物半導体膜の組成との組成ずれを抑制したが、他の方法によって当該組成ずれを抑制することもできる。
　例えば、ターゲット材を構成する金属元素のスパッタリングレートの差による成膜後の酸化物半導体膜の組成変化を補正する方法もある。
　一例として、ターゲット（ターゲット材）の深さ方向に組成傾斜をつける方法がある。具体的には、図６に示すように、酸化物半導体膜４０ａをＤＣスパッタリングで成膜するときのロータリーカソード用のターゲットについて、相対的にスパッタリングレートが大きい金属元素の濃度を、ターゲットの深さ方向（厚み方向）に沿って深さが深いほど高くなるように構成する方法がある。なお、図６では、ロータリーカソード用のターゲットの一部を示しており、実際はシリンダーとして構成される。
　相対的にスパッタリングレートが小さい金属元素は飛びにくくターゲットに残っていき、一方、相対的にスパッタリングレートが大きい金属元素は飛びやすくターゲットから抜けていくことになる。これにより、ターゲットの経時的な使用によってターゲット材の組成と成膜後の酸化物半導体膜の組成とにずれが生じていく。
　これに対して、図６に示すように、ターゲットの構成元素の濃度に傾斜を持たせたターゲット７０を用いることによって、スパッタリングレートが小さく相対的にターゲットに残っていく金属元素についての補正を行うことができる。
　つまり、ターゲット材の組成と成膜後の酸化物半導体膜の組成との間の経時的な組成ずれを打ち消すために、ターゲット材表面の構成元素の濃度が常に一定になるようにターゲットの構成元素の濃度に傾斜を持たせている。これにより、ターゲットを使用し続けていっても、ターゲットからは、酸化物半導体を構成する金属元素が一定の割合で飛び出し続けることになる。つまり、スパッタリングレートが小さくターゲットに残っていく金属元素が上乗せられていく分を相殺するように補正することができる。なお、図６に示すターゲットには、Ｉｎ－Ｗ－Ｏ、Ｉｎ－Ｓ－Ｏ又はＩｎ－Ｇａ－Ｚｎ－Ｏの焼結体（バルク）が用いられている。
　このような構成のターゲットを用いることによっても、ターゲット材の組成と成膜後の酸化物半導体膜の組成との組成ずれを抑制することができる。
　また、ターゲット材を構成する金属元素のスパッタリングレートの差による成膜後の酸化物半導体膜の組成変化を補正する他の方法として、ロータリーカソードを用いたスパッタ装置において、酸化物半導体を構成する複数の金属酸化物のターゲットプレートをターゲットのシリンダー回転方向に所定の面積比で交互に並べたターゲットを用いて多元スパッタを行う方法もある。
　この場合、成膜される酸化物半導体膜の組成は、複数の金属酸化物のターゲットプレートの面積比で規定される。つまり、金属酸化物（ターゲット材）の深さ方向に減り方にかかわらず、複数の金属酸化物のターゲットプレートの面積比によって酸化物半導体膜の組成を制御することができる。
　例えば、ＩＳＯ膜やＩＷＯ膜等のように２種の金属元素からなる酸化物半導体膜を成膜する場合、図７Ａ及び図７Ｂに示すように、ロータリーカソード用のターゲット８０として、第１金属酸化物ターゲットプレート８１と第２金属酸化物ターゲットプレート８２とが所定の面積比でシリンダー回転方向に交互に並べられたものを用いることができる。この場合、スパッタリングレートが小さくターゲットから飛びにくい金属元素の金属酸化物に対応するターゲットプレートについては面積を大きくし、一方、スパッタリングレートが大きくターゲットから飛びやすい金属元素の金属酸化物に対応するターゲットプレートについては面積を小さくする。
　また、ＩＺＧＯ膜等のように３種の金属元素からなる酸化物半導体膜を成膜する場合は、図８Ａ及び図８Ｂに示すように、第１金属酸化物ターゲットプレート９１と第２金属酸化物ターゲットプレート９２と第３金属酸化物ターゲットプレート８３とが所定の面積比でシリンダー回転方向に交互に並べられたターゲット９０を用いればよい。
　この場合も、スパッタリングレートが小さくターゲットから飛びにくい金属元素の金属酸化物に対応するターゲットプレートについては面積を大きくし、スパッタリングレートが大きくターゲットから飛びやすい金属元素の金属酸化物に対応するターゲットプレートについては面積を小さくすればよい。
　一例として、ＩＧＺＯ膜（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）を成膜する場合、第１金属酸化物ターゲットプレート９１は母材酸化物であるＩｎＯからなり、第２金属酸化物ターゲットプレートは添加元素酸化物であるＷＯからなり、第３金属酸化物ターゲットプレート９３は添加元素酸化物であるＺｎＯからなる。この場合、Ｉｎ及びＧａは、スパッタリングレートが小さくターゲットから飛びにくい金属元素であるので、ＩｎＯである第１金属酸化物ターゲットプレート９１及びＧａＯである第２金属酸化物ターゲットプレート９２については面積を大きくする。一方、Ｚｎはスパッタリングレートが大きくターゲットから飛びやすい金属元素であるので、ＺｎＯである第３金属酸化物ターゲットプレート９３については面積を小さくする。
　このように、図７Ａ及び図７Ｂ、又は、図８Ａ及び図８Ｂに示すようなターゲットを用いることによっても、ターゲット材の組成と成膜後の酸化物半導体膜の組成との組成ずれを抑制することができる。
　なお、図７Ａ～図８Ｂでは、同じ金属酸化物ターゲットであっても複数回繰り返して並べたが、１回ずつであってもよい。但し、同じ金属酸化物ターゲットの繰り返し回数が多いほど、均一な組成で酸化物半導体膜を成膜することができる。
　以上、図６～図８Ｂに示すようなターゲットを用いることによって酸化物半導体膜の組成ずれを抑制する方法（他の実施の形態）について説明したが、これらの他の実施の形態は、上記の実施の形態とは別に行ってもよいし、上記実施の形態と組み合わせて行ってもよい。
　（変形例）
　以上、薄膜トランジスタの製造方法について、実施の形態に基づいて説明したが、本開示の技術は、上記実施の形態に限定されるものではない。
　例えば、上記実施の形態では、酸化雰囲気下でアニール処理又はプラズマ処理を行うことで酸化物半導体膜４０ａのキャリア密度を下げたが、これに限るものでではない。具体的には、酸化雰囲気下でアニール処理又はプラズマ処理に代えて、オゾン処理、Ｎ２Ｏプラズマ処理又はＯ２プラズマ処理等の酸化処理を行ってもよい。これらの酸化処理によっても酸化物半導体膜４０ａのキャリア密度を下げることができる。
　例えば、上記実施の形態では、ボトムゲート型構造のＴＦＴとしたが、トップゲート型構造のＴＦＴにも適用することができる。
　また、上記実施の形態における薄膜トランジスタは、有機ＥＬ表示装置や液晶表示装置等の表示装置に適用することもできる。この場合、有機ＥＬ表示装置（有機ＥＬパネル）や液晶表示装置等の表示装置は、フラットパネルディスプレイとして利用することができる。例えば、表示装置は、テレビジョンセット、パーソナルコンピュータ又は携帯電話等、あらゆる電子機器の表示パネルとして利用することができる。
　その他、各実施の形態及び変形例に対して当業者が思いつく各種変形を施して得られる形態や、本開示の趣旨を逸脱しない範囲で各実施の形態及び変形例における構成要素及び機能を任意に組み合わせることで実現される形態も本開示に含まれる。
　本開示の技術は、酸化物半導体層を有する薄膜トランジスタの製造方法として有用である。
　１　薄膜トランジスタ
　１０　基板
　２０　ゲート電極
　３０　ゲート絶縁膜
　４０　酸化物半導体層
　４０ａ　酸化物半導体膜
　５０　絶縁膜
　６０Ｓ　ソース電極
　６０Ｄ　ドレイン電極
　６０ａ　ソースドレイン電極膜
　７０、８０、９０　ターゲット
　８１、９１　第１金属酸化物ターゲットプレート
　８２、９２　第２金属酸化物ターゲットプレート
　９３　第３金属酸化物ターゲットプレート

Claims (6)

  1. 　酸化物半導体層を有する薄膜トランジスタの製造方法であって、
    　所定のプロセスガスを導入してスパッタリングを行うことによって、キャリア密度が所定の第１の値を越えるように酸化物半導体膜を成膜する工程と、
    　前記酸化物半導体膜のキャリア密度が前記第１の値以下となるように、酸化雰囲気下でアニール処理又はプラズマ処理を行う工程とを含む
    　薄膜トランジスタの製造方法。
  2. 　アニール処理又はプラズマ処理を行う前記工程では、前記酸化物半導体膜のキャリア密度が前記第１の値以下の所定の第２の値となるようにアニール処理又はプラズマ処理を行い、
    　前記第１の値は、前記第２の値の１０３倍以上である
    　請求項１に記載の薄膜トランジスタの製造方法。
  3. 　前記第１の値は、１×１０１８ｃｍ－３である
    　請求項１又は２に記載の薄膜トランジスタの製造方法。
  4. 　前記所定のプロセスガスには、Ｏ２ガス及びＡｒガスが含まれており、
    　前記酸化物半導体膜を成膜する工程では、前記酸化物半導体膜のキャリア密度が前記第１の値を越えるように、Ｏ２／（Ｏ２＋Ａｒ）を制御する
    　請求項１～３のいずれか１項に記載の薄膜トランジスタの製造方法。
  5. 　前記所定のプロセスガスには、Ｈ２ガス及びＡｒガスが含まれており、
    　還元性雰囲気下で前記酸化物半導体膜を成膜する
    　請求項１～３のいずれか１項に記載の薄膜トランジスタの製造方法。
  6. 　前記所定のプロセスガスには、Ｈ２Ｏガス及びＡｒガスが含まれており、
    　スパッタターゲットの表面にＨ又はＯＨを作用させつつ前記酸化物半導体膜を成膜する
    　請求項１～３のいずれか１項に記載の薄膜トランジスタの製造方法。
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