KR20150038352A - 박막 트랜지스터 및 표시 장치 - Google Patents

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Abstract

산화물 반도체층 박막을 구비한 박막 트랜지스터에 있어서, 광이나 바이어스 스트레스 등에 대해 임계값 전압의 변화량이 작고, 스트레스 내성이 우수한 박막 트랜지스터를 제공한다. 본 발명의 박막 트랜지스터는, 게이트 전극과, 채널층에 사용되는 이층 이상의 산화물 반도체층과, 산화물 반도체층의 표면을 보호하기 위한 에치 스토퍼층과, 소스·드레인 전극과, 게이트 전극과 채널층 사이에 배치되는 게이트 절연막을 구비한 박막 트랜지스터이며, 게이트 절연막과 직접 접촉하는 산화물 반도체층을 구성하는 금속 원소는, In, Zn 및 Sn으로 구성됨과 함께, 상기 산화물 반도체층과 직접 접촉하는 게이트 절연막 내의 수소 농도는 4원자％ 이하로 제어된 것이다.

Description

박막 트랜지스터 및 표시 장치{THIN FILM TRANSISTOR AND DISPLAY DEVICE}
본 발명은, 액정 디스플레이나 유기 EL 디스플레이 등의 표시 장치에 사용되는 박막 트랜지스터(TFT) 및 당해 박막 트랜지스터를 구비한 표시 장치에 관한 것이다.
아몰퍼스(비정질) 산화물 반도체는, 범용의 아몰퍼스 실리콘(a-Si)에 비해 높은 캐리어 이동도(전계 효과 이동도라고도 함. 이하, 단순히 「이동도」라 하는 경우가 있음)를 갖고, 광학 밴드 갭이 크고, 저온에서 성막할 수 있기 때문에, 대형·고해상도·고속 구동이 요구되는 차세대 디스플레이나, 내열성이 낮은 수지 기판 등에의 적용이 기대되고 있다(특허문헌 1 등).
산화물 반도체 중에서도, 특히, 인듐, 갈륨, 아연 및 산소로 이루어지는 아몰퍼스 산화물 반도체(In-Ga-Zn-O, 이하 「IGZO」라 하는 경우가 있음)는, 매우 높은 캐리어 이동도를 갖기 때문에, 바람직하게 사용되고 있다. 예를 들어, 비특허문헌 1 및 2에는, In:Ga:Zn=1.1:1.1:0.9(원자％비)의 산화물 반도체 박막을 박막 트랜지스터(TFT)의 반도체층(활성층)에 사용한 것이 개시되어 있다.
산화물 반도체를 박막 트랜지스터의 반도체층으로서 사용하는 경우, 캐리어 농도(이동도)가 높을뿐만 아니라, TFT의 스위칭 특성(트랜지스터 특성, TFT 특성)이 우수한 것이 요구된다. 구체적으로는, (1) 온 전류[게이트 전극과 드레인 전극에 정(正)전압을 가하였을 때의 최대 드레인 전류]가 높고, (2) 오프 전류[게이트 전극에 부(負)전압을, 드레인 전압에 정전압을 각각 가하였을 때의 드레인 전류]가 낮고, (3) SS값(Subthreshold Swing;드레인 전류를 1자리수 올리는 데 필요한 게이트 전압)이 낮고, (4) 임계값 전압(드레인 전극에 정전압을 가하고, 게이트 전압에 정부 어느 하나의 전압을 가하였을 때에 드레인 전류가 흐르기 시작하는 전압)이 시간적으로 변화하지 않고 안정적이며, 또한, (5) 이동도가 높은 것 등이 요구된다.
또한, IGZO 등의 산화물 반도체층을 사용한 TFT는, 전압 인가나 광 조사 등의 스트레스에 대한 내성(스트레스 내성)이 우수한 것이 요구된다. 예를 들어, 게이트 전극에 전압을 계속해서 인가하였을 때나, 반도체층에서 흡수가 일어나는 청색대의 광을 계속해서 조사하였을 때에, 박막 트랜지스터의 게이트 절연막과 반도체층 계면에 차지가 트랩되고, 반도체층 내부의 전하의 변화로부터, 임계값 전압이 부(負)측으로 대폭으로 변화(시프트)하고, 이에 의해, TFT의 스위칭 특성이 변화하는 것이 지적되고 있다. 광 조사나 전압 인가에 의한 스트레스에 의해 스위칭 특성이 변화하면, 표시 장치 자체의 신뢰성 저하를 초래한다.
또한, 유기 EL 디스플레이에 있어서도 마찬가지로, 발광층으로부터의 누설광이 반도체층에 조사되고, 임계값 전압 등의 값이 변동된다고 하는 문제가 발생한다.
이와 같이, 특히, 임계값 전압의 시프트는, TFT를 구비한 액정 디스플레이나 유기 EL 디스플레이 등의 표시 장치 자체의 신뢰성 저하를 초래하기 때문에, 스트레스 내성의 향상(스트레스 인가 전후의 변화량이 적은 것)이 강하게 요망되고 있다.
TFT의 전기 특성을 개선한 기술로서, 예를 들어, 특허문헌 2를 들 수 있다. 특허문헌 2에는, 채널 영역을 형성하는 산화물 반도체층과 접하는 절연층(게이트 절연층을 포함함)의 수소 농도를 6×1020atoms/㎤ 미만으로 저감하고, 산화물 반도체층에의 수소의 확산을 억제하는 기술이 개시되어 있다. 산화물 반도체층에 수소가 확산되면, 산화물 반도체층 내의 캐리어가 과잉으로 되고, 이로 인해, 임계값 전압이 마이너스 방향으로 변동해 버려, 게이트 전극에 전압이 인가되어 있지 않은 상태(Vg=0V)에 있어서도 드레인 전류가 흘러(노멀리 온), 전기 특성이 불량한 트랜지스터로 된다. 따라서, 특허문헌 2에서는, 산화물 반도체층과 접하는 절연층을, 수소 농도가 저감된 산화물 절연층으로 함으로써 산화물 반도체층에의 수소의 확산을 억제하고 있고, 산화물 반도체층의 결함에 절연층으로부터 산소가 공급되기 때문에, 트랜지스터의 전기 특성이 양호해진다고 기재되어 있다. 특허문헌 2에는, 그러한 효과를 발휘시키기 위한 절연층 내의 수소 농도는 6×1020atoms/㎤ 미만으로 저감할 필요가 있다고 기재되어 있다. 또한, 이러한 수소 농도를 저감한 절연층을 플라즈마 CVD법으로 형성하는 경우, 퇴적성 가스로서 분자 구조에 수소가 포함되어 있지 않는 가스를 선택하여 사용하는 (즉, 통상 사용되는 SiH4가 아니라 SiF4를 사용함) 것이 불가결한 것도 기재되어 있다. 그러나, 상기 특허문헌 2에서는, 스트레스 내성의 향상(특히, 광이나 바이어스 스트레스에 대한 임계값 전압 변화의 저감)에 대해 완전히 유의하고 있지 않다.
일본 특허 공개 제2011-108873호 공보 일본 특허 공개 제2012-9845호 공보
고체 물리, VOL44, P621(2009) Nature, VOL432, P488(2004)
본 발명은, 상기 사정에 비추어 이루어진 것이며, 그 목적은, 산화물 반도체층 박막을 구비한 박막 트랜지스터에 있어서, 광이나 바이어스 스트레스 등에 대해 임계값 전압의 변화량이 작고, 스트레스 내성이 우수한 박막 트랜지스터 및 박막 트랜지스터를 구비한 표시 장치를 제공하는 데 있다.
상기 과제를 해결할 수 있었던 본 발명의 박막 트랜지스터는, 게이트 전극과, 채널층에 사용되는 이층 이상의 산화물 반도체층과, 산화물 반도체층의 표면을 보호하기 위한 에치 스토퍼층과, 소스·드레인 전극과, 게이트 전극과 채널층 사이에 배치되는 게이트 절연막을 구비한 박막 트랜지스터이며, 상기 게이트 절연막과 직접 접촉하는 상기 산화물 반도체층을 구성하는 금속 원소는, In, Zn 및 Sn으로 구성됨과 함께, 상기 산화물 반도체층과 직접 접촉하는 상기 게이트 절연막 내의 수소 농도는 4원자％ 이하로 제어된 것인 것에 요지를 갖는 것이다.
본 발명의 바람직한 실시 형태에 있어서, 상기 게이트 절연막은, 단층 구조, 또는 이층 이상의 적층 구조를 갖고, 상기 적층 구조를 갖는 경우에는, 상기 산화물 반도체층과 직접 접촉하는 층 내의 수소 농도가 4원자％ 이하로 제어된 것이다.
본 발명의 바람직한 실시 형태에 있어서, 상기 게이트 절연막과 직접 접촉하는 산화물 반도체층은, 산소를 제외한 전체 금속 원소에 대한 각 금속 원소의 함유량(원자％)을 각각, [In], [Zn] 및 [Sn]으로 하였을 때, 이하의 관계
15≤[In]≤35, 50≤[Zn]≤60, 15≤[Sn]≤30을 만족하는 것이며, 또한, 상기 소스·드레인 전극과 직접 접촉하는 산화물 반도체층은, 산소를 제외한 전체 금속 원소에 대한 각 금속 원소의 함유량(원자％)을 각각, [In], [Zn], [Sn] 및 [Ga]로 하였을 때, 이하의 관계
10≤[In]≤20, 30≤[Zn]≤40, 5≤[Sn]≤15, 35≤[Ga]≤50
을 만족하는 것이다.
본 발명에는, 상기 중 어느 하나에 기재된 박막 트랜지스터를 구비한 표시 장치도 포함된다.
본 발명에 따르면, 산화물 반도체층과 직접 접촉하는 게이트 절연막 내의 수소 농도가 적절한 범위로 저감되어 있기 때문에, 스위칭 특성 및 스트레스 내성이 우수한[구체적으로는, 부(負) 바이어스 인가 전후의 임계값 전압의 시프트량이 적은 것은 물론, 광 조사 및 부 바이어스 인가 전후의 임계값 전압의 시프트량이 적은 것] 박막 트랜지스터를 제공할 수 있었다. 본 발명의 박막 트랜지스터를 사용하면, 신뢰성이 높은 표시 장치가 얻어진다.
도 1은 본 발명의 박막 트랜지스터를 설명하기 위한 개략 단면도이다.
본 발명자들은, 소정의 금속 원소로 구성되는 산화물 반도체층을 TFT의 활성층에 사용하였을 때의 스트레스 내성(부 바이어스 인가 전후 및 광 조사+부 바이어스 인가 전후의 임계값 전압의 시프트량이 적은 것)이 우수한 박막 트랜지스터를 제공하기 위해, 검토를 거듭해 왔다. 그 결과, 산화물 반도체층과 직접 접촉하는 게이트 절연막 내의 수소 농도를 적절한 범위 내로 저감하면, 소기의 목적이 달성되는 것을 밝혀 냈다. 또한, 이러한 게이트 절연막은, 적어도 산화물 반도체층과 직접 접촉하는 게이트 절연막을 플라즈마 CVD법으로 성막할 때의 조건(예를 들어, 온도, 성막 파워 밀도, 퇴적 가스로서 N2O에 대한 SiH4의 유량비)을 적절하게 제어하면 되는 것을 발견하여, 본 발명을 완성하였다.
즉, 본 발명의 박막 트랜지스터는, 게이트 전극과, 채널층에 사용되는 이층 이상의 산화물 반도체층과, 산화물 반도체층의 표면을 보호하기 위한 에치 스토퍼층과, 소스·드레인 전극(「S/D 전극」이라 칭해지는 경우도 있음)과, 게이트 전극과 채널층 사이에 배치되는 게이트 절연막을 구비한 박막 트랜지스터이며, 게이트 절연막과 직접 접촉하는 산화물 반도체층을 구성하는 금속 원소는, In, Zn 및 Sn으로 구성됨과 함께, 산화물 반도체층과 직접 접촉하는 게이트 절연막 내의 수소 농도가 4원자％ 이하로 제어된 것인 것에 특징이 있다.
본 명세서에 있어서 [In], [Zn], [Sn], [Ga]라 함은, 산소(O)를 제외한 전체 금속 원소(In, Zn, Sn 및 경우에 따라서는 Ga)에 대한, In, Zn, Sn, Ga의 각 함유량(원자％)을 의미한다.
본 명세서에 있어서 「스트레스 내성이 우수한」이라 함은, 후기하는 실시예에 기재된 방법으로, (가) 게이트 전극에 부 바이어스를 인가하는 스트레스 인가 시험(NBTS) 및 (나) 시료에 백색광을 조사하면서, 게이트 전극에 부 바이어스를 계속해서 인가하는 스트레스 인가 시험(LNBTS)을, 각각 2시간 행하였을 때, 이하의 요건을 만족하는 것을 의미한다.
(가) NBTS에 대해, 스트레스 인가 시험 전후의 임계값 전압(Vth)의 시프트량 ΔVth(절댓값)가 5.0V 미만
(나) LNBTS에 대해, 스트레스 인가 시험 전후의 임계값 전압(Vth)의 시프트량 ΔVth(절댓값)가 5.0V 미만, SS값이 0.55V/decade 미만, 또한 스트레스 인가 시험 전후의 온 전류(Ion)의 변화량 ΔIon(절댓값)이 10％ 미만
이들의 측정 방법은, 후기하는 실시예의 란에 상세하게 설명한다.
또한, 상술한 특허문헌 2에 있어서도, 게이트 절연층 내의 수소 농도를 저감하여 전기 특성의 개선을 도모한 기술이 개시되어 있지만, 본 발명과는, 이하의 점에서 상이하다.
우선, 본 발명에서는, 상기한 바와 같이 스트레스 인가 전후의 임계값 전압의 변화량이 적은 스트레스 내성이 우수한 박막 트랜지스터의 제공을 해결 과제로 하고 있는데 반해, 특허문헌 2에서는, 임계값 전압에 관한 기재는 있지만, 스트레스 내성의 향상에 관한 기재는 없다. 본 발명자들의 검토 결과에 의하면, 게이트 절연막의 수소량을 저감함으로써 부 바이어스 스트레스 내성(NBTS)이 향상되는 것이 판명되었다. 또한, 게이트 절연막의 수소량의 저감에 의해, 상기 NBTS에 광 조사를 부가한 부 바이어스+광 조사 스트레스 내성(LNBTS)도 향상되는 것이 판명되었다. 이들의 지식은, 특허문헌 2에는 기재되어 있지 않다.
또한, 양자는, 엄밀하게는 게이트 절연층 내의 수소 농도의 범위도 상이하다. 이것은, 게이트 절연층을 얻기 위한 양자의 성막 방법이 상이한 것에 기인하는 것이다(상세는 후술함). 즉, 상술한 바와 같이, 특허문헌 2에서는 퇴적 가스로서, 게이트 절연층의 성막에 통상 사용되는 SiH4를 사용하지 않고, 통상 사용되지 않는 SiF4를 선택하여 사용함으로써, 게이트 절연층 내의 수소 농도를 6×1020atoms/㎤ 미만(=0.667원자％ 미만)까지 현저하게 저감하고 있다. 이에 반해, 본 발명에서는, 게이트 절연층의 성막에 통상 사용되는 SiH4를 사용하는 것을 전제로 하고 있고, 가스의 유량비, 온도, 성막 파워 밀도 등을 적절하게 제어함으로써 게이트 절연층 내의 수소 농도를 4원자％ 이하로 저감하는 것이다. 특허문헌 2와 같이 극단적으로 수소량을 저감하면, 게이트 절연층 성막시의 성막 온도가 너무 높아지거나, 투입 파워가 너무 높아지거나, 성막 레이트가 극단적으로 느려지기 때문에, TFT 제조의 택트 타임이 증가하여, 적절하지 않다. 따라서, 실용화의 관점에서, 본 발명에 있어서의 게이트 절연층 내의 수소 농도의 하한은, 특허문헌 2의 상한(0.667원자％ 미만)을 초과하고 있는(0.667원자％ 이상) 것이 바람직하다.
이하, 도 1을 참조하면서, 본 발명의 박막 트랜지스터(TFT) 및 그 바람직한 제조 방법에 대해 상세하게 설명한다. 단, 도 1은, 본 발명에 관한 TFT의 바람직한 일 실시 형태를 설명하기 위한 개략 단면도이며, 본 발명은 이것에 한정하는 취지는 아니다. 예를 들어, 도 1에서는, 보텀 게이트형의 TFT를 나타내고 있지만, 이것에 한정되지 않고, 기판 측으로부터 순서대로, 산화물 반도체층 상에 게이트 절연막과 게이트 전극을 이 순서로 구비한 톱 게이트형의 TFT여도 된다.
도 1에 나타내는 바와 같이, 본 실시 형태의 TFT는, 기판(1) 상에 게이트 전극(2) 및 게이트 절연막(3)이 순차적으로 형성되고, 게이트 절연막(3) 상에 산화물 반도체층(4)이 형성되어 있다. 산화물 반도체층(4) 상에는 소스·드레인 전극(5)이 형성되고, 그 위에 보호막(절연막)(6)이 형성되고, 콘택트 홀(7)을 통해 투명 도전막(8)이 드레인 전극(5)에 전기적으로 접속되어 있다. 또한, 산화물 반도체층(4) 상에는, 산화물 반도체층(4)의 표면을 보호하기 위한 에치 스토퍼층(9)이 형성되어 있다.
우선, 기판을 준비한다. 본 발명에 사용되는 기판(1)은, 표시 장치의 분야에서 통상 사용되는 것이라면 특별히 한정되지 않고, 예를 들어, 무알칼리 글래스, 소다 라임 글래스 등이 예시된다. 이들 중 바람직한 것은, 무알칼리 글래스이다.
다음으로, 기판(1) 상에, 게이트 전극(2)을 형성한다. 게이트 전극(2)의 종류도 특별히 한정되지 않고, 본 발명의 기술분야에 있어서 범용되고 있는 것을 사용할 수 있다. 구체적으로는, 전기 저항률이 낮은 Al이나 Cu의 금속이나, 내열성이 높은 Mo, Cr, Ti 등의 고융점 금속이나, 이들의 합금을 바람직하게 사용할 수 있다. 게이트 전극(2)을 형성하는 방법도 특별히 한정되지 않고, 통상 사용되는 방법을 채용할 수 있다.
다음으로, 게이트 절연막(3)을 형성한다. 게이트 절연막(3)은, 게이트 전극(2)과, 채널층으로서 사용되는 산화물 반도체층(4) 사이에 배치되는 것이다. 그리고, 본 발명에서는, 상기 산화물 반도체층과 직접 접촉하는 게이트 절연막(3) 내의 수소 농도가 4원자％ 이하로 제어되어 있는 것에 특징이 있다. 본 발명자들의 실험 결과에 의하면, 산화물 반도체층(4)과 계면을 접하는 게이트 절연막(3) 내의 수소량을 제어함으로써, 바이어스 스트레스 및 광+부 바이어스 스트레스에 대한 내성이 현저하게 향상되는 것이 판명되었다(후기하는 실시예를 참조).
또한, 게이트 절연막(3)은, 단층으로 구성되어 있어도 되고, 이층 이상의 적층으로 구성되어 있어도 된다. 적층 구조의 층수는 특별히 한정되지 않지만, 생산성, 가공성 등을 고려하면, 대략, 삼층 이하로 적층되어 있는 것이 바람직하다.
게이트 절연막(3)이 적층 구조를 갖는 경우, 산화물 반도체층(4)과 직접 접촉하는 층 내의 수소 농도가 4원자％ 이하로 제어되어 있으면 되고, 직접 접촉하지 않는 층 내의 수소 농도는 특별히 한정되지 않는다.
스트레스 내성 향상의 관점에서는, 게이트 절연막(3) 내의 수소 농도는 작을수록 좋고, 바람직하게는 3.5원자％ 이하이며, 보다 바람직하게는 3원자％ 이하이다. 게이트 절연막(3) 내의 수소 농도의 하한은, 상기 특성의 관점에서는 특별히 한정되지 않지만, 후술하는 게이트 절연막(3)의 성막 방법을 고려하면, 특허문헌 2의 상한(0.667원자％ 미만)을 초과하는 것이 바람직하다(0.667원자％ 이상).
본 발명에 있어서, 게이트 절연막 내의 수소 농도는, 플라즈마 CVD법에 있어서의 성막 조건을 적절하게 제어함으로써 소정 범위로 저감할 수 있다.
구체적으로는, 우선 성막시의 온도를, 대략, 250℃ 이상으로 제어하는 것이 바람직하다. 후기하는 실시예에서 실증한 바와 같이, 성막시의 온도가 250℃를 하회하면, 수소 농도를 충분히 저감시킬 수 없어, 스트레스 내성이 저하된다. 이것은, 성막 온도가 저하됨으로써 형성되는 막의 밀도가 저하되고, SiO2막 내의 Si-H 결합이 증가되기 때문이라고 추정된다. 보다 바람직한 성막 온도는 270℃ 이상이며, 더욱 바람직하게는 300℃ 이상이다. 또한, 그 상한은, 사용하는 장치의 상한 온도 등을 고려하면, 대략, 450℃ 이하로 제어하는 것이 바람직하다.
또한, 성막시의 파워 밀도는, 대략, 0.6W/㎠ 이상으로 제어하는 것이 바람직하다. 후기하는 실시예에서 실증한 바와 같이, 성막시의 파워 밀도가, 대략, 0.6W/㎠를 하회하면, 수소 농도를 충분히 저감시킬 수 없어, 스트레스 내성이 저하된다. 이것은, 성막 파워 밀도가 너무 낮으면, 막 밀도가 저하되어, Si-H 결합이 막 내에 수용되기 때문이라고 추정된다. 보다 바람직한 성막 파워 밀도는 0.66W/㎠ 이상이며, 더욱 바람직하게는 0.7W/㎠ 이상이다.
또한, 성막시의 가스는, N2O에 대해 SiH4를 가능한 한 적게 하는, 즉, SiH4/N2O로 표현되는 유량비(체적비)를 일정 이하로 하는 것이 바람직하다. 이 유량비가 높은 경우, SiO2의 막 밀도의 저하가 보이고 있어, Si-H 결합을 많이 포함한다고 생각된다.
상기 이외의 성막 조건은, 특별히 한정되지 않고, 일반적으로 행해지고 있는 조건을 채용할 수 있다.
예를 들어, 가스압은, 방전이 안정되는 정도의 가스압으로서, 대략, 50∼300㎩로 제어하는 것이 바람직하다.
상기 방법에 의해 형성되는 게이트 절연막(3)은, 실리콘 산화막(SiO2)이 주이지만, 그 밖에, 막 내의 수소 함유량이 증가하지 않는 범위에서 Si-N 결합이 포함되어 있어도 된다.
예를 들어, SiO2로 대표되는 실리콘 산화막(SiOx)은 치밀하고 양호한 절연 특성을 발현하지만, 성막 속도가 느리다고 하는 결점이 있다. 따라서, 비교적 성막 속도가 빠른 SiNx막과 SiOx막을 적층하여 게이트 절연막(3)을 구성함으로써, 절연 특성과 생산성의 양립을 도모하는 것이 가능해진다. 이 경우, 절연 특성을 확보하기 위해서는, SiNx막의 두께는, SiOx막의 두께에 비해 50배 이하가 바람직하고, 25배 이하가 보다 바람직하다.
다음으로, 게이트 절연막(3) 상에 산화물 반도체층(4)을 형성한다. 이 산화물 반도체층(4)은, 통상, 상기 게이트 절연막(3)과 소스·드레인 전극(S/D 전극)(5) 사이에 배치되어 있다. 본 발명에 있어서 게이트 절연막(3)과 직접 접촉하는 산화물 반도체층(이하 「게이트 절연막측 산화물 반도체층」이라 칭하는 경우도 있음)(4)의 금속 원소는, In, Zn 및 Sn으로 구성되어 있다(산화물 반도체층=IZTO).
상기 금속 원소의 작용의 개략은 이하와 같다.
우선, In은, 캐리어를 많게 하여 이동도를 높이는 작용을 갖는다. 단, In량이 많아지면, 캐리어가 너무 많아져 도체화되는 것 이외에, 스트레스에 대한 안정성이 저하된다.
Sn은, 습식 에칭성 등, 산화물 반도체층의 약액 내성을 향상시키는 작용을 갖는다. 단, Sn량이 많아지면, 에칭 가공성이 저하된다.
Zn은, 아몰퍼스 구조의 안정화에 기여하고 있다고 생각되고 있고, 스트레스에 대한 안정성 향상에도 기여한다. 단, Zn량이 많아지면, 산화물 반도체 박막이 결정화되거나, 에칭시에 잔사가 발생한다.
산화물 반도체층(4)은, 이층 이상의 적층으로 구성되어 있다. 적층 구조의 층수는 특별히 한정되지 않지만, 생산성, 가공성 등을 고려하면, 대략, 삼층 이하인 것이 바람직하고, 이층인 것이 보다 바람직하다.
게이트 절연막측 산화물 반도체층 이외의 각 층을 구성하는 금속 원자는, 특별히 제한되지 않는다. 통상은, 게이트 절연막측 산화물 반도체층 이외의 각 층은, 상기 In, Zn 및 Sn을 포함하여 구성되는 것이 바람직하다.
특히, 소스·드레인 전극(S/D 전극)(5)과 직접 접촉하는 산화물 반도체층(이하 「S/D 전극측 산화물 반도체층」이라 칭하는 경우도 있음)은, 상기 In, Zn, Sn과 함께, Ga를 포함하는 것이 바람직하다. 이에 의해 스트레스 내성을 보다 한층 향상시킬 수 있다.
Ga는, 산소 결손을 저감하고, 산화물 반도체층의 아몰퍼스 구조를 안정화시키는 것 외에, 스트레스 내성(특히 광+부 바이어스 스트레스에 대한 내성)을 향상시키는 작용을 갖는다. 단, Ga량이 많아지면, 이동도가 저하된다.
산화물 반도체층(4)을 구성하는 각 금속 원자의 바람직한 메탈비[산소를 제외한 전체 금속 원소에 대한 각 금속 원소의 바람직한 함유량(원자％)]는, 양호한 TFT 특성 등이 얻어지도록, 적절하게 제어하는 것이 바람직하다.
구체적으로는, 상기 게이트 절연막측 산화물 반도체층은, 산소를 제외한 전체 금속 원소에 대한 각 금속 원소의 함유량(원자％)을 각각, [In], [Zn] 및 [Sn]으로 하였을 때, 이하의 관계를 만족하는 것이 바람직하다. 이에 의해, 상술한 각 원소의 바람직한 작용을 유효하게 발휘시킬 수 있게 된다.
15≤[In]≤35(보다 바람직하게는, 15≤[In]≤25)
50≤[Zn]≤60
15≤[Sn]≤30
또한, 상기 S/D 전극측 산화물 반도체층은, 산소를 제외한 전체 금속 원소에 대한 각 금속 원소의 함유량(원자％)을 각각, [In], [Zn], [Sn] 및 [Ga]로 하였을 때, 이하의 관계를 만족하는 것이 바람직하다. 이에 의해, 상술한 각 원소의 바람직한 작용을 유효하게 발휘시킬 수 있게 된다.
10≤[In]≤20
30≤[Zn]≤40
5≤[Sn]≤15
35≤[Ga]≤50
산화물 반도체층(4)의 바람직한 막 두께(합계 막 두께)는, 대략, 10㎚ 이상, 200㎚ 이하이다.
산화물 반도체층(4)은, 박막과 같은 조성의 스퍼터링 타깃을 사용한 DC 스퍼터링법 또는 RF 스퍼터링법에 의해 성막하는 것이 바람직하다. 혹은, 복수의 종류의 스퍼터링 타깃을 사용한 코스퍼터(Co-Sputter)법에 의해 성막해도 된다.
산화물 반도체층(4)을 습식 에칭한 후, 패터닝한다. 패터닝의 직후에, 산화물 반도체층(4)의 막질 개선을 위해, 예를 들어, 온도:250∼350℃(바람직하게는 300∼350℃), 시간:15∼120분(바람직하게는 60∼120분)의 조건으로 열처리(프리 어닐)를 행해도 된다. 이에 의해, 트랜지스터 특성의 온 전류 및 전계 효과 이동도가 상승하여, 트랜지스터 성능이 향상되게 된다.
다음으로, 산화물 반도체층(4)의 표면(S/D 전극측 산화물 반도체층의 표면)을 보호하기 위해, 에치 스토퍼층(9)을 형성한다. 에치 스토퍼층(9)은, 소스·드레인 전극(S/D 전극)(5)을 습식 에칭할 때, 산화물 반도체층(4)이 에칭되어 데미지를 받아, 산화물 반도체(4)의 표면에 결함이 발생하여 트랜지스터 특성이 저하되는 것을 방지하는 목적으로 형성되는 것이다. 에치 스토퍼층(9)의 종류는 특별히 한정되지 않고, 예를 들어, SiO2 등의 절연막을 들 수 있다. 에치 스토퍼층(9)은, 플라즈마 CVD법 등에 의해 성막 및 패터닝되고, 채널 표면을 보호하도록 형성된다.
이어서, 산화물 반도체층(4)과, 다음에 형성하는 소스·드레인 전극(5)과의 콘택트를 취하기 위해, 포토리소그래피 및 건식 에칭을 실시하여 전극 형성용의 패터닝을 행한다.
다음으로, 소스·드레인 전극(5)을 형성한다. 본 발명에 사용되는 소스·드레인 전극(5)의 종류는 특별히 한정되지 않고, 범용되고 있는 것을 사용할 수 있다. 예를 들어, 게이트 전극과 마찬가지로, Al, Mo나 Cu 등의 금속 또는 합금을 사용해도 되고, 후기하는 실시예와 같이 순Mo를 사용해도 된다.
소스·드레인 전극(5)의 형성 방법으로서는, 예를 들어, 마그네트론 스퍼터링법에 의해 금속 박막을 성막한 후, 포토리소그래피에 의해 패터닝하고, 습식 에칭을 행하여 전극을 형성할 수 있다.
소스·드레인 전극(5)의 다른 형성 방법으로서, 예를 들어, 마그네트론 스퍼터링법에 의해 금속 박막을 성막한 후, 리프트 오프법에 의해 형성하는 방법을 들 수 있다. 이 방법에 의하면, 습식 에칭을 행하지 않고 전극을 가공하는 것도 가능하다.
다음으로, 산화물 반도체층(4) 상에 보호막(절연막)(6)을 성막한다. 보호막(6)은, 예를 들어, CVD법에 의해 성막할 수 있다. 또한, 산화물 반도체층(4)의 표면(S/D 전극측 산화물 반도체층의 표면)은, CVD에 의한 플라즈마 데미지에 의해 용이하게 도체화되어 버리므로(아마 산화물 반도체 표면에 생성되는 산소 결손이 전자 도너로 되기 때문이라고 추정됨), 보호막(6)의 성막 전에 N2O 플라즈마 조사를 행해도 된다. N2O 플라즈마의 조사 조건은, 하기 문헌에 기재된 조건을 채용할 수 있다.
J.㎩rk 외, Appl.Phys.Lett., 93, 053505(2008).
다음으로, 포토리소그래피 및 건식 에칭에 의해, 보호막(6)에 콘택트 홀(7)을 형성한 후, 투명 도전막(8)을 형성한다. 투명 도전막(8)의 종류는 특별히 한정되지 않고, ITO 등, 통상 이용되는 것을 사용할 수 있다.
본 발명에는, 상기 TFT를 구비한 표시 장치도 포함된다. 표시 장치로서는, 예를 들어, 액정 디스플레이, 유기 EL 디스플레이 등을 들 수 있다.
본원은, 2012년 8월 31일에 출원된 일본 특허 출원 제2012-192666호 및 2013년 4월 26일에 출원된 일본 특허 출원 제2013-094087호에 기초하는 우선권의 이익을 주장하는 것이다. 2012년 8월 31일에 출원된 일본 특허 출원 제2012-192666호 및 2013년 4월 26일에 출원된 일본 특허 출원 제2013-094087호의 명세서의 전체 내용이, 본원에 참고를 위해 원용된다.
실시예
이하, 실시예를 들어 본 발명을 보다 구체적으로 설명하지만, 본 발명은 하기 실시예에 의해 제한되지 않고, 상기·후기하는 취지에 적합할 수 있는 범위에서 변경을 가하여 실시하는 것도 가능하고, 그들은 모두 본 발명의 기술적 범위에 포함된다.
실시예 1
도 1에 나타내는 TFT[산화물 반도체층(4)은 이층]를 이하와 같이 하여 제작하고, 스트레스 내성 등을 평가하였다. 단, 본 실시예에서는, 도 1의 투명 도전막(8)은 성막하고 있지 않다.
우선, 글래스 기판(1)(코닝사제 「이글 2000」, 직경 100㎜×두께 0.7㎜) 상에, 게이트 전극(2)으로서 100㎚의 Mo 박막과, 게이트 절연막(3)으로서 250㎚의 SiO2막을 순차적으로 성막하였다.
게이트 전극(2)은 순Mo의 스퍼터링 타깃을 사용하고, DC 스퍼터법에 의해 형성하였다. 스퍼터링 조건은, 성막 온도:실온, 성막 파워 밀도:3.8W/㎠, 캐리어 가스:Ar, 성막시의 가스압:2mTorr, Ar 가스 유량:20sccm으로 하였다.
게이트 절연막(3)은, 플라즈마 CVD법을 이용하고, 캐리어 가스:SiH4와 N2O의 혼합 가스를 사용하여 성막하였다. 상세하게는 본 실시예에서는, CVD 장치의 전극으로서 8인치의 원형 전극(면적 314㎠)을 사용하고, 성막시의 온도, 파워, 상기 가스의 유량비(체적비)를, 표 1에 나타내는 바와 같이 변화시켜 단층의 게이트 절연막(3)을 성막하였다. 가스압은, 133㎩(일정)로 하였다(표에는 나타내지 않음).
다음으로, 표 1에 나타내는 조성의 게이트 절연막측 산화물 반도체층(막 두께 10㎚)을, 당해 산화물 박막을 형성할 수 있도록 조정한 스퍼터링 타깃을 사용하고, 하기 조건의 스퍼터링법에 의해 성막하였다.
스퍼터링 장치:가부시키가이샤 알박제 「CS-200」
기판 온도:실온
가스압:1mTorr
산소 분압:100×O2/(Ar+O2)=4체적％
성막 파워 밀도:2.55W/㎠
다음으로, 표 1에 나타내는 조성의 S/D 전극측 산화물 반도체층(막 두께 30㎚)을, 당해 산화물 박막을 형성할 수 있도록 조정한 스퍼터링 타깃을 사용하여, 하기 조건의 스퍼터링법에 의해 성막하였다.
스퍼터링 장치:가부시키가이샤 알박제 「CS-200」
기판 온도:실온
가스압:1mTorr
산소 분압:100×O2/(Ar+O2)=4체적％
성막 파워 밀도:2.55W/㎠
이와 같이 하여 얻어진 절연막측 산화물 반도체층의 금속 원소의 각 함유량과 S/D 전극측 산화물 반도체층의 금속 원소의 각 함유량은, 각각 Si 기판 상에 상기와 동일 조성의 박막을 100㎚ 성막한 시료를 사용하여, XPS(X-ray Photoelectron Spectroscopy)법에 의해 분석하였다. 상세하게는, 최표면으로부터 5㎚ 정도의 깊이까지의 범위를 Ar 이온에 의해 스퍼터링한 후, 하기 조건으로 분석을 행하였다.
X선원:Al Kα
X선 출력:350W
광전자 취출각:20°
상기와 같이 하여 산화물 반도체층(4)(절연막측 산화물 반도체층 및 S/D 전극측 산화물 반도체층)을 성막한 후, 포토리소그래피 및 습식 에칭에 의해 패터닝을 행하였다. 습식 에천트액으로서는, 산화물 반도체용의 옥살산계 습식 에칭액인 간또 가가꾸제 「ITO-07N」을 사용하였다.
상기와 같이 하여 산화물 반도체층(4)을 패터닝한 후, 산화물 반도체층의 막질을 향상시키기 위해, 프리 어닐 처리를 행하였다. 프리 어닐 처리는, 수증기 중, 대기압 하에서, 350℃에서 60분간 행하였다.
다음으로, 산화물 반도체층(4)의 표면을 보호하기 위해, SiO2로 이루어지는 에치 스토퍼층(9)(막 두께 100㎚)을 형성하였다. 상세하게는, 삼코제 「PD-220NL」을 사용하고, 플라즈마 CVD법을 이용하여 성막하였다. 본 실시예에서는, 캐리어 가스로서 질소로 희석한 N2O 및 SiH4의 혼합 가스를 사용하고, 이하의 조건에서 성막하였다.
성막 온도:230℃
가스압:133㎩
성막 파워 밀도:1.1W/㎠
SiH4/N2O의 유량비(체적비):0.04
계속해서, 형성된 에치 스토퍼층(9)에 대해, 산화물 반도체층(4)과 소스·드레인 전극(5)과의 콘택트를 취하기 위해, 포토리소그래피를 행한 후, 리액티브 이온 에칭법(RIE)에 의해, 전극 형성용의 패터닝을 행하였다.
다음으로, 순Mo를 사용하고, DC 스퍼터링법에 의해, 소스·드레인 전극(5)을 형성하였다. 구체적으로는, 상술한 게이트 전극과 마찬가지로 하여, 소스·드레인 전극용 Mo 박막을 성막(막 두께는 100㎚)한 후, 포토리소그래피에 의해 소스·드레인 전극의 패터닝을 행하였다.
이와 같이 하여 소스·드레인 전극(5)을 형성한 후, 산화물 반도체층(4)을 보호하기 위해, 보호막(6)을 형성하였다. 보호막(6)으로서, SiO2(막 두께 100㎚)와 SiN(막 두께 150㎚)의 적층막(합계 막 두께 250㎚)을 사용하였다. 상기 SiO2 및 SiN의 형성은, 삼코제 「PD-220NL」을 사용하고, 플라즈마 CVD법을 이용하여 행하였다. 본 실시예에서는, SiO2막 및 SiN막을 순차적으로 형성하였다. SiO2막의 형성에는 N2O 및 SiH4의 혼합 가스를 사용하고, SiN막의 형성에는 SiH4, N2, NH3의 혼합 가스를 사용하였다. 어느 경우나 성막 파워 밀도를 0.32W/㎠, 성막 온도를 150℃로 하였다.
다음으로, 포토리소그래피 및 건식 에칭에 의해, 보호막(6)에 트랜지스터 특성 평가용 프로빙을 위한 콘택트 홀을 형성하여, 도 1의 TFT를 얻었다.
이와 같이 하여 얻어진 각 TFT에 대해, 이하와 같이 하여 스트레스 내성을 평가하였다.
(1) 부 바이어스를 인가하는 스트레스 내성(NBTS)의 평가
본 실시예에서는, 게이트 전극에 부 바이어스를 가하는 스트레스 인가 시험을 행하였다. 스트레스 인가 조건은 이하와 같다.
·소스 전압:0V
·드레인 전압:10V
·게이트 전압:-20V
·기판 온도:60℃
·스트레스 인가 시간:2시간
본 실시예에서는, 2시간의 스트레스 인가에 있어서의 임계값 전압의 변동값을 임계값 전압 시프트량 ΔVth로 하고, NBTS에 있어서 ΔVth<5.0V인 것을 합격으로 하였다.
(2) 광 조사+부 바이어스를 인가하는 스트레스 내성(LNBTS)의 평가
본 실시예에서는, 실제의 액정 패널 구동시의 환경(스트레스)을 모의하여, 시료에 광(백색광)을 조사하면서, 게이트 전극에 부 바이어스를 계속해서 가하는 스트레스 인가 시험을 행하였다. 스트레스 인가 조건은 이하와 같다. 광원은, 액정 디스플레이의 백라이트를 모의하여 백색 LED를 사용하였다.
·소스 전압:0V
·드레인 전압:10V
·게이트 전압:-20V
·기판 온도:60℃
·스트레스 인가 시간:2시간
·광원:백색 LED(PHILIPS사제 LED LXHL-PW01)25000nit
본 실시예에서는, 2시간의 스트레스 인가에 있어서의 임계값 전압의 변동값을 임계값 전압 시프트량 ΔVth로 하고, LNBTS에 있어서의 ΔVth<5.0V인 것을 합격으로 하였다.
(3) SS값의 측정
SS값은, 드레인 전류를 1자리수 증가시키는 데 필요한 게이트 전압의 최솟값이다. 본 실시예에서는, 상기 (2)의 스트레스 시험(LNBTS)을 행하였을 때의 SS값을 측정하여, SS값<0.55V/decade인 것을 합격으로 하였다.
(4) 온 전류(ΔIon)의 측정
온 전류(ΔIon)라 함은, 게이트 전압이 30V인 드레인 전류에서, 트랜지스터가 온 상태일 때의 전류값이다. 본 실시예에서는, 상기 (2)의 스트레스 시험(LNBTS) 전후의 온 전류를 각각 측정하고, 스트레스 시험 전후에서, 그 변화량 ΔIon(절댓값)이 10％ 미만인 것을 합격(A), 10％ 이상인 것을 불합격(B)으로 하였다.
이들의 결과를 표 1에 정리하여 나타낸다. 각 표에 있어서의 가스 유량비(체적비)는, N2O를 100으로 하였을 때의 SiH4의 비이다.
또한, 각 표의 최우측란에는 「판정」의 란을 마련하고, 상기 특성의 모두를 만족하는 것에는 「A」를, 어느 하나라도 만족하지 않는 것에는 「B」를 부여하였다.
Figure pct00001
표 1로부터, 이하와 같이 고찰할 수 있다.
표 1에는, 절연막측 산화물 반도체층으로서 IZTO를, S/D 전극측 산화물 반도체층으로서 IGZTO를 사용하고, 각 층의 각 금속 원소의 비율과, 게이트 절연막의 성막 조건(온도, 성막 파워 밀도, 가스 유량비)을 변화시켰을 때의 결과를 나타내고 있다.
그 결과, 게이트 절연막 성막시에 있어서의 온도를 250℃ 이상, 성막 파워 밀도를 0.7W/㎠ 이상, 가스 유량비(SiH4/N2O)를 0.04 이하로 제어한 No.1∼5, 7∼11, 13은, 모두, 게이트 절연막 내의 수소 농도가 소정 범위로 저감되기 때문에, 어느 스트레스 시험 하에 있어서도 양호한 특성이 얻어졌다. 또한, 이들의 이동도는 모두, 6㎠/Vs 이상으로 높은 것이었다(이동도의 결과는 표에는 나타내지 않음).
이에 반해, 게이트 절연막 성막시에 있어서의 성막 파워 밀도가, 본 발명의 바람직한 조건을 만족하지 않는 경우에는, 원하는 특성(스트레스 내성)을 모두 겸비할 수는 없었다(No.6, 12).
1 : 기판
2 : 게이트 전극
3 : 게이트 절연막
4 : 산화물 반도체층
5 : 소스·드레인 전극
6 : 보호막(절연막)
7 : 콘택트 홀
8 : 투명 도전막
9 : 에치 스토퍼층

Claims (4)

  1. 게이트 전극과, 채널층에 사용되는 이층 이상의 산화물 반도체층과, 산화물 반도체층의 표면을 보호하기 위한 에치 스토퍼층과, 소스·드레인 전극과, 게이트 전극과 채널층 사이에 배치되는 게이트 절연막을 구비한 박막 트랜지스터이며,
    상기 게이트 절연막과 직접 접촉하는 상기 산화물 반도체층을 구성하는 금속 원소는, In, Zn 및 Sn으로 구성됨과 함께,
    상기 산화물 반도체층과 직접 접촉하는 상기 게이트 절연막 내의 수소 농도는 4원자％ 이하로 제어된 것인 것을 특징으로 하는, 박막 트랜지스터.
  2. 제1항에 있어서, 상기 게이트 절연막은, 단층 구조 또는 이층 이상의 적층 구조를 갖고,
    상기 적층 구조를 갖는 경우에는, 상기 산화물 반도체층과 직접 접촉하는 층 내의 수소 농도가 4원자％ 이하로 제어된 것인, 박막 트랜지스터.
  3. 제1항에 있어서, 상기 게이트 절연막과 직접 접촉하는 산화물 반도체층은, 산소를 제외한 전체 금속 원소에 대한 각 금속 원소의 함유량(원자％)을 각각, [In], [Zn] 및 [Sn]으로 하였을 때,
    15≤[In]≤35, 50≤[Zn]≤60, 15≤[Sn]≤30의 관계를 만족하는 것이며,
    또한, 상기 소스·드레인 전극과 직접 접촉하는 산화물 반도체층은, 산소를 제외한 전체 금속 원소에 대한 각 금속 원소의 함유량(원자％)을 각각, [In], [Zn], [Sn] 및 [Ga]로 하였을 때,
    10≤[In]≤20, 30≤[Zn]≤40, 5≤[Sn]≤15, 35≤[Ga]≤50의 관계를 만족하는, 박막 트랜지스터.
  4. 제1항 내지 제3항 중 어느 한 항에 기재된 박막 트랜지스터를 구비한, 표시 장치.
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