CN104603919B - 薄膜晶体管及显示装置 - Google Patents

薄膜晶体管及显示装置 Download PDF

Info

Publication number
CN104603919B
CN104603919B CN201380045020.4A CN201380045020A CN104603919B CN 104603919 B CN104603919 B CN 104603919B CN 201380045020 A CN201380045020 A CN 201380045020A CN 104603919 B CN104603919 B CN 104603919B
Authority
CN
China
Prior art keywords
oxide semiconductor
semiconductor layer
tft
film
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201380045020.4A
Other languages
English (en)
Other versions
CN104603919A (zh
Inventor
三木绫
森田晋也
后藤裕史
田尾博昭
钉宫敏洋
安秉斗
金建熙
朴辰玄
金连洪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kobe Steel Ltd
Samsung Display Co Ltd
Original Assignee
Kobe Steel Ltd
Samsung Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kobe Steel Ltd, Samsung Display Co Ltd filed Critical Kobe Steel Ltd
Publication of CN104603919A publication Critical patent/CN104603919A/zh
Application granted granted Critical
Publication of CN104603919B publication Critical patent/CN104603919B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13069—Thin film transistor [TFT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Geometry (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明提供一种薄膜晶体管，其在具备氧化物半导体层薄膜的薄膜晶体管中，对于光或偏压应力等，阈值电压的变化量小且应力耐受性优异。本发明的薄膜晶体管是具备栅电极、用于沟道层的单层的氧化物半导体层、用于保护氧化物半导体层的表面的蚀刻阻挡层、源‑漏电极和配置于栅电极与沟道层之间的栅极绝缘膜的薄膜晶体管，其中，构成氧化物半导体层的金属元素由In、Zn及Sn构成，并且与所述氧化物半导体层直接接触的栅极绝缘膜中的氢浓度被控制在4原子％以下。

Description

薄膜晶体管及显示装置
技术领域
本发明涉及用于液晶显示器或有机EL显示器等显示装置的薄膜晶体管(TFT)、以及具备该薄膜晶体管的显示装置。
背景技术
非晶(非晶质)氧化物半导体与通用的非晶硅(a-Si)相比，具有高载流子迁移率(也称为场效应迁移率。以下，有时仅称为“迁移率”。)，光学带隙大，能够以低温成膜。因此，期待其面向要求大型、高分辨率、高速驱动的新一代显示器或耐热性低的树脂基板等的应用(专利文献1等)。
氧化物半导体中，特别是铟、镓、锌、以及氧构成的非晶氧化物半导体(In-Ga-Zn-O、以下有时称作“IGZO”。)因具有非常高的载流子迁移率，而被优选使用。例如在非专利文献1和2中，公开了将In∶Ga∶Zn＝1.1∶1.1∶0.9(原子％比)的氧化物半导体薄膜用于薄膜晶体管(TFT)的半导体层(活性层)。
在使用氧化物半导体作为薄膜晶体管的半导体层时，不仅要求载流子浓度(迁移率)高，而且还要求TFT的开关特性(晶体管特性、TFT特性)优异。具体来说，要求(1)通态电流(对栅电极和漏电极施加正电压时的最大漏电流)高；(2)断态电流(分别对栅电极施加负电压，对漏电极施加正电压时的漏电流)低；(3)SS值(Subthreshold Swing，使漏电流提高1位数量级所需要的栅电压)低；(4)阈值电压(向漏电极施加正电压，向栅电压施加正负任意一种电压时，漏电流开始流通的电压)在时间上不发生变化而保持稳定；并且，(5)迁移率高；等。
此外，进一步要求使用了IGZO等氧化物半导体层的TFT对于电压施加或光照射等应力的耐受性(应力耐受性)优异。例如指出的有：在对栅电极持续施加电压时、或持续照射在半导体层中发生吸收的蓝色波段的光时，在薄膜晶体管的栅极绝缘膜与半导体层界面，电荷被捕获，由于半导体层内部的电荷的变化，阈值电压向负侧大幅地变化(偏移)，由此，TFT的开关特性变化。若由于光照射或电压施加造成的应力导致开关特性发生变化，则会招致显示装置自身的可靠性降低。
另外，对于有机EL显示器也同样，从发光层泄漏的光会照射到半导体层上，导致阈值电压等值散乱的问题。
由此，尤其是阈值电压的偏移会招致具备TFT的液晶显示器或有机EL显示器等显示装置自身的可靠性降低，因此强烈希望提高应力耐受性(应力施加前后的变化量少)。
作为改善了TFT的电学特性的技术，可以举出例如专利文献2。专利文献2中公开了使与形成沟道区域的氧化物半导体层相接的绝缘层(包括栅极绝缘层)的氢浓度降低到小于6×1020原子/cm3，抑制氢向氧化物半导体层扩散的技术。若氢向氧化物半导体层扩散，则氧化物半导体层内的载流子变得过剩，因此，阈值电压向负方向变动，即使在未对栅电极施加电压的状态(Vg＝0V)下，漏电流也流动(常导通)，成为电学特性不良的晶体管。所以在专利文献2中记载了通过使与氧化物半导体层相接的绝缘层成为氢浓度降低了的氧化物绝缘层，从而抑制氢向氧化物半导体层扩散，从绝缘层向氧化物半导体层的缺陷供给氧，因此晶体管的电学特性变得良好。专利文献2中记载了用于发挥该效果的绝缘层中的氢浓度必须降低到小于6×1020原子/cm3。另外，还记载了在利用等离子体CVD法形成这样的降低了氢浓度的绝缘层的情况下，必须选择分子结构中不含氢的气体(即，不使用通常使用的SiH4而使用SiF4)作为堆积性气体使用。但是，在上述专利文献2中，完全没有留意应力耐受性的提高(特别是对于光或偏压应力的阈值电压变化降低)。
现有技术文献
专利文献
专利文献1：日本特开2011-108873号公报
专利文献2：日本特开2012-9845号公报
非专利文献
非专利文献1：固体物理、VOL44、P621(2009)
非专利文献2：Nature、VOL432、P488(2004)
发明内容
发明要解决的课题
本发明鉴于上述问题而完成，其目的在于提供在具备氧化物半导体层薄膜的薄膜晶体管中，对于光或偏压应力等，阈值电压的变化量小且应力耐受性优异的薄膜晶体管、以及具备薄膜晶体管的显示装置。
用于解决课题的手段
能够解决上述课题的本发明的薄膜晶体管是具备栅电极、用于沟道层的单层的氧化物半导体层、用于保护氧化物半导体层的表面的蚀刻阻挡层、源-漏电极和配置于栅电极与沟道层之间的栅极绝缘膜的薄膜晶体管，其具有如下要点：构成所述氧化物半导体层的金属元素由In、Zn及Sn构成，并且与所述氧化物半导体层直接接触的所述栅极绝缘膜中的氢浓度被控制在4原子％以下。
在本发明的优选实施方式中，上述栅极绝缘膜具有单层结构或两层以上的层叠结构，在具有所述层叠结构的情况下，与所述氧化物半导体层直接接触的层中的氢浓度被控制在4原子％以下。
在本发明的优选实施方式中，将各金属元素相对于除了氧的所有金属元素的含量(原子％)分别设为[In]、[Zn]及[Sn]时，所述氧化物半导体层满足以下的关系：
15≤[In]≤35、50≤[Zn]≤60、15≤[Sn]≤30。
本发明还包括具备上述中任一项所述的薄膜晶体管的显示装置。
发明效果
根据本发明，能够提供由于与氧化物半导体层直接接触的栅极绝缘膜中的氢浓度被降低到适当的范围内，因而开关特性及应力耐受性优异的(具体来说，不仅负偏压施加前后的阈值电压的偏移量少，而且光照射及负偏压施加前后的阈值电压的偏移量少)薄膜晶体管。若使用本发明的薄膜晶体管，能够得到可靠性高的显示装置。
附图说明
图1是用于对本发明的薄膜晶体管进行说明的示意剖面图。
具体实施方式
本发明人等为了提供将由规定的金属元素构成的氧化物半导体层用于TFT的活性层时的应力耐受性(负偏压施加前后、及光照射+负偏压施加前后的阈值电压的偏移量少)优异的薄膜晶体管，反复进行了研讨。其结果是，发现若将与氧化物半导体层直接接触的栅极绝缘膜中的氢浓度降低到适当的范围内，则能达成预期的目的。另外，发现对于这样的栅极绝缘膜而言，至少适当控制利用等离子体CVD法将与氧化物半导体层直接接触的栅极绝缘膜成膜时的条件(例如温度、成膜功率密度、作为堆积气体的SiH4相对于N2O的流量比)即可，从而完成本发明。
即，本发明的薄膜晶体管的特征在于，具备栅电极、用于沟道层的单层的氧化物半导体层、用于保护氧化物半导体层的表面的蚀刻阻挡层、源-漏电极(还有时称作“S/D电极”)和配置于栅电极与沟道层之间的栅极绝缘膜的薄膜晶体管，构成氧化物半导体层的金属元素由In、Zn及Sn构成，并且与氧化物半导体层直接接触的栅极绝缘膜中的氢浓度被控制在4原子％以下。
在本说明书中，[In]、[Zn]、[Sn]是指In、Zn、Sn相对于除了氧(O)的所有金属元素(In、Zn、Sn)的各含量(原子％)。
在本说明书中，“应力耐受性优异”是指，在利用后述的实施例所记载的方法，分别进行(a)对栅电极施加负偏压的应力施加试验(NBTS)、以及(b)边对试样照射白色光边对栅电极持续施加负偏压的应力施加试验(LNBTS)2小时时，满足以下的要件。
对于(a)NBTS，应力施加试验前后的阈值电压(Vth)的偏移量ΔVth(绝对值)低于5.0V。
对于(b)LNBTS，应力施加试验前后的阈值电压(Vth)的偏移量ΔVth(绝对值)低于5.0V，SS值低于0.55V/decade，且应力施加试验前后的通态电流(Ion)的变化量ΔIon(绝对值)低于10％。
这些测定方法在后述的实施例一栏中详述。
需要说明的是，在前述的专利文献2中，也公开了降低栅极绝缘层中的氢浓度来实现电学特性的改善的技术，但本发明在以下方面不同。
首先，本发明中，如上所述以提供应力施加前后的阈值电压的变化量少的应力耐受性优异的薄膜晶体管为解决课题，与此相对，专利文献2中，虽然有关于阈值电压的记载，但没有关于提高应力耐受性的记载。根据本发明人等的探讨结果明确了通过降低栅极绝缘膜的氢量，负偏压应力耐受性(NBTS)提高。还明确了通过降低栅极绝缘膜的氢量，对上述NBTS附加了光照射的负偏压+光照射应力耐受性(LNBTS)也提高。这些见解没有记载于专利文献2中。
另外，严格地说，二者的栅极绝缘层中的氢浓度的范围也不同。这是由于用于得到栅极绝缘层的二者的成膜方法不同引起的(详细后述)。即，如上所述在专利文献2中，作为堆积气体，不使用通常在栅极绝缘层的成膜中使用的SiH4，而选择使用通常不使用的SiF4，由此将栅极绝缘层中的氢浓度显著降低到小于6×1020原子/cm3(即小于0.667原子％)。与此相对，本发明中，以使用通常在栅极绝缘层的成膜中使用的SiH4为前提，通过适当控制气体的流量比、温度、成膜功率密度等，从而将栅极绝缘层中的氢浓度降低到4原子％以下。若像专利文献2那样极端地降低氢量，则栅极绝缘层成膜时的成膜温度变得过高，或输入功率变得过高，成膜率极端地变缓，因此TFT制造的周期时间增加，而不适宜。因此，从实用化的观点出发，希望本发明中的栅极绝缘层中的氢浓度的下限大于专利文献2的上限(低于0.667原子％)而为0.667原子％以上。
以下，边参照图1，边对本发明的薄膜晶体管(TFT)及其优选制造方法进行详细说明。但是，图1是用于对本发明的TFT的一个优选实施方式进行说明的示意剖面图，本发明没有限于此的意思。例如图1中示出底栅型TFT，但并不限于此，可以是从基板侧开始依次在氧化物半导体层上具备栅极绝缘膜和栅电极的顶栅型TFT。
如图1所示，本实施方式的TFT在基板1上依次形成了栅电极2及栅极绝缘膜3，在栅极绝缘膜3上形成了氧化物半导体层4。在氧化物半导体层4上形成了源-漏电极5，在其上形成了保护膜(绝缘膜)6，经由接触孔7将透明导电膜8电连接于漏电极5。另外，在氧化物半导体层4上，形成了用于保护氧化物半导体层4的表面的蚀刻阻挡层9。
首先，准备基板。用于本发明的基板1若为在显示装置的领域中通常使用的基板则没有特别限定，可例示出例如无碱玻璃、钠钙玻璃等。其中优选的是无碱玻璃。
接着，在基板1上形成栅电极2。栅电极2的种类也没有特别限定，可以使用在本发明的技术领域中常用的栅电极。具体来说，可以优选使用电阻率低的Al或Cu金属、耐热性高的Mo、Cr、Ti等高熔点金属、或它们的合金。形成栅电极2的方法也没有特别限定，可以采用通常使用的方法。
接下来，形成栅极绝缘膜3。栅极绝缘膜3配置于栅电极2与用作沟道层的氧化物半导体层4之间。而且本发明的特征在于，与所述氧化物半导体层直接接触的栅极绝缘膜3中的氢浓度被控制在4原子％以下。根据本发明人等的实验结果，明确了通过控制与氧化物半导体层4界面相接的栅极绝缘膜3中的氢量，偏压应力、以及对于光+负偏压应力的耐受性显著提高(参照后述的实施例)。
需要说明的是，栅极绝缘膜3可以由单层构成，也可以层叠两层以上而构成。层叠结构的层数没有特别限定，但考虑到生产率、加工性等，优选层叠大约三层以下。
栅极绝缘膜3具有层叠结构的情况下，与氧化物半导体层4直接接触的层中的氢浓度被控制在4原子％以下即可，未直接接触的层中的氢浓度没有特别限定。
若从应力耐受性提高的观点出发，则栅极绝缘膜3中的氢浓度越小越好，优选为3.5原子％以下，更优选为3原子％以下。从上述特性的观点出发，栅极绝缘膜3中的氢浓度的下限没有特别限定，但若考虑到后述的栅极绝缘膜3的成膜方法，则优选高于专利文献2的上限(低于0.667原子％)而为0.667原子％以上。
本发明中，栅极绝缘膜中的氢浓度可以通过适当控制等离子体CVD法中的成膜条件而降低到规定范围。
具体来说，首先优选将成膜时的温度控制在大约250℃以上。如后述的实施例中所证实，若成膜时的温度低于250℃，则不能充分降低氢浓度，而应力耐受性降低。推测这是由于，成膜温度降低造成所形成的膜的密度降低，SiO2膜中的Si-H键增加。更优选的成膜温度为270℃以上，进一步优选为300℃以上。需要说明的是，若考虑到所使用的装置的上限温度等，则其上限优选控制在大约450℃以下。
另外，成膜时的功率密度优选控制在大约0.6W/cm2以上。如后述的实施例中所证实，成膜时的功率密度若低于大约0.6W/cm2，则不能充分降低氢浓度，而应力耐受性降低。推测这是由于，若成膜功率密度过低，则膜密度降低，Si-H键被纳入膜中。更优选的成膜功率密度为0.66W/cm2以上，进一步优选为0.7W/cm2以上。
另外，对于成膜时的气体，优选使SiH4相对于N2O尽量少，即，使SiH4/N2O表示的流量比(体积比)为一定以下。该流量比高时，可见SiO2的膜密度的降低，可以认为大量含有Si-H键。
上述以外的成膜条件没有特别限定，可以采用通常进行的条件。
例如对于气压而言，作为放电稳定程度的气压，优选控制在大约50～300Pa。
通过上述方法形成的栅极绝缘膜3以硅氧化膜(SiO2)为主，除此之外，在膜中的氢含量不增加的范围内可以包含Si-N键。
例如，以SiO2为代表的硅氧化膜(SiOx)致密且体现出良好的绝缘特性，但有成膜速度慢的缺点。因此，通过将成膜速度较快的SiHx膜和SiOx膜层叠而构成栅极绝缘膜3，能够实现绝缘特性和生产率的兼顾。此时，为了确保绝缘特性，SiNx膜的厚度相对于SiOx膜的厚度优选为50倍以下，更优选为25倍以下。
接着，在栅极绝缘膜3上形成氧化物半导体层4。该氧化物半导体层4通常夹在上述栅极绝缘膜3与源-漏电极(S/D电极)5之间。本发明中，氧化物半导体层4的金属元素由In、Zn及Sn构成(氧化物半导体层＝IZTO)。
上述金属元素的作用的概要如下。
首先，In具有增多载流子而提高迁移率的作用。但是，若In量变多，则载流子变得过多而导体化，除此之外，对于应力的稳定性降低。
Sn具有提高湿蚀刻性等氧化物半导体层的药液耐受性的作用。但是，若Sn量变多，则蚀刻加工性降低。
Zn被认为有助于非晶结构的稳定化，还有助于提高对于应力的稳定性。但是，若Zn量变多，则氧化物半导体薄膜发生结晶化，或在蚀刻时产生残渣。
氧化物半导体层4由单层构成。
构成氧化物半导体层4的各金属原子的优选金属比[各金属元素相对于除了氧的所有金属元素的优选含量(原子％)]优选按照能够得到良好的TFT特性等的方式，适宜、适当地进行控制。
具体来说，将各金属元素相对于除了氧的所有金属元素的含量(原子％)分别设为[In]、[Zn]及[Sn]时，优选氧化物半导体层4(IZTO)的金属比满足以下的关系。由此，能够有效发挥上述的各元素的理想作用。
15≤[In]≤35(更优选15≤[In]≤25)
50≤[Zn]≤60
15≤[Sn]≤30
氧化物半导体层4的优选膜厚大约为10nm以上且200nm以下。
氧化物半导体层4优选通过使用了与薄膜相同的组成的溅射靶的DC溅射法或RF溅射法来成膜。或者可以通过使用了多种溅射靶的共溅射法来成膜。
对氧化物半导体层4进行湿蚀刻后，进行图案化。紧接图案化之后，为了改善氧化物半导体层4的膜质，可以在例如温度：250～350℃(优选300～350℃)、时间：15～120分钟(优选60～120分钟)的条件下进行热处理(预退火)。由此，晶体管特性的通态电流及场效应迁移率上升，使晶体管性能提高。
接着，为了保护氧化物半导体层4的表面，形成蚀刻阻挡层9。蚀刻阻挡层9是以如下为目的而形成的，即防止对源-漏电极(S/D电极)5进行湿蚀刻时，氧化物半导体层4被蚀刻而受损，且在氧化物半导体层4的表面产生缺陷而晶体管特性降低。蚀刻阻挡层9的种类没有特别限定，可以举出例如SiO2等绝缘膜。蚀刻阻挡层9通过等离子体CVD法等而成膜及图案化，为了保护沟道表面而形成。
接下来，为了连接氧化物半导体层4与其次形成的源-漏电极5，实施光刻以及干蚀刻进行电极形成用的图案化。
接着，形成源-漏电极5。用于本发明的源-漏电极5的种类没有特别限定，可以使用常用的电极。例如可以与栅电极同样地，使用Al、Mo或Cu等金属或合金，也可以如后述的实施例使用纯Mo。
作为源-漏电极5的形成方法，例如可以通过磁控溅射法将金属薄膜成膜，然后通过光刻而图案化，并进行湿蚀刻而形成电极。
作为源-漏电极5的其他形成方法，可以举出例如通过磁控溅射法将金属薄膜成膜，然后通过提离(lift off)法形成的方法。根据该方法，可以不进行湿蚀刻而对电极进行加工。
接着，在氧化物半导体层4上将保护膜(绝缘膜)6成膜。保护膜6可以通过例如CVD法成膜。需要说明的是，由于氧化物半导体层4的表面由于CVD造成的等离子体损坏而容易地导体化(推测可能是由于在氧化物半导体表面生成的氧缺损成为电子供体。)，因此，可以在保护膜6的成膜前进行N2O等离子体照射。N2O等离子体的照射条件可以采用下述文献所记载的条件。
J.Park等、Appl.Phys.Lett.，93，053505(2008)。
接着，通过光刻及干蚀刻，在保护膜6中形成接触孔7后，形成透明导电膜8。透明导电膜8的种类没有特别限定，可以使用ITO等通常使用的透明导电膜。
本发明中，还包含具备上述TFT的显示装置。作为显示装置，可以举出例如液晶显示器、有机EL显示器等。
本申请基于2012年8月31日申请的日本国专利申请第2012-192666号及2013年4月26日申请的日本国专利申请第2013-094087号主张优先权的利益。2012年8月31日申请的日本国专利申请第2012-192666号及2013年4月26日申请的日本国专利申请第2013-094087号的说明书的全部内容作为参考援引于本申请中。
实施例
以下，例举实施例更具体地说明本发明，但本发明并不受下述实施例限制，可以在能够适合前述、后述的主旨的范围内加以变更来实施，这些均包含在本发明的技术范围内。
实施例1
按以下方式制作图1所示的TFT，评价应力耐受性等。但是，本实施例中，图1的透明导电膜8未成膜。
首先，在玻璃基板1(康宁公司制“EAGLE 2000”、直径100mm×厚度0.7mm)上，依次将100nm的Mo薄膜作为栅电极2成膜、以及将250nm的SiO2膜作为栅极绝缘膜3成膜。
栅电极2使用纯Mo的溅射靶，通过DC溅射法形成。溅射条件设为如下，成膜温度：室温、成膜功率密度：3.8W/cm2、载气：Ar、成膜时的气压：2mTorr、Ar气流量：20sccm。
栅极绝缘膜3利用等离子体CVD法，使用载气：SiH4和N2O的混合气体而成膜。详细而言，本实施例中，使用8英寸的圆形电极(面积314cm2)作为CVD装置的电极，按表1所示改变成膜时的温度、功率、上述气体的流量比(体积比)而将单层的栅极绝缘膜3成膜。气压设为133Pa(恒定)(未示于表中)。
接着，对于表1所示的组成的氧化物半导体层(膜厚40nm)，使用按照能够形成该氧化物薄膜的方式调整了的溅射靶，通过下述条件的溅射法成膜。
溅射装置：株式会社ULVAC制造的“CS-200”
基板温度：室温
气压：1mTorr
氧分压：100×O2/(Ar+O2)＝4体积％
成膜功率密度：2.55W/cm2
按这种方式得到的氧化物半导体层的金属元素的各含量通过XPS(X-rayPhotoelectron Spectroscopy)法进行分析。详细而言，利用Ar离子对从最表面到5nm左右的深度的范围进行溅射后，通过下述条件进行分析。需要说明的是，通过XPS法测定的氧化物薄膜使用了在Si基板上将与上述同一组成的薄膜成膜为40nm的试样。
X射线源：Al Kα
X射线输出功率：350W
光电子出射角：20°
如上述这样将氧化物半导体层4成膜后，通过光刻以及湿蚀刻进行图案化。作为湿蚀刻液，使用了作为氧化物半导体用的草酸系湿蚀刻液的关东化学制造的“ITO-07N”。
如上述这样将氧化物半导体层4图案化后，为了提高氧化物半导体层的膜质，进行预退火处理。预退火处理在水蒸气中、大气压下、以350℃进行60分钟。
接着，为了保护氧化物半导体层4的表面，形成包含SiO2的蚀刻阻挡层9(膜厚100nm)。详细而言，使用Samco公司制造的“PD-220NL”，利用等离子体CVD法成膜。在本实施例中，使用利用氮气稀释的N2O及SiH4的混合气体作为载气，在以下的条件下成膜。
成膜温度：230℃
气压：133Pa
成膜功率密度：1.1W/cm2
SiH4/N2O的流量比(体积比)：0.04
对于按这种方式形成的蚀刻阻挡层9，为了连接氧化物半导体层4与源-漏电极5，在进行光刻后，通过反应离子蚀刻法(RIE)，进行电极形成用的图案化。
接着，使用纯Mo，通过DC溅射法形成源-漏电极5。具体来说，与前述的栅电极同样地，将源-漏电极用Mo薄膜成膜(膜厚为100nm)后，通过光刻进行源-漏电极的图案化。
按这种方式形成源-漏电极5后，为了保护氧化物半导体层4，形成保护膜6。作为保护膜6，使用SiO2(膜厚100nm)和SiN(膜厚150nm)的层叠膜(合计膜厚250nm)。上述SiO2及SiN的形成使用Samco公司制造的“PD-220NL”，利用等离子体CVD法进行。在本实施例中，依次形成SiO2膜和SiN膜。在SiO2膜的形成中使用N2O和SiH4的混合气体，在SiN膜的形成中使用SiH4、N2、NH3的混合气体。在任一种情况下，成膜功率密度均为0.32W/cm2，成膜温度均为150℃。
接着，通过光刻和干蚀刻，在保护膜6中形成用于晶体管特性评价用测试的接触孔，从而得到图1的TFT。
对于按这种方式得到的各TFT，按以下方式评价应力耐受性。
(1)施加负偏压的应力耐受性(NBTS)的评价
在本实施例中，进行对栅电极施加负偏压的应力施加试验。应力施加条件如下。
·源电压：0V
·漏电压：10V
·栅电压：-20V
·基板温度：60℃
·应力施加时间：2小时
在本实施例中，将2小时的应力施加时的阈值电压的变动值作为阈值电压偏移量ΔVth，在NBTS中将ΔVth＜5.0V的情况作为合格。
(2)光照射+施加负偏压的应力耐受性(LNBTS)的评价
在本实施例中，模拟实际的液晶面板驱动时的环境(应力)，进行边对试样照射光(白色光)边对栅电极持续施加负偏压的应力施加试验。应力施加条件如下。光源模拟液晶显示器的背光而使用了白色LED。
·源电压：0V
·漏电压：10V
·栅电压：-20V
·基板温度：60℃
·应力施加时间：2小时
·光源：白色LED(PHILIPS公司制造的LED LXHL-PW01)25000nit
在本实施例中，将2小时的应力施加时的阈值电压的变动值作为阈值电压偏移量ΔVth，将LNBTS中的ΔVth＜5.0V的情况作为合格。
(3)SS值的测定
SS值是使漏电流增加1位数量级所需要的栅电压的最小值。在本实施例中，测定进行上述(2)的应力试验(LNBTS)时的SS值，将SS值＜0.55V/decade的情况作为合格。
(4)通态电流(ΔIon)的测定
通态电流(ΔIon)是指，栅电压为30V的漏电流、且晶体管为接通状态的时的电流值。在本实施例中，分别测定上述(2)的应力试验(LNBTS)前后的通态电流，在应力试验前后，其变化量ΔIon(绝对值)小于10％的情况作为合格(A)、10％以上的情况作为不合格(B)。
这些结果汇总示于表1中。各表中的气体流量比(体积比)是将N2O设为100时的SiH4之比。
需要说明的是，在各表的最右栏设置“判定”栏，对满足所有上述特性的附以“A”，不满足任何一个特性的附以“B”。
[表1]
由表1可以分析如下。
表1中示出使用IZTO作为氧化物半导体层，改变各金属元素的比率和栅极绝缘膜的成膜条件(温度、成膜功率密度、气体流量比)时的结果。
其结果是，将栅极绝缘膜成膜时的温度控制在250℃以上、将成膜功率密度控制在0.7W/cm2以上、将气体流量比(SiH4/N2O)控制在0.04以下的No.1～4、6、10～13、15、18～21、25～28中，栅极绝缘膜中的氢浓度均降低到规定范围，因此在任一应力试验下均得到了良好的特性。另外，它们的迁移率均为6cm2/Vs以上之高(迁移率的结果未示于表中)。
与此相对，栅极绝缘膜成膜时的上述条件的某一个不满足本发明的优选条件时，不能兼具所有期望的特性(应力耐受性)(No.5、7～9、14、16、17、22～24、29～31)。
实施例2
按以下方式制作图1所示的TFT(栅极绝缘膜3为两层)，并评价应力耐受性等。但是，在本实施例中，图1的透明导电膜8未成膜。
首先，与实施例1同样地，在玻璃基板1上，将100nm的Mo薄膜成膜作为栅电极2。
在该栅电极2上，首先将SiN膜成膜作为下层的栅电极侧栅极绝缘膜3，接着，在其上将SiO2膜成膜作为上层的氧化物半导体层侧栅极绝缘膜3。
下层及上层的栅极绝缘膜3均利用等离子体CVD法，使用8英寸的圆形电极(面积314cm2)作为CVD装置的电极进行成膜。详细而言，在形成下层的栅极绝缘膜3的过程中，使用载气：SiH4、N2和NH3的混合气体，设置SiH4/N2气体流量：304sccm、NH3气体流量：100sccm、N2气体流量：48sccm，以成膜功率密度：100W(0.32W/cm2)成膜。另一方面，在形成上层的栅极绝缘膜3的过程中，使用载气：SiH4和N2O的混合气体，设置SiH4/N2气体(用N2气体将SiH4气体稀释到10体积％的气体)流量：22sccm(SiH4气体的流量为2sccm)、N2O气体流量：100sccm，以成膜功率密度：300W(0.96W/cm2)成膜。下层及上层中的任一成膜时，温度均设为320℃(恒定)，气压均设为200Pa(恒定)。形成的栅极绝缘膜中的氢量及膜厚示于表2中。
接着，使用按照能够形成该氧化物薄膜的方式调整后的溅射靶，通过下述条件的溅射法，在上层的栅极绝缘膜3上，将表2所示的组成的氧化物半导体层(膜厚40nm)成膜。
溅射装置：株式会社ULVAC公司制造的“CS-200”
基板温度：室温
气压：1mTorr
氧分压：100×O2/(Ar+O2)＝4体积％
成膜功率密度：2.55W/cm2
按上述方式将氧化物半导体层4成膜后，与实施例1同样地，通过光刻及湿蚀刻进行图案化，然后，为了提高氧化物半导体层的膜质，进行预退火处理。
接着，与实施例1同样地，为了保护氧化物半导体层4的表面，形成包含SiO2的蚀刻阻挡层9(膜厚100nm)，接着对于形成的蚀刻阻挡层9，为了连接氧化物半导体层4与源-漏电极5，在进行光刻后，通过反应离子蚀刻法(RIE)进行电极形成用的图案化。
接着，与实施例1同样地，使用纯Mo，通过DC溅射法形成源-漏电极5，然后，为了保护氧化物半导体层4而形成保护膜6。
接着，与实施例1同样地，通过光刻和干蚀刻，在保护膜6中形成用于晶体管特性评价用测试的接触孔，从而得到图1的TFT。
对于按这种方式得到的各TFT，与实施例1同样地评价应力耐受性。
[表2]
由表2可以分析如下。
表2中示出将栅极绝缘膜3设为SiN膜层和SiO2膜层的两层，并改变两层的比率时的结果。
通常，SiO2膜是致密的且体现出良好的特性，但成膜速度慢而具有损害生产率的倾向，另一方面，SiN膜具有致密性差、但成膜速度快的性质。根据表2，确认到SiN膜相对于SiO2膜的厚度即使厚到SiO2膜∶SiN膜＝1∶24的比率(No.2)，在应力试验下也能得到良好的特性。
符号说明
1 基板
2 栅电极
3 栅极绝缘膜
4 氧化物半导体层
5 源-漏电极
6 保护膜(绝缘膜)
7 接触孔
8 透明导电膜
9 蚀刻阻挡层

Claims (3)

1.一种薄膜晶体管，其特征在于，是具备栅电极、用于沟道层的单层的氧化物半导体层、用于保护氧化物半导体层的表面的蚀刻阻挡层、源-漏电极和配置于栅电极与沟道层之间的栅极绝缘膜的薄膜晶体管，其中，
构成所述氧化物半导体层的金属元素由In、Zn及Sn构成，并且
与所述氧化物半导体层直接接触的所述栅极绝缘膜是硅氧化膜，其中的氢浓度被控制在0.667原子％以上4原子％以下，
将各金属元素相对于除了氧的所有金属元素的含量分别以原子％设为[In]、[Zn]及[Sn]时，所述氧化物半导体层满足以下关系：
15≤[In]≤35、50≤[Zn]≤60、18.3≤[Sn]≤30。
2.如权利要求1所述的薄膜晶体管，其中，
所述栅极绝缘膜具有单层结构或两层以上的层叠结构，
在具有所述层叠结构的情况下，与所述氧化物半导体层直接接触的层中的氢浓度被控制在4原子％以下。
3.一种显示装置，其具备权利要求1或2中所述的薄膜晶体管。
CN201380045020.4A 2012-08-31 2013-08-30 薄膜晶体管及显示装置 Active CN104603919B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2012-192666 2012-08-31
JP2012192666 2012-08-31
JP2013-094087 2013-04-26
JP2013094087 2013-04-26
PCT/JP2013/073373 WO2014034874A1 (ja) 2012-08-31 2013-08-30 薄膜トランジスタおよび表示装置

Publications (2)

Publication Number Publication Date
CN104603919A CN104603919A (zh) 2015-05-06
CN104603919B true CN104603919B (zh) 2017-10-13

Family

ID=50183678

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201380045020.4A Active CN104603919B (zh) 2012-08-31 2013-08-30 薄膜晶体管及显示装置
CN201380044372.8A Expired - Fee Related CN104584200B (zh) 2012-08-31 2013-08-30 薄膜晶体管和显示装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201380044372.8A Expired - Fee Related CN104584200B (zh) 2012-08-31 2013-08-30 薄膜晶体管和显示装置

Country Status (6)

Country Link
US (2) US9318507B2 (zh)
JP (2) JP6134230B2 (zh)
KR (2) KR20150038351A (zh)
CN (2) CN104603919B (zh)
TW (2) TWI536579B (zh)
WO (2) WO2014034874A1 (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5972065B2 (ja) * 2012-06-20 2016-08-17 富士フイルム株式会社 薄膜トランジスタの製造方法
JP2014175503A (ja) * 2013-03-08 2014-09-22 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物、薄膜トランジスタおよび表示装置
JP5802343B2 (ja) 2014-01-15 2015-10-28 株式会社神戸製鋼所 薄膜トランジスタ
CN104167449B (zh) * 2014-08-05 2017-09-22 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
KR102279884B1 (ko) * 2014-12-05 2021-07-22 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
TWI577032B (zh) * 2015-04-24 2017-04-01 群創光電股份有限公司 顯示裝置
KR102627305B1 (ko) * 2016-12-30 2024-01-18 한양대학교 산학협력단 박막 트랜지스터 기판 및 표시 장치
TWI648844B (zh) 2017-11-06 2019-01-21 Industrial Technology Research Institute 薄膜電晶體及其製造方法
JP7384777B2 (ja) * 2019-12-16 2023-11-21 株式会社神戸製鋼所 酸化物半導体薄膜、薄膜トランジスタ及びスパッタリングターゲット
DE102021101243A1 (de) * 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Speicherblock-kanalregionen
US11710790B2 (en) 2020-05-29 2023-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array channel regions
US11695073B2 (en) 2020-05-29 2023-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array gate structures
US11729987B2 (en) 2020-06-30 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array source/drain electrode structures
US11640974B2 (en) 2020-06-30 2023-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array isolation structures
CN115863175A (zh) * 2022-12-30 2023-03-28 西湖大学 氧化物半导体薄膜及其制备方法、薄膜晶体管、显示器件

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201041145A (en) * 2009-04-08 2010-11-16 Fujifilm Corp Electronic device, method of producing the same, and display device

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1283831C (zh) 2001-07-17 2006-11-08 出光兴产株式会社 溅射靶和透明导电膜
JP4933756B2 (ja) 2005-09-01 2012-05-16 出光興産株式会社 スパッタリングターゲット
US8524123B2 (en) 2005-09-01 2013-09-03 Idemitsu Kosan Co., Ltd. Sputtering target, transparent conductive film and transparent electrode
KR20110093949A (ko) 2005-09-20 2011-08-18 이데미쓰 고산 가부시키가이샤 스퍼터링 타겟, 투명 도전막 및 투명 전극
US8304359B2 (en) 2005-09-27 2012-11-06 Idemitsu Kosan Co., Ltd. Sputtering target, transparent conductive film, and transparent electrode for touch panel
JP5358891B2 (ja) 2006-08-11 2013-12-04 日立金属株式会社 酸化亜鉛焼結体の製造方法
JP5305630B2 (ja) * 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
JP5244331B2 (ja) * 2007-03-26 2013-07-24 出光興産株式会社 非晶質酸化物半導体薄膜、その製造方法、薄膜トランジスタの製造方法、電界効果型トランジスタ、発光装置、表示装置及びスパッタリングターゲット
JP5213458B2 (ja) 2008-01-08 2013-06-19 キヤノン株式会社 アモルファス酸化物及び電界効果型トランジスタ
JP5467728B2 (ja) * 2008-03-14 2014-04-09 富士フイルム株式会社 薄膜電界効果型トランジスタおよびその製造方法
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
US10644163B2 (en) * 2008-08-27 2020-05-05 Idemitsu Kosan Co., Ltd. Semiconductor film comprising an oxide containing in atoms, Sn atoms and Zn atoms
US8753548B2 (en) 2008-12-12 2014-06-17 Idemitsu Kosan Co., Ltd. Composite oxide sintered body and sputtering target comprising same
TWI511288B (zh) 2009-03-27 2015-12-01 Semiconductor Energy Lab 半導體裝置
JP5322787B2 (ja) 2009-06-11 2013-10-23 富士フイルム株式会社 薄膜トランジスタ及びその製造方法、電気光学装置、並びにセンサー
JP5620179B2 (ja) 2009-07-27 2014-11-05 株式会社神戸製鋼所 配線構造およびその製造方法、並びに配線構造を備えた表示装置
WO2011013683A1 (ja) * 2009-07-27 2011-02-03 株式会社神戸製鋼所 配線構造および配線構造を備えた表示装置
JP5690063B2 (ja) 2009-11-18 2015-03-25 出光興産株式会社 Ｉｎ−Ｇａ−Ｚｎ系酸化物焼結体スパッタリングターゲット及び薄膜トランジスタ
KR101035357B1 (ko) * 2009-12-15 2011-05-20 삼성모바일디스플레이주식회사 산화물 반도체 박막 트랜지스터, 그 제조방법 및 산화물 반도체 박막 트랜지스터를 구비한 유기전계 발광소자
WO2011074590A1 (en) 2009-12-17 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, measurement apparatus, and measurement method of relative permittivity
JP2012124446A (ja) 2010-04-07 2012-06-28 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
JP2012033854A (ja) 2010-04-20 2012-02-16 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
WO2011145484A1 (en) * 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8441010B2 (en) 2010-07-01 2013-05-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5718072B2 (ja) 2010-07-30 2015-05-13 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
DE112011102644B4 (de) * 2010-08-06 2019-12-05 Semiconductor Energy Laboratory Co., Ltd. Integrierte Halbleiterschaltung
WO2012029612A1 (en) * 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Sputtering target and method for manufacturing semiconductor device
JP2012094853A (ja) 2010-09-30 2012-05-17 Kobe Steel Ltd 配線構造
JP2012099661A (ja) 2010-11-02 2012-05-24 Idemitsu Kosan Co Ltd 酸化物半導体の製造方法
JP2012119664A (ja) 2010-11-12 2012-06-21 Kobe Steel Ltd 配線構造
JP5651095B2 (ja) 2010-11-16 2015-01-07 株式会社コベルコ科研 酸化物焼結体およびスパッタリングターゲット
JP2012164963A (ja) 2010-11-26 2012-08-30 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
JP2013070010A (ja) 2010-11-26 2013-04-18 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
JP5723262B2 (ja) 2010-12-02 2015-05-27 株式会社神戸製鋼所 薄膜トランジスタおよびスパッタリングターゲット
JP5189674B2 (ja) 2010-12-28 2013-04-24 出光興産株式会社 酸化物半導体薄膜層を有する積層構造、積層構造の製造方法、薄膜トランジスタ及び表示装置
US20130270109A1 (en) 2010-12-28 2013-10-17 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel, Ltd.) Oxide for semiconductor layer of thin-film transistor, sputtering target, and thin-film transistor
KR101832361B1 (ko) 2011-01-19 2018-04-16 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
JP5750065B2 (ja) 2011-02-10 2015-07-15 株式会社コベルコ科研 酸化物焼結体およびスパッタリングターゲット
JP5750063B2 (ja) 2011-02-10 2015-07-15 株式会社コベルコ科研 酸化物焼結体およびスパッタリングターゲット
JP2012180247A (ja) 2011-03-02 2012-09-20 Kobelco Kaken:Kk 酸化物焼結体およびスパッタリングターゲット
JP5766467B2 (ja) * 2011-03-02 2015-08-19 株式会社東芝 薄膜トランジスタ及びその製造方法、表示装置
JP2012180248A (ja) 2011-03-02 2012-09-20 Kobelco Kaken:Kk 酸化物焼結体およびスパッタリングターゲット
JP2013153118A (ja) 2011-03-09 2013-08-08 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物、上記酸化物を備えた薄膜トランジスタの半導体層および薄膜トランジスタ
JP2012235104A (ja) 2011-04-22 2012-11-29 Kobe Steel Ltd 薄膜トランジスタ構造、ならびにその構造を備えた薄膜トランジスタおよび表示装置
US9660092B2 (en) * 2011-08-31 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor including oxygen release layer
US9082861B2 (en) * 2011-11-11 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Transistor with oxide semiconductor channel having protective layer
JP6033071B2 (ja) * 2011-12-23 2016-11-30 株式会社半導体エネルギー研究所 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201041145A (en) * 2009-04-08 2010-11-16 Fujifilm Corp Electronic device, method of producing the same, and display device

Also Published As

Publication number Publication date
TWI514589B (zh) 2015-12-21
KR20150038352A (ko) 2015-04-08
CN104584200A (zh) 2015-04-29
TW201427031A (zh) 2014-07-01
CN104603919A (zh) 2015-05-06
US9318507B2 (en) 2016-04-19
US20150206978A1 (en) 2015-07-23
KR20150038351A (ko) 2015-04-08
US9449990B2 (en) 2016-09-20
WO2014034874A1 (ja) 2014-03-06
KR101758538B1 (ko) 2017-07-14
JP6659205B2 (ja) 2020-03-04
WO2014034873A1 (ja) 2014-03-06
JP2014225624A (ja) 2014-12-04
JP2014225625A (ja) 2014-12-04
US20150228674A1 (en) 2015-08-13
JP6134230B2 (ja) 2017-05-24
CN104584200B (zh) 2017-10-13
TWI536579B (zh) 2016-06-01
TW201424007A (zh) 2014-06-16

Similar Documents

Publication Publication Date Title
CN104603919B (zh) 薄膜晶体管及显示装置
CN104620365B (zh) 薄膜晶体管和显示装置
KR101407402B1 (ko) 박막 트랜지스터의 반도체층용 산화물 및 스퍼터링 타깃, 및 박막 트랜지스터
CN104335353B (zh) 薄膜晶体管
CN103229303B (zh) 薄膜晶体管的半导体层用氧化物及溅射靶材，以及薄膜晶体管
TW201248783A (en) Wiring structure and sputtering target
CN103229302B (zh) 薄膜晶体管的半导体层用氧化物及溅射靶材，以及薄膜晶体管
JP6659255B2 (ja) 薄膜トランジスタ
CN110416087A (zh) 具有钝化增强层的金属氧化物薄膜晶体管及其制作方法
JP2016225505A (ja) 薄膜トランジスタおよびその製造方法ならびにスパッタリングターゲット
JP7080842B2 (ja) 薄膜トランジスタ
CN207503977U (zh) 阵列基板、显示面板及显示装置
JP5657434B2 (ja) 酸化物半導体薄膜の製造方法、電界効果型トランジスタ、表示装置及びセンサ
TWI834014B (zh) 氧化物半導體薄膜、薄膜電晶體及濺鍍靶
WO2020166269A1 (ja) 酸化物半導体薄膜、薄膜トランジスタおよびスパッタリングターゲット
WO2016035503A1 (ja) 薄膜トランジスタ
CN106711197A (zh) 一种p型CuNiSnO非晶氧化物半导体薄膜及其制备方法
CN104716195A (zh) 一种掺钼氧化锌薄膜晶体管及其制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant