KR102627305B1 - 박막 트랜지스터 기판 및 표시 장치 - Google Patents

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Abstract

본 출원의 일 예는, 베이스 기판, 상기 베이스 기판 상에 배치된 제 1 보호막, 상기 제 1 보호막 상에 배치된 산화물 반도체층, 상기 산화물 반도체층과 절연되어, 상기 산화물 반도체층과 적어도 일부 중첩하는 게이트 전극, 상기 산화물 반도체층과 연결된 소스 전극 및 상기 소스 전극과 이격되어 상기 산화물 반도체층과 연결된 드레인 전극을 포함하며, 상기 산화물 반도체층은 2.4 at%(atomic %) 내지 2.6 at%(atomic %)의 수소 함량을 갖는 박막 트랜지스터 기판을 제공한다.

Description

박막 트랜지스터 기판 및 표시 장치{THIN FILM TRNASISTOR SUBSTRATE AND DISPLAY DEVICE}
본 출원은 산화물 반도체층을 포함하는 박막 트랜지스터 기판 및 표시 장치에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭 소자(switching device)나 구동 소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitting Device) 등과 같은 표시 장치의 스위칭 소자로서 널리 이용되고 있다.
박막 트랜지스터는, 액티브층을 구성하는 물질을 기준으로 하여, 비정질 실리콘이 액티브층으로 사용되는 비정질 실리콘 박막 트랜지스터, 다결정 실리콘이 액티브층으로 사용되는 다결정 실리콘 박막 트랜지스터, 및 산화물 반도체가 액티브층으로 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.
비정질 실리콘 박막 트랜지스터(a-Si TFT)의 경우, 짧은 시간 내에 비정질 실리콘이 증착하여 액티브층이 형성될 수 있으므로, 제조 공정 시간이 짧고 생산 비용이 적게 드는 장점이 있다. 반면, 액티브층 내에서 캐리어의 이동도(mobility)가 낮아 전류 구동 능력이 좋지 않고, 문턱 전압의 변화가 발생하기 때문에 능동 매트릭스 유기 발광 소자(AMOLED) 등에는 사용이 제한되는 문제가 있다.
다결정 실리콘 박막 트랜지스터(poly-Si TFT)는, 비정질 실리콘이 증착된 후 비정질 실리콘이 결정화되어 만들어진다. 이와 같이 다결정 실리콘 박막 트랜지스터의 제조 과정에서 비정질 실리콘이 결정화되는 공정이 필요하기 때문에, 공정 수가 증가하여 제조비용이 상승하고, 높은 공정 온도에서 결정화 공정이 수행되기 때문에 다결정 실리콘 박막 트랜지스터는 대면적 장치에 적용되는 데에 어려움이 있다. 또한, 다결정 특성에 의해 다결정 실리콘 박막 트랜지스터의 균일도(Uniformity)가 확보되지 못하는 문제점이 있다.
한편, 산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)의 경우, 낮은 온도에서 액티브층을 구성하는 산화물이 성막될 수 있고, 액티브층 내에서 캐리어가 높은 이동도(mobility)를 가지며, 산소의 함량에 따라 산화물의 저항의 변화가 커 원하는 물성이 용이하게 얻어질 수 있다. 또한, 산화물의 특성상, 산화물 반도체는 투명하기 때문에, 투명 디스플레이를 구현하는 데도 큰 문제가 없어, 최근 박막 트랜지스터로의 응용에 큰 관심을 받고 있다. 이러한 산화물 반도체의 재료로, 아연 산화물(ZnO), 인듐 아연 산화물(InZnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4) 등이 있다.
[박막의 물성을 변화시키는 방법] 한국공개특허 10-2013-0005931호 [트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자] 한국공개특허 10-2014-0074742
본 출원의 일 예는 활성층인 산화물 반도체층에 포함된 수소 농도를 조정하여, 우수한 전기적 특성을 갖는 박막 트랜지스터 기판 및 표시 장치를 제공하는 것을 기술적 과제로 한다.
전술한 기술적 과제를 달성하기 위한 본 출원의 일 예는, 베이스 기판, 상기 베이스 기판 상에 배치된 제 1 보호막, 상기 제 1 보호막 상에 배치된 산화물 반도체층, 상기 산화물 반도체층과 절연되어, 상기 산화물 반도체층과 적어도 일부 중첩하는 게이트 전극, 상기 산화물 반도체층과 연결된 소스 전극 및 상기 소스 전극과 이격되어 상기 산화물 반도체층과 연결된 드레인 전극을 포함하며, 상기 산화물 반도체층은 2.4 at%(atomic %) 내지 2.6 at%(atomic %)의 수소 함량을 갖는 박막 트랜지스터 기판을 제공한다.
본 출원의 일 예는, 베이스 기판 상에 제 1 보호막을 형성하는 단계, 상기 제 1 보호막 상에 산화물 반도체층을 형성하는 단계, 서로 이격되어 배치되며 각각 상기 산화물 반도체층과 연결된 소스 전극 및 드레인 전극을 형성하는 단계, 및 상기 산화물 반도체층과 절연되어 상기 산화물 반도체층과 적어도 일부 중첩하는 게이트 전극을 형성하는 단계를 포함하며, 상기 산화물 반도체층은 2.4 at% 내지 2.6 at%의 수소 함량을 갖는 박막 트랜지스터 기판의 제조방법을 제공한다.
본 출원의 일 예는, 기판, 상기 기판 상에 배치된 박막 트랜지스터 및 상기 박막 트랜지스터 상에 배치된 광량 조절층을 포함하고, 상기 박막 트랜지스터는, 상기 기판 상에 배치된 제 1 보호막, 상기 제 1 보호막 상에 배치된 산화물 반도체층, 상기 산화물 반도체층과 절연되어, 상기 산화물 반도체층과 적어도 일부 중첩하는 게이트 전극, 상기 산화물 반도체층과 연결된 소스 전극 및 상기 소스 전극과 이격되어 상기 산화물 반도체층과 연결된 드레인 전극을 포함하며, 상기 산화물 반도체층은 2.4 at% 내지 2.6 at%의 수소 함량을 갖는 표시 장치를 제공한다.
본 출원의 일 예에 따른 박막 트랜지스터 기판은 활성층인 산화물 반도체층에 포함된 수소 농도가 최적으로 조정되어 우수한 전기적 특성을 갖는다. 또한, 이러한 산화물 반도체층을 포함하는 본 출원의 또 다른 일 예에 따른 표시 장치는 우수한 구동 특성을 갖는다.
위에서 언급된 효과 외에도, 본 출원의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 출원이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1 내지 도 5는 본 출원의 일 예에 따른 박막 트랜지스터 기판의 개략적인 단면도들이다.
도 6a 내지 6e는 본 출원의 일 예에 따른 박막 트랜지스터 기판의 제조 공정도이다.
도 7은 수소 주입에 대한 공정도이다.
도 8 및 도 9는 본 출원의 일 예에 따른 표시 장치의 개략적인 단면도들이다.
도 10a 내지 10d는 박막 트랜지스터의 전기적 특성에 대한 그래프이다.
도 11a 내지 11d는 박막 트랜지스터에 대한 X-선 광전자 분광(X-ray photoelectron spectroscopy) 그래프이다.
도 12는 산소에 함량에 대한 그래프이다.
도 13a 및 도 13b는 러더포드 후광 산란 분광(Rutherford Backscattering Spectrometry, RBS) 분석 그래프이다.
도 14a 및 14b는 TOF-ERD(Time-of-Flight Elastic Recoil Detection) 분석 그래프이다.
본 출원의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 예들을 참조하면 명확해질 것이다. 그러나 본 출원은 이하에서 개시되는 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 출원의 예들은 발명의 개시가 완전하도록 하며, 본 출원이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이며, 본 출원은 청구항의 범주에 의해 정의될 뿐이다.
본 출원의 예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 출원이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 출원을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 출원의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 출원의 기술적 사상 내에서 제 2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 출원의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
이하에서는 본 출원의 일 예에 따른 유기 발광 소자를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다
도 1은 본 출원의 일 예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 1을 참조하면, 본 예에 따른 박막 트랜지스터 기판(100)은 베이스 기판(110), 베이스 기판(110) 상에 배치된 제 1 보호막(120), 제 1 보호막(120) 상에 배치된 산화물 반도체층(130), 산화물 반도체층(130)과 절연되어 산화물 반도체층(130)과 적어도 일부 중첩하는 게이트 전극(140), 산화물 반도체층(130)과 연결된 소스 전극(150) 및 소스 전극(150)과 이격되어 산화물 반도체층(130)과 연결된 드레인 전극(160)을 포함한다. 여기서, 산화물 반도체층(130)은 2.4 at%(atomic % 또는 원자%) 내지 2.6 at%의 수소 함량을 갖는다.
상기 베이스 기판(110)으로 유리 또는 플라스틱이 이용될 수 있다. 플라스틱으로 플렉서블 특성을 갖는 투명 플라스틱, 예로서, 폴리이미드가 이용될 수 있다.
상기 폴리이미드가 베이스 기판(110)으로 사용되는 경우, 베이스 기판(110) 상에서 고온 증착 공정이 이루어짐을 고려할 때, 고온에서 견딜 수 있는 내열성 폴리이미드가 사용될 수 있다. 이 경우, 박막 트랜지스터 형성을 위해, 폴리이미드 기판이 유리와 같은 고 내구성 재료로 이루어진 캐리어 기판상에 배치된 상태에서, 증착, 식각 등의 공정이 진행될 수 있다.
상기 제 1 보호막(120)은 베이스 기판(110) 상에 배치된다. 제 1 보호막(120)은 단일층으로 이루어질 수도 있고, 서로 다른 물질로 이루어진 복수의 층이 적층되어 이루어질 수도 있다. 베이스 기판(110) 상에 배치된 제 1 보호막(120)을 버퍼층(buffer layer)이라고도 한다.
일 예에 따른 제 1 보호막(120)은 0.7 at% 내지 0.8 at% 의 수소 함량을 가질 수 있다. 제 1 보호막(120)의 수소 함량이 0.7 at% 미만인 경우, 제 1 보호막(120)으로부터 산화물 반도체층(130)으로의 수소 공급이 원활하지 않아 산화물 반도체층(130)이 반도체 특성을 가지기 어렵다. 반면, 제 1 보호막(120)의 수소 함량이 0.8 at%(atomic %)를 초과하는 경우, 과량의 수소가 산화물 반도체층(130)으로 유입되어 산화물 반도체층(130)이 도체에 가까운 성질을 가지게 되어, 역시 반도체 특성을 가지기 어렵다.
일 예에 따른 제 1 보호막(120)은 실리콘 산화물을 포함할 수 있다. 실리콘 산화물은 SiOy로 표현될 수 있으며, y는 1 내지 2 사이의 값을 가질 수 있지만, 본 출원의 제 1 예가 이에 한정되는 것은 아니다. 실리콘 산화물은 우수한 절연성, 우수한 수분과 산소 차단 특성성 및 안정적인 수소 제공 특성을 가지기 때문에, 산화물 반도체층(130)과 접촉하는 제 1 보호막(120)에 유용하게 적용될 수 있다.
일 예에 따른 제 1 보호막(120)은 실리콘 질화물을 포함할 수도 있다. 실리콘 질화물은 SiNx로 표현될 수 있으며, x는 0.5 내지 1.5 사이의 값을 가질 수 있다. 그러나, 본 출원의 제 1 예가 이에 한정되는 것은 아니다. 실리콘 질화물은 우수한 절연성 및 우수한 산소 또는 수분 차단 특성을 가지며, 수소 제공 특성을 가지기 때문에 제 1 보호막(120)에 유용하게 적용될 수 있다.
또한, 일 예에 따른 제 1 보호막(120)은 적어도 하나의 실리콘 산화물층 및 적어도 하나의 실리콘 질화물층이 교호적으로(alternately) 배치된 구조를 가질 수도 있다. 여기서, 실리콘 산화물층은 실리콘 산화물로 이루어진 층을 의미하며, 실리콘 질화물층은 실리콘 질화물로 이루어진 층을 의미한다. 이 때, 산화물 반도체층(130)으로의 수소 공급량 조절을 위해, 실리콘 질화물층은 100nm 내지 200nm의 두께를 가질 수 있다.
일 예에 따른 산화물 반도체층(130)은 제 1 보호막(120) 상에 배치된다. 산화물 반도체층(130)은 게이트 전극(140)과 중첩한다.
산 일 예에 따른 화물 반도체층(130)은 인듐(In), 아연(Zn), 주석(Sn) 및 갈륨(Ga) 중 적어도 하나를 포함할 수 있다. 인듐(In), 아연(Zn), 주석(Sn) 및 갈륨(Ga)은 4s 오비탈(4s-orbital) 기반의 금속으로, 산소와 결합되어 반도체 특성을 가질 수 있다.
보다 구체적으로, 산화물 반도체층(130)은 Zinc Oxide, Tin Oxide, Ga-In-Zn Oxide, In-Zn Oxide, In-Sn Oxide 및 이들 물질에 Al, Ni, Cu, Ta, Mo, Hf 또는 Ti가 도핑된 물질 중 하나로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.
일 예에 따른 산화물 반도체층(130)은 2.4 at% 내지 2.6 at% 수소 함량을 갖는다. 산화물 반도체층(130)의 수소 함량이 2.4 at% 미만인 경우 산화물 반도체층(130)이 반도체 특성을 가지기 어렵다. 반면, 산화물 반도체층(130)의 수소 함량이 2.6 at%를 초과하는 경우, 산화물 반도체층(130)이 도체에 가까운 성질을 갖게 된다. 따라서, 산화물 반도체층(130)의 수소 함량이 2.4 at% 내지 2.6 at%로 조정된다.
상기 소스 전극(150)은 산화물 반도체층(130)과 연결되어 배치되며, 드레인 전극(160)은 소스 전극(150)과 이격되어 산화물 반도체층(130)과 연결된다. 도 1을 참조하면, 소스 전극(150)과 드레인 전극(160)은 제 1 보호막(120) 상에 배치되며, 각각 산화물 반도체층(130)과 적어도 일부 중첩한다.
상기 소스 전극(150) 및 드레인 전극(160)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 소스 전극(150) 및 드레인 전극(160)은 각각 이러한 금속 또는 금속의 합금으로 만들어진 단일층으로 이루어질 수도 있고, 2층 이상의 다중층으로 이루어질 수도 있다.
일 예에 따른 산화물 반도체층(130), 소스 전극(150) 및 드레인 전극(160) 상에 제 2 보호막(170)이 배치된다. 제 2 보호막(170)은 산화물 반도체층(130)과 게이트 전극(140) 사이에 배치되어 절연막 역할을 한다. 이러한 제 2 보호막(170)을 게이트 절연막이라고도 한다. 제 2 보호막(170)은 제 1 보호막(120)과 마찬가지로, 산화물 반도체층(130)의 수소 함량에 영향을 주며, 산화물 반도체층(130)의 수소 함량 제어를 위해, 제 2 보호막(170)의 수소 함량을 제어할 필요가 있다.
일 예에 따른 제 2 보호막(170)은 3.0 at% 내지 3.1 at%의 수소 함량을 갖는다. 제 2 보호막(170)은 산화물 반도체층(130)에 수소를 공급할 수 있다. 제 2 보호막(170)의 수소 함량이 3.0 at% 미만인 경우, 제 2 보호막(170)으로부터 산화물 반도체층(130)으로의 수소 공급이 충분하지 않아 산화물 반도체층(130)이 반도체 특성을 가지기 어려울 수 있다. 반면 제 2 보호막(170)의 수소 함량이 3.1 at%(atomic %)를 초과하는 경우, 과량의 수소가 산화물 반도체층(130)으로 유입되어 산화물 반도체층(130)이 도체에 가까운 성질을 가지게 되어, 산화물 반도체층(130)이 반도체 특성을 가지지 못할 수 있다.
상기 제 2 보호막(170)은 산화 알루미늄, 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 예를 들어, 산화 알루미늄(Al2O3)으로 만들어진 층, 즉, 산화 알루미늄 층은 산화물 반도체층(130)의 수소 함량을 일정한 수준으로 유지하는데 있어서 효과적이기 때문에, 제 2 보호막(170)으로 유용하게 적용될 수 있다. 그러나, 본 출원의 제 1 예가 이에 한정되는 것은 아니며, 다른 물질로 이루어진 층, 예를 들어, 실리콘 산화물 또는 실리콘 질화물로 이루어진 층 역시 제 2 보호막(170)으로 사용될 수 있다.
상기 제 2 보호막(170)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다. 즉, 산화 알루미늄 층, 실리콘 산화물 층 및 실리콘 질화물 층이 각각 단독으로 제 2 보호막(170)을 형성할 수도 있고, 이들이 적층되어 제 2 보호막(170)을 형성할 수도 있다.
상기 게이트 전극(140)은 제 2 보호막(170) 상에 배치된다. 게이트 전극(140)은 산화물 반도체층(130)과 절연되며, 산화물 반도체층(130)과 적어도 일부 중첩한다.
게이트 전극(140)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 어느 하나로 만들어질 수 있다. 게이트 전극(140)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
또한, 소스 전극(150)과 드레인 전극(160)을 각각 다른 배선 또는 소자와 연결하기 위한 소스 전극 연결부(151) 및 드레인 전극 연결부(161)가 각각 제 2 보호막(170) 상에 배치될 수 있다. 소스 전극 연결부(151) 및 드레인 전극 연결부(161)는 제 2 보호막(170)에 구비된 콘택홀을 통해 각각 소스 전극(150) 및 드레인 전극(161)과 연결될 수 있다.
일 예에 따른 게이트 전극(140)이 반도체층(130) 위에 배치된 구조를 탑 게이트(top gate) 구조라고도 한다. 또한, 반도체층(130), 게이트 전극(140), 소스 전극(150) 및 드레인 전극(160)은 박막 트랜지스터(101)를 형성한다.
도 2는 본 출원의 일 예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다. 이하, 중복을 피하기 위하여, 이미 설명된 구성요소에 대한 설명은 생략된다.
도 2를 참조하면, 본 예에 따른 박막 트랜지스터 기판(200)은, 베이스 기판(210), 베이스 기판(210) 제 1 보호막(220), 산화물 반도체층(230), 소스 전극(250), 드레인 전극(260), 제 2 절연막(270) 및 게이트 전극(240)을 포함한다. 또한, 소스 전극(250)과 드레인 전극(260)을 각각 다른 배선 또는 소자와 연결하기 위한 소스 전극 연결부(251) 및 드레인 전극 연결부(261)가 제 2 보호막(270) 상에 배치된다. 여기서, 반도체층(230), 게이트 전극(240), 소스 전극(250) 및 드레인 전극(260)은 박막 트랜지스터(201)을 형성한다.
상기 제 1 보호막(220)은 베이스 기판(210) 상에 배치되며 3개의 층을 갖는다. 예를 들어, 제 1 보호막(220)은 제 1 실리콘 산화물층(221), 실리콘 질화물층(222) 및 제 2 실리콘 산화물층(223)을 포함할 수 있다.
이와 같이, 교호적으로(alternately) 배치된 적어도 하나의 실리콘 산화물층 (221, 223) 및 적어도 하나의 실리콘 질화물층(222)을 포함하는 제 1 보호막(220)은 우수한 절연성, 우수한 수분 및 산소 차단 특성 및 평탄화 특성을 가져, 베이스 기판(210)과 산화물 반도체층(230) 사이에서 버퍼층의 기능을 할 수 있다.
일 예에 따른 제 1 실리콘 산화물층(221)과 제 2 실리콘 산화물층(223)은 각각 100nm 내지 300nm의 두께를 가질 수 있다. 예를 들어, 제 1 실리콘 산화물층(221)은 100nm의 두께를 가지며, 제 2 실리콘 산화물층(223)은 300nm의 두께를 가질 수 있다. 반대로, 제 1 실리콘 산화물층(221)은 300nm의 두께를 가지며, 제 2 실리콘 산화물층(223)은 100nm의 두께를 가질 수도 있다. 이러한 제 1 실리콘 산화물층(221)과 제 2 실리콘 산화물층(223)의 두께는 절연성, 수분 및 산소 차단 특성 및 수소 함유량 등에 따라 달라질 수 있다.
일 예에 따른 실리콘 질화물층(222)은 100nm 내지 200nm의 두께를 가질 수 있다. 실리콘 질화물층(222)의 두께는 절연성, 수분 및 산소 차단 특성 및 수소 함유량 등에 따라 달라질 수 있다.
일반적으로, 실리콘 질화물층(222)은 실리콘 산화물층들(221, 223)에 비하여 많은 양의 수소를 포함한다. 따라서, 필요 이상의 수소가 실리콘 질화물층(222)으로부터 산화물 반도체층(230)으로 확산하는 것을 방지하기 위해, 실리콘 질화물층(222)과 산화물 반도체층(230) 사이에 제 2 실리콘 산화물층(223)이 배치된다.
일 예에 따른 산화물 반도체층(230)과 접촉하는 제 2 실리콘 산화물층(223)은 100nm 내지 500nm의 두께를 가질 수 있다. 보다 구체적으로, 제 2 실리콘 산화물층(223)은 300nm 내지 500nm의 두께를 가질 수 있다. 이러한, 제 2 실리콘 산화물층(223)은 실리콘 질화물층(222)으로부터 산화물 반도체층(230)으로 확산되는 수소의 양을 제한할 수 있다.
이를 위해, 본 예에 따른 제 1 보호막(220)은 0.7 at% 내지 0.8 at%의 수소 함량을 가질 수 있다. 이때, 산화물 반도체층(230)은 인듐(In), 아연(Zn), 주석(Sn) 및 갈륨 중 적어도 하나를 포함하며, 2.4 at% 내지 2.6 at%의 수소 함량을 갖는다. 그리고, 제 2 보호막(270)은 산화 알루미늄, 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함한다. 또한, 본 출원의 제 2 예에 따르면, 제 2 보호막(270)은 3.0 at% 내지 3.1 at%의 수소 함량을 갖는다.
도 3은 본 출원의 일 예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 3을 참조하면, 본 예에 따른 박막 트랜지스터 기판(300)은, 베이스 기판(310), 제 1 보호막(320), 산화물 반도체층(330), 소스 전극(350), 드레인 전극(360), 제 2 절연막(370) 및 게이트 전극(340)을 포함한다. 또한, 소스 전극(350)과 드레인 전극(360)을 각각 다른 배선 또는 소자와 연결하기 위한 소스 전극 연결부(351) 및 드레인 전극 연결부(361)가 제 2 보호막(370) 상에 배치된다. 여기서, 반도체층(330), 게이트 전극(340), 소스 전극(350) 및 드레인 전극(360)은 박막 트랜지스터(301)를 형성한다.
본 예에 따른 제 1 보호막(320)은 산화 알루미늄, 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 또한, 제 1 보호막(320)은 0.7 at% 내지 0.8 at%의 수소 함량을 갖는다. 이때, 산화물 반도체층(330)은 인듐(In), 아연(Zn), 주석(Sn) 및 갈륨 중 적어도 하나를 포함하며, 2.4 at% 내지 2.6 at%의 수소 함량을 갖는다.
일 예에 따른 제 2 보호막(370)은 3개의 층을 갖는다. 예를 들어, 제 2 보호막(370)은 제 1 실리콘 산화물층(371), 실리콘 질화물층(372) 및 제 2 실리콘 산화물층(373)을 포함할 수 있다.
상기 제 1 실리콘 산화물층(371)과 제 2 실리콘 산화물층(373)은 각각 100nm 내지 300nm의 두께를 가질 수 있다. 예를 들어, 제 1 실리콘 산화물층(371)은 300nm의 두께를 가지며, 제 2 실리콘 산화물층(373)은 100nm의 두께를 가질 수 있다. 반대로, 제 1 실리콘 산화물층(371)은 100nm의 두께를 가지며, 제 2 실리콘 산화물층(373)은 300nm의 두께를 가질 수 있다.
또한, 실리콘 질화물층(372)은 100nm 내지 200nm의 두께를 가질 수 있다. 실리콘 질화물층(372)의 두께는 절연성, 수분 및 산소 차단 특성 및 수소 함유량 등에 따라 달라질 수 있다.
본 예에 따르면, 제 2 보호막(270)은 3.0 at% 내지 3.1 at%의 수소 함량을 갖는다.
도 4는 본 출원의 일 예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 4를 참조하면, 본 예에 따른 박막 트랜지스터 기판(400)은, 베이스 기판(410), 베이스 기판(410) 상에 배치된 제 1 보호막(420), 제 1 보호막(420) 상에 배치된 산화물 반도체층(430), 산화물 반도체층(230) 상에 배치된 제 2 보호막(470), 제 2 보호막(470) 상에 배치된 게이트 전극(440), 게이트 전극(440) 상에 배치된 패시베이션막(480), 패시베이션 막(480) 상에 배치된 소스 전극(450)과 드레인 전극(460)을 포함한다. 소스 전극(450)과 드레인 전극(460)은 서로 이격되며, 제 2 보호막(470)과 패시베이션 막(480)를 관통하는 콘택홀을 통해 각각 산화물 반도체층(430)과 연결된다.
여기서, 반도체층(430), 게이트 전극(440), 소스 전극(450) 및 드레인 전극(460)은 박막 트랜지스터(401)를 형성한다.
본 예에 따른 산화물 반도체층(430)은 2.4at% 내지 2.6at%의 수소 함량을 가진다.
상기 산화물 반도체층(430)이 2.4at% 내지 2.6at%의 수소 함량을 가지도록 하기 위해, 제 1 보호막(420)과 제 2 보호막(470) 중 어느 하나는 0.7 at% 내지 0.8 at% 의 수소 함량을 가지며, 다른 하나는 3.0 at% 내지 3.1 at%의 수소 함량을 가질 수 있다. 예를 들어, 제 1 보호막(420)은 0.7 at% 내지 0.8 at% 의 수소 함량을 가지며, 제 2 보호막은 3.0 at% 내지 3.1 at%의 수소 함량을 가질 수 있다. 반대로, 제 1 보호막(420)이 3.0 at% 내지 3.1 at% 의 수소 함량을 가지며, 제 2 보호막은 0.7 at% 내지 0.8 at%의 수소 함량을 가질 수 있다.
상기 제 1 보호막(420)은 실리콘 산화물층 또는 실리콘 질화물층으로 이루어진 단일막 구조를 가질 수 있다. 또한, 제 1 보호막(420)은 적어도 하나의 실리콘 산화물층과 적어도 하나의 실리콘 질화물층이 교호적으로(alternately) 배치된 다층막 구조를 가질 수도 있다.
상기 제 2 보호막(470)은 산화 알루미늄, 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다.
보다 구체적으로, 제 2 보호막(470)은 실리콘 산화물층 또는 실리콘 질화물층으로 이루어진 단일막 구조를 가질 수 있다. 또한, 제 2 보호막(470)은 적어도 하나의 실리콘 산화물층과 적어도 하나의 실리콘 질화물층이 교호적으로(alternately) 배치된 다층막 구조를 가질 수도 있다,
상기 패시베이션 막(480)은 절연성을 갖는 절연막이다. 패시베이션 막(480)은 제 1 보호막(420) 및 제 2 보호막(470) 중 어느 하나와 동일할 수도 있고 다를 수도 있다.
도 5는 본 출원의 일 예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 5를 참조하면, 본 예에 따른 박막 트랜지스터 기판(500)은, 베이스 기판(510), 베이스 기판(510) 상에 배치된 게이트 전극(540), 게이트 전극(540) 상에 배치된 제 1 보호막(520), 제 1 보호막(520) 상에 배치된 산화물 반도체층(530), 서로 이격되어 각각 산화물 반도체층(530)과 연결된 소스 전극(550)과 드레인 전극(560) 및 소스 전극(550)과 드레인 전극(560) 상에 배치된 제 2 보호막(570)을 포함한다.
상기 베이스 기판(510) 상에 패시베이션 막(580)이 배치된다. 패시베이션 막(580)은 생략될 수 있다.
상기 게이트 전극(540)은 패시베이션 막(580) 상에 배치되며, 제 1 보호막(520)은 게이트 전극(540) 상에 배치된다.
일 예에 따른 제 1 보호막(520)은 게이트 전극(540)과 산화물 반도체층(530) 사이에 배치되어 게이트 전극(540)과 산화물 반도체층(530)을 서로 절연시킨다. 따라서, 제 1 보호막(520)을 게이트 절연막이라고도 할 수 있다.
상기 산화물 반도체층(530)은 제 1 보호막(520) 상에 배치되며, 소스 전극(550)과 드레인 전극(560)도 제 1 보호막(520) 상에 배치된다. 산화물 반도체층(530)은 2.4at% 내지 2.6at%의 수소 함량을 가진다.
상기 제 2 보호막(570)은 산화물 반도체층(530), 소스 전극(550) 및 드레인 전극(560) 상에 배치되며, 소스 전극(550)과 드레인 전극(560) 사이에 노출된 산화물 반도체층(530)의 채널 영역을 보호한다.
또한, 제 1 보호막(520)은 0.7 at% 내지 0.8 at% 의 수소 함량을 가지며, 제 2 보호막(570)은 3.0 at% 내지 3.1 at%의 수소 함량을 가질 수 있다. 반대로, 제 1 보호막(420)이 3.0 at% 내지 3.1 at% 의 수소 함량을 가지며, 제 2 보호막(570)은 0.7 at% 내지 0.8 at%의 수소 함량을 가질 수 있다. 산화물 반도체층(530)이 2.4at% 내지 2.6at%의 수소 함량을 가지도록 할 수 있다면, 제 1 보호막(520)과 제 2 보호막(570)의 수소 함량은 이와 같이 서로 달라질 수 있다.
상기 제 1 보호막(520)은 산화 알루미늄, 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 보다 구체적으로, 1 보호막(520)은 실리콘 산화물층 또는 실리콘 질화물층으로 이루어진 단일막 구조를 가질 수 있으며, 적어도 하나의 실리콘 산화물층과 적어도 하나의 실리콘 질화물층이 교호적으로(alternately) 배치된 다층막 구조를 가질 수도 있다.
예를 들어, 제 1 보호막(520)은 실리콘 산화물층, 실리콘 질화물층 및 실리콘 산화물층이 순차적으로 배치된 3층막 구조를 가질 수 있다. 이 때, 산화물 반도체층(530)과 접촉하는 실리콘 산화물층은 100nm 내지 500nm의 두께를 가질 수 있다.
상기 제 2 보호막(570)은 산화 알루미늄, 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 보다 구체적으로, 제 2 보호막(570)은 실리콘 산화물층 또는 실리콘 질화물층으로 이루어진 단일막 구조를 가질 수 있다. 또한, 제 2 보호막(570)은 적어도 하나의 실리콘 산화물층과 적어도 하나의 실리콘 질화물층이 교호적으로(alternately) 배치된 다층막 구조를 가질 수도 있다,
예를 들어, 제 2 보호막(570)은 실리콘 산화물층, 실리콘 질화물층 및 실리콘 산화물층이 순차적으로 배치된 3층막 구조를 가질 수 있다. 이 때, 산화물 반도체층(530)과 접촉하는 실리콘 산화물층은 100nm 내지 500nm의 두께를 가질 수 있다.
일 예에 따른 게이트 전극(540)이 반도체층(530) 아래에 배치된 구조를 바텀 게이트(bottom gate) 구조라고도 한다. 여기서, 반도체층(530), 게이트 전극(540), 소스 전극(550) 및 드레인 전극(560)은 박막 트랜지스터(501)를 형성한다.
도 6a 내지 6e는 본 출원의 일 예에 따른 박막 트랜지스터 기판의 제조 공정도이다.
도 6a 내지 6e를 참조하여 도 1에 도시된 박막 트랜지스터 기판(100)의 제조방법을 설명하면 다음과 같다.
먼저, 도 6a에 도시된 바와 같이, 베이스 기판(110) 상에 제 1 보호막(120)이 형성된다.
상기 베이스 기판(110)으로 유리 기판이 사용될 수도 있고, 구부리거나 휠 수 있는 투명한 플라스틱 기판이 사용될 수도 있다. 플라스틱 기판의 예로서, 폴리이미드로 만들어진 기판이 사용될 수 있다. 플라스틱 기판이 베이스 기판(110)으로 사용되는 경우, 베이스 기판(110)이 고 내구성 재료로 이루어진 캐리어 기판상에 배치된 상태에서 공정이 이루어질 수 있다.
상기 제 1 보호막(120)은 단일층으로 이루어질 수도 있고, 복수의 서로 다른 층이 적층되어 이루어질 수도 있다. 이러한 제 1 보호막(120)을 버퍼층(buffer layer)이라고도 한다.
예를 들어, 제 1 보호막(120)은 실리콘 산화물층 또는 실리콘 질화물층으로 이루어진 단일막 구조를 가질 수 있으며, 적어도 하나의 실리콘 산화물층과 적어도 하나의 실리콘 질화물층이 교호적으로(alternately) 적층된 다층막 구조를 가질 수도 있다. 보다 구체적으로, 제 1 보호막(120)은 실리콘 산화물층, 실리콘 질화물층 및 실리콘 산화물층이 순차적으로 배치된 3층막 구조를 가질 수 있다. 이 때, 최상부의 실리콘 산화물층은 100nm 내지 500nm의 두께를 가질 수 있다.
구체적으로, 제 1 보호막(120)을 형성하는 단계는 실리콘 산화물층을 형성하는 단계 및 실리콘 질화물층을 형성하는 단계 중 적어도 하나를 포함할 수 있다. 실리콘 산화물층을 형성하는 단계와 실리콘 질화물층을 형성하는 단계는 교호적으로(alternately) 각각 1회 이상 실시될 수 있다. 이와 같이 형성된 제 1 보호막(120)은 0.7 at%(atomic % 또는 원자%) 내지 0.8 at% 의 수소 함량을 가질 수 있다.
그런 다음, 도 6b에 도시된 바와 같이, 제 1 보호막(120) 상에 소스 전극(150)과 드레인 전극(160)이 형성된다. 소스 전극(150)과 드레인 전극(160)은 서로 이격된다.
그런 다음, 도 6c에 도시된 바와 같이, 제 1 보호막(120) 상에 산화물 반도체층(130)이 형성된다.
산화물 반도체층(130)의 적어도 일부가 소스 전극(150) 및 드레인 전극(160)과 중첩함으로써 산화물 반도체층(130)이 소스 전극(150) 및 드레인 전극(160)과 각각 연결될 수 있다.
산화물 반도체층(130)은, 예를 들어, Zinc Oxide, Tin Oxide, Ga-In-Zn Oxide, In-Zn Oxide, In-Sn Oxide로 형성되거나, 이들 물질에 Al, Ni, Cu, Ta, Mo, Hf 또는 Ti가 도핑되어 형성될 수 있다.
그런 다음 도 6d에 도시된 바와 같이, 산화물 반도체층(130), 소스 전극(150) 및 드레인 전극(160) 상에 제 2 보호막(170)이 형성된다. 제 2 보호막(170)을 게이트 절연막이라고도 한다.
제 2 보호막(170)은 3.0 at% 내지 3.1 at%의 수소 함량을 갖는다.
제 2 보호막(170)은 산화 알루미늄, 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 제 2 보호막(170)은 단일막으로 이루어질 수도 있고, 다층막 구조를 가질 수도 있다. 예를 들어, 산화 알루미늄 층, 실리콘 산화물 층 및 실리콘 질화물 층이 각각 단독으로 제 2 보호막(170)을 형성할 수도 있고, 이들이 서로 적층되어 제 2 보호막(170)을 형성할 수도 있다.
또한, 제 2 보호막(170)에 콘택홀(CH)이 형성될 수 있다. 콘택홀(CH)을 통해 소스 전극 연결부(151) 및 드레인 전극 연결부(161)가 각각 소스 전극(150) 및 드레인 전극(161)과 연결될 수 있다.
그런 다음, 도 6e에 도시된 바와 같이, 제 2 보호막(170) 상에 게이트 전극(140)이 형성된다. 게이트 전극(140)은 산화물 반도체층(13)과 적어도 일부 중첩된다.
또한, 소스 전극(150)과 드레인 전극(160)을 각각 다른 배선 또는 소자와 연결하기 위한 소스 전극 연결부(151) 및 드레인 전극 연결부(161)가 제 2 보호막(170) 상에 형성된다. 소스 전극 연결부(151) 및 드레인 전극 연결부(161)는 제 2 보호막(170)에 구비된 콘택홀(CH)을 통해 각각 소스 전극(150) 및 드레인 전극(161)과 연결된다. 소스 전극 연결부(151) 및 드레인 전극 연결부(161)는 게이트 전극(140)과 동일 재료로 만들어질 수 있다.
이와 같은 제조 과정에 의하여, 도 1에 도시된 박막 트랜지스터 기판(100)이 제조될 수 있다. 이와 같이 제조된 박막 트랜지스터 기판(100)의 산화물 반도체층(130)은 2.4 at% 내지 2.6 at%의 수소 함량을 갖는다.
또한, 제 2 보호막(17)을 형성하는 단계 후 열처리 하는 단계를 더 포함할 수 있다. 열처리하는 단계는, 게이트 전극(140)이 형성된 이후에 실시될 수도 있고, 이전에 실시될 수도 있다. 열처리 온도는 박막 트랜지스터를 구성하는 재료 및 종류에 따라 달라질 수 있다. 예를 들어, 250℃ 내지 350℃의 온도에서 열처리가 실시될 수 있다. 이러한 열처리에 의하여, 제 1 보호막(120)과 제 2 보호막(170)의 수소가 산화물 반도체층(130)으로 이동 또는 확산될 수 있다.
도 7은 수소(H) 주입에 대한 공정도이다.
본 출원의 일 예에 따르면, 제 1 보호막(120) 및 제 2 보호막(170)으로부터 산화물 반도체층(130)으로 전이된 수소(H)에 의하여 산화물 반도체층(130)의 수소 함량이 조정될 수 있다. 그렇지만, 수소함량 조정을 위해, 산화물 반도체층(130)에 직접 수소(H)가 도핑 또는 주입(implantation)될 수도 있다. 도 7에 도시된 바와 같이, 산화물 반도체층(130)에 수소(H)가 직접 도핑 또는 주입(implantation)됨으로써 산화물 반도체층(130)의 수소 함량이 조정될 수 있다.
도 8은 본 출원의 일 예에 따른 표시 장치의 개략적인 단면도로서, 이는 도 4에 도시된 박막 트랜지스터가 적용하여 표시 장치를 구성한 것이다.
도 8을 참조하면, 본 예에 따른 표시 장치(600)는 기판(10), 박막 트랜지스터(401) 및 박막 트랜지스터 상에 배치된 광량 조절층을 포함한다.
또한, 본 예에 따른 표시 장치(600)는 광량 조절층으로 유기 발광 소자(70)를 사용한다. 이와 같이, 표시 장치(600)는 유기 발광 소자(70)를 사용하는 유기 발광 표시 장치이다. 유기 발광 소자(70)는 제 1 전극(71), 제 1 전극(71) 상에 배치된 유기층(72) 및 유기층(72) 상에 배치된 제 2 전극(73)을 포함한다. 유기층(72)은 적어도 하나의 발광층을 포함한다.
구체적으로, 본 예에 따른 표시 장치(600)는 기판(10), 박막 트랜지스터(401), 평탄화층(30), 제 1 전극(71), 뱅크층(50), 유기층(72), 및 제 2 전극(73)을 포함한다.
상기 기판(10)은 유리 또는 플라스틱으로 만들어질 수 있다. 플라스틱으로, 플렉서블 특성을 갖는 투명한 플라스틱이 사용될 수 있다. 예를 들어, 기판(10)으로 폴리이미드가 사용될 수 있다. 그러나, 기판(10)의 종류가 이에 한정되는 것은 아니다.
상기 박막 트랜지스터(401)는 기판(10) 상에서 배치된다.
상기 기판(10) 상에 제 1 보호막(420)이 배치되고, 제 1 보호막(420) 상에 산화물 반도체층(430)이 배치되고, 산화물 반도체층(230) 상에 제 2 보호막(470)이 배치되고, 제 2 보호막(470) 상에 게이트 전극(440)이 배치되고, 게이트 전극(440) 상에 패시베이션막(480)이 배치되고, 패시베이션 막(480) 상에 소스 전극(450)과 드레인 전극(460)이 배치된다.
상기 소스 전극(450)과 드레인 전극(460)은 서로 이격되며, 제 2 보호막(470)과 패시베이션 막(480)을 관통하는 콘택홀을 통해 각각 산화물 반도체층(430)과 연결된다.
도 8에는 게이트 전극(440)이 산화물 반도체층(430) 위에 배치되는 탑 게이트(top gate) 구조로 된 박막 트랜지스터(401)가 도시되어 있지만, 이에 한정되는 것은 아니며, 게이트 전극(440)이 산화물 반도체층(430) 아래에 배치되는 바텀 게이트(bottom gate) 구조가 사용될 수도 있다. 여기서 산화물 반도체층(430)은 2.4 at% 내지 2.6 at%의 수소 함량을 갖는다. 이러한 산화물 반도체층(430)을 포함하는 본 출원의 제 6 예에 따른 표시 장치(600)는 우수한 구동 특성을 갖는다.
상기 평탄화층(30)은 박막 트랜지스터층(401) 상에 배치되어 기판(10)의 상부를 평탄화시킨다. 평탄화층(30)은 감광성을 갖는 아크릴 수지와 같은 유기 절연 물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.
상기 제 1 전극(71)은 평탄화층(30) 상에 배치된다. 제 1 전극(71)은 평탄화층(30)에 구비된 콘택홀을 통해 박막 트랜지스터층(401)의 드레인 전극(460)과 연결된다.
상기 뱅크층(50)은 제 1 전극(71) 및 평탄화층(30) 상에 배치되어 화소 영역 또는 발광 영역을 정의한다. 예를 들어, 뱅크층(50)이 복수의 화소들 사이의 경계 영역에 매트릭스 구조로 배치됨으로써, 뱅크층(50)에 의해 화소 영역이 정의될 수 있다.
상기 유기층(72)은 제 1 전극(71) 상에 배치된다. 유기층(72)은 뱅크층(50) 상에도 배치될 수 있다. 즉, 유기층(72)은 화소 별로 분리되지 않고 인접하는 화소 사이에 서로 연결될 수 있다. 유기층(72)은 적어도 하나의 발광층을 포함한다. 유기층(72)은 상하로 적층된 2개의 발광층 또는 그 이상의 발광층을 포함할 수도 있다. 이러한 유기층(72)에서는 적색, 녹색 및 청색 중 어느 하나의 색을 갖는 광이 방출될 수 있으며, 백색(White) 광이 방출될 수도 있다.
상기 제 2 전극(73)은 유기층(72) 상에 배치된다.
이와 같이, 제 1 전극(71), 유기층(72) 및 제 2 전극(73)이 적층되어 유기 발광 소자(70)가 이루어질 수 있다. 유기 발광 소자(70)는 표시 장치(600)에서 광량 조절층 역할을 한다.
선택적으로, 유기층(72)이 백색(White) 광을 발광하는 경우, 개별 화소는 유기층(72)에서 방출되는 백색(White) 광을 파장 별로 필터링하기 위한 컬러 필터를 포함할 수 있다. 컬러 필터는 광의 이동경로 상에 형성된다. 유기층(72)에서 방출된 광이 하부의 기판(10) 방향으로 진행하는 소위 바텀 에미션(Bottom Emission) 방식의 경우에는 컬러 필터가 유기층(72)의 아래에 배치되고, 유기층(72)에서 방출된 광이 상부의 제 2 전극(73) 방향으로 진행하는 소위 탑 에미션(Top Emission) 방식의 경우에는 컬러 필터가 유기층(72)의 위에 배치된다.
도 9는 본 출원의 일 예에 따른 표시 장치의 개략적인 단면도로서, 이는 도 5에 도시된 박막 트랜지스터(501)가 적용하여 표시 장치, 즉 액정층(82)을 사용하는 액정 표시 장치를 나타낸다.
구체적으로, 본 예에 따른 표시 장치(600)는, 백라이트부(40), 기판(11), 박막 트랜지스터(501), 평탄화층(30), 제 1 전극(81), 액정층(82), 제 2 전극(83), 배리어층(23), 컬러필터(24), 차광부(25) 및 대향 기판(21)을 포함한다.
상기 기판(11)은 유리 또는 플라스틱으로 만들어질 수 있다.
상기 박막 트랜지스터(501)는 기판(11) 상에서 배치된다.
상기 기판(11) 상에 패시베이션막(580)이 배치되고, 패시베이션막(580) 상에 게이트 전극(540)이 배치되고, 게이트 전극(540) 상에 제 1 보호막(520)이 배치되고, 제 1 보호막(520) 상에 산화물 반도체층(530)이 배치되고, 산화물 반도체층(530)상에 소스 전극(550)과 드레인 전극(560)이 배치되고 소스 전극(550)과 드레인 전극(560) 상에 제 2 보호막(570)이 배치된다.
상기 게이트 전극(540)이 반도체층(530) 아래에 배치되는 바텀 게이트(bottom gate) 구조로 된 박막 트랜지스터(501)가 도 9에 도시되어 있지만, 본 출원의 제 7 예가 이에 한정되는 것은 아니며, 게이트 전극(540)이 반도체층(530) 위에 배치되는 탑 게이트(top gate) 구조가 사용될 수도 있다.
상기 평탄화층(30)은 박막 트랜지스터층(501) 상에 배치되어 기판(11)의 상부를 평탄화시킨다. 평탄화층(30)은 감광성을 갖는 아크릴 수지와 같은 유기 절연 물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.
상기 제 1 전극(81)은 평탄화층(30) 상에 배치된다. 제 1 전극(71)은 제 2 보호막(570) 및 평탄화층(30)에 구비된 콘택홀(CH)을 통해 박막 트랜지스터층(501)의 드레인 전극(560)과 연결된다.
상기 대향 기판(21)은 기판(11)에 대향되어 배치된다.
상기 대향 기판(21) 상에 차광부(25)가 배치된다. 차광부(25)는 복수의 개구부들을 갖는다. 복수의 개구부들은 화소 전극인 제 1 전극(81)에 대응하여 배치된다. 차광부(25)는 개구부들을 제외한 부분에서의 광을 차단한다. 차광부(25)는 반드시 필요한 것은 아니며, 생략될 수도 있다.
상기 컬러필터(24)는 대향 기판(21) 상에 배치되며, 백라이트부(40)로부터 입사된 광의 파장을 선택적으로 차단한다. 구체적으로, 컬러필터(24)는 차광부(25)에 의해 정의되는 복수의 개구부에 배치될 수 있다.
상기 컬러필터(24)는 적색, 녹색, 청색 중 어느 하나의 색을 표현할 수 있다. 컬러필터(24)은 적색, 녹색, 청색 이외의 다른 색을 표현할 수도 있다.
상기 컬러필터(24)와 차광부(25) 상에 배리어층(23)이 배치될 수 있다. 배리어층(23)은 생략될 수 있다.
상기 제 2 전극(83)은 배리어층(23) 상에 배치된다. 예를 들어, 제 2 전극(83)은 대향 기판(21)의 전면에 위치할 수 있다. 제 2 전극(83)은 ITO 또는 IZO 등의 투명한 도전물질로 이루어질 수 있다.
상기 제 1 전극(81)과 제 2 전극(83)은 대향되어 배치되며, 그 사이에 액정층(82)이 배치된다. 제 2 전극(83)은 제 1 전극(81)과 함께 액정층(82)에 전계를 인가한다.
상기 기판(11)과 대향 기판(21) 사이의 마주보는 면들을 각각 해당 기판의 상부면으로 정의하고, 그 상부면들의 반대편에 위치한 면들을 각각 해당 기판의 하부면으로 정의할 때, 기판(11)의 하부면과 대향 기판(21)의 하부면에 각각 편광판이 배치될 수 있다.
이하, 시료들을 이용한 시험을 참조하여 본 출원의 효과를 설명한다.
[제 1 예비 시료]
먼저, 도 1에 도시된 구조를 갖는 제 1 예비 시료가 제조하였다.
구체적으로, 유리로 된 베이스 기판(110) 상에 SiO2로 된 300nm 두께의 제 1 보호막(120)을 형성하였다. 제 1 보호막(120) 상에 ITO로 된 100nm 두께의 소스 전극(150)과 드레인 전극(160)을 형성하고, IGZO로 된 30nm 두께의 산화물 반도체층(130)을 형성하였다. 산화물 반도체층(130)에 있어서, 인듐(I), 갈륨(Ga) 및 아연(Zn)의 비율은 1:1:1이며, 여기에 5%의 산소 기체(O2)를 이용하여 산소를 도핑하였다. 산화물 반도체층(130) 상에 Al2O3로 된 10nm 두께의 내부 보호층(Protection Layer, PL)을 형성하고, 소스 전극(150), 드레인 전극(160) 및 산화물 반도체층(130) 상부에 Al2O3로 된 100nm 두께의 제 2 보호막(170)을 형성하였다. 제 2 보호막(170) 상에 ITO로 된 100nm 두께의 게이트 전극(150)을 형성하여, 제 1 예비 시료를 제조하였다.
[시료 1]
위에서 제조된 제 1 예비 시료를 250℃에서 열처리하여 도 1에 도시된 구조를 가진 박막 트랜지스터를 제조하였다. 이와 같이 제조된 박막 트랜지스터를 시료 1이라 한다.
[시료 2]
위에서 제조된 제 1 예비 시료를 350℃에서 열처리하여 도 1에 도시된 구조를 가진 박막 트랜지스터를 제조하였다. 이와 같이 제조된 박막 트랜지스터를 시료 2라 한다.
[제 2 예비 시료]
다음, 도 2에 도시된 구조를 갖는 제 2 예비 시료가 제조하였다.
유리로 된 베이스 기판(210) 상에 3층으로 된 제 1 보호막(220)을 형성하였다. 구체적으로, 베이스 기판(210) 상에 100nm 두께의 제 1 실리콘 산화물(SiO2)층(221), 100nm 두께의 실리콘 질화물층(222) 및 300nm 두께의 제 2 실리콘 산화물층(SiO2) (223)을 순차적으로 적층하여 제 1 보호막(220)을 형성하였다.
제 1 보호막(220) 상에 ITO로 된 100nm 두께의 소스 전극(250)과 드레인 전극(260)을 형성하고, IGZO로 된 30nm 두께의 산화물 반도체층(230)을 형성하였다. 산화물 반도체층(230)에 있어서, 인듐(I), 갈륨(Ga) 및 아연(Zn)의 비율은 1:1:1이며, 여기에 5%의 산소 기체(O2)를 이용하여 산소(O)를 도핑하였다. 산화물 반도체층(230) 상에 Al2O3로 된 10nm 두께의 내부 보호층(Protection Layer, PL)을 형성하고, 소스 전극(250), 드레인 전극(260) 및 산화물 반도체층(230) 상부에 Al2O3로 된 100nm 두께의 제 2 보호막(270)을 형성하였다. 제 2 보호막(270) 상에 ITO로 된 100nm 두께의 게이트 전극(250)을 형성하여, 제 2 예비 시료를 제조하였다.
[시료 3]
위에서 제조된 제 2 예비 시료를 250℃에서 열처리하여 도 2에 도시된 구조를 가진 박막 트랜지스터를 제조하였다. 이와 같이 제조된 박막 트랜지스터를 시료 3이라 한다.
[시료 4]
위에서 제조된 제 2 예비 시료를 350℃에서 열처리하여 도 2에 도시된 구조를 가진 박막 트랜지스터를 제조하였다. 이와 같이 제조된 박막 트랜지스터를 시료 4라 한다.
[전기적 특성 시험]
시료 1, 2, 3 및 4에 대하여 전압 및 전류 특성을 측정하여 문턱전압(Vth), 전하의 포화 이동도(saturation mobility), 문턱전압 이하 스윙(subthreshold swing, S.S), 온-오프 전류비(ION/IOFF) 및 히스테레시스(hysteresis)를 확인하였다. 그 결과를 도 10a(시료 1), 도 10b(시료 2), 도 10c(시료 3), 도 10d(시료 4) 및 표 1에 도시하였다.
도 10a 내지 10d는 박막 트랜지스터의 전기적 특성에 대한 그래프이다. 구체적으로, 도 10a, 도 10b, 도 10c, 도 10d에는, VGS=15.5V 일 때의 게이트 전압에 대한 드레인 전류(ID) 변화(A1), VGS=0.5V 일 때의 게이트 전압에 대한 드레인 전류(ID) 변화(A2) 및 전하의 이동도(A3)가 개시되어 있다. 또한, 문턱전압(Vth), 포화 이동도, 문턱전압 이하 스윙(S.S), 온-오프 전류비(ION/IOFF) 및 히스테레시스(hysteresis)에 대한 측정값들이 표 1에 도시되어 있다.
Figure 112016129834952-pat00001
표 1을 참조하면, 열처리 공정 중에 유입되는 수소에 의해 IGZO 산화물 반도체의 특성이 변한다는 것이 확인된다.
3.0 at% 내의 수소 함량을 갖는 SiO2로 이루어진 300nm 두께의 제 1 보호막(120)을 갖는 시료 1 및 시료 2를 참조하면, 열처리 온도가 250℃에서 350℃로 증가됨에 따라 적당량의 수소가 산화물 반도체층(130)으로 확산되고, 그 결과 시료 2의 포화 이동도(Saturation mobility)와 히스테레시스(Hysteresis)가 향상됨을 확인할 수 있다.
한편, 100nm의 SiO2층(221), 100nm의 실리콘 질화물층(222) 및 300nm의 SiO2층(223)이 적층되어 이루어진 제 1 보호막(220)을 갖는 시료 3 및 시료 4를 참조하면, 350℃ 열처리 온도에서 과량의 수소가 산화물 반도체층(230)으로 확산됨에 따라, 산화물 반도체층(230) 도전체화되는 것을 알 수 있다(도 10d 참조).
[X-선 광전자 분광 시험]
시료 1, 2, 3 및 4에 대하여 X-선 광전자 분광 시험을 하고, 그 결과를 도 11a, 11b, 11c 및 11d에 도시하였다.
도 11a, 11b, 11c 및 11d는 각각 시료 1, 2, 3 및 4에 대한 X-선 광전자 분광 시험 결과이다.
구체적으로, 도 11a, 11b, 11c 및 11d에 있어서, B1은 금속과 산소의 결합(metal-oxygen bonding)을 표시하고, B2는 산소 부족(oxygen deficiency)을 표시하고, B3는 산소와 수소의 결합, 즉 OH 결합(-OH bonding)을 표시한다.
또한, 도 12는 산소 함량에 대한 그래프이다. 도 12에 있어서, S1은 시료 1을 지시하고, S2는 시료 2를 지시하고, S3은 시료 3을 지시하고, S4는 시료 4를 지시한다.
각 시료의 산화물 반도체층에 있어서, 금속과 산소의 결합(metal-oxygen bonding), 산소 부족(oxygen deficiency) 및 산소와 수소의 결합(-OH bonding)의 비율이 도 12 및 표 2에 도시되어 있다.
Figure 112016129834952-pat00002
도 11a, 도 11b, 도 12 및 표 2를 참조하면, 300nm의 SiO2로 이루어진 제 1 보호막(120)을 갖는 시료 1과 시료 2에 있어서, 열처리 온도가 250℃(시료 1)에서 350℃(시료 2)로 증가하더라도, 금속과 산소의 결합 (Metal-oxygen bonding) 비율 및 산소 부족(Oxygen deficiency) 비율이 크게 변하지 않는다.
반면, 100nm의 SiO2층(221), 100nm의 실리콘 질화물(222) 층 및 300nm의 SiO2층(223) 적층되어 이루어진 제 1 보호막(220)을 갖는 시료 3과 시료 4에 있어서, 열처리 온도가 250℃(시료 3, 도 11c)에서 350℃(시료 4, 도 11d)로 증가하는 경우, 금속과 산소의 결합 (Metal-oxygen bonding)이 감소하고, 산소 부족(Oxygen deficiency)이 증가하였다. 이는 높은 수소 농도를 갖는 실리콘 질화물층(222)에서 산화물 반도체층(230)으로 수소가 확산하였기 때문인 것으로 해석된다. 이와 같이 산화물 반도체층(230)으로 유입된 수소는 금속과 산소의 결합(metal-oxygen bonding)을 방해하여 산소의(Oxygen)의 불안정한 결합을 초래하고, 동시에 산소와 수소의 결합(-OH bonding)을 증가시킨다.
[수소 함량 분석]
제 1 예비 시료, 제 2 예비 시료, 시료 1, 시료 2, 시료 3 및 시료 4에 대하여 러더포드 후광 산란 분광(Rutherford Backscattering Spectrometry, RBS) 분석을 실시하였다. 구체적으로, 채널링 방법(Channelling Analysis)에 따라, 산화물 반도체층(130, 230)에 대하여 러더포드 후광 산란 분광(Rutherford Backscattering Spectrometry, RBS) 분석을 실시하였다. 도 13 및 도 13b는 러더포드 후광 산란 분광(Rutherford Backscattering Spectrometry, RBS) 분석 그래프이다.
또한, 러더포드 후광 산란 분광 분석에 의해 얻어진 각 성분의 화학양론(stoichiometry) 비를 표 3에 표시하였다. 즉, 인듀(In), 갈륨(Ga) 및 아연(Zn)의 전체 (In+Ga+ZN)함량에 대한 인듐(In)의 함량비[In/(In+Ga+ZN)], 갈륨(Ga)의 함량비[Ga/(In+Ga+ZN)] 및 아연(Zn)의 함량비[Zn/(In+Ga+ZN)]가 표 3에 표시되었고, 화학양론적 함량에 대한 산소(O)의 실제 함량비[Oxygen/(stoichiometry)] 역시 표 3에 표시되어 있다.
Figure 112016129834952-pat00003
표 3을 참조하면, 열처리 온도에 따라 인듀(In), 갈륨(Ga) 및 아연(Zn)의 조성은 큰 변화가 없지만 산소(O)의 함량은 열처리 온도가 증가함에 따라 감소됨을 알 수 있다. 특히, 100nm의 SiO2층(221), 100nm의 실리콘 질화물(222) 층 및 300nm의 SiO2층(223)이 적층된 구조로 된 제 1 보호막(220)을 갖는 제 2 예비 시료가 350℃에서 열처리된 경우(시료 4), 산소(O)의 함량이 큰 폭으로 감소함을 확인하였다. 이러한 결과는 X-선 광전자 분광 시험 결과를 뒷받침한다.
도 14a 및 14b는 TOF-ERD(Time-of-Flight Elastic Recoil Detection) 분석 그래프이다.
구체적으로, 박막 트랜지스터의 수소 함량을 확인하기 위해 TOF-ERD (Time-of-Flight Elastic Recoil Detection) 측정하고, 그 결과를 도 14a 및 14b에 도시하였으며, 이로부터 각 층의 수소 함량을 분석하였다. 그 결과는 표 4에 개시되어 있다.
Figure 112016129834952-pat00004
도 14a 및 표 4를 참조하면, SiO2 단독으로 이루어진 제 1 보호막(120)을 갖는 박막 트랜지스터에 있어서(제 1 예비 시료, 시료 1, 시료 2), 열처리 전의 제 1 예비 시료의 산화물 반도체층에 포함된 수소 함량은 2.27 at% 이지만, 350℃에서 열처리가 이루어진 시료 2의 산화물 반도체층에 포함된 수소 함량은 2.48 at%이다. 여기서, 수소 함량의 산술적 차이는 0.21 at% 증가되었으며, 체적 밀도 기준으로 0.13 x 1021/cm3 증가되었다. 이는, 열처리에 의해 0.13 x 1021/cm3 만큼의 수소가 제 1 보호막(120)에서 산화물 반도체 층으로 확산되었다는 것을 의미한다.
이와 함께, 도 10a와 10b에 도시된 전기적 특성 시험 결과를 참조할 때, 시료 2가 본 출원의 예에 해당되며, 본 출원의 예에 따른 박막트랜지스터 기판의 산화물 반도체층은 2.4 at% 이상의 수소 함량을 갖는다.
도 14b 및 표 4를 참조하면, 100nm 두께의 SiO2(제 1 실리콘 산화물층)(221), 100nm 두께의 실리콘 질화물층(222) 및 300nm 두께의 SiO2(제 2 실리콘 산화물층) (223)이 순차적으로 적층되어 이루어진 제 1 보호막(220)을 갖는 박막 트랜지스터에 있어서(제 2 예비 시료, 시료 3, 시료 4), 열처리 전 제 2 예비 시료의 산화물 반도체층에 포함된 수소 함량은 2.28 at% 이지만, 350℃에서 열처리가 이루어진 시료 4의 산화물 반도체층에 포함된 수소 함량은 2.81 at%로 증가하였다. 여기서, 제 2 예비 시료와 시료 4의 산화물 반도체층에 포함된 수소 함량 차이는 0.53at%이며, 체적 밀도 기준으로 0.39 x 1021/cm3 차이이다.
이러한 차이는, 앞서 분석한 SiO2 단독으로 이루어진 제 1 보호막(120)을 갖는 제 1 예비 시료와 시료 2에 구비된 산화물 반도체층의 수소 함량 차이인 0.21 at%과 비교하여 크게 증가한 것이다. 즉, 350℃에서의 열처리에 의해 많은 양의 수소가 제 1 보호막(220)에서 산화물 반도체층(230)으로 확산되었다는 것을 알 수 있다.
또한, 도 10c와 10d에 도시된 전기적 특성 시험 결과를 참조할 때, 전기적 특성이 우수한 시료 3이 본 출원의 예에 해당되며, 산화물 반도체층(230)의 수소 함량은 2.6 at%를 초과하지 않는다.
이상에서 설명한 본 출원은 전술한 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 출원의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 출원이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 출원의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 출원의 범위에 포함되는 것으로 해석되어야 한다.
10, 11, 110, 210, 310, 410, 510: 기판
101, 201, 301, 401, 501: 박막 트랜지스터
30: 평탄화층
50: 뱅크층
70: 유기 발광 소자
71: 제 1 전극
72: 유기층
73: 제 2 전극
120, 220, 320, 420, 520: 제 1 보호막
130, 230, 330, 430, 530: 산화물 반도체층
140, 240, 340, 440, 540: 게이트 전극
150, 250, 350, 450, 550: 소스 전극
160, 260, 360, 460, 560: 드레인 전극
170, 270, 370, 470, 570: 제 2 보호막

Claims (14)

  1. 베이스 기판;
    상기 베이스 기판 상에 배치된 제 1 보호막;
    상기 제 1 보호막 상에 배치된 산화물 반도체층;
    상기 산화물 반도체층 상에 배치된 제2 보호막;
    상기 산화물 반도체층과 절연되어, 상기 산화물 반도체층과 적어도 일부 중첩하는 게이트 전극;
    상기 산화물 반도체층과 연결된 소스 전극; 및 상기 소스 전극과 이격되어 상기 산화물 반도체층과 연결된 드레인 전극을 포함하고,
    상기 제 1 보호막 및 상기 제 2 보호막 중 어느 하나는 0.7 at% 내지 0.8at%의 수소 함량을 가지며, 다른 하나는 3.0 at% 내지 3.1 at%의 수소 함량을 갖는, 박막 트랜지스터 기판.
  2. 제 1항에 있어서,
    상기 제 1 보호막은 실리콘 산화물을 포함하는, 박막 트랜지스터 기판.
  3. 제 1항에 있어서,
    상기 제 1 보호막은 실리콘 질화물을 포함하는, 박막 트랜지스터 기판.
  4. 제 1항에 있어서,
    상기 제 1 보호막은,
    적어도 하나의 실리콘 산화물층; 및
    상기 적어도 하나의 실리콘 산화물층과 교호적으로(alternately) 배치된 적어도 하나의 실리콘 질화물층을 포함하는, 박막 트랜지스터 기판.
  5. 제 4항에 있어서,
    상기 적어도 하나의 실리콘 산화물층 중 어느 하나는 상기 산화물 반도체층과 접촉하고,
    상기 산화물 반도체층과 접촉하는 실리콘 산화물층은 100nm 내지 500nm의 두께를 갖는, 박막 트랜지스터 기판.
  6. 제1 항에 있어서,
    상기 산화물 반도체층은 2.4 at%(atomic %) 내지 2.6 at%(atomic %)의 수소 함량을 갖는, 박막 트랜지스터 기판.
  7. 삭제
  8. 베이스 기판 상에 제 1 보호막을 형성하는 단계;
    상기 제 1 보호막 상에 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층 상에 제2 보호막을 형성하는 단계;
    서로 이격되어 배치되며 각각 상기 산화물 반도체층과 연결된 소스 전극 및 드레인 전극을 형성하는 단계; 및
    상기 산화물 반도체층과 절연되어, 상기 산화물 반도체층과 적어도 일부 중첩하는 게이트 전극을 형성하는 단계를 포함하고,
    상기 제 1 보호막 및 상기 제 2 보호막 중 어느 하나는 0.7 at% 내지 0.8 at%의 수소 함량을 가지며, 다른 하나는 3.0 at% 내지 3.1 at%의 수소 함량을 갖는, 박막 트랜지스터 기판의 제조방법.
  9. 제 8항에 있어서,
    상기 산화물 반도체층에 수소를 주입하는 단계를 더 포함하는, 박막 트랜지스터 기판의 제조방법.
  10. 제8 항에 있어서,
    상기 산화물 반도체층은 2.4 at% 내지 2.6 at%의 수소 함량을 갖는, 박막 트랜지스터 기판의 제조방법.
  11. 삭제
  12. 제 8항에 있어서,
    상기 제 2 보호막을 형성하는 단계 후 열처리 하는 단계를 더 포함하는, 박막 트랜지스터 기판의 제조방법.
  13. 기판;
    상기 기판 상에 배치된 박막 트랜지스터; 및
    상기 박막 트랜지스터 상에 배치된 광량 조절층을 포함하고,
    상기 박막 트랜지스터는,
    상기 기판 상에 배치된 제 1 보호막;
    상기 제 1 보호막 상에 배치된 산화물 반도체층;
    상기 산화물 반도체층 상에 배치된 제2 보호막;
    상기 산화물 반도체층과 절연되어, 상기 산화물 반도체층과 적어도 일부 중첩하는 게이트 전극;
    상기 산화물 반도체층과 연결된 소스 전극; 및
    상기 소스 전극과 이격되어 상기 산화물 반도체층과 연결된 드레인 전극을 포함하고,
    상기 제 1 보호막 및 상기 제 2 보호막 중 어느 하나는 0.7 at% 내지 0.8at%의 수소 함량을 가지며, 다른 하나는 3.0 at% 내지 3.1 at%의 수소 함량을 갖는, 표시 장치.
  14. 제 13항에 있어서,
    상기 산화물 반도체층은 2.4 at% 내지 2.6 at%의 수소 함량을 갖고,
    상기 광량 조절층은 유기 발광 소자 또는 액정층인, 표시 장치.
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