JP2012009845A - 半導体装置 - Google Patents

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Abstract

【課題】ゲート電極層がゲート絶縁層を介して、チャネル領域を形成する酸化物半導体層に重畳するトップゲート構造のトランジスタにおいて、ゲート絶縁層と対向し、かつ酸化物半導体層と接する絶縁層に水素が多く含まれている場合、酸化物半導体層に水素が拡散し、トランジスタの電気特性が不良となる。そこで、良好な電気特性を有する半導体装置を提供する。
【解決手段】酸化物半導体層と接する絶縁層に水素濃度が6×1020atoms/cm未満である絶縁層を用いる。さらに、水素濃度が6×1020atoms/cm未満であるゲート絶縁層を用いてもよい。このようにすることで、酸化物半導体層に水素が拡散することを抑制することができ、良好な電気特性を有する半導体装置を提供することができる。
【選択図】図1

Description

酸化物半導体を用いる半導体装置、およびその作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
近年、フラットパネルディスプレイに代表される液晶表示装置や発光表示装置において、その多くに用いられているトランジスタは、ガラス基板上にて、アモルファスシリコンや多結晶シリコンなどのシリコン半導体によって構成されている。
そのシリコン半導体に代わって、酸化物半導体をトランジスタに用いる技術が注目されている。
例えば、酸化物半導体として、一元系金属酸化物である酸化亜鉛や、ホモロガス化合物であるIn−Ga−Zn−O系酸化物があり、それらを用いてトランジスタを作製し、表示装置の画素のスイッチング素子などに用いる技術が開示されている(特許文献1乃至特許文献3参照)。
特開2006−165528号公報 特開2007−96055号公報 特開2007−123861号公報
酸化物半導体をチャネル領域に用いたトランジスタは、しきい値電圧(Vth)が、マイナス方向に変動してしまい、ゲート電極に電圧が印加されていない状態(V=0V)においても、ドレイン電流が流れるという問題がある。
このような状況を鑑み、本明細書中で開示する発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題とする。
上記課題を解決するには、チャネル領域を形成する酸化物半導体層と接する絶縁層に、水素含有量の低い絶縁層を用いることで、酸化物半導体層に水素が拡散することを抑制する。具体的には、酸化物半導体層と接する絶縁層に、水素濃度が6×1020atoms/cm未満、好ましくは5×1020atoms/cm以下、さらに好ましくは5×1019atoms/cm以下である絶縁層を用いる。
本発明の一態様は、ゲート電極層と、チャネル領域を形成する酸化物半導体層と、酸化物半導体層と接するソース電極層およびドレイン電極層と、ゲート電極層と酸化物半導体層の間に設けられるゲート絶縁層と、酸化物半導体層を介して、ゲート絶縁層と対向し、且つ該酸化物半導体層に接し、水素濃度が6×1020atoms/cm未満、好ましくは5×1020atoms/cm以下、さらに好ましくは5×1019atoms/cm以下である絶縁層を有する半導体装置である。
また、ゲート電極層が、ゲート絶縁層を介して、酸化物半導体層に重畳するトップゲート構造のトランジスタには、ソース電極層およびドレイン電極層と絶縁層との間に、酸化物半導体層を有するトップコンタクト型と、酸化物半導体層と絶縁層との間に、ソース電極層およびドレイン電極層を有するボトムコンタクト型がある。
本発明の別の一態様は、トップゲート構造−トップコンタクト型およびトップゲート構造−ボトムコンタクト型のトランジスタにおいて、酸化物半導体層と接する絶縁層の水素濃度が6×1020atoms/cm未満、好ましくは5×1020atoms/cm以下、さらに好ましくは5×1019atoms/cm以下であることを特徴とする半導体装置である。
また、本発明の別の一態様は、絶縁層を、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ハフニウム、酸化アルミニウム、または酸化タンタルである酸化物絶縁層とすることである。
さらに、トップゲート構造−トップコンタクト型およびトップゲート構造−ボトムコンタクト型のトランジスタに設けられるゲート絶縁層においても、水素の含有量が少ないゲート絶縁層を用いることで、良好な電気特性を有する半導体装置とすることができる。
本発明の別の一態様は、酸化物半導体層と接するゲート絶縁層の水素濃度が6×1020atoms/cm未満、好ましくは5×1020atoms/cm以下、さらに好ましくは5×1019atoms/cm以下であることを特徴とする半導体装置である。
本発明の一態様によれば、良好な電気特性を有する半導体装置を提供することができる。
トランジスタを説明する上面図および断面図である。 トランジスタの作製方法を説明する断面図である。 トランジスタを説明する上面図および断面図である。 トランジスタの作製方法を説明する断面図である。 電子書籍の一例を示す外観図である。 テレビジョン装置およびデジタルフォトフレームの例を示す外観図である。 携帯型のコンピュータの一例を示す斜視図である。 絶縁層に含まれる水素濃度を示す図である。 トランジスタの電気特性の測定結果を示す図である。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。また、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。また、便宜上、絶縁層は上面図には表さない場合がある。なお、各図面において示す各構成の、大きさ、層の厚さ、または領域は、明瞭化のために誇張されて表記している場合がある。従って、必ずしもそのスケールに限定されない。
AとBとが接続されている、と記載する場合は、AとBとが電気的に接続されている場合と、AとBとが直接接続されている場合とを含むものとする。ここで、A、Bは、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。
「ソース」や「ドレイン」の機能は、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
(実施の形態1)
本実施の形態では、本発明の一態様である半導体装置について図1を用いて説明する。
図1(A)は、半導体装置の有するトランジスタ100の上面図である。図1(B)は、図1(A)のA1−B1における断面図である。トランジスタ100は、基板102上に絶縁層104と、ソース電極層106aおよびドレイン電極層106bと、チャネル領域を形成する酸化物半導体層108と、ゲート絶縁層110と、ゲート電極層112を含む。
トランジスタ100は、ゲート電極層112がゲート絶縁層110を介して、酸化物半導体層108に重畳して形成されるトップゲート構造のトランジスタである。さらに、トランジスタ100は、酸化物半導体層108と絶縁層104との間にソース電極層106aおよびドレイン電極層106bを有するボトムコンタクト型である。
トランジスタ100は、トップゲート構造−ボトムコンタクト型のトランジスタであるため、絶縁層104の上面一部と酸化物半導体層108の下面一部が接する構造となる。それゆえ、トランジスタ100の作製工程において、絶縁層104に水素が多く存在する場合、酸化物半導体層108に水素が拡散する。酸化物半導体層108に水素が拡散することで、酸化物半導体層108内のキャリアが過剰となる。このため、トランジスタ100のしきい値電圧(Vth)が、マイナス方向に変動してしまい、ゲート電極に電圧が印加されていない状態(V=0V)においても、ドレイン電流が流れる(ノーマリーオン)。従って、絶縁層104に水素が多く存在する場合、トランジスタ100は電気特性が不良なトランジスタとなる。
酸化物半導体層108から拡散した水素を取り除くために、酸化物半導体層108を加熱処理する方法がある。しかし、トランジスタの作製工程を増やすほど、コストがかかり、歩留まりを悪くする可能性がある。
そこで、酸化物半導体層108と接する絶縁層104を、水素濃度が6×1020atoms/cm未満、好ましくは5×1020atoms/cm以下、さらに好ましくは5×1019atoms/cm以下である絶縁層とすることで、酸化物半導体層108に水素が拡散することを抑制でき、良好な電気特性を有するトランジスタを得ることができる。このようにすることで、トランジスタの作製工程を増やさずに、良好な電気特性を有するトランジスタを得ることができる。
また、ゲート絶縁層110においても水素濃度が6×1020atoms/cm未満、好ましくは5×1020atoms/cm以下、さらに好ましくは5×1019atoms/cm以下とすることができる。つまり、絶縁層104およびゲート絶縁層110を水素濃度が6×1020atoms/cm未満、好ましくは5×1020atoms/cm以下、さらに好ましくは5×1019atoms/cm以下とすることで、酸化物半導体層108に水素が拡散することを抑制できる。
基板102としては、後の作製工程に耐えられるものであれば特に限定されない。例えば、基板102として、ガラス基板、セラミック基板、石英基板、若しくはサファイア基板などの絶縁性基板、シリコンなどの半導体材料でなる半導体基板、金属若しくはステンレスなどの導電体でなる導電性基板、または、半導体基板若しくは導電性基板の表面を絶縁材料で被覆した基板などを用いることができる。また、プラスチック基板も適宜用いることができる。
また、ガラス基板としては、トランジスタの作製工程に加熱温度の高い加熱処理を行う場合には、歪点が730℃以上のものを用いるとよい。例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている。一般に酸化ホウ素と比較して酸化バリウム(BaO)を多く含ませることで、より実用的な耐熱ガラスが得られる。このため、BよりBaOを多く含むガラス基板を用いることが好ましい。
絶縁層104は、基板102からの不純物元素の拡散を防止する下地となる他に、トランジスタの作製工程におけるエッチング工程によって、基板がエッチングされることを防ぐ下地となる。絶縁層104の厚さに限定はないが、上記より、絶縁層104の厚さは50nm以上とすることが好ましい。
絶縁層104には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ハフニウム、酸化アルミニウム、または酸化タンタルなどの酸化物絶縁層を用いて、単層構造または2層以上の積層構造で形成する。また、積層構造とする際、例えば、基板102と接する絶縁層を窒化シリコンとし、酸化物半導体層108と接する絶縁層104を該酸化物絶縁層で形成すればよい。酸化物半導体層108と接する絶縁層104を、水素濃度が低減された酸化物絶縁層とすることで、酸化物半導体層108に水素の拡散を抑制する他に、酸化物半導体層108の欠陥に絶縁層104から酸素が供給されるため、トランジスタの電気特性が良好になる。この際、上記したように、絶縁層104の水素濃度は6×1020atoms/cm未満、好ましくは5×1020atoms/cm以下、さらに好ましくは5×1019atoms/cm以下とすることが必要である。
ここで、酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、例として、少なくとも酸素が50原子%以上70原子%以下、窒素が0.5原子%以上15原子%以下、珪素が25原子%以上35原子%以下の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒素の含有量が多いものを示し、例として、少なくとも酸素が5原子%以上30原子%以下、窒素が20原子%以上55原子%以下、珪素が25原子%以上35原子%以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法(RBS:Rutherford Backscattering Spectrometry)や、水素前方散乱法(HFS:Hydrogen Forward Scattering)を用いて測定した場合のものである。また、構成元素の含有比率は、その合計が100原子%を超えない値をとる。
本実施の形態では、絶縁層104にスパッタリング法で形成する酸化シリコン層を用いる場合と、絶縁層104にプラズマCVD(Plasma Enhanced Chemical Vapor Deposition)法で形成する酸化シリコン層を用いる場合について記載する。
スパッタリング法で絶縁層104を形成する場合、シリコン元素を含むターゲットを用いればよい。つまり、SiターゲットまたはSiOターゲットなどを用いることができる。得られる酸化シリコン層の水素濃度を低減させるため、好ましくは、SiOターゲットとし、より好ましくは、SiOターゲットに含まれる水酸基濃度が1000ppm以下、またはSIMS(Secondary Ion Mass Spectrometry)で測定した水素濃度が3.5×1019atoms/cm以下であるSiOターゲットとすることである。さらに、形成する際に供給するガスは、アルゴン等の希ガスおよび、酸素とする。そして、形成する際に供給するガスは、水素、水、水酸基または水素化物などの不純物濃度がppm程度およびppb程度まで除去された高純度ガスを用いることが好ましい。
スパッタリング法にはスパッタリング用電源に高周波電源を用いるRFスパッタリング法と、DCスパッタリング法があり、さらにパルス的にバイアスを与えるパルスDCスパッタリング法もある。
また、材料の異なるターゲットを複数設置できる多元スパッタリング装置を用いて形成してもよい。多元スパッタリング装置は、同一チャンバーで異なる材料の膜を積層形成することや、同一チャンバーで複数種類の材料を同時に放電させて形成することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法を用いるスパッタ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるECRスパッタリング法を用いるスパッタリング装置がある。
また、スパッタリング法として、ターゲット物質とスパッタガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタリング法や、基板にも電圧をかけながら形成するバイアススパッタリング法を用いることもできる。
本明細書のスパッタリングにおいては、基板を加熱しながらスパッタリングすることができ、上記したスパッタリング装置およびスパッタリング方法を適宜用いることができる。
このようにすることで、得られる酸化シリコン層の水素濃度を、6×1020atoms/cm未満、好ましくは5×1020atoms/cm以下、さらに好ましくは5×1019atoms/cm以下とすることができる。
絶縁層104の形成はスパッタリング法の他にプラズマCVD法を用いることができる。プラズマCVD法とは、プラズマCVD装置内の反応室に、原料となる堆積性ガスを供給し、プラズマエネルギーを援用して、膜を形成する方法である。
プラズマCVD装置は、高周波電源を用いる容量結合型高周波プラズマCVD装置や、誘導結合型高周波プラズマCVD装置、マイクロ波発生源であるマグネトロンおよび誘電体を有し、マイクロ波を用いてプラズマを発生させるマイクロ波プラズマCVD装置(電子サイクロトロン共鳴プラズマCVD装置)その他、ヘリコン波プラズマCVD装置などがあり、本明細書中のプラズマCVD法においては、グロー放電プラズマを膜形成に利用するCVD装置を適宜用いることができる。また、プラズマCVD法においても、基板を加熱しながら行うことができる。
水素濃度が低減した絶縁層104をプラズマCVD法で形成する場合、堆積性ガスとして分子構造に水素が含まれていないガスを選択する必要がある。
つまり、堆積性ガスとしてSiHではなく、SiFを使用する。さらに、堆積する膜を酸化物絶縁膜とするために水素や水の含有量が少ないNOまたはOの酸化ガスも使用する。また、プラズマCVD装置で発生するプラズマの広がりを考慮してその他添加するガス(アルゴンなどの希ガス)においても、水素や水の含有量が少ないガスとする。
プラズマCVD法で絶縁層104となる酸化シリコン層を形成する際は、プラズマCVD装置の反応室内に残留している、または該反応室の内壁に吸着している水素や水などの不純物を除去したのち、上記ガスを用いて形成する。以上のようにすることで、プラズマCVD法を用いて形成する絶縁層104の水素濃度を6×1020atoms/cm未満、好ましくは5×1020atoms/cm以下、さらに好ましくは5×1019atoms/cm以下とすることができる。
ソース電極層106aおよびドレイン電極層106bは絶縁層104上に形成される。ソース電極層106aおよびドレイン電極層106bの材料は、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等の金属材料、これら金属材料を主成分とする合金材料を用いた導電膜、或いはこれら金属の窒化物を、単層でまたは積層で用いることができる。なお、後の工程において行われる加熱処理の温度に耐えうるのであれば、上記金属材料としてアルミニウム、銅を用いることもできる。アルミニウムまたは銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いるとよい。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等を用いることができる。
例えば、ソース電極層106aおよびドレイン電極層106bとしては、アルミニウム膜上にモリブデン膜が積層された二層の積層構造、または銅膜上にモリブデン膜を積層した二層構造、または銅膜上に窒化チタン膜若しくは窒化タンタル膜を積層した二層構造、窒化チタン膜とモリブデン膜とを積層した二層構造、または銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造とすることが好ましい。三層構造を有するソース電極層106aおよびドレイン電極層106bとしては、アルミニウム膜、アルミニウムとシリコンの合金膜、アルミニウムとチタンの合金膜またはアルミニウムとネオジムの合金膜を中間層とし、タングステン膜、窒化タングステン膜、窒化チタン膜またはチタン膜を上下層として積層した構造とすることが好ましい。
また、ソース電極層106aおよびドレイン電極層106bに、酸化インジウム、酸化インジウム酸化スズ合金、酸化インジウム酸化亜鉛合金、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、または酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることができる。
ソース電極層106aおよびドレイン電極層106bの厚さは、特に限定はなく、ソース電極層106aおよびドレイン電極層106bとして機能する導電膜の電気抵抗や作製工程にかかる時間を考慮し、適宜決めることができる。例えば、10nm〜500nmで形成すればよい。
チャネル領域を形成する酸化物半導体層108は、ソース電極層106aおよびドレイン電極層106bの上面一部と絶縁層104の上面一部と接して形成される。上記のように、絶縁層104は水素濃度が6×1020atoms/cm未満、好ましくは5×1020atoms/cm以下、さらに好ましくは5×1019atoms/cm以下であることから、酸化物半導体層108を形成する際に、酸化物半導体層108に水素が拡散することを抑制する。また酸化物半導体層108の厚さは、10nm〜300nm、好ましくは20nm〜100nmとする。
酸化物半導体層108は、In、Ga、およびZnを含むIn−Ga−Zn−O系非単結晶膜を用い、InMO(ZnO)(m>0)で表記される構造とする。なお、Mは、ガリウム(Ga)、鉄(Fe)、ニッケル(Ni)、マンガン(Mn)およびコバルト(Co)から選ばれた一の金属元素または複数の金属元素を示す。例えばMとして、Gaの場合があることの他、GaとNiまたはGaとFeなど、Ga以外の上記金属元素が含まれる場合がある。また、上記酸化物半導体において、Mとして含まれる金属元素の他に、不純物元素としてFe、Niその他の遷移金属元素、または該遷移金属の酸化物が含まれているものがある。そして、金属酸化物ターゲット中の金属酸化物の相対密度は80%以上、好ましくは95%以上、さらに好ましくは99.9%以上とする相対密度の高い金属酸化物ターゲットを用いる。
具体的には、四元系金属酸化物であるIn−Sn−Ga−Zn−O系や、三元系金属酸化物であるIn−Ga−Zn−O系、In−Sn−Zn−O系、In−Al−Zn−O系、Sn−Ga−Zn−O系、Al−Ga−Zn−O系、Sn−Al−Zn−O系や、二元系金属酸化物であるIn−Zn−O系、Sn−Zn−O系、Al−Zn−O系、Zn−Mg−O系、Sn−Mg−O系、In−Mg−O系や、In−O系、Sn−O系、Zn−O系などの酸化物半導体を用いて形成することができる。ここで、例えば、In−Ga−Zn−O系酸化物半導体とは、少なくともInとGaとZnとを含み、半導体特性を有する金属酸化物であり、その組成比は問わない。また、InとGaとZn以外の元素を含んでもよい。また、上記酸化物半導体に酸化シリコンを含んでもよい。
ゲート絶縁層110は、ソース電極層106a、ドレイン電極層106bおよび、酸化物半導体層108を覆うように形成される。また、ゲート絶縁層110は、絶縁層104と同様に酸化物絶縁層で形成すればよい。ゲート絶縁層110の水素の含有量を低くすることで、良好な電気特性を有する半導体装置とすることができる。従って、酸化物半導体層と接するゲート絶縁層の水素濃度が6×1020atoms/cm未満、好ましくは5×1020atoms/cm以下、さらに好ましくは5×1019atoms/cm以下であることが好ましい。
ゲート電極112は、ゲート絶縁層110を介して、酸化物半導体層108に重畳して形成される。そして、ゲート電極112は、ソース電極層106aおよびドレイン電極層106bと同様の構成とすることができる。
なお、図1には示していないが、トランジスタ100上にパッシベーション層や層間絶縁層として機能する絶縁層を形成することが好ましい。
以上より、絶縁層104またはゲート絶縁層110の一方または双方の水素濃度を6×1020atoms/cm未満、好ましくは5×1020atoms/cm以下、さらに好ましくは5×1019atoms/cm以下とすることで、酸化物半導体層108に水素が拡散することを抑制でき、良好な電気特性を有する半導体装置を得ることができる。
なお、本実施の形態で示した構成は、本明細書の他の実施の形態および実施例で示す構成と適宜組み合わせることができる。
(実施の形態2)
本実施の形態では、実施の形態1で示した半導体装置の作製方法について図2を用いて説明する。
図2(A)に示したように、基板102上に絶縁層104を形成する。基板102および絶縁層104は実施の形態1に記載したものを用いることができ、本実施の形態では、基板102にガラス基板を用いる。絶縁層104は、ターゲットをSiOとし、形成する際の供給するガスをアルゴン等の希ガスおよび、酸素として、RFスパッタリング法で酸化シリコン層を200nm形成する。
また、実施の形態1で記載したが、絶縁層104をプラズマCVD法で形成する場合は、プラズマCVD装置内の反応室の内壁を加熱して、反応室の内壁から不純物を放出させ、反応室内に残留しているまたは反応室の内壁に吸着している不純物を除去した後、堆積性ガスとして、SiFを、さらに、酸化させるためのガスとしてNOを、添加ガスとしてアルゴンを、反応室に供給し、プラズマエネルギーを援用して、絶縁層104を形成する。また、本実施の形態では、高周波電源を用いたプラズマCVD装置を用いる。
反応室内に残留しているまたは反応室の内壁に吸着している不純物を除去する方法として、排気工程や、三フッ化窒素などのフッ素化合物を用いたプラズマクリーニングを行うことが好ましい。
次いで、ソース電極層106a、ドレイン電極層106bとして機能する導電膜を形成する。該導電膜として、本実施の形態では、チタンターゲットを用いたDCスパッタリング法で厚さ150nmのチタン膜を形成する。その後、第1のフォトリソグラフィ工程およびエッチング工程を行い、厚さ150nmのソース電極層106aおよびドレイン電極層106bを形成する。
該導電膜のエッチングには、ウェットエッチング、ドライエッチングのいずれを用いてもよい。なお、素子の微細化という観点からはドライエッチングを用いるのが好適である。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
なお、ソース電極層106aおよびドレイン電極層106bの側面はテーパ形状とすることが好ましい。ソース電極層106aおよびドレイン電極層106b上には、後の工程で酸化物半導体膜およびゲート電極となる導電膜を形成するので、段差の箇所における配線切れ防止のためである。ソース電極層106aおよびドレイン電極層106bの側面をテーパ形状とするためにはレジストマスクを後退させつつエッチングを行えばよい。
そして、厚さ50nmの酸化物半導体膜を、DCスパッタリング法で形成する。該酸化物半導体膜は絶縁層104と接して形成されるため、絶縁層104から、該酸化物半導体膜の欠陥に酸素が供給される。その後、第2のフォトリソグラフィ工程およびエッチング工程を行い、島状に加工された酸化物半導体層107を形成する。本実施の形態では、DCスパッタリング法を用いるが、真空蒸着法、パルスレーザ堆積法、CVD法などを用いて形成してもよい。
酸化物半導体膜は、実施の形態1で説明した酸化物半導体を用いることができる。本実施の形態では、In(インジウム)、Ga(ガリウム)、およびZn(亜鉛)を含む酸化物半導体ターゲット(モル数比がIn:Ga:ZnO=1:1:1、In:Ga:ZnO=1:1:2)を用いて、スパッタリング法により、厚さ50nmのIn−Ga−Zn−O系非単結晶膜を形成する。さらに、本実施の形態では、DCスパッタリング法を用い、アルゴンの流量30sccmとし、酸素の流量15sccmとし、基板温度は室温(15℃から35℃)とする。
また、酸化物半導体膜として、In−Zn−O系の酸化物半導体を用いる場合、用いるターゲットの組成比は、原子数比で、In:Zn=50:1〜1:2(モル数比に換算するとIn:ZnO=25:1〜1:4)、好ましくはIn:Zn=20:1〜1:1(モル数比に換算するとIn:ZnO=10:1〜1:2)、さらに好ましくはIn:Zn=15:1〜3:2(モル数比に換算するとIn:ZnO=15:2〜3:4)とする。例えば、In−Zn−O系酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5X+Yとする。
なお、酸化物半導体膜をスパッタリング法により形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行うことが好ましい。逆スパッタとは、アルゴン雰囲気下で基板にRF電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
酸化物半導体膜の形成の際には、例えば、減圧状態に保持された処理室内に基板を保持し、基板の温度が100℃以上550℃未満、好ましくは200℃以上400℃以下となるように基板を熱する。または、酸化物半導体膜の形成の際の基板の温度は、室温(15℃から35℃)としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、酸化物半導体ターゲットを用いて酸化物半導体膜を形成する。基板を熱しながら酸化物半導体膜を形成することにより、酸化物半導体膜に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体膜中の不純物濃度を低減できる。
ここまでの工程で得られた構成を図2(B)に示す。
次いで、大気雰囲気または不活性ガス雰囲気(窒素、またはヘリウム、ネオン、アルゴン等)下、或いは大気圧下の露点がマイナス60℃以下の、水分含有量が少ない空気下において、酸化物半導体層107に加熱処理を施してもよい。具体的には、大気雰囲気下において、100℃以上400℃以下で、10分間以上、好ましくは350℃、60分間の加熱処理で行うことである。本実施の形態では、酸化物半導体層107に加熱処理を施すことで、水分、水素が脱離した酸化物半導体層108が形成される。この際、絶縁層104から、酸化物半導体層108の欠陥に酸素が供給される。
また、不活性ガス雰囲気(窒素、またはヘリウム、ネオン、アルゴン等)下において、500℃以上750℃以下(若しくはガラス基板の歪点以下の温度)で1分間以上10分間以下程度、好ましくは600℃、3分間以上6分間以下程度のRTA(Rapid Thermal Anneal)処理で行うことができる。RTA法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。なお、加熱処理においては、不活性ガス(窒素、またはヘリウム、ネオン、アルゴン等の希ガス)に、水分、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、6N(99.9999%)以上、好ましくは7N(99.99999%)以上、(即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下)とすることが好ましい。
なお、上記加熱処理は、島状の酸化物半導体層108形成後のタイミングに限らず、島状の酸化物半導体層108形成前の酸化物半導体膜に対して行ってもよい。また、上記加熱処理を、酸化物半導体膜107形成後に複数回行ってもよい。
本実施の形態では、大気雰囲気下において、基板温度が設定温度の350℃に達した状態で60分間、加熱処理を行う。加熱処理は、電気炉を用いた加熱方法、加熱した気体を用いるGRTA(Gas Rapid Thermal Anneal)法またはランプ光を用いるLRTA(Lamp Rapid Thermal Anneal)法などの瞬間加熱方法などを用いることができる。例えば、電気炉を用いて加熱処理を行う場合、昇温特性を0.1℃/min以上20℃/min以下、降温特性を0.1℃/min以上15℃/min以下とすることが好ましい。
不活性ガス雰囲気下における加熱処理後の、島状の酸化物半導体層108は、非晶質であることが好ましいが、一部結晶化していてもよい。
ここで、酸化物半導体層108の露出した表面に、酸素、オゾン、一酸化二窒素を用いて、プラズマ処理を施してもよい。プラズマ処理をすることで、酸化物半導体層108の欠陥に酸素を供給することができる。
次いで、ゲート絶縁層110を形成する。ゲート絶縁層110は、絶縁層104と同様にして形成することができる。本実施の形態では、ターゲットをSiOとし、形成する際に供給するガスをアルゴン等の希ガスおよび、酸素として、RFスパッタリング法で酸化シリコン層を200nm形成する。
ここまでの工程で得られた構成を図2(C)に示す。
なお、ゲート絶縁層110を形成した後に、加熱処理を施してもよい。加熱処理は大気雰囲気下、または不活性ガス雰囲気(窒素、またはヘリウム、ネオン、アルゴン等)下において行う。好ましくは200℃以上400℃以下で行うこととし、本実施の形態では、大気雰囲気下で350℃、1時間の加熱処理を行う。または、ゲート絶縁層110を形成する前に行った先の加熱処理と同様に、高温短時間のRTA処理を行ってもよい。この加熱処理を行うタイミングは、ゲート絶縁層110の形成後であれば特に限定されず、他の工程、例えば透明導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく行うことができる。
ゲート絶縁層110の上に、ゲート電極層112として機能する導電膜を形成し、第3のフォトリソグラフィ工程およびエッチング工程を行い、ゲート電極層112を形成する。該導電膜は、ソース電極層106aおよびドレイン電極層106bと同様の構成とすることができる。本実施の形態では、チタンターゲットを用いたDCスパッタリング法で厚さ150nmのチタン膜を形成し、第3のフォトリソグラフィ工程およびエッチング工程により、ゲート電極層112を形成した。
ここまでの工程を経て得られた構成を図2(D)に示す。
以上により、実施の形態1で示した半導体装置を作製することができる。
なお、本実施の形態で示した構成は、本明細書の他の実施の形態および実施例で示す構成と適宜組み合わせることができる。
(実施の形態3)
本実施の形態では、本発明の別の一態様である半導体装置について図3を用いて説明する。
図3(A)は、半導体装置の有するトランジスタ200の上面図である。図3(B)は、図3(A)のA2−B2における断面図である。トランジスタ200は、基板102上に絶縁層104と、チャネル領域を形成する酸化物半導体層208と、ソース電極層206aおよびドレイン電極層206bと、ゲート絶縁層210と、ゲート電極層212を含む。
トランジスタ200は、ゲート電極層212がゲート絶縁層210を介して、酸化物半導体層208に重畳して形成されるトップゲート構造のトランジスタである。さらに、トランジスタ200は、ソース電極層206aおよびドレイン電極層206bと絶縁層104との間に、酸化物半導体層208を有するトップコンタクト型である。
トランジスタ200は、上記トップゲート構造−トップコンタクト型のトランジスタであるため、絶縁層104の上面一部と酸化物半導体層208下面一部が接する構造となる。それゆえ、トランジスタ200の作製工程において、絶縁層104に水素が多く存在する場合、酸化物半導体層208に水素が拡散する。酸化物半導体層208に水素が拡散することで、酸化物半導体層208内のキャリアが過剰となる。このため、トランジスタ200のしきい値電圧が、マイナス方向に変動してしまい、ゲート電極に電圧が印加されていない状態(V=0V)においても、ドレイン電流が流れる(ノーマリーオン)ため、電気特性が不良なトランジスタとなる。
酸化物半導体層208から拡散した水素を取り除くために、酸化物半導体層208を加熱処理する方法がある。しかし、トランジスタの作製工程を増やすほど、コストがかかり、歩留まりを悪くする可能性がある。
そこで、酸化物半導体層208と接する絶縁層104を、水素濃度が6×1020atoms/cm未満、好ましくは5×1020atoms/cm以下、さらに好ましくは5×1019atoms/cm以下である絶縁層とすることで、酸化物半導体層208に水素が拡散することを抑制でき、良好な電気特性を有するトランジスタを得ることができる。この方法にすることで、トランジスタの作製工程を増やさずに、良好な電気特性を有するトランジスタを得ることができる。
また、ゲート絶縁層210においても水素濃度が6×1020atoms/cm未満、好ましくは5×1020atoms/cm以下、さらに好ましくは5×1019atoms/cm以下とすることができる。つまり、絶縁層104およびゲート絶縁層210の水素濃度が6×1020atoms/cm未満、好ましくは5×1020atoms/cm以下、さらに好ましくは5×1019atoms/cm以下とすることで、酸化物半導体層208に水素が拡散することを抑制できる。
基板102は、実施の形態1の説明と同様である。
絶縁層104は、実施の形態1で説明した同様の構成からなる同様のものとすることができる。絶縁層104は、基板102からの不純物元素の拡散を防止する下地となる他に、トランジスタの作製工程におけるエッチング工程によって、基板がエッチングされることを防ぐ下地となる。それゆえ、絶縁層104の厚さは50nm以上とすることが好ましい。
絶縁層104には、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化ハフニウム、酸化アルミニウム、または酸化タンタルなどの酸化物絶縁層を用いて、単層構造または2層以上の積層構造で形成する。また、2層以上の積層構造とする際に、基板102と接する絶縁層を窒化シリコン層とし、酸化物半導体層208と接する絶縁層104を上記したもので形成してもよい。酸化物半導体層208と接する絶縁層104を、水素濃度が低減された酸化物絶縁層とすることで、酸化物半導体層208の欠陥に、絶縁層104から酸素が供給されるため、トランジスタの電気特性が良好になる。この際、上記したように、水素濃度が6×1020atoms/cm未満、好ましくは5×1020atoms/cm以下、さらに好ましくは5×1019atoms/cm以下である絶縁層104とすることが必要である。
そして、本実施の形態における絶縁層104は、実施の形態1で示したように、スパッタリング法で形成する酸化シリコン層または、プラズマCVD法で形成する酸化シリコン層を用いることができる。
スパッタリング法で絶縁層104を形成する場合、シリコン元素を含むターゲットを用いればよい。つまり、SiターゲットまたはSiOターゲットなどを用いることができる。
得られる酸化シリコン層の水素濃度を低減させるため、好ましくは、SiOターゲットとし、より好ましくは、SiOターゲットに含まれる水酸基濃度が1000ppm以下、またはSIMSで測定した水素濃度が3.5×1019atoms/cm以下であるSiOターゲットとすることである。さらに、形成する際に供給するガスはアルゴン等の希ガスおよび、酸素とする。そして、該形成する際に供給するガスは、水素、水、水酸基または水素化物などの不純物濃度がppm程度、またはppb程度まで除去された高純度ガスを用いることが好ましい。
絶縁層104をスパッタリング法で形成する代わりに、プラズマCVD法を用いることができる。プラズマCVD法とは、プラズマCVD装置内の反応室に、原料となる堆積性ガスを供給し、プラズマエネルギーを援用して、膜を形成する方法である。
プラズマCVD法で酸化シリコン層を形成する際には、堆積性ガスとして分子構造に水素が含まれていないガスを選択し、形成する必要がある。
堆積性ガスとしてSiHではなく、SiFを使用する。さらに、酸化させるためのガスについて、水素や水の含有量が少ないNOまたはO2とし、プラズマの広がりを考慮してアルゴンなどその他に添加するガスにおいても、水素や水の含有量が少ないガスとする。
さらに、プラズマCVD法で酸化シリコン層を形成する際に、プラズマCVD装置の反応室内に残留しているまたは反応室の内壁に吸着している水素や水などの不純物を除去したのち、上記構成のガスを用いて形成する。以上のようにすることで、プラズマCVD法を用いた絶縁層104の水素濃度を6×1020atoms/cm未満、好ましくは5×1020atoms/cm以下、さらに好ましくは5×1019atoms/cm以下とすることができる。
チャネル領域を形成する酸化物半導体層208は、絶縁層104上に形成される。酸化物半導体層208は実施の形態1の酸化物半導体層108と同様である。実施の形態1に記載したように、絶縁層104は水素濃度が6×1020atoms/cm未満、好ましくは5×1020atoms/cm以下、さらに好ましくは5×1019atoms/cm以下であることから、酸化物半導体層208を形成する際に、酸化物半導体層208に水素が拡散することを抑制する。
ゲート絶縁層210は、ソース電極層206a、ドレイン電極層206bおよび、酸化物半導体層208を覆うように形成される。ゲート絶縁層210は、実施の形態1のゲート絶縁層110と同様である。さらに、ゲート絶縁層210は、絶縁層104と同様に水素の含有量が少ない酸化物絶縁層を用いることで、良好な電気特性を有する半導体装置とすることができるため、酸化物半導体層と接するゲート絶縁層の水素濃度が6×1020atoms/cm未満、好ましくは5×1020atoms/cm以下、さらに好ましくは5×1019atoms/cm以下であることが好ましい。
ソース電極206aおよびドレイン電極206bは絶縁層104上面一部および、酸化物半導体層208の上面一部に形成される。ソース電極層206aおよびドレイン電極層206bは、実施の形態1のソース電極層106aおよびドレイン電極層106bと同様である。
ゲート電極212は、ゲート絶縁層210を介して、酸化物半導体層208に重畳して形成される。そして、ゲート電極212は、実施の形態1のゲート電極112と同様である。
なお、図3には示していないが、トランジスタ200上にパッシベーション層や層間絶縁層として機能する絶縁層を形成することができる。
以上により、絶縁層104または、絶縁層104およびゲート絶縁層210の水素濃度を6×1020atoms/cm未満、好ましくは5×1020atoms/cm以下、さらに好ましくは5×1019atoms/cm以下とすることで、酸化物半導体層208に水素が拡散することを抑制でき、良好な電気特性を有する半導体装置を得ることができる。
なお、本実施の形態で示した構成は、本明細書の他の実施の形態および実施例で示す構成と適宜組み合わせることができる。
(実施の形態4)
本実施の形態では、実施の形態3に記載した半導体装置の作製方法について図4を用いて説明する。
図4(A)に示したように、基板102上に絶縁層104を形成する。基板102および絶縁層104は実施の形態3に記載したものを用いることができ、本実施の形態では、基板102にガラス基板を用いる。絶縁層104は、ターゲットをSiOとし、形成する際の供給するガスにアルゴン等の希ガスおよび、酸素として、RFスパッタリング法で酸化シリコン層を200nm形成する。
また、絶縁層104をプラズマCVD法で形成する場合は、実施の形態2で記載したようにして形成すればよい。
そして、厚さ50nmの酸化物半導体膜を、スパッタリング法で成膜する。絶縁層104と接して形成されるため、絶縁層104から、酸化物半導体膜の欠陥に酸素が供給される。その後、第1のフォトリソグラフィ工程およびエッチング工程を行い、島状に加工された酸化物半導体層207を形成する。
酸化物半導体膜は、実施の形態2に記載したようにして形成すればよい。
ここまでの工程で得られた構成を図4(A)に示す。
次いで、ソース電極層206a、ドレイン電極層206bとして機能する導電膜を成膜する。該導電膜として、本実施の形態では、実施の形態2と同様に、チタンターゲットを用いたDCスパッタリング法で厚さ150nmのチタン膜を成膜する。その後、第2のフォトリソグラフィ工程およびエッチング工程を行い、厚さ150nmのソース電極層206aおよびドレイン電極層206bを形成した。
該導電膜のエッチングには、実施の形態2で説明した同様の方法を用いることが出来る。
次いで、実施の形態2で説明したように、大気雰囲気または不活性ガス雰囲気(窒素、またはヘリウム、ネオン、アルゴン等)下、或いは大気圧下の露点がマイナス60℃以下の、水分含有量が少ない空気下において、酸化物半導体層207に加熱処理を施してもよい。具体的には、大気雰囲気下において、100℃以上400℃以下、で10分間以上、好ましくは350℃、60分間の加熱処理で行うことである。本実施の形態では、酸化物半導体層207に加熱処理を施すことで、水分、水素が脱離した酸化物半導体層208が形成される。この際、絶縁層104から、酸化物半導体層208の欠陥に酸素が供給される。
なお、上記加熱処理は、ソース電極層206a、ドレイン電極層206b形成後のタイミングに限らず、ソース電極層206a、ドレイン電極層206b形成前の、第1のフォトリソグラフィ工程およびエッチング工程により形成した島状の酸化物半導体層207に対して行ってもよい。また、上記加熱処理を、酸化物半導体層207形成後に複数回行ってもよい。
本実施の形態では、大気雰囲気下において、350℃、基板温度が上記設定温度に達した状態で60分間、加熱処理を行う。本実施の形態における加熱処理の詳細は、実施の形態2と同様である。ここまでの工程で得られた構成を図4(B)に示す。
ここで、酸化物半導体層208の露出した表面に、酸素、オゾン、一酸化二窒素を用いて、プラズマ処理を施してもよい。プラズマ処理をすることで、酸化物半導体層208の欠陥に酸素を供給することができる。
次いで、ゲート絶縁層210を形成する。ゲート絶縁層210は、絶縁層104と同様にして出来る。本実施の形態では、実施の形態2と同様にターゲットをSiOとし、形成する際の雰囲気ガスにアルゴン等の希ガスおよび、酸素として、RFスパッタリング法で酸化シリコン層を200nm形成する。
ここまでの工程で得られた構成を図4(C)に示す。
なお、ゲート絶縁層210を形成した後に、加熱処理を施してもよい。本加熱処理の方法や加熱処理を行うタイミングは実施の形態2に記述した通りである。
ゲート絶縁層210の上に、ゲート電極層212として機能する導電膜を成膜し、第3のフォトリソグラフィ工程およびエッチング工程を行い、ゲート電極層212を形成する。該導電膜は、ソース電極層206aおよびドレイン電極層206bと同様の構成とすることができる。本実施の形態では、実施の形態2と同様にチタンターゲットを用いたDCスパッタリング法で厚さ150nmのチタン膜を成膜し、第3のフォトリソグラフィ工程およびエッチング工程により、ゲート電極層212を形成する。
ここまでの工程を経て得られた構成を図4(D)に示す。
以上により、実施の形態3で示した半導体装置を作製することができる。
なお、本実施の形態で示した構成は、本明細書の他の実施の形態および実施例で示す構成と適宜組み合わせることができる。
(実施の形態5)
上記実施の形態で説明したトランジスタを作製し、該トランジスタを画素部、さらには駆動回路に用いて表示機能を有する半導体装置(表示装置ともいう)を作製することができる。また、トランジスタを用いた駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。また、上記実施の形態で記載した酸化物半導体を用いたトランジスタで、メモリセルを含んだ半導体装置を作製することもできる。
表示装置は表示素子を含む。表示素子としては液晶素子(液晶表示素子ともいう)、発光素子(発光表示素子ともいう)を用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機EL(Electro Luminescence)、有機EL等が含まれる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むIC等を実装した状態にあるモジュールとを含む。さらに、該表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的には、表示素子の画素電極のみが形成された状態であってもよいし、画素電極となる導電膜を形成した後であって、エッチングして画素電極を形成する前の状態であってもよいし、あらゆる形態があてはまる。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光源(照明装置含む)を指す。また、コネクター、例えばFPC(Flexible printed circuit)もしくはTAB(Tape Automated Bonding)テープもしくはTCP(Tape Carrier Package)が取り付けられたモジュール、TABテープやTCPの先にプリント配線板が設けられたモジュール、または表示素子にCOG(Chip On Glass)方式によりIC(集積回路)が直接実装されたモジュールも全て表示装置に含むものとする。
(実施の形態6)
上記実施の形態で説明したトランジスタを用いた表示装置は、電子インクを駆動させて表示する電子ペーパーに適用することができる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍(電子ブック)、ポスター、デジタルサイネージ、PID(Public Information Display)、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる。電子機器の一例を図5に示す。
図5は、電子機器の一例として電子書籍2700を示している。例えば、電子書籍2700は、筐体2701および筐体2703の2つの筐体で構成されている。筐体2701および筐体2703は、軸部2711により一体とされており、該軸部2711を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体2701には表示部2705および光電変換装置2706が組み込まれ、筐体2703には表示部2707および光電変換装置2708が組み込まれている。表示部2705および表示部2707は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部(図5では表示部2705)に文章を表示し、左側の表示部(図5では表示部2707)に画像を表示することができる。
また、図5では、筐体2701に操作部などを備えた例を示している。例えば、筐体2701において、電源2721、操作キー2723、スピーカ2725などを備えている。操作キー2723により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子(イヤホン端子、USB端子、またはACアダプタおよびUSBケーブルなどの各種ケーブルと接続可能な端子など)、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍2700は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍2700は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
(実施の形態7)
本明細書に開示する半導体装置は、さまざまな電子機器(遊技機も含む)に適用することができる。電子機器としては、例えば、テレビジョン装置(テレビ、またはテレビジョン受信機ともいう)、コンピュータ用などのモニタ、デジタルカメラやデジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機(携帯電話、携帯電話装置ともいう)、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などがある。
図6(A)は、電子機器の一例としてテレビジョン装置9600を示している。テレビジョン装置9600は、筐体9601に表示部9603が組み込まれている。表示部9603により、映像を表示することが可能である。また、ここでは、スタンド9605により筐体9601を支持した構成を示している。
テレビジョン装置9600の操作は、筐体9601が備える操作スイッチや、別体のリモコン操作機9610により行うことができる。リモコン操作機9610が備える操作キー9609により、チャンネルや音量の操作を行うことができ、表示部9603に表示される映像を操作することができる。また、リモコン操作機9610に、当該リモコン操作機9610から出力する情報を表示する表示部9607を設ける構成としてもよい。
なお、テレビジョン装置9600は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向(送信者から受信者)または双方向(送信者と受信者間、あるいは受信者間同士など)の情報通信を行うことも可能である。
図6(B)は、電子機器の一例としてデジタルフォトフレーム9700を示している。例えば、デジタルフォトフレーム9700は、筐体9701に表示部9703が組み込まれている。表示部9703は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
なお、デジタルフォトフレーム9700は、操作部、外部接続用端子(USB端子、USBケーブルなどの各種ケーブルと接続可能な端子など)、記録媒体挿入部などを備える構成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像データを取り込み、取り込んだ画像データを表示部9703に表示させることができる。
また、デジタルフォトフレーム9700は、無線で情報を送受信できる構成としてもよい。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図7は携帯型のコンピュータの一例を示す斜視図である。
図7の携帯型のコンピュータは、上部筐体9301と下部筐体9302とを接続するヒンジユニットを閉状態として表示部9303を有する上部筐体9301と、キーボード9304を有する下部筐体9302とを重ねた状態とすることができ、持ち運ぶことが便利であるとともに、使用者がキーボード入力する場合には、ヒンジユニットを開状態として、表示部9303を見て入力操作を行うことができる。
また、下部筐体9302はキーボード9304の他に入力操作を行うポインティングデバイス9306を有する。また、表示部9303をタッチ入力パネルとすれば、表示部の一部に触れることで入力操作を行うこともできる。また、下部筐体9302はCPUやハードディスク等の演算機能部を有している。また、下部筐体9302は他の機器、例えばUSBの通信規格に準拠した通信ケーブルが差し込まれる外部接続ポート9305を有している。
上部筐体9301には更に上部筐体9301内部にスライドさせて収納可能な表示部9307を有しており、広い表示画面を実現することができる。また、収納可能な表示部9307の画面の向きを使用者は調節できる。また、収納可能な表示部9307をタッチ入力パネルとすれば、収納可能な表示部の一部に触れることで入力操作を行うこともできる。
表示部9303または収納可能な表示部9307は、液晶表示パネル、有機発光素子または無機発光素子などの発光表示パネルなどの映像表示装置を用いる。
また、図7の携帯型のコンピュータは、受信機などを備えた構成として、テレビ放送を受信して映像を表示部9303または表示部9307に表示することができる。また、上部筐体9301と下部筐体9302とを接続するヒンジユニットを閉状態としたまま、表示部9307をスライドさせて画面全面を露出させ、画面角度を調節して使用者がテレビ放送を見ることもできる。この場合には、ヒンジユニットを開状態として表示部9303を表示させることをせず、さらにテレビ放送を表示するだけの回路の起動のみを行うため、最小限の消費電力とすることができ、バッテリー容量の限られている携帯型のコンピュータにおいて有用である。
上記実施の形態で説明した絶縁層において、ターゲットをSiOとしたスパッタリング法を用いて形成した絶縁層Aと、堆積性ガスにSiHを用いた、プラズマCVD法で形成した絶縁層Bに含まれる水素濃度について、図8を用いて示す。
はじめに試料の作製方法について説明する。絶縁層Aは、シリコン基板上に、以下の方法で酸化シリコン層を200nm形成した。SiOをターゲットとし、流量40sccmのアルゴンおよび、流量10sccmの酸素を供給しながら、1.5kWの電力、0.4Paの圧力に調整し、RFスパッタリング法で形成した。この際、基板温度は100℃とし、スパッタリング装置の電極間距離は、60mmとした。
絶縁層Bは、シリコン基板上に、以下の方法で酸化窒化シリコン層を100nm形成した。堆積性ガスとして流量4sccmのSiHを、酸化窒化ガスとして流量800sccmのNOを供給して安定させ、処理室内の圧力を40Pa、RF電源周波数を27MHz、RF電源の電力を50Wとしてプラズマ放電を行う、プラズマCVD法で形成した。この際、基板温度を400℃、プラズマCVD装置の電極間距離は、15mmとした。
次に、絶縁層Aおよび絶縁層BにおけるSIMSでの測定結果を、図8に示す。図8において、縦軸は絶縁層Aおよび絶縁層Bに含まれる水素濃度を表し、横軸は、絶縁層Aおよび絶縁層Bの絶縁層表面から基板方向への深さを表している。また、絶縁層Aの濃度プロファイルを実線で示し、絶縁層Bの濃度プロファイルを破線で示す。絶縁層Aにおいて、横軸70nmから120nmを定量範囲とし、横軸200nm以上はシリコン基板を表わす。絶縁層Bにおいて、横軸10nmから60nmを定量範囲とし、横軸100nm以上はシリコン基板を表す。なお、本実施例における定量範囲とは、SIMSでの測定結果(水素濃度)において、信頼性の高い範囲のことをいう。つまり、絶縁層Aおよび絶縁層Bのそれぞれの定量範囲における測定結果(水素濃度)が、絶縁層Aおよび絶縁層Bのそれぞれに含まれる水素濃度である。
図8より、絶縁層Aおよび絶縁層Bの定量範囲おいて両者を比較すると、絶縁層Aの水素濃度は4.9×1019以上、5.2×1019atoms/cm以下であるのに対して、絶縁層Bの水素濃度は、6.4×1020以上、9.6×1020atoms/cm以下であることが確認された。
絶縁層Aは、SiOをターゲットとし、アルゴンおよび酸素を供給しながら、スパッタリング法で形成したために、水素の拡散が抑制された酸化シリコン層が形成されたことがわかった。絶縁層Bは、堆積性ガスとしてSiHを用いているために、酸化窒化シリコン層に水素が拡散することがわかった。
本実施例では、実施の形態1に記載したトップゲート構造−ボトムコンタクト型トランジスタにおいて、実施例1で記載した絶縁層Aの酸化シリコンを用いたトランジスタ(試料A)と、実施例1で記載した絶縁層Bの酸化窒化シリコンを用いたトランジスタ(試料B)の電気特性について説明する。トランジスタにおけるその他の構成は、試料Aおよび試料Bともに同じである。
試料Aおよび、試料Bの作製工程を、図2を用いて示す。基板102として、ガラス基板(コーニング製EAGLE−2000)を用いた。
図2(A)に示したように基板102上に、絶縁層104を形成した。
試料Aおよび試料Bの絶縁層104は、厚さ200nmとして、実施例1で記載した方法用いて形成した。
次いで、ソース電極層106a、ドレイン電極層106bとして機能する導電膜を形成した。チタンターゲットとし、流量20sccmのアルゴンを供給しながら、12kWの電力、0.1Paの圧力に調整し、DCスパッタリング法で、チタン膜を150nm形成した。この際、基板温度は室温(15℃から35℃)とし、スパッタリング装置の電極間距離は、400mmとした。
該チタン膜上にレジストを塗布した後、第1のフォトマスクを用いて露光した後、現像してレジストマスクを形成した。次に、レジストマスクを用いてエッチング処理を行い、ソース電極層106a、ドレイン電極層106bを形成した。ここでは、ICP(Inductively Coupled Plasma:誘導結合型プラズマ)装置を用い、ICPパワー450W、バイアスパワー100W、圧力1.9Pa、エッチングガスに流量60sccmの塩化ボロン、流量20sccmの塩素を用いて第1のエッチングを行った。この後、レジストマスクを除去した。
次いで、絶縁層104、ソース電極層106aおよびドレイン電極層106bの上に、酸化物半導体膜を50nmの厚さで形成した。ここでは、インジウム(In)、ガリウム(Ga)、亜鉛(Zn)、そして酸素原子を含む酸化物半導体膜を、基板加熱せずにDCスパッタリング法を用いて形成した。なお、該酸化物半導体のターゲット組成はIn:Ga:ZnO=1:1:1(In:Ga:Zn=1:1:0.5)であり、流量30sccmのアルゴンおよび、流量15sccmの酸素を供給しながら、0.5kwの電力と0.4Paの圧力で形成した。
該酸化物半導体膜上にレジストを塗布した後、第2のフォトマスク用いて露光した後、現像してレジストマスクを形成した。次に、レジストマスクを用いてエッチング処理を行い、島状の酸化物半導体層107を形成した。ここでは、エッチング液として、和光純薬工業株式会社製の混酸アルミ液(2.0重量%の硝酸と、9.8重量%の酢酸と、72.3重量%のリン酸と、を含有する水溶液)を用いて、ウェットエッチングを行った。この後、レジストマスクを除去した。ここまでの工程で得られた構成は図2(B)である。
次いで、大気雰囲気下、350℃で60分間の加熱処理を行い、島状の酸化物半導体層108を得た。島状の酸化物半導体層108の上に、ゲート絶縁層110を形成した。ゲート絶縁層110は、SiOをターゲットとし、流量25sccmのアルゴンおよび、流量25sccmの酸素を供給しながら、1.5kWの電力、0.4Paの圧力に調整し、RFスパッタリング法で、酸化シリコン層を200nm形成した。この際、基板温度は100℃とし、スパッタリング装置の電極間距離は、60mmとした。ここまでの工程で得られた構成は図2(C)である。
次いで、大気雰囲気下、350℃で60分間の加熱処理を行った後、ゲート電極層112して機能する導電膜を形成した。ここでは、チタンターゲットとし、流量20sccmのアルゴンを供給しながら、12kWの電力、0.1Paの圧力に調整し、DCスパッタリング法で、チタン膜を150nm形成した。この際、基板温度は室温(15℃から35℃)とし、スパッタリング装置の電極間距離は、400mmとした。
該チタン膜上にレジストを塗布した後、第3のフォトマスクを用いて露光した後、現像してレジストマスクを形成した。次に、レジストマスクを用いてエッチング処理を行い、ゲート電極層112を形成した。ここでは、ICP装置を用い、ICPパワー450W、バイアスパワー100W、圧力1.9Pa、エッチングガスに流量60sccmの塩化ボロン、流量20sccmの塩素を用いて第1のエッチングを行った。この後、レジストマスクを除去した。以上の工程により、トランジスタを作製した(図2(D)参照)。
試料Aおよび試料Bの電気特性を測定した結果を、図9に示す。ドレイン電圧が10Vの電流電圧特性および、電界効果移動度を試料Aは実線で示し、試料Bは破線で示した。なお、本実施例のトランジスタのチャネル長を3.0μm、チャネル幅は10μmとして形成した。
図9より、絶縁層の水素濃度が6×1020atoms/cm未満である試料Aは、良好な電気特性を示しているが、絶縁層の水素濃度が6×1020atoms/cm以上である試料Bは、しきい値電圧がマイナス方向に変動してしまい、ゲート電極に電圧が印加されていない状態(V=0V)においても、ドレイン電流が流れ、電気特性が不良であることがわかった。
上記より、絶縁層の水素濃度が6×1020atoms/cm以上である試料Bは、トランジスタの作製工程において、チャネル領域を形成する酸化物半導体層に水素が拡散するために、上記不良を示すことがわかった。
上記より、試料Aは、絶縁層の水素濃度が6×1020atoms/cm未満であり、トランジスタの作製工程において、チャネル領域を形成する酸化物半導体層に水素が拡散することが抑制されたために、良好な電気特性を示すことがわかった。
以上より、絶縁層の水素濃度を6×1020atoms/cm未満とすることで良好な電気特性を有するトランジスタを提供することができる。
100 トランジスタ
102 基板
104 絶縁層
106a ソース電極層
106b ドレイン電極層
107 酸化物半導体層
108 酸化物半導体層
110 ゲート絶縁層
112 ゲート電極層
200 トランジスタ
206a ソース電極層
206b ドレイン電極層
207 酸化物半導体層
208 酸化物半導体層
210 ゲート絶縁層
212 ゲート電極層
2700 電子書籍
2701 筐体
2703 筐体
2705 表示部
2706 光電変換装置
2707 表示部
2708 光電変換装置
2711 軸部
2721 電源
2723 操作キー
2725 スピーカ
9301 上部筐体
9302 下部筐体
9303 表示部
9304 キーボード
9305 外部接続ポート
9306 ポインティングデバイス
9307 表示部
9600 テレビジョン装置
9601 筐体
9603 表示部
9605 スタンド
9607 表示部
9609 操作キー
9610 リモコン操作機
9700 デジタルフォトフレーム
9701 筐体
9703 表示部

Claims (7)

  1. ゲート電極層と、
    酸化物半導体層と、
    前記酸化物半導体層と接するソース電極層およびドレイン電極層と、
    前記ゲート電極層と前記酸化物半導体層の間に設けられるゲート絶縁層と、
    前記酸化物半導体層を介して、前記ゲート絶縁層と対向し、且つ前記酸化物半導体層に接する水素濃度が6×1020atoms/cm未満である絶縁層と、を有することを特徴とする半導体装置。
  2. 請求項1において、
    前記絶縁層および前記ゲート絶縁層は、酸化物絶縁層であることを特徴とする半導体装置。
  3. 請求項2において、
    前記酸化物絶縁層は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ハフニウム、酸化アルミニウム、または酸化タンタルであることを特徴とする半導体装置。
  4. 請求項1乃至請求項3のいずれか一において、
    前記ゲート電極層は、前記ゲート絶縁層を介して前記酸化物半導体層に重畳し、且つ前記ソース電極層と前記ドレイン電極層との間に設けられることを特徴とする半導体装置。
  5. 請求項1乃至請求項4のいずれか一において、
    前記ソース電極層および前記ドレイン電極層は、前記酸化物半導体層と前記ゲート絶縁層との間に有することを特徴とする半導体装置。
  6. 請求項1乃至請求項4のいずれか一において、
    前記ソース電極層および前記ドレイン電極層は、前記酸化物半導体層と前記絶縁層との間に有することを特徴とする半導体装置。
  7. 請求項1乃至請求項6のいずれか一において、
    前記ゲート絶縁層における水素濃度が6×1020atoms/cm未満であることを特徴とする半導体装置。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013168642A (ja) * 2012-01-18 2013-08-29 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014225624A (ja) * 2012-08-31 2014-12-04 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
JP2015005672A (ja) * 2013-06-21 2015-01-08 出光興産株式会社 酸化物トランジスタ
JP2015144172A (ja) * 2014-01-31 2015-08-06 国立研究開発法人物質・材料研究機構 酸化物半導体およびその製法
JPWO2015198604A1 (ja) * 2014-06-26 2017-04-20 株式会社Joled 薄膜トランジスタ及び有機el表示装置
KR101778224B1 (ko) 2010-10-12 2017-09-15 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
KR20180079114A (ko) * 2016-12-30 2018-07-10 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 표시 장치
US10566457B2 (en) 2012-08-31 2020-02-18 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel, Ltd.) Thin film transistor and display device
US11387258B2 (en) 2018-11-12 2022-07-12 Seiko Epson Corporation Substrate for electro-optical device, electro-optical device, and electronic apparatus

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011145484A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8860023B2 (en) 2012-05-01 2014-10-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6152729B2 (ja) * 2013-03-26 2017-06-28 ソニー株式会社 撮像装置および撮像表示システム
CN103236441B (zh) * 2013-04-22 2015-11-25 深圳市华星光电技术有限公司 开关管及其制备方法、显示面板
CN103487982A (zh) * 2013-08-19 2014-01-01 京东方科技集团股份有限公司 显示装置、阵列基板、像素结构及制作方法
WO2015083303A1 (ja) * 2013-12-02 2015-06-11 株式会社Joled 薄膜トランジスタ及びその製造方法
TWI669761B (zh) * 2014-05-30 2019-08-21 日商半導體能源研究所股份有限公司 半導體裝置、包括該半導體裝置的顯示裝置
TWI666776B (zh) 2014-06-20 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置以及包括該半導體裝置的顯示裝置
CN113223967A (zh) * 2015-03-03 2021-08-06 株式会社半导体能源研究所 半导体装置、该半导体装置的制造方法或包括该半导体装置的显示装置
US10192995B2 (en) 2015-04-28 2019-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102374537B1 (ko) 2015-08-21 2022-03-15 삼성디스플레이 주식회사 표시 장치
TWI648844B (zh) 2017-11-06 2019-01-21 Industrial Technology Research Institute 薄膜電晶體及其製造方法
CN111403425B (zh) * 2020-03-31 2023-04-14 成都京东方显示科技有限公司 阵列基板及其制作方法、显示面板
US12009432B2 (en) 2021-03-05 2024-06-11 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165529A (ja) * 2004-11-10 2006-06-22 Canon Inc 非晶質酸化物、及び電界効果型トランジスタ
WO2007148601A1 (ja) * 2006-06-19 2007-12-27 Panasonic Corporation 薄膜トランジスタおよびその製造方法ならびにそれを用いた電子機器
JP2008042088A (ja) * 2006-08-09 2008-02-21 Nec Corp 薄膜デバイス及びその製造方法
JP2008141119A (ja) * 2006-12-05 2008-06-19 Canon Inc 酸化物半導体を用いた表示装置及びその製造方法
JP2009141002A (ja) * 2007-12-04 2009-06-25 Canon Inc 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
JP2009224479A (ja) * 2008-03-14 2009-10-01 Fujifilm Corp 薄膜電界効果型トランジスタおよびその製造方法
JP2010016347A (ja) * 2008-06-30 2010-01-21 Samsung Mobile Display Co Ltd 薄膜トランジスタ、その製造方法及び薄膜トランジスタを備える平板表示装置
JP2010062229A (ja) * 2008-09-01 2010-03-18 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ及び薄膜トランジスタの作製方法

Family Cites Families (135)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater InGaZn↓4O↓7で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
US4987102A (en) * 1989-12-04 1991-01-22 Motorola, Inc. Process for forming high purity thin films
US5210050A (en) * 1990-10-15 1993-05-11 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device comprising a semiconductor film
JPH0529301A (ja) * 1991-07-23 1993-02-05 Seiko Epson Corp Cvd法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3451380B2 (ja) * 1992-11-24 2003-09-29 東京エレクトロン株式会社 半導体装置の製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとpn接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Hoya株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2002075987A (ja) 2000-08-25 2002-03-15 Toyota Central Res & Dev Lab Inc 半導体装置の製造方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
TWI247182B (en) * 2000-09-29 2006-01-11 Toshiba Corp Flat panel display device and method for manufacturing the same
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US6852997B2 (en) * 2001-10-30 2005-02-08 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 LnCuO(S,Se,Te)単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
TWI288443B (en) * 2002-05-17 2007-10-11 Semiconductor Energy Lab SiN film, semiconductor device, and the manufacturing method thereof
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
JP2005285975A (ja) * 2004-03-29 2005-10-13 Seiko Epson Corp 半導体装置及びその製造方法、電気光学装置並びに電子機器
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CA2708335A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
JP5118810B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
US7989694B2 (en) 2004-12-06 2011-08-02 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion element, solar battery, and photo sensor
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP5084169B2 (ja) * 2005-04-28 2012-11-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI408734B (zh) 2005-04-28 2013-09-11 Semiconductor Energy Lab 半導體裝置及其製造方法
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機el表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) * 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ZnOフィルム及びこれを用いたTFTの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) * 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ZnO TFT
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5235333B2 (ja) * 2006-05-26 2013-07-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2007138937A1 (en) 2006-05-26 2007-12-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US7642114B2 (en) 2006-07-19 2010-01-05 Semiconductor Energy Laboratory Co., Ltd. Micro electro mechanical device and manufacturing method thereof
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーelディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
KR101440930B1 (ko) 2007-04-20 2014-09-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Soi 기판의 제작방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ZnO 계 박막 트랜지스터 및 그 제조방법
US20080296567A1 (en) * 2007-06-04 2008-12-04 Irving Lyn M Method of making thin film transistors comprising zinc-oxide-based semiconductor materials
US8809203B2 (en) * 2007-06-05 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device using a microwave plasma CVD apparatus
US8049253B2 (en) * 2007-07-11 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
CN101933147B (zh) 2008-01-14 2012-07-04 沃特拉半导体公司 具保护沟道的功率晶体管及其制造方法
JP2010040552A (ja) * 2008-07-31 2010-02-18 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法
KR101497425B1 (ko) * 2008-08-28 2015-03-03 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
JP5627071B2 (ja) 2008-09-01 2014-11-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101612147B1 (ko) * 2008-10-23 2016-04-12 이데미쓰 고산 가부시키가이샤 박막 트랜지스터 및 그 제조방법
CN101464892A (zh) 2008-12-31 2009-06-24 中兴通讯股份有限公司 一种动态数据库的登录方法及装置
WO2010103935A1 (en) 2009-03-12 2010-09-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101645146B1 (ko) 2009-06-30 2016-08-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
CN102576677B (zh) 2009-09-24 2015-07-22 株式会社半导体能源研究所 半导体元件及其制造方法
WO2011048959A1 (en) 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011145484A1 (en) * 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8552425B2 (en) 2010-06-18 2013-10-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165529A (ja) * 2004-11-10 2006-06-22 Canon Inc 非晶質酸化物、及び電界効果型トランジスタ
WO2007148601A1 (ja) * 2006-06-19 2007-12-27 Panasonic Corporation 薄膜トランジスタおよびその製造方法ならびにそれを用いた電子機器
JP2008042088A (ja) * 2006-08-09 2008-02-21 Nec Corp 薄膜デバイス及びその製造方法
JP2008141119A (ja) * 2006-12-05 2008-06-19 Canon Inc 酸化物半導体を用いた表示装置及びその製造方法
JP2009141002A (ja) * 2007-12-04 2009-06-25 Canon Inc 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
JP2009224479A (ja) * 2008-03-14 2009-10-01 Fujifilm Corp 薄膜電界効果型トランジスタおよびその製造方法
JP2010016347A (ja) * 2008-06-30 2010-01-21 Samsung Mobile Display Co Ltd 薄膜トランジスタ、その製造方法及び薄膜トランジスタを備える平板表示装置
JP2010062229A (ja) * 2008-09-01 2010-03-18 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ及び薄膜トランジスタの作製方法

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101778224B1 (ko) 2010-10-12 2017-09-15 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
US10483402B2 (en) 2012-01-18 2019-11-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9614100B2 (en) 2012-01-18 2017-04-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2013168642A (ja) * 2012-01-18 2013-08-29 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014225624A (ja) * 2012-08-31 2014-12-04 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
US9449990B2 (en) 2012-08-31 2016-09-20 Kobe Steel, Ltd. Thin film transistor and display device
US10566457B2 (en) 2012-08-31 2020-02-18 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel, Ltd.) Thin film transistor and display device
JP2015005672A (ja) * 2013-06-21 2015-01-08 出光興産株式会社 酸化物トランジスタ
JP2015144172A (ja) * 2014-01-31 2015-08-06 国立研究開発法人物質・材料研究機構 酸化物半導体およびその製法
JPWO2015198604A1 (ja) * 2014-06-26 2017-04-20 株式会社Joled 薄膜トランジスタ及び有機el表示装置
US10008611B2 (en) 2014-06-26 2018-06-26 Joled Inc. Thin film transistor and organic EL display device
JP2018110226A (ja) * 2016-12-30 2018-07-12 エルジー ディスプレイ カンパニー リミテッド 薄膜トランジスタ基板及び表示装置
KR20180079114A (ko) * 2016-12-30 2018-07-10 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 표시 장치
KR102627305B1 (ko) * 2016-12-30 2024-01-18 한양대학교 산학협력단 박막 트랜지스터 기판 및 표시 장치
US11387258B2 (en) 2018-11-12 2022-07-12 Seiko Epson Corporation Substrate for electro-optical device, electro-optical device, and electronic apparatus

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