KR102374537B1 - 표시 장치 - Google Patents

Abstract

표시 장치가 제공된다. 일례로, 표시 장치는 기판; 상기 기판 상에 배치되고, 제1 방향을 따라 연장된 연결부, 및 상기 연결부로부터 상기 제1 방향에 교차하는 제2 방향으로 돌출된 복수의 돌출부를 포함하는 광차단 패턴; 상기 광차단 패턴 상에 배치되고, 연속된 소스 영역, 채널 영역 및 드레인 영역을 포함하는 반도체 패턴; 상기 반도체 패턴 상에 배치되는 게이트 절연층; 상기 게이트 절연층 상에 상기 제1 방향을 따라 연장되도록 배치된 게이트 라인, 및 상기 게이트 라인과 연결되고 상기 채널 영역과 중첩된 게이트 전극을 포함하는 게이트 배선; 상기 게이트 배선 상에 배치된 층간 절연층; 상기 층간 절연층을 관통하여 상기 소스 영역을 노출하는 제1 컨택홀; 상기 층간 절연층 상에 상기 제2 방향을 따라 연장되도록 배치되고, 상기 제1 컨택홀을 통해 상기 소스 영역과 전기적으로 연결되는 데이터 배선; 상기 데이터 배선 상에 배치된 제1 패시베이션층; 상기 광차단 패턴의 이웃하는 상기 돌출부들 사이에 배치되고 상기 광차단 패턴과 비중첩되도록 위치하며, 상기 층간 절연층 및 상기 제1 패시베이션층을 관통하여 상기 드레인 영역을 노출하는 제2 컨택홀; 및 상기 제1 패시베이션층 상에 배치되고, 상기 제2 컨택홀을 통해 상기 드레인 영역과 전기적으로 연결되는 화소 전극을 포함한다.

Description

표시 장치{DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것이다.

액정 표시 장치는 현재 널리 사용되는 표시 장치들 중 하나로서, 서로 대향하는 2개의 기판들 상에 형성된 전극들(화소 전극 및 공통 전극)에 전압을 인가하여 그 사이에 개재된 액정층의 액정 분자들의 배열을 제어함으로써 투과되는 빛의 양을 조정하는 표시 장치이다.

이러한 액정 표시 장치는 전극들과 연결되는 박막트랜지스터를 포함한다. 박막트랜지스터는 액정 표시 장치에서 각 화소를 독립적으로 구동시키는 스위칭 소자로 사용된다.

구체적으로, 박막트랜지스터는 각 화소에서 게이트 라인을 통해 제공되는 게이트 신호에 따라 데이터 라인을 통해 화소 전극에 제공되는 데이터 신호를 제어하는 스위칭 소자로서, 게이트 라인과 연결되는 게이트 전극, 채널을 형성하는 활성층(반도체층), 데이터 라인과 연결되는 소스 전극, 활성층을 중심으로 소스 전극과 이격된 드레인 전극을 포함한다.

박막트랜지스터는 게이트 전극의 위치에 따라 바텀 게이트(Bottom Gate) 구조의 박막트랜지스터와, 탑 게이트(Top Gate) 구조의 박막트랜지스터로 나뉠 수 있다. 바텀 게이트 구조의 박막트랜지스터는 게이트 전극이 활성층의 하부에 위치하는 구조이고, 탑 게이트 구조의 박막트랜지스터는 게이트 전극이 활성층의 상부에 위치하는 구조이다.

한편, 탑 게이트 구조의 박막트랜지스터에서는 게이트 전극이 활성층의 상부에 위치하기 때문에, 기판의 하부에 위치하는 백라이트 유닛에서 조사되는 광이 활성층에 영향을 줄 수 있다. 이에 따라, 탑 게이트 구조의 박막트랜지스터를 포함하는 액정 표시 장치는 백라이트 유닛에서 조사되는 광이 활성층에 유입되는 것을 차단하기 위한 광차단층을 더 포함할 수 있다.

그런데, 광차단층은 외부와 전기적으로 연결되지 않은 플로팅 상태로 배치되기 때문에 정전기 등에 의해 주변 구성, 예를 들어 게이트 전극, 소스 전극 또는 드레인 전극과 기생 용량을 형성할 수 있으며, 이러한 기생 용량은 박막트랜지스터의 스위칭 소자로서의 특성을 저하시켜 표시 장치의 동작 신뢰성을 저하시킬 수 있다.

이에, 본 발명이 해결하고자 하는 과제는 기생 용량의 발생을 줄여 원하는 표시 장치의 동작 신뢰성을 향상시킬 수 있는 표시 장치를 제공하는 것이다.

본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치는 표시 장치는 기판; 상기 기판 상에 배치되고, 제1 방향을 따라 연장된 연결부, 및 상기 연결부로부터 상기 제1 방향에 교차하는 제2 방향으로 돌출된 복수의 돌출부를 포함하는 광차단 패턴; 상기 광차단 패턴 상에 배치되고, 연속된 소스 영역, 채널 영역 및 드레인 영역을 포함하는 반도체 패턴; 상기 반도체 패턴 상에 배치되는 게이트 절연층; 상기 게이트 절연층 상에 상기 제1 방향을 따라 연장되도록 배치된 게이트 라인, 및 상기 게이트 라인과 연결되고 상기 채널 영역과 중첩된 게이트 전극을 포함하는 게이트 배선; 상기 게이트 배선 상에 배치된 층간 절연층; 상기 층간 절연층을 관통하여 상기 소스 영역을 노출하는 제1 컨택홀; 상기 층간 절연층 상에 상기 제2 방향을 따라 연장되도록 배치되고, 상기 제1 컨택홀을 통해 상기 소스 영역과 전기적으로 연결되는 데이터 배선; 상기 데이터 배선 상에 배치된 제1 패시베이션층; 상기 광차단 패턴의 이웃하는 상기 돌출부들 사이에 배치되고 상기 광차단 패턴과 비중첩되도록 위치하며, 상기 층간 절연층 및 상기 제1 패시베이션층을 관통하여 상기 드레인 영역을 노출하는 제2 컨택홀; 및 상기 제1 패시베이션층 상에 배치되고, 상기 제2 컨택홀을 통해 상기 드레인 영역과 전기적으로 연결되는 화소 전극을 포함한다.

상기 반도체층은 상기 소스 영역과, 상기 채널 영역과, 상기 드레인 영역의 일부분에 의해 형성되며, 상기 데이터 배선과 중첩하는 제1 부분; 상기 드레인 영역의 다른 부분에 의해 형성되며, 상기 제1 방향을 따라 배치되고 상기 제1 부분과 연결되는 제2 부분; 및 상기 드레인 영역의 또다른 부분에 의해 형성되며, 상기 제2 방향을 따라 배치되며 상기 제1 부분과 마주보는 제3 부분을 포함할 수 있다.

상기 반도체층은 상기 소스 영역과, 상기 채널 영역과, 상기 드레인 영역의 일부분에 의해 형성되며, 상기 데이터 배선과 중첩하는 제1 부분; 및 상기 드레인 영역의 다른 부분에 의해 형성되며, 상기 제1 방향을 따라 배치되고 상기 제1 부분과 연결되는 제2 부분을 포함할 수 있다.

상기 광차단 패턴은 상기 돌출부들 사이에 정의되는 광차단 홈을 더 포함하며, 상기 게이트 배선은 상기 게이트 라인과 상기 게이트 전극에 정의되며 상기 광차단 홈과 중첩하는 게이트 홈을 더 포함하며, 상기 제2 컨택홀이 상기 게이트 홈과 중첩할 수 있다.

상기 광차단 패턴은 상기 연결부로부터 상기 제1 방향으로 연장되는 접속 단자를 더 포함할 수 있다.

또한, 상기 표시 장치는 상기 제1 패시베이션층과 상기 화소 전극 사이에 배치되는 평탄화층; 상기 평탄화층과 상기 화소 전극 사이에 절연되게 배치되며, 접속부를 포함하는 공통 배선; 상기 공통 배선과 상기 화소 전극 사이에 배치되는 제2 패시베이션층; 상기 제2 패시베이션층, 상기 평탄화층, 상기 제1 패시베이션층 및 상기 층간 절연층을 관통하여 상기 접속 단자를 노출시키는 제3 컨택홀; 상기 제2 패시베이션층을 관통하여 상기 접속부를 노출시키는 제4 컨택홀; 및 상기 화소 전극과 동일한 층에 배치되며, 상기 제3 컨택홀과 상기 제4 컨택홀을 통해 상기 접속 단자와 상기 접속부를 전기적으로 연결하도록 배치된 연결 전극을 포함할 수 있다.

또한, 상기 표시 장치는 상기 제1 패시베이션층과 상기 화소 전극 사이에 배치되는 평탄화층; 상기 평탄화층과 상기 화소 전극 사이에 절연되게 배치되며, 접속부를 포함하는 공통 배선; 및 상기 평탄화층, 상기 제1 패시베이션층 및 상기 층간 절연층을 관통하여 상기 접속 단자를 노출시키는 제3 컨택홀을 포함하며, 상기 접속부가 상기 제3 컨택홀을 통해 상기 접속 단자와 전기적으로 연결될 수 있다.

또한, 상기 표시 장치는 상기 광차단 패턴과 상기 반도체층 사이에 배치되는 버퍼층; 상기 제1 패시베이션층과 상기 화소 전극 사이에 배치되는 평탄화층; 상기 평탄화층과 상기 화소 전극 사이에 절연되게 배치되며, 접속부를 포함하는 공통 배선; 상기 버퍼층을 관통하여 상기 접속 단자를 노출하는 제3 컨택홀; 상기 게이트 배선과 동일한 층에 배치되며, 상기 제3 컨택홀을 통해 상기 접속 단자와 전기적으로 연결되는 연결 전극; 및 상기 평탄화층, 상기 제1 패시베이션층 및 상기 층간 절연층을 관통하여 상기 연결 전극을 노출시키는 제4 컨택홀을 포함하며, 상기 접속부는 상기 제4 컨택홀을 통해 상기 연결 전극과 전기적으로 연결될 수 있다.

또한, 상기 표시 장치는 상기 광차단 패턴과 상기 반도체층 사이에 배치되는 버퍼층; 상기 제1 패시베이션층과 상기 화소 전극 사이에 배치되는 평탄화층; 상기 평탄화층과 상기 화소 전극 사이에 절연되게 배치되며, 접속부를 포함하는 공통 배선; 상기 버퍼층과 상기 층간 절연층을 관통하여 상기 접속 단자를 노출하는 제3 컨택홀; 상기 데이터 배선과 동일한 층에 배치되며, 상기 제3 컨택홀을 통해 상기 접속 단자와 전기적으로 연결되는 연결 전극; 및 상기 평탄화층, 상기 제1 패시베이션층을 관통하여 상기 연결 전극을 노출시키는 제4 컨택홀을 포함하며, 상기 접속부는 상기 제4 컨택홀을 통해 상기 연결 전극과 전기적으로 연결될 수 있다.

상기 광차단 패턴은 금속 물질로 형성될 수 있다.

상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 표시 장치는 제1 방향 및 상기 제1 방향과 수직한 제2 방향을 따라 매트릭스 형상으로 배열된 복수의 화소를 포함하는 표시 영역이 정의된 기판; 상기 기판 상에 상기 화소의 행마다 배치된 복수의 광차단 패턴; 상기 광차단 패턴 상에 배치된 제1 절연막; 상기 제1 절연막 상의 전체면에 배치되고, 공통 전압이 인가되는 공통 전극; 및 상기 제1 절연막 상에 상기 화소마다 배치되며, 화소 전압이 인가되는 화소 전극을 포함하되, 상기 각 광차단 패턴은 상기 제1 방향을 따라 연장된 연결부 및 상기 연결부로부터 상기 제2 방향으로 돌출되며 상기 화소의 열마다 배치된 복수의 돌출부를 포함하며; 상기 광차단 패턴에는 상기 공통 전압과 동일한 전압이 인가된다.

또한, 상기 표시 장치는 상기 표시 영역의 외측에서 상기 제1 절연막을 관통하고 상기 광차단 패턴을 노출시키는 제1 컨택홀을 더 포함하며, 상기 광차단 패턴은 상기 제1 컨택홀을 통해 상기 공통 전극과 전기적으로 연결될 수 있다.

또한, 상기 표시 장치는 상기 공통 전극과 상기 화소 전극 사이에 배치된 제2 절연막; 상기 표시 영역의 외측에서 상기 공통 전극과 동일한 층에 배치되며, 접속부를 포함하고, 상기 공통 전극과 전기적으로 연결되는 공통 배선; 상기 제2 절연막을 관통하고, 상기 접속부를 노출하는 제2 컨택홀; 및 상기 화소 전극과 동일한 층에 형성되고, 상기 제1 컨택홀과 상기 제2 컨택홀을 통해 상기 광차단 패턴과 상기 접속부를 연결하는 연결 전극을 더 포함할 수 있다.

상기 광차단 패턴은 상기 연결부로부터 상기 제1 방향을 따라 연장되어 상기 표시 영역의 외측에 배치되며 상기 제1 컨택홀에 의해 노출되는 접속 단자를 더 포함하며, 상기 접속 단자는 상기 연결 전극과 전기적으로 연결될 수 있다.

또한, 상기 표시 장치는 상기 공통 전극과 상기 화소 전극 사이에 배치된 제2 절연막; 및 상기 표시 영역의 외측에서 상기 공통 전극과 동일한 층에 배치되며, 접속부를 포함하고, 상기 공통 전극과 전기적으로 연결되는 공통 배선을 포함하며, 상기 광차단 패턴이 상기 제1 컨택홀을 통해 상기 접속부와 전기적으로 연결될 수 있다.

상기 광차단 패턴은 상기 연결부로부터 상기 제1 방향을 따라 연장되어 상기 표시 영역의 외측에 배치되며 상기 제1 컨택홀에 의해 노출되는 접속 단자를 더 포함하며, 상기 접속 단자는 상기 접속부와 전기적으로 연결될 수 있다.

상기 광차단 패턴은 금속 물질로 형성될 수 있다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명의 실시예들에 의하면 적어도 다음과 같은 효과가 있다.

본 발명의 일 실시예에 따른 표시 장치에 따르면, 광차단 패턴이 주변 구성과 기생 용량을 형성하는 것이 줄어들어 박막트랜지스터의 스위칭 소자로서의 특성이 향상됨으로써, 표시 장치의 동작 신뢰성이 향상될 수 있다.

또한, 본 발명의 일 실시예에 따른 표시 장치에 따르면, 컨택홀 및 박막트랜지스터와 중첩하는 차광 부재의 폭이 증가되는 것이 줄어들어 화소의 개구율이 증가될 수 있다.

본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 분해 사시도이다.
도 2는 도 1에 도시된 화소의 레이아웃도이다.
도 3은 도 2의 'A' 부분의 확대 레이아웃도이다.
도 4는 도 3의 반도체 패턴의 평면도이다.
도 5는 도 2의 I-I' 선을 따라 자른 단면도이다.
도 6은 도 2의 II-II' 선을 따라 자른 단면도이다.
도 7은 도 6의 광차단 패턴과 공통 배선의 전기적 연결 구조를 보여주는 개략적인 레이아웃도이다.
도 8은 도 7의 'B' 부분의 확대 단면도이다.
도 9 내지 도 11은 도 8에 도시된 광차단 패턴과 공통 배선의 전기적 연결 구조의 다양한 실시예들을 보여부는 단면도이다.
도 12는 본 발명의 다른 실시예에 따른 표시 장치 중 도 2와 대응되는 부분의 부분 레이아웃도이다.
도 13은 도 12의 'C' 부분의 확대 레이아웃도이다.
도 14는 도 13의 반도체 패턴의 평면도이다.
도 15는 도 12의 III-III' 선을 따라 자른 단면도이다.
도 16 및 도 17은 본 발명의 또다른 실시예에 따른 표시 장치 중 도 5 및 도 6과 대응되는 부분의 단면도들이다.
도 18 및 도 19는 본 발명의 또다른 실시예에 따른 표시 장치 중 도 5 및 도 6와 대응되는 부분의 단면도들이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

소자(elements) 또는 층이 다른 소자 또는 층"위(on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.

이하, 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 분해 사시도이다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(500)는 제1 표시 기판(100), 제1 표시 기판(100)에 대향하는 제2 표시 기판(200), 및 제1 표시 기판(100)과 제2 표시 기판(200) 사이에 개재된 액정층(300)을 포함할 수 있다.

각 표시 기판(100, 200)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함한다. 표시 영역(DA)에는 제1 방향(D1; 또는 행 방향)과 제1 방향(D1)과 교차하는 제2 방향(D2; 또는 열 방향)을 따라 매트릭스 형상으로로 배열된 복수의 화소가 정의될 수 있다. 또한, 표시 영역(DA)에는 복수의 게이트 배선(GL1~GLi)과 복수의 데이터 배선(DL1~DLj)을 포함한다.

게이트 배선들(GL1~GLi) 및 데이터 배선들(DL1~DLj)은 서로 교차하며 서로 절연되게 배치된다. 게이트 배선들(GL1~GLi)은 제1 방향(D1)을 따라 연장되며 제2 방향(D2)을 따라 서로 이격되게 배치된다. 게이트 배선들(GL1~GLi)은 비표시 영역(NDA)에 배치되는 게이트 구동부(미도시)에 연결되어 순차적인 게이트 신호들을 수신할 수 있다. 데이터 배선들(DL1~DLj)은 제2 방향(D2)을 따라 연장되며 제1 방향(D1)을 따라 서로 이격되게 배치된다. 데이터 배선들(DL1~DLj)은 비표시 영역(NDA)에 배치되는 데이터 구동부(DDP)에 연결되어 데이터 전압들을 수신할 수 있다.

제1 표시 기판(100)의 표시 영역(DA)에는 각 화소마다 화소 전극(PE)이 배치될 수 있다. 화소 전극(PE)은 박막트랜지스터(도 3의 TFT1)를 통해 게이트 배선들(GL1~GLi) 중 해당 게이트 배선을 통해 제공된 게이트 신호에 응답하여 데이터 배선들(DL1~DLj) 중 해당 데이터 배선을 통해 제공되는 데이터 전압을 제공받을 수 있다. 또한, 제1 표시 기판(100)의 표시 영역(DA) 전면에는 화소와 무관하게 일체형으로 형성된 공통 전극(도 5의 CE)이 배치될 수 있다. 이러한 화소 전극(PE)과 공통 전극(도 5의 CE)은 함께 전계를 생성하여 그 사이에 배치된 액정층(300)의 액정 분자(300a)의 배열 방향을 제어할 수 있다.

제1 표시 기판(100)의 비표시 영역(NDA)에는 표시 영역(DA)의 각 화소에 게이트 신호를 제공하는 게이트 구동부(미도시), 데이터 전압 등을 제공하는 데이터 구동부(DDP)가 배치될 수 있다.

제2 표시 기판(200)의 표시 영역(DA)에는 각 화소마다 컬러 필터(220)가 형성될 수 있다. 컬러 필터(220)는 적색 컬러 필터, 녹색 컬러 필터, 청색 컬러 필터 중 어느 하나를 포함할 수 있다. 적색 컬러 필터, 녹색 컬러 필터, 청색 컬러 필터는 교대로 배열될 수 있다. 각 컬러 필터(220)간 경계에는 차광 부재(210)가 배치될 수 있다. 또한, 차광 부재(210)는 제2 표시 기판(200)의 비표시 영역(NDA)에까지 배치될 수 있으며, 서로 교차하는 제1 차광부들(211)과 제2 차광부들(212)을 포함할 수 있다.

제1 표시 기판(100)과 제2 표시 기판(200)은 실런트 등으로 이루어진 실링 부재(미도시)에 의해 합착될 수 있다. 실링 부재는 제1 표시 기판(100) 및 제2 표시 기판(200)의 주변부로서, 비표시 영역(NDA) 상에 위치할 수 있다.

도 2는 도 1에 도시된 화소의 레이아웃도이고, 도 3은 도 2의 'A' 부분의 확대 레이아웃도이고, 도 4는 도 3의 반도체 패턴의 평면도이고, 도 5는 도 2의 I-I' 선을 따라 자른 단면도이고, 도 6은 도 2의 II-II' 선을 따라 자른 단면도이다.

이하, 상기한 표시 장치(500)의 각 화소의 구조에 대해 한 화소를 예로 들어 더욱 상세히 살명하기로 한다. 이를 위해, 도 2 내지 도 6에서는 한 화소의 구조가 도시되었다. 한편, 도 3에는 도 2의 'A' 부분의 구성과 차광 부재(210) 간 배치를 나타내기 위해 차광 부재(210)의 구성이 추가적으로 도시되었다.

도 2 내지 도 6을 참조하면, 한 화소는 평면상으로 화소 영역(PA)과, 화소 영역(PA) 주변의 비화소 영역(NPA)을 포함한다. 화소 영역(PA)은 영상이 표시되는 영역으로 정의되고, 비화소 영역(NPA)은 영상이 표시되지 않는 영역으로 정의될 수 있다.

먼저, 제1 표시 기판(100)은 제1 기판(105), 광차단 패턴(110), 버퍼층(115), 반도체 패턴(120), 게이트 절연층(125), 게이트 배선(GLi), 층간 절연층(135), 데이터 배선(DLj), 제1 패시베이션층(145), 평탄화층(150), 공통 전극(CE), 제2 패시베이션층(160) 및 화소 전극(PE)을 포함한다.

제1 기판(105)은 화소들이 배치되는 표시 영역(DA) 및 표시 영역(DA)의 주변에 배치되는 비표시 영역(도 1의 NDA)을 포함할 수 있다. 표시 영역(DA)은 화소 영역들(PA) 및 화소 영역들(PA) 사이의 비화소 영역(NPA)을 포함한다. 제1 기판(105)은 투과성, 내열성, 내화학성 등이 우수한 물질을 포함할 수 있다. 예를 들면, 제1 기판(105)은 광 투과력이 우수한 유리, 폴리에틸렌나프탈레이트, 폴리에틸렌테레프탈레이트층 및 폴리아크릴 중 어느 하나를 포함할 수 있다.

광차단 패턴(110)은 제1 기판(105) 상에 화소의 행마다 배치되며, 화소 중 비화소 영역(NPA)에 배치된다. 광차단 패턴(110)은 제1 방향(D1)을 따라 연장되는 연결부(111)와, 연결부(111)로부터 제2 방향(D2)으로 돌출되는 돌출부들(112)을 포함할 수 있다.

연결부(111)는 공통 배선(도 7의 CL)을 통해 공통 전압을 인가받아 광차단 패턴(110)이 일정한 전압을 유지하게 할 수 있다. 이에 따라, 연결부(111)는 정전기 등에 의해 광차단 패턴(110)이 주변 구성, 예를 들어 게이트 전극(GE), 반도체 패턴(120)의 소스 영역(121) 또는 드레인 영역(123)과 기생 용량을 형성하는 것을 줄일 수 있다. 따라서, 기생 용량에 의해 박막트랜지스터(TFT1)의 스위칭 소자로서의 특성이 저하됨으로써 표시 장치(500)의 동작 신뢰성이 저하되는 것이 줄어들 수 있다. 한편, 일정한 전압으로 유지되도록 구성된 광차단 패턴(110)과 공통 배선(도 7의 CL)의 전기적 연결 구조는 후술한다.

돌출부(112)는 데이터 배선(DLj)의 일부와 중첩될 수 있으며, 백라이트 유닛(미도시)으로부터 제공되는 광이 제1 기판(105)을 통과하여 반도체 패턴(120)의 채널 영역(122)으로 입사되는 것을 차단한다. 이에 따라, 반도체 패턴(120)의 채널 영역(122)이 광에 의해 열화되어 박막트랜지스터(TFT1)의 특성이 저하되는 것이 줄어들 수 있다. 한편, 광차단 패턴(110)은 인접한 데이터 배선들(DLj-1, DLj)과 중첩하는 돌출부들(112) 사이에 정의되는 광차단 홈(112H)을 더 포함할 수 있다. 광차단 홈(112H)은 후술되는 컨택홀(CH2), 즉 반도체 패턴(120)의 드레인 영역(123)과 화소 전극(PE)을 연결시키기 위한 컨택홀과 중첩할 수 있다.

위와 같은 광차단 패턴(110)은 금속 물질, 예를 들어 몰리브덴(Mo), 크롬(Cr), 구리(Cu), 탄탈륨(Ta), 알루미늄(A1) 중 선택된 어느 하나로 형성될 수 있다.

버퍼층(115)은 제1 기판(105)의 표시 영역(DA) 및 비표시 영역(도 1의 NDA)에 배치된다. 버퍼층(115)은 제1 기판(105) 상에 광차단 패턴(110)을 덮도록 배치될 수 있다. 버퍼층(115)은 절연 물질, 예를 들어 실리콘 질화물이나, 실리콘 산화물로 형성될 수 있다.

반도체 패턴(120)은 제1 기판(105)의 비화소 영역(NPA)에 배치된다. 반도체 패턴(120)은 버퍼층(115) 상에서 광차단 패턴(110) 및 데이터 배선(DLj)과 부분적으로 중첩하도록 배치될 수 있다.

반도체 패턴(120)은 비정질 실리콘 또는 다결정 실리콘으로 형성될 수 있다. 또한, 반도체 패턴(120)은 산화물 반도체 물질로 형성될 수도 있다. 상기 산화물 반도체 물질은, 예를 들어 갈륨(Ga), 인듐(In), 아연(Zn), 및 주석(Sn) 중에서 선택된 하나 이상의 원소와 산소(O)를 포함하는 산화물일 수 있다. 구체적으로, 상기 산화물 반도체 물질은 ZnO(Zinc Oxide), IZO(Indium Zinc Oxide), ITO(Indium Tin Oxide), IGZO(Indium Gallium Zinc Oxide) 중 어느 하나일 수 있다.

반도체 패턴(120)은 연속된 소스 영역(121), 채널 영역(122) 및 드레인 영역(123)을 포함할 수 있다. 채널 영역(122)을 중심으로 양측에 위치하는 소스 영역(121)과 드레인 영역(123)은 전기 전도도가 높아지도록 플라즈마 처리된 영역들일 수 있다. 여기서, 드레인 영역(123)은 별도의 드레인 전극 없이 후술되는 컨택홀(CH2)을 통해 화소 전극(PE)과 직접 접촉하여 전기적으로 연결될 수 있다. 이에 따라, 기존에 별도의 드레인 전극과 게이트 전극 사이에 기생 용량이 형성되어 박막트랜지스터의 스위칭 소자로서의 특성이 저하되는 것이 줄어들 수 있다. 또한, 드레인 영역(123)은 광차단 패턴(110)의 일부와 중첩하여 스토리지 커패시터로 동작하여, 화소 전극(PE)에 인가되는 데이터 전압(화소 전압)과 액정층(300)에 충전되는 전압의 차이로 정의되는 킥백 전압이 커지는 것을 줄일 수 있다.

반도체 패턴(120)은 도 4에 도시된 바와 같이 제1 부분(bar1), 제2 부분(bar2) 및 제3 부분(bar3)을 포함하는 꺽임 구조를 가질 수 있다. 제1 부분(bar1)은 데이터 배선(DLj)의 연장 방향과 동일한 제2 방향(D2)을 따라 연장되며 데이터 배선(DLj)과 중첩하는 부분으로서, 소스 영역(121)과, 채널 영역(122)과, 드레인 영역(123)의 일부분에 의해 형성될 수 있다. 제2 방향(D2)에서 제1 부분(bar1)의 길이는 게이트 전극(GE)의 폭보다 클 수 있다. 제2 부분(bar2)은 제1 부분(bar1)과 연결되며 제1 방향(D1)을 따라 연장되는 부분으로서, 드레인 영역(123)의 다른 부분에 의해 형성될 수 있다. 제3 부분(bar3)은 제2 부분(bar2)과 연결되며 제2 방향(D2)을 따라 연장되고 제1 부분(bar1)과 마주보는 부분으로서, 드레인 영역(123)의 또다른 부분에 의해 형성될 수 있다.

게이트 절연층(125)은 반도체 패턴(120) 상에 배치된다. 게이트 절연층(125)은 반도체 패턴(120)의 채널 영역(122)과 중첩하며 소스 영역(121)과 드레인 영역(123)을 노출시키도록 형성될 수 있다. 이에 따라, 게이트 절연층(125)의 노출 영역을 통해 소스 영역(121)과 드레인 영역(123)의 플라즈마 처리시 플라즈마 가스가 소스 영역(121)과 드레인 영역(123)에 제공될 수 있다.

게이트 배선(GLi)은 제1 기판(105)의 비화소 영역(NPA)에 배치된다. 게이트 배선(GLi)은 제1 방향(D1)을 따라 연장되게 배치되는 게이트 라인(GB)과, 게이트 라인(GB)과 연결되고 제2 방향(D2)을 따라 돌출된 게이트 전극(GE)을 포함할 수 있다. 게이트 배선(GLi)은 게이트 라인(GB)과 게이트 전극(GE)에 정의되는 게이트 홈(GH)을 포함할 수 있다. 게이트 홈(GH)은 광차단 홈(112H)과 중첩할 수 있다. 게이트 전극(GE)은 광차단 패턴(110)의 돌출부(112)와, 반도체 패턴(120)의 채널 영역(122)과 중첩할 수 있다.

게이트 배선(GLi)은 인듐틴옥사이드(ITO), 인듐징크옥사이드(IZO), 인듐틴징크옥사이드(ITZO) 중 어느 하나로 형성될 수 있다. 또한, 게이트 배선(GLi)은 상술한 물질로 구성된 제1 도전층과 후술하는 물질로 구성된 제2 도전층을 포함하는 2층 구조를 가질 수도 있다. 상기 제2 도전층은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 텅스텐(W), 크롬(Cr), 티타늄(Ti)과 같은 금속이나, 적어도 하나의 상기 금속을 포함하는 합금일 수 있다.

층간 절연층(135)은 제1 기판(105)의 표시 영역(DA) 및 비표시 영역(도 1의 NDA)에 배치된다. 층간 절연층(135)은 게이트 배선(GLi)과 반도체 패턴(120)을 덮도록 버퍼층(115) 상에 배치될 수 있다. 층간 절연층(135)은 절연 물질, 예를 들어 실리콘 질화물이나, 실리콘 산화물로 형성될 수 있다. 층간 절연층(135)은 반도체 패턴(120)의 소스 영역(121)을 노출시키는 컨택홀(CH1)과, 드레인 영역(123)을 노출시키는 관통홀(135a)을 더 포함할 수 있다.

데이터 배선(DLj)은 제1 기판(105)의 비화소 영역(NPA)에 제2 방향(D2)을 따라 연장되게 배치되며, 게이트 배선(GLi)과 교차한다. 데이터 배선(DLj)은 층간 절연층(135) 상에 배치될 수 있다. 데이터 배선(DLj) 중 일부분은 광차단 패턴(110), 반도체 패턴(120)의 소스 영역(121), 채널 영역(122), 드레인 영역(123)의 일부분 및 게이트 배선(GLi) 중 게이트 전극(GE)을 포함하는 부분과 중첩할 수 있다. 한편, 데이터 배선(DLj) 중 게이트 배선(GLi)과 비중첩하는 일부분은 소스 전극 영역(140)으로 정의될 수 있다. 소스 전극 영역(140)은 층간 절연막(135)의 컨택홀(CH1)을 통해 반도체 패턴(120)의 소스 영역(121)과 전기적으로 연결될 수 있다.

상기와 같이 반도체 패턴(120), 게이트 전극(GE), 소스 전극 영역(140)은 데이터 배선(DLj)과 중첩하는 박막트랜지스터(TFT1)를 형성할 수 있으며, 이 때 박막트랜지스터(TFT1)의 채널 길이(L_CHA1)는 제2 방향(D2)에서 게이트 전극(GE)을 포함하는 게이트 배선(GLi)의 폭과 동일할 수 있다. 박막트랜지스터(TFT1)는 게이트 배선(GLi)을 통해 제공되는 게이트 신호에 응답하여 턴-온되면, 데이터 배선(DLj)을 통해 제공되는 데이터 전압과 대응되는 화소 전압이 박막트랜지스터(TFT1)를 통해 화소 전극(PE)으로 제공된다. 이에 따라, 화소 전극(PE)과 공통 전극(CE) 사이에 전계가 형성되고, 상기 전계에 따라 액정층(300)의 액정 분자(300a)가 구동되며, 그 결과 영상이 표시된다.

제1 패시베이션층(145)은 제1 기판(105)의 표시 영역(DA) 및 비표시 영역(도 1의 NDA)에 배치된다. 제1 패시베이션층(145)은 데이터 배선(DLj)을 덮도록 층간 절연층(135) 상에 배치될 수 있다. 제1 패시베이션층(145)은 절연 물질, 예를 들어 실리콘 질화물이나, 실리콘 산화물로 형성될 수 있다. 제1 패시베이션층(145)은 반도체 패턴(120)의 드레인 영역(123)을 노출시키는 관통홀(145a)을 더 포함할 수 있다.

평탄화층(150)은 제1 기판(105)의 표시 영역(DA) 및 비표시 영역(도 1의 NDA)에 배치된다. 평탄화층(150)은 제1 패시베이션층(145)상에 배치될 수 있다. 제1 패시베이션층(145)은 유기 절연 물질, 예를 들어 아크릴계 에폭시실리콘 으로 형성될 수 있다. 평탄화층(150)은 반도체 패턴(120)의 드레인 영역(123)을 노출시키는 관통홀(150a)을 더 포함할 수 있다.

공통 전극(CE)은 제1 기판(105)의 표시 영역(DA)에서 평탄화층(150) 상의 전체면에 배치된다. 공통 전극(CE)은 도시되진 않았지만 공통 배선(도 7의 CL)을 통해 전달되는 공통 전압을 인가받는다. 이에 따라, 공통 전극(CE)은 공통 배선(도 7의 CL)을 통해 광차단 패턴(110)과 전기적으로 연결될 수 있다. 이 경우 공통 전극(CE)에 공통 전압이 인가될 때 저항 성분이 감소할 수 있다. 이에 따라, 화소 전극(PE)에 인가되는 데이터 전압이 스윙될 때 공통 전극(CE)에 인가된 공통 전압이 흔들리는 리플 현상이 줄어들 수 있다.

공통 전극(CE)은 평탄화층(150)의 관통홀(150a)과 중첩하는 제1 개구부(OP1)를 포함한다. 제1 개구부(OP1)는 실질적으로 공통 전극(CE)이 형성되지 않는 영역이다. 제1 개구부(OP1)의 평면상 면적은 평탄화층(150)의 관통홀(150a) 평면상 면적보다 클 수 있다.

공통 전극(CE)은 투명한 도전성 물질, 예를 들어 인듐징크옥사이드(IZO) 또는 비정질-인듐틴옥사이드(a-ITO)로 형성될 수 있다.

제2 패시베이션층(160)은 제1 기판(105)의 표시 영역(DA) 및 비표시 영역(도 1의 NDA)에 배치된다. 제2 패시베이션층(160)은 공통 전극(CE) 상에 배치될 수 있다. 제2 패시베이션층(160)은 절연 물질, 예를 들어 실리콘 질화물이나, 실리콘 산화물로 형성될 수 있다. 제2 패시베이션층(160)은 반도체 패턴(120)의 드레인 영역(123)을 노출시키는 관통홀(160a)을 더 포함할 수 있다.

한편, 층간 절연막(135)의 관통홀(135a), 제1 패시베이션층(145)의 관통홀(145a), 평탄화층(150)의 관통홀(150a) 및 제2 패시베이션층(160)의 관통홀(150a)은 화소 전극(PE)을 반도체 패턴(120)의 드레인 영역(123)에 연결하기 위한 컨택홀(CH2)을 형성할 수 있다. 컨택홀(CH2)은 제1 기판(105)의 비화소 영역(NPA)에서 광차단 패턴(110)의 광차단 홈(112H), 게이트 배선(GLi)의 게이트 홈(GH)과 중첩할 수 있다. 즉, 컨택홀(CH2)은 제1 방향(D1)에서 박막트랜지스터(TFT1)와 나란하게 배치될 수 있으므로, 제2 표시 기판(200)에 포함된 차광 부재(210) 중 광차광 패턴(110) 및 게이트 배선(GLi)과 중첩하게 배치되는 제1 차광부(211)의 폭이 제2 방향(D2)으로 증가되는 것을 줄일 수 있다. 이에 따라, 화소의 개구율이 증가될 수 있다.

화소 전극(PE)은 평탄화층(150) 상에 공통 전극(CE)과 절연되며 화소마다 배치된다. 구체적으로, 화소 전극(PE)은 제2 패시베이션층(160) 상에서 화소 영역(PA)에 배치되며, 컨택홀(CH2) 통해 반도체 패턴(120)의 드레인 영역(123)에 연결된다.

화소 전극(PE)은 평면상에서 적어도 하나의 줄기부(PE1)와, 줄기부(PE1)로부터 돌출되어 형성된 복수의 가지부들(PE2)과, 줄기부(PE1)와 반도체 패턴(120)의 드레인 영역(123)을 연결하는 연장부(PE3)를 포함한다. 가지부들(PE2)은 서로 일정 간격 이격된다. 가지부들(PE2)은 소정 방향으로 평행하게 연장되도록 형성될 수 있다. 줄기부(PE1)와 가지부(PE2)는 도 2에 도시된 배열 형태로 한정되는 것은 아니며, 다양한 배열 형태를 가질 수 있다. 예를 들어, 가지부들(PE2)이 줄기부(PE1)로부터 일 방향으로 돌출될 수 있다. 또한, 가지부들(PE2)이 줄기부(PE1)의 연장 방향과 수직한 양측 방향으로 모두 돌출되어 연장될 수도 있다. 또는 줄기부(PE1)나 가지부들(PE2)이 복수회 절곡된 형태로 형성될 수도 있다.

이어서, 제2 표시 기판(200)은 제2 기판(205), 차광 부재(210), 컬러 필터(220) 및 오버 코팅층(230)을 포함할 수 있다.

제2 기판(205)은 제1 기판(105)과 대향한다. 제2 기판(205)은 투과성, 내열성, 내화학성 등이 우수한 물질을 포함할 수 있다. 예를 들면, 제2 기판(205)은 광 투과력이 우수한 유리, 폴리에틸렌나프탈레이트, 폴리에틸렌테레프탈레이트층 및 폴리아크릴 중 어느 하나를 포함할 수 있다.

차광 부재(210)는 제2 기판(205)의 하부에 배치된다. 차광 부재(210)는 제1 기판(105)의 비화소 영역(NPA)의 적어도 일부 영역에 대응되어 배치될 수 있다. 차광 부재(210)는 광차단 패턴(110), 게이트 배선(GLi) 및 박막트랜지스터(TFT1)와 중첩하는 제1 차광부들(211)과, 데이터 배선(DLj)과 중첩하는 제2 차광부들(212)을 포함한다. 차광 부재(210)는 광차단 물질로 형성되어, 영상을 구현함에 있어 불필요한 광을 차단한다. 예를 들어, 차광 부재(210)는 액정층(300)의 가장 자리에서 발생할 수 있는 빛샘이나 컬러 필터(220)의 가장자리에서 나타날 수 있는 혼색을 차단할 수 있다.

컬러 필터(220)는 제2 기판(205)의 하부에 배치된다. 컬러 필터(220)는 제1 기판(105)의 각 화소 영역(PA)에 대응되게 배치되어 화소 전극(PE)과 중첩할 수 있다. 각 컬러 필터(220)는 서로 인접한 화소 영역들(PA)의 경계에서 일부가 중첩되거나 이격될 수 있다.

오버 코팅층(230)은 차광 부재(210) 및 컬러 필터(220)의 하부에 형성된다. 오버 코팅층(230)은 컬러 필터(220)를 평탄화하면서 컬러 필터(220)를 보호하는 역할과 절연하는 역할을 하며, 아크릴계 에폭시 재료를 이용하여 형성될 수 있다.

도 7은 도 6의 광차단 패턴과 공통 배선의 전기적 연결 구조를 보여주는 개략적인 레이아웃도이고, 도 8은 도 7의 'B' 부분의 확대 단면도이고, 도 9 내지 도 11은 도 8에 도시된 광차단 패턴과 공통 배선의 전기적 연결 구조의 다양한 실시예들을 보여부는 단면도이다.

이하, 광차단 패턴과 공통 배선의 전기적 연결 구조에 대해 상세히 설명하기로 한다.

도 7 및 도 8을 참조하면, 복수의 광차단 패턴(110)은 화소의 행마다 배치된다. 각 광차단 패턴(110)은 제1 기판(105)의 표시 영역(DA)의 외측인 비표시 영역(NDA)에 배치되는 접속 단자(113)를 더 포함할 수 있다. 접속 단자(113)는 광차단 패턴(110)의 연결부(111)로부터 제1 방향(D1)으로 연장된 부분이다. 한편, 제1 기판(105)의 비표시 영역(NDA)에서 버퍼층(115)은 접속 단자(113)를 덮도록 제1 기판(105) 상에 배치되며, 광차단 패턴(110)의 접속 단자(113)를 노출하는 관통홀(115b)을 더 포함할 수 있다. 층간 절연층(135)은 버퍼층(115) 상에 배치되며, 광차단 패턴(110)의 접속 단자(113)를 노출하며 버퍼층(115)의 관통홀(115b)과 중첩하는 관통홀(135b)을 더 포함할 수 있다. 제1 패시베이션층(145)은 층간 절연층(135) 상에 배치되며, 광차단 패턴(110)의 접속 단자(113)를 노출하며 층간 절연층(135)의 관통홀(135b)과 중첩하는 관통홀(145b)을 더 포함할 수 있다. 평탄화층(150)은 제1 패시베이션층(145) 상에 배치되며, 광차단 패턴(110)의 접속 단자(113)를 노출하며 제1 패시베이션층(145)의 관통홀(145b)과 중첩하는 관통홀(150b)을 더 포함할 수 있다.

제1 기판(105)의 비표시 영역(NDA)에는 공통 배선(CL)과 연결 전극(BE1)이 더 배치될 수 있다.

공통 배선(CL)은 평탄화층(150) 상에 폐루프 형상을 가지며 배치될 수 있으며, 전도성 물질로 형성될 수 있다. 예시적으로, 공통 배선(CL)은 공통 전극(도 5의 CE)과 동일한 층에 배치될 수 있으며, 공통 전극과 동일한 물질로 형성될 수 있다. 이러한 공통 배선(CL)은 광차단 패턴(110)에 인가되는 공통 전압을 제공한다. 한편, 제1 기판(105)의 비표시 영역(NDA)에서 제2 패시베이션층(160)은 공통 배선(CL)을 덮도록 평탄화층(150) 상에 배치된다. 제2 패시베이션층(160)은 광차단 패턴(110)의 접속 단자(113)를 노출하며 버퍼층(115)의 관통홀(115b)과 중첩하는 관통홀(160b)을 더 포함할 수 있다. 관통홀들(115b, 135b, 145b, 150b, 160b)은 연결 전극(BE1)을 광차단 패턴(110)의 접속 단자(113)에 연결하기 위한 컨택홀(CH3)을 형성할 수 있다. 또한, 제2 패시베이션층(160)은 공통 배선(CL) 중 제1 방향(D1)에서 광차단 패턴(110)의 접속 단자(113)와 인접한 접속부(CLcon)를 노출하며, 연결 전극(BE1)을 공통 배선(CL)의 접속부(CLcon)에 연결하기 위한 컨택홀(CH4)을 더 포함할 수 있다.

연결 전극(BE1)은 컨택홀(CH3)을 통해 광차단 패턴(110)의 접속 단자(113)와 전기적으로 연결되고, 컨택홀(CH4)을 통해 공통 배선(CL)의 접속부(CLcon)에 전기적으로 연결되도록 제2 패시베이션층(160) 상에 배치될 수 있다. 연결 전극(BE1)은 화소 전극(PE)과 동일한 층에 배치될 수 있으며, 화소 전극(PE)의 형성 물질과 동일한 물질로 형성될 수 있다.

상기와 같이 광차단 패턴(110)은 연결 전극(BE1)을 통해 공통 배선(CL)과 전기적으로 연결될 수 있다. 이에 따라, 광차단 패턴(110)이 공통 배선(CL)을 통해 공통 전압을 인가받아, 광차단 패턴(110)의 전압이 일정한 전압으로 유지될 수 있다.

도 9 내지 도 11은 도 8에 도시된 광차단 패턴과 공통 배선의 전기적 연결 구조의 다양한 실시예들을 보여부는 단면도이다.

도 9는 광차단 패턴(110)의 접속 단자(113a)가 공통 배선(도 7의 CL)과 직접 연결되는 것을 예시한다.

구체적으로, 광차단 패턴(110)의 접속 단자(113a)는 제1 기판(105)의 비표시 영역(NDA)에서 공통 배선(도 7의 CL)과 중첩할 수 있도록 광차단 패턴(110)의 연결부(111)로부터 제1 방향(D1)을 따라 연장되어 형성된다.

또한, 광차단 패턴(110)의 접속 단자(113a)와 공통 배선(도 7의 CL)을 연결시키는데 하나의 컨택홀(CH13)이 형성된다. 컨택홀(CH13)은 광차단 패턴(110)의 접속 단자(113a)를 노출하는 버퍼층(115)의 관통홀(115c), 층간 절연층(135)의 관통홀(135c), 제1 패시베이션층(145)의 관통홀(145c) 및 평탄화층(150)의 관통홀(150c)에 의해 형성될 수 있다.

또한, 공통 배선(도 7의 CL)은 접속부(CLcon1)가 컨택홀(CH13)을 통해 광차단 패턴(110)의 접속 단자(113a)에 전기적으로 연결되도록 배치된다. 제2 패시베이션층(160)은 공통 배선(도 7의 CL)의 접속부(CLcon1)를 노출하는 관통홀(160c)을 포함할 수 있다.

도 10은 광차단 패턴(110)의 접속 단자(113)가 게이트 배선(GLi)과 동일한 층에 배치되는 연결 전극(BE2)을 통해 공통 배선(도 7의 CL)과 연결되는 것을 예시한다.

구체적으로, 버퍼층(115)은 광차단 패턴(110)의 접속 단자(113)를 노출시키는 컨택홀(CH23)을 더 포함한다. 이 경우, 연결 전극(BE2)은 컨택홀(CH23)을 통해 광차단 패턴(110)의 접속 단자(113)와 접속하며, 제1 기판(105)의 비표시 영역(NDA)에서 제1 방향(D1)으로 연장되게 배치된다. 층간 절연층(135)은 연결 전극(BE2)을 덮도록 버퍼층(115) 상에 배치되며, 연결 전극(BE2) 중 광차단 패턴(110)의 접속 단자(113)와 비중첩하는 접속부(BE2a)를 노출하는 관통홀(135d)을 포함한다. 제1 패시베이션층(145)은 층간 절연층(135)의 관통홀(135d)과 중첩하는 관통홀(145d)을 포함한다. 평탄화층(150)은 제1 패시베이션층(145)의 관통홀(145d)과 중첩하는 관통홀(150d)을 포함한다. 관통홀들(135d, 145d, 150d)은 컨택홀(CH24)을 형성한다.

또한, 공통 배선(도 7의 CL)은 접속부(CLcon2)가 컨택홀(CH24)을 통해 연결 전극(BE2)의 접속부(BE2a)에 접속되도록 형성된다. 제2 패시베이션층(160)은 공통 배선(CL)의 접속부(CLcon2)를 노출하는 관통홀(160d)을 포함할 수 있다.

도 11은 광차단 패턴(110)의 접속 단자(113)가 데이터 배선(DLj)과 동일한 층에 배치되는 연결 전극(BE3)을 통해 공통 배선(도 7의 CL)과 연결되는 것을 예시한다.

구체적으로, 버퍼층(115)은 광차단 패턴(110)의 접속 단자(113)를 노출시키는 관통홀(115e)을 포함하며, 층간 절연층(135)은 광차단 패턴(110)의 접속 단자(113)를 노출시키며 버퍼층(115)의 관통홀(115e)과 중첩하는 관통홀(135e)을 포함한다. 관통홀들(115e, 135e)은 컨택홀(CH33)을 형성한다. 이 경우, 연결 전극(BE3)은 컨택홀(CH33)을 통해 광차단 패턴(110)의 접속 단자(113)와 전기적으로 연결되며, 제1 기판(105)의 비표시 영역(NDA)에서 제1 방향(D1)을 따라 연장되게 배치된다. 제1 패시베이션층(145)은 연결 전극(BE3)을 덮도록 층간 절연층(135) 상에 배치되며, 연결 전극(BE3) 중 광차단 패턴(110)의 접속 단자(113)와 비중첩하는 접속부(BE3a)를 노출하는 관통홀(145e)을 포함한다. 평탄화층(150)은 제1 패시베이션층(145)의 관통홀(145e)과 중첩하는 관통홀(150e)을 포함한다. 관통홀들(145e, 150e)은 컨택홀(CH34)을 형성한다.

또한, 공통 배선(CL)은 접속부(CLcon3)가 컨택홀(CH34)을 통해 연결 전극(BE3)의 접속부(BE3a)에 전기적으로 연결되도록 배치된다. 제2 패시베이션층(160)은 공통 배선(CL)의 접속부(CLcon3)를 노출하는 관통홀(160e)을 포함할 수 있다.

상기와 같이 본 발명의 일 실시예에 따른 표시 장치(500)는 반도체층(120)의 채널 영역(122)으로 광이 입사되는 것을 차단시키며 공통 전압에 의해 일정 전압을 유지하는 광차단 패턴(110)을 포함함으로써, 공통 전극(CE)에 공통 전압이 인가될 때 저항 성분을 감소시킬 수 있으며 광차단 패턴(110)이 주변 구성, 예를 들어 게이트 전극(GE), 반도체 패턴(120)의 소스 영역(121) 또는 드레인 영역(123)과 기생 용량을 형성하는 것을 줄일 수 있다. 따라서, 화소 전극(PE)에 인가되는 데이터 전압이 스윙될 때 공통 전극(CE)에 인가된 공통 전압이 흔들리는 리플 현상이 줄어들 수 있으며, 기생 용량에 의해 박막트랜지스터(TFT1)의 스위칭 소자로서의 특성이 저하됨으로써 표시 장치(500)의 동작 신뢰성이 저하되는 것이 줄어들 수 있다.

또한, 본 발명의 일 실시예에 따른 표시 장치(500)는 광차단 패턴(110)의 광차단 홈(112H)과 게이트 배선(GLi)의 게이트 홈(GH)이 중첩하는 영역에 화소 전극(PE)을 반도체층(120)에 연결하기 위한 컨택홀(CH2)과, 데이터 배선(DLj)의 일부와 중첩하게 배치되는 박막트랜지스터(TFT1)를 제1 방향(D1)에서 나란히 배열킴으로써, 광차단 패턴(110)이 주변 전극과 기생 용량을 형성하는 것을 줄이면서 컨택홀(CH2) 및 박막트랜지스터(TFT1)와 중첩하는 차광 부재(210)의 폭이 제2 방향(D2)으로 증가되는 것을 줄일 수 있다. 따라서, 화소의 개구율이 증가될 수 있다.

또한, 본 발명의 일 실시예에 따른 표시 장치(500)는 반도체 패턴(120)의 드레인 영역(123)과 화소 전극(PE)을 직접 접촉하도록 구성하여, 기존에 별도의 드레인 전극과 게이트 전극 사이에 기생 용량이 형성되는 것을 줄일 수 있다. 따라서, 기생 용량에 의해 박막트랜지스터(TFT1)의 스위칭 소자로서의 특성이 저하됨으로써 표시 장치(500)의 동작 신뢰성이 저하되는 것이 줄어들 수 있다.

도 12는 본 발명의 다른 실시예에 따른 표시 장치 중 도 2와 대응되는 부분의 부분 레이아웃도이고, 도 13는 도 12의 'C' 부분의 확대 레이아웃도이고, 도 14는 도 13의 반도체 패턴의 평면도이고, 도 15은 도 12의 III-III' 선을 따라 자른 단면도이다.

도 12 내지 도 15을 참조하면, 본 발명의 다른 실시예에 따른 표시 장치(600)는 도 1 내지 도 11의 표시 장치(500)와 비교하여 제1 표시 기판(100a)의 광차단 패턴(110a)과 반도체 패턴(120a)만 다를 뿐 동일한 구성을 가진다. 이에 따라, 본 발명의 다른 실시예에 따른 표시 장치(600)에서는 제1 표시 기판(100a)의 광차단 패턴(110a)과 반도체 패턴(120a)에 대해서만 설명하기로 한다.

제1 표시 기판(100a)은 제1 기판(105), 광차단 패턴(110a), 버퍼층(115), 반도체 패턴(120a), 게이트 절연층(125), 게이트 배선(GLi), 층간 절연층(135), 데이터 배선(DLj), 제1 패시베이션층(145), 평탄화층(150), 공통 전극(CE), 제2 패시베이션층(160) 및 화소 전극(PE)을 포함한다.

광차단 패턴(110a)은 제1 기판(105)의 비화소 영역(NPA)에 배치되며, 도 3의 광차단 패턴(110)과 유사하다. 광차단 패턴(110a)은 제1 방향(D1)을 따라 연장되는 연결부(111a)와, 연결부(111a)로부터 제2 방향(D2)으로 돌출되는 돌출부들(112a)을 포함할 수 있다.

연결부(111a)는 도 3의 연결부(111)와 유사하다. 다만, 연결부(111a)는 도 3의 연결부(111)와 비교하여 제2 방향(D2)에서 게이트 배선(GLi)과 더 가깝게 배치될 수 있다.

돌출부들(112a)은 도 3의 돌출부들(112)과 유사하다. 다만, 돌출부들(112a)은 도 3의 돌출부들(112)과 비교하여 제2 방향(D2)에서 작은 폭을 가질 수 있다.

반도체 패턴(120a)은 제1 기판(105)의 비화소 영역(NPA)에 배치되며, 연속된 소스 영역(121a), 채널 영역(122a) 및 드레인 영역(123a)을 포함하고, 도 3의 반도체 패턴(120)과 유사하다.

다만, 반도체 패턴(120a)은 도 14에 도시된 바와 같이 제1 부분(bar11) 및 제2 부분(bar12)을 포함하는 꺽임 구조를 가질 수 있다. 제1 부분(bar11)은 데이터 배선(DLj)의 연장 방향과 동일한 제2 방향(D2)을 따라 연장되며 데이터 배선(DLj)과 중첩하는 부분으로서, 소스 영역(121a)과, 채널 영역(122a)과, 드레인 영역(123a)의 일부분에 의해 형성될 수 있다. 제2 방향(D2)에서 제1 부분(bar11)의 길이는 게이트 전극(GE)의 폭보다 클 수 있다. 또한, 제2 방향(D2)에서 제1 부분(bar11)의 길이는 도 4에 도시된 제1 부분(bar1)의 길이보다 짧아질 수 있다. 제2 부분(bar12)은 제1 부분(bar11)과 연결되며 제1 방향(D1)으로 연장되는 부분으로서, 드레인 영역(123a)의 다른 부분에 의해 형성될 수 있다.

반도체 패턴(120a), 게이트 전극(GE), 소스 전극 영역(140)은 데이터 배선(DLj)과 중첩하는 박막트랜지스터(TFT2)를 형성할 수 있으며, 이 때 박막트랜지스터(TFT2)의 채널 길이(Lcha2)는 제2 방향(D2)에서 게이트 전극(GE)을 포함하는 게이트 배선(GLi)의 폭과 동일할 수 있다.

이와 같이 광차단 패턴(110a)의 연결부(111a)가 제2 방향(D2)에서 게이트 배선(GLi)과 더 가까워지고, 제1 부분(bar11)의 길이가 제2 방향(D2)에서 짧아짐에 의해, 반도체 패턴(120a), 게이트 전극(GE), 소스 전극 영역(140)을 포함하는 박막트랜지스터(TFT2)가 비화소 영역(NPA)에서 차지하는 면적이 작아질 수 있으며, 제2 표시 기판(200)에 포함된 차광 부재(210) 중 차광 패턴(110a) 및 게이트 배선(GLi)과 중첩하게 배치되는 제1 차광부(211a)의 폭이 제2 방향(D2)에서 줄어들 수 있다. 이에 따라, 화소의 개구율이 증가될 수 있다.

상기와 같이, 본 발명의 ekfms 실시예에 따른 표시 장치(600)는 도 1 내지 도 11의 표시 장치(500)와 동일한 효과를 제공한다.

다만, 본 발명의 다른 실시예에 따른 표시 장치(600)는 비화소 영역(NPA)에서 차지하는 면적이 더욱 작은 광차단 패턴(110a)과 게이트 배선(GLi) 및 박막트랜지스터(TFT2)를 포함함으로써, 컨택홀(CH2) 및 박막트랜지스터(TFT2)와 중첩하는 차광 부재(210)의 폭이 제2 방향(D2)으로 증가되는 것을 줄일 수 있다. 따라서, 화소의 개구율이 증가될 수 있다.

도 16 및 도 17는 본 발명의 또다른 실시예에 따른 표시 장치 중 도 5 및 도 6와 대응되는 부분의 단면도들이다.

도 16 및 도 17를 참조하면, 본 발명의 또다른 실시예에 따른 표시 장치(700)는 도 1 내지 도 11의 표시 장치(500)와 비교하여 컬러 필터(720)가 제1 표시판(100b)에 배치되는 점에서 다르다. 이에 따라, 본 발명의 또다른 실시예에 따른 표시 장치(700)에서는 컬러 필터(720)의 배치에 따라 달라지는 구성들을 중심으로 설명하기로 한다.

표시 장치(700)는 제1 표시 기판(100b), 제1 표시 기판(100b)에 대향하는 제2 표시 기판(200b), 및 제1 표시 기판(100b)과 제2 표시 기판(200b) 사이에 개재된 액정층(300)을 포함할 수 있다.

제1 표시 기판(100b)은 제1 기판(105), 광차단 패턴(110), 버퍼층(115), 반도체 패턴(120), 게이트 절연층(125), 게이트 배선(GLi), 층간 절연층(135), 데이터 배선(DLj), 제1 패시베이션층(145), 컬러 필터(720), 평탄화층(750), 공통 전극(CE), 제2 패시베이션층(160) 및 화소 전극(PE)을 포함한다.

컬러 필터(720)는 도 6의 컬러 필터(220)와 유사하다. 다만, 컬러 필터(720)는 제1 패시베이션층(145)과 평탄화막(750) 사이에 배치된다.

평탄화층(750)은 제1 패시베이션층(145)의 관통홀(145a)과 중첩하는 관통홀(750a)을 포함하며, 도 6의 평탄화층(150)과 유사하다. 다만, 평탄화층(750)은 컬러 필터(720)를 덮도록 제1 패시베이션층(145) 상에 배치된다.

제2 표시 기판(200b)은 제2 기판(205), 차광 부재(210), 오버 코팅층(730)을 포함할 수 있다.

오버 코팅층(730)은 도 6의 오버 코팅층(230)과 유사하다. 다만, 오버 코팅층(730)은 컬러 필터(720)가 제1 패시베이션층(145)과 평탄화막(750) 사이에 배치됨에 따라 차광 부재(210)만을 덮도록 형성될 수 있다. 몇몇 실시예에서, 오버 코팅층(730)은 생략될 수도 있다.

상기와 같이, 본 발명의 또다른 실시예에 따른 표시 장치(700)는 표시 장치(500)와 컬러 필터 온 어레이(COA) 구조라는 점만 다르며 동일한 효과를 제공할 수 있다.

도 18 및 도 19은 본 발명의 또다른 실시예에 따른 표시 장치 중 도 5 및 도 6와 대응되는 부분의 단면도들이다.

도 18 및 도 19를 참조하면, 본 발명의 또다른 실시예에 따른 표시 장치(800)는 도 1 내지 도 11의 표시 장치(500)와 비교하여 차광 부재(810)와 컬러 필터(820)가 제1 표시판(100c)에 배치되고 차광 부재(810) 상에 컬럼 스페이서(813)가 배치된 점에서 다르다. 이에 따라, 본 발명의 또다른 실시예에 따른 표시 장치(800)에서는 차광 부재(810), 컬럼 스페이서(813) 및 컬러 필터(820)의 배치에 따라 달라지는 구성들을 중심으로 설명하기로 한다.

표시 장치(800)는 제1 표시 기판(100c), 제1 표시 기판(100c)에 대향하는 제2 표시 기판(200c), 및 제1 표시 기판(100c)과 제2 표시 기판(200c) 사이에 개재된 액정층(300)을 포함할 수 있다.

제1 표시 기판(100c)은 제1 기판(105), 광차단 패턴(110), 버퍼층(115), 반도체 패턴(120), 게이트 절연층(125), 게이트 배선(GLi), 층간 절연층(135), 데이터 배선(DLj), 제1 패시베이션층(145), 컬러 필터(820), 평탄화층(850), 공통 전극(CE), 제2 패시베이션층(160), 화소 전극(PE) 및 차광 부재(810) 및 컬럼 스페이서(813)를 포함한다.

컬러 필터(820)는 도 6의 컬러 필터(220)와 유사하다. 다만, 컬러 필터(820)는 제1 패시베이션층(145)과 평탄화층(850) 사이에 배치된다.

평탄화층(850)은 제1 패시베이션층(145)의 관통홀(145a)과 중첩하는 관통홀(850a)을 포함하며, 도 6의 평탄화층(150)과 유사하다. 다만, 평탄화층(850)은 컬러 필터(820)를 덮도록 제1 패시베이션층(145) 상에 배치된다.

차광 부재(810)는 제1 차광부들(811)와 제2 차광부들(812)을 포함하며, 도 6의 차광 부재(210)과 유사하다. 다만, 차광 부재(810)는 제2 패시베이션(160) 상에 배치될 수 있다.

컬럼 스페이서(813)는 차광 부재(810) 상에 배치되며, 제1 표시 기판(100c)과 제2 표시 기판(200c)의 셀 갭을 유지시킨다. 컬럼 스페이서(813)는 박막트랜지스터(TFT1)에 대응되는 영역에 위치할 수 있으나, 이에 한정되는 것은 아니다. 컬럼 스페이서(813)는 차광 부재(810)와 동일한 물질로 형성될 수 있으며, 일체로 형성될 수 있다.

제2 표시 기판(200c)은 컬러 필터(820) 및 차광 부재(810)가 제1 기판(105) 상에 배치됨에 따라 제2 기판(205)을 포함한다. 이에 따라, 제2 표시 기판(200c)에서 오버 코팅층이 생략될 수 있으며, 컬럼 스페이서(813)의 단부가 제2 기판(205) 측에 맞닿을 수 있다.

상기와 같이, 본 발명의 또다른 실시예에 따른 표시 장치(800)는 표시 장치(500)와 블랙 컬럼 스페이서(BCS) 구조라는 점만 다르며 동일한 효과를 제공할 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

100, 100a, 100b, 100c: 제1 표시 기판
105: 제1 기판
110, 110a: 광차단 패턴
120, 120a: 반도체 패턴
130: 게이트 전극
140: 소스 전극 영역
CE: 공통 전극
PE: 화소 전극
200, 200a, 200b, 200c: 제2 표시 기판
205: 제2 기판
210, 810: 차광 부재
220, 720, 820: 컬러 필터
230, 730: 오버 코팅층

Claims (17)

1. 표시 영역과 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판;
   상기 기판 상에 배치되고, 제1 방향을 따라 연장된 연결부, 및 상기 연결부로부터 상기 제1 방향에 교차하는 제2 방향으로 돌출된 복수의 돌출부를 포함하는 광차단 패턴;
   상기 광차단 패턴 상에 배치되고, 소스 영역, 채널 영역 및 드레인 영역을 포함하는 반도체 패턴;
   상기 반도체 패턴 상에 배치되는 게이트 절연층;
   상기 게이트 절연층 상에 상기 제1 방향을 따라 연장되도록 배치된 게이트 라인, 및 상기 게이트 라인과 연결되고 상기 채널 영역과 중첩된 게이트 전극을 포함하는 게이트 배선;
   상기 게이트 배선 상에 배치된 층간 절연층;
   상기 층간 절연층을 관통하여 상기 소스 영역을 노출하는 제1 컨택홀;
   상기 층간 절연층 상에 상기 제2 방향을 따라 연장되도록 배치되고, 상기 제1 컨택홀을 통해 상기 소스 영역과 전기적으로 연결되는 데이터 배선;
   상기 데이터 배선 상에 배치된 제1 패시베이션층;
   상기 광차단 패턴의 이웃하는 상기 돌출부들 사이에 배치되고 상기 광차단 패턴과 비중첩되도록 위치하며, 상기 층간 절연층 및 상기 제1 패시베이션층을 관통하여 상기 드레인 영역을 노출하는 제2 컨택홀;
   상기 제1 패시베이션층 상에 배치되고, 상기 제2 컨택홀을 통해 상기 드레인 영역과 전기적으로 연결되는 화소 전극;
   상기 제1 패시베이션층과 상기 화소 전극 사이에 배치되고, 공통 전압을 제공하는 공통 전극; 및
   상기 비표시 영역 내에 폐루프 형상으로 배치되고, 상기 표시 영역을 둘러싸며, 상기 공통 전극과 전기적으로 연결된 공통 배선을 포함하되,
   상기 연결부는 상기 공통 전압을 제공하는 상기 공통 배선에 연결되고,
   상기 공통 전극과 상기 공통 배선은 동일한 층 상에 직접 배치되며,
   상기 공통 전극은 상기 공통 배선과 동일한 물질을 포함하는 표시 장치.
2. 제1 항에 있어서,
   상기 반도체 패턴은 상기 소스 영역과, 상기 채널 영역과, 상기 드레인 영역의 일부분에 의해 형성되며, 상기 데이터 배선과 중첩하는 제1 부분;
   상기 드레인 영역의 다른 부분에 의해 형성되며, 상기 제1 방향을 따라 배치되고 상기 제1 부분과 연결되는 제2 부분; 및
   상기 드레인 영역의 또다른 부분에 의해 형성되며, 상기 제2 방향을 따라 배치되며 상기 제1 부분과 마주보는 제3 부분을 포함하는 표시 장치.
3. 제1 항에 있어서,
   상기 반도체 패턴은
   상기 소스 영역과, 상기 채널 영역과, 상기 드레인 영역의 일부분에 의해 형성되며, 상기 데이터 배선과 중첩하는 제1 부분; 및
   상기 드레인 영역의 다른 부분에 의해 형성되며, 상기 제1 방향을 따라 배치되고 상기 제1 부분과 연결되는 제2 부분을 포함하는 표시 장치.
4. 제1 항에 있어서,
   상기 광차단 패턴은 상기 돌출부들 사이에 정의되는 광차단 홈을 더 포함하며,
   상기 게이트 배선은 상기 게이트 라인과 상기 게이트 전극에 정의되며 상기 광차단 홈과 중첩하는 게이트 홈을 더 포함하며,
   상기 제2 컨택홀이 상기 게이트 홈과 중첩하는 표시 장치.
5. 제1 항에 있어서,
   상기 광차단 패턴은 상기 연결부로부터 상기 제1 방향으로 연장되는 접속 단자를 더 포함하는 표시 장치.
6. 제5 항에 있어서,
   상기 제1 패시베이션층과 상기 화소 전극 사이에 배치되는 평탄화층;
   상기 평탄화층과 상기 화소 전극 사이에 절연되게 배치되며, 접속부를 포함하는 공통 배선;
   상기 공통 배선과 상기 화소 전극 사이에 배치되는 제2 패시베이션층;
   상기 제2 패시베이션층, 상기 평탄화층, 상기 제1 패시베이션층 및 상기 층간 절연층을 관통하여 상기 접속 단자를 노출시키는 제3 컨택홀;
   상기 제2 패시베이션층을 관통하여 상기 접속부를 노출시키는 제4 컨택홀; 및
   상기 화소 전극과 동일한 층에 배치되며, 상기 제3 컨택홀과 상기 제4 컨택홀을 통해 상기 접속 단자와 상기 접속부를 전기적으로 연결하도록 배치된 연결 전극을 포함하는 표시 장치.
7. 제5 항에 있어서,
   상기 제1 패시베이션층과 상기 화소 전극 사이에 배치되는 평탄화층;
   상기 평탄화층과 상기 화소 전극 사이에 절연되게 배치되며, 접속부를 포함하는 공통 배선; 및
   상기 평탄화층, 상기 제1 패시베이션층 및 상기 층간 절연층을 관통하여 상기 접속 단자를 노출시키는 제3 컨택홀을 포함하며,
   상기 접속부가 상기 제3 컨택홀을 통해 상기 접속 단자와 전기적으로 연결되는 표시 장치.
8. 제5 항에 있어서,
   상기 광차단 패턴과 상기 반도체 패턴 사이에 배치되는 버퍼층;
   상기 제1 패시베이션층과 상기 화소 전극 사이에 배치되는 평탄화층;
   상기 평탄화층과 상기 화소 전극 사이에 절연되게 배치되며, 접속부를 포함하는 공통 배선;
   상기 버퍼층을 관통하여 상기 접속 단자를 노출하는 제3 컨택홀;
   상기 게이트 배선과 동일한 층에 배치되며, 상기 제3 컨택홀을 통해 상기 접속 단자와 전기적으로 연결되는 연결 전극; 및
   상기 평탄화층, 상기 제1 패시베이션층 및 상기 층간 절연층을 관통하여 상기 연결 전극을 노출시키는 제4 컨택홀을 포함하며,
   상기 접속부는 상기 제4 컨택홀을 통해 상기 연결 전극과 전기적으로 연결되는 표시 장치.
9. 제5 항에 있어서,
   상기 광차단 패턴과 상기 반도체 패턴 사이에 배치되는 버퍼층;
   상기 제1 패시베이션층과 상기 화소 전극 사이에 배치되는 평탄화층;
   상기 평탄화층과 상기 화소 전극 사이에 절연되게 배치되며, 접속부를 포함하는 공통 배선;
   상기 버퍼층과 상기 층간 절연층을 관통하여 상기 접속 단자를 노출하는 제3 컨택홀;
   상기 데이터 배선과 동일한 층에 배치되며, 상기 제3 컨택홀을 통해 상기 접속 단자와 전기적으로 연결되는 연결 전극; 및
   상기 평탄화층, 상기 제1 패시베이션층을 관통하여 상기 연결 전극을 노출시키는 제4 컨택홀을 포함하며,
   상기 접속부는 상기 제4 컨택홀을 통해 상기 연결 전극과 전기적으로 연결되는 표시 장치.
10. 제1 항에 있어서,
    상기 광차단 패턴은 금속 물질로 형성되는 표시 장치.
11. 제1 방향 및 상기 제1 방향과 수직한 제2 방향을 따라 매트릭스 형상으로 배열된 복수의 화소를 포함하는 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판;
    상기 기판 상에 상기 화소의 행마다 배치된 복수의 광차단 패턴;
    상기 광차단 패턴 상에 배치된 제1 절연막;
    상기 제1 절연막 상의 전체면에 배치되고, 공통 전압이 인가되는 공통 전극;
    상기 제1 절연막 상에 상기 화소마다 배치되며, 화소 전압이 인가되는 화소 전극; 및
    상기 비표시 영역 내에 폐루프 형상으로 배치되고, 상기 표시 영역을 둘러싸며, 상기 공통 전극과 전기적으로 연결된 공통 배선을 포함하되,
    상기 각 광차단 패턴은 상기 제1 방향을 따라 연장된 연결부 및 상기 연결부로부터 상기 제2 방향으로 돌출되며 상기 화소의 열마다 배치된 복수의 돌출부를 포함하고,
    상기 연결부는 상기 공통 전압을 제공하는 상기 공통 배선과 연결되며,
    상기 공통 전압은 상기 광 차단 패턴에 인가되고,
    상기 공통 전극과 상기 공통 배선은 동일한 층 상에 직접 배치되며,
    상기 공통 전극은 상기 공통 배선과 동일한 물질을 포함하는 표시 장치.
12. 제11 항에 있어서,
    상기 표시 영역의 외측에서 상기 제1 절연막을 관통하고 상기 광차단 패턴을 노출시키는 제1 컨택홀을 더 포함하며,
    상기 광차단 패턴은 상기 제1 컨택홀을 통해 상기 공통 전극과 전기적으로 연결되는 표시 장치.
13. 제12 항에 있어서,
    상기 공통 전극과 상기 화소 전극 사이에 배치된 제2 절연막;
    상기 표시 영역의 외측에서 상기 공통 전극과 동일한 층에 배치되며, 접속부를 포함하고, 상기 공통 전극과 전기적으로 연결되는 공통 배선;
    상기 제2 절연막을 관통하고, 상기 접속부를 노출하는 제2 컨택홀; 및
    상기 화소 전극과 동일한 층에 형성되고, 상기 제1 컨택홀과 상기 제2 컨택홀을 통해 상기 광차단 패턴과 상기 접속부를 연결하는 연결 전극을 더 포함하는 표시 장치.
14. 제13 항에 있어서,
    상기 광차단 패턴은 상기 연결부로부터 상기 제1 방향을 따라 연장되어 상기 표시 영역의 외측에 배치되며 상기 제1 컨택홀에 의해 노출되는 접속 단자를 더 포함하며, 상기 접속 단자는 상기 연결 전극과 전기적으로 연결되는 표시 장치.
15. 제12 항에 있어서,
    상기 공통 전극과 상기 화소 전극 사이에 배치된 제2 절연막; 및
    상기 표시 영역의 외측에서 상기 공통 전극과 동일한 층에 배치되며, 접속부를 포함하고, 상기 공통 전극과 전기적으로 연결되는 공통 배선을 포함하며,
    상기 광차단 패턴이 상기 제1 컨택홀을 통해 상기 접속부와 전기적으로 연결되는 표시 장치.
16. 제15 항에 있어서,
    상기 광차단 패턴은 상기 연결부로부터 상기 제1 방향을 따라 연장되어 상기 표시 영역의 외측에 배치되며 상기 제1 컨택홀에 의해 노출되는 접속 단자를 더 포함하며, 상기 접속 단자는 접속부와 전기적으로 연결되는 표시 장치.
17. 제11 항에 있어서,
    상기 광차단 패턴은 금속 물질로 형성되는 표시 장치.

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