TWI645557B - 畫素陣列基板 - Google Patents

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Abstract

一種畫素陣列基板包括多個畫素單元。每一畫素單元包括薄膜電晶體、配置於薄膜電晶體上的第一絕緣層、配置於第一絕緣層上的共用電極、覆蓋共用電極的第二絕緣層以及設置於第二絕緣層上的畫素電極。第一絕緣層具有第一貫孔。共用電極具有開口且與第一貫孔連通。第二絕緣層具有第二貫孔與開口以及第一貫孔連通。畫素電極透過第二貫孔、開口及第一貫孔與薄膜電晶體電性連接。第一貫孔相對的兩個第一邊緣與開口的相對的兩個第三邊緣切齊。開口的第四邊緣未鄰接第一貫孔與第二貫孔。

Description

畫素陣列基板
本發明是有關於一種基板，且特別是有關於一種畫素陣列基板。
隨著顯示科技的進步，顯示面板的解析度規格不斷提升。以邊緣場切換（Fringe-Field Switching, FFS）模式的顯示面板為例，其畫素陣列基板包括薄膜電晶體、與薄膜電晶體電性連接的畫素電極以及與畫素電極重疊的共用電極。一般而言，薄膜電晶體上覆蓋有第一絕緣層，共用電極配置於第一絕緣層上，第二絕緣層覆蓋共用電極，而畫素電極設置於第二絕緣層上。畫素電極至少需穿過共用電極的開口以及第二絕緣層的開口方能與薄膜電晶體電性連接。為使畫素電極穿過共用電極時不易與共用電極短路，共用電極之開口的所有邊緣與第二絕緣層之開口的所有邊緣之間需保留一段相當的距離，所述距離佔去實際上能用以顯示的面積而使解析度不易更進一步地提升。
本發明提供一種畫素陣列基板，包括所述畫素陣列基板的顯示面板具有高解析度。
本發明的畫素陣列基板包括多個畫素單元。每一畫素單元包括一薄膜電晶體、配置於薄膜電晶體上的一第一絕緣層、配置於第一絕緣層上的一共用電極、覆蓋共用電極的一第二絕緣層以及設置於第二絕緣層上的一畫素電極。第一絕緣層具有一第一貫孔，第一貫孔具有於一第一方向上彼此相對的兩個第一邊緣以及於一第二方向上彼此相對的兩個第二邊緣。共用電極具有一開口且與第一貫孔連通，開口具有於第一方向上相對的兩個第三邊緣以及於第二方向上的至少一第四邊緣，且共用電極之開口的第三邊緣與第一絕緣層之第一貫孔的第一邊緣切齊。第二絕緣層具有一第二貫孔且與開口以及第一貫孔連通，共用電極之開口的第四邊緣未鄰接第一貫孔與第二貫孔。畫素電極透過第二絕緣層的第二貫孔、共用電極的開口及第一絕緣層的第一貫孔與薄膜電晶體電性連接。
在本發明的一實施例中，上述的共用電極的開口在第一方向上的寬度與第一絕緣層之第一貫孔在第一方向上的寬度實質相等。
在本發明的一實施例中，上述的共用電極的開口在第二方向上的寬度大於第一絕緣層之第一貫孔在第二方向上的寬度。
在本發明的一實施例中，上述的共用電極具有分別定義開口之第三邊緣及至少一第四邊緣的相對兩個第一側壁及至少一第二側壁。第二絕緣層覆蓋共用電極的至少一第二側壁而不覆蓋共用電極的第一側壁。
在本發明的一實施例中，上述的畫素電極延伸至覆蓋共用電極之第二側壁的第二絕緣層上，而不覆蓋共用電極的第一側壁。
在本發明的一實施例中，上述的畫素電極具有一連接部，用以連接薄膜電晶體，連接部之至少一部分位於第一絕緣層的第一貫孔之內且與共用電極之開口的第三邊緣相隔一距離。
在本發明的一實施例中，上述的畫素電極具有一連接部，用以連接薄膜電晶體，連接部在第一方向上的寬度小於共用電極之開口在第一方向上的寬度。
在本發明的一實施例中，上述的第二絕緣層之第二貫孔在第一方向上具有彼此相對的兩個第五邊緣以及在第二方向上彼此相對的兩個第六邊緣。開口在第二方向上的寬度大於第二絕緣層之第二貫孔在第二方向上的寬度，而第一貫孔的第二邊緣與第二貫孔的第六邊緣切齊且鄰接。
在本發明的一實施例中，上述的第二貫孔的第五邊緣與第一貫孔的第一邊緣切齊。
在本發明的一實施例中，上述的第二貫孔的第五邊緣位於共用電極之實體上而不與第一貫孔之第一邊緣切齊。
在本發明的一實施例中，上述的每一畫素單元更包括一掃描線以及一資料線，與薄膜電晶體電性連接且彼此交錯。掃描線沿第一方向延伸，而資料線沿第二方向延伸。
在本發明的一實施例中，上述的畫素陣列基板更包括一觸控訊號線、一連接電極以及一橋接電極。觸控訊號線，設置於相鄰的兩個畫素單元的資料線之間且沿著第二方向延伸。連接電極位於觸控訊號線上方且電性連接於相鄰之兩個畫素單元的兩個共用電極之間，橋接電極電性連接於觸控訊號線與連接電極之間。
在本發明的一實施例中，上述的橋接電極位於相鄰之兩個畫素單元的兩個畫素電極之間且與畫素電極隔開。
在本發明的一實施例中，上述的第二絕緣層更具有第三貫孔，橋接電極透過第三貫孔與連接電極電性連接。
在本發明的一實施例中，上述的第二絕緣層更具有一第四貫孔。第一絕緣層更具有與第四貫孔連通的一第五貫孔。橋接電極透過第四貫孔及第五貫孔與觸控訊號線電性連接。
在本發明的一實施例中，上述的橋接電極具有延伸至第四貫孔及第五貫孔內的一連接部。橋接電極的連接部在第一方向上的寬度小於第四貫孔在第一方向上的寬度。
基於上述，利用圖案化後的共用電極做為在進行絕緣層圖案化時第一絕緣層的硬遮罩，可使共用電極之開口的邊緣能與貫孔的邊緣達成自我對準，使共用電極之開口的邊緣能充分地靠近第一絕緣層的貫孔的邊緣，而增加共用電極之實體部的面積，進而提升畫素陣列基板的開口率。此外，由於畫素電極的連接部在第一方向上的寬度小於第一貫孔在第一方向上的寬度，使連接部成為畫素電極填入第一貫孔即第二貫孔的細分枝。藉此，當畫素電極所屬膜層與共用電極所屬膜層的對位精度不高時，細的畫素電極的連接部也不容易接觸到共用電極的側壁造成短路問題，因而畫素陣列基板的製造良率能提升。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1為本發明一實施例之畫素陣列基板10的上視示意圖。圖2A為對應圖1之剖線A-A’的畫素陣列基板10的剖面示意圖。圖2B為對應圖1之剖線B-B’的畫素陣列基板10的剖面示意圖。
請參照圖1及圖2A，畫素陣列基板10包括多個畫素單元100。多個畫素單元100配置於基底110上。基底110主要是用以承載畫素陣列基板10的構件。在本實施例中，基底110的材質可為玻璃、石英、有機聚合物、或是不透光/反射材料（例如：晶圓、陶瓷、或其他可適用的材料)、或是其他可適用的材料。圖1僅示意性繪示畫素陣列基板10的兩個畫素單元100，但畫素陣列基板10所包括的畫素單元100的數量並不限於兩個，畫素陣列基板10所包括的畫素單元100的數量可視實際需求（例如：解析度規格）而定。本領域具有通常知識者根據圖1所繪的兩個畫素單元100及下列說明應能實現所需的畫素陣列基板10。
請參照圖1及圖2A，每一畫素單元100包括薄膜電晶體T、第一絕緣層130、共用電極140、第二絕緣層150及畫素電極160。在本實施例中，每一畫素單元100更包括對應的掃描線SL及資料線DL。掃描線SL及資料線DL設置於基底110上。掃描線SL與資料線DL彼此交錯設置。掃描線SL大致上沿著第一方向D1延伸，資料線DL大致上沿著第二方向D2延伸，而第一方向D1與第二方向D2交錯。舉例而言，在本實施例中，第一方向D1與第二方向D2可以垂直，但本發明不以此為限。基於導電性的考量，掃描線SL與資料線DL一般是使用金屬材料，但本發明不限於此，在其他實施例中，掃描線SL與資料線DL也可以使用其他導電材料，例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或是金屬材料與其他導電材料的堆疊層。
薄膜電晶體T與掃描線SL及資料線DL電性連接。詳言之，在本實施例中，薄膜電晶體T包括閘極G、半導體層CH以及分別與半導體層CH之不同兩區電性連接的源極S與汲極D。閘極G與半導體層CH之間設有閘極絕緣層120。掃描線SL與薄膜電晶體T的閘極G電性連接。舉例而言，在本實施例中，閘極G可以是由掃描線SL向外延伸的一凸塊，但本發明不以此為限。資料線DL與薄膜電晶體T的源極S電性連接。舉例而言，在本實施例中，源極S可以是資料線DL與半導體層CH重疊的一部分，但本發明不以此為限。
請參照圖2A，在本實施例中，閘極G可以位於半導體層CH的下方，而薄膜電晶體T可以是底部閘極型（bottom gate）電晶體。然而，本發明不限於此，根據其他實施例，薄膜電晶體T也可以是頂部閘極型（top gate）電晶體或其它適當型式的電晶體。另外，在本實施例中，閘極G與掃描線SL可以同屬第一導電層，資料線DL、源極S與汲極D可同屬第二導電層。然而，本發明不以此為限，在其它實施例中，閘極G、掃描線SL、資料線DL、源極S與汲極D各自所屬的膜層也可視實際需求變化之。
請參照圖1、圖2A及圖2B，畫素電極160與薄膜電晶體T電性連接。詳言之，畫素電極160與薄膜電晶體T的汲極D電性連接。舉例而言，在本實施例中，畫素單元100還包括與汲極D電性連接的導電圖案194，畫素電極160具有連接部162，畫素電極160的連接部162可直接覆蓋導電圖案194，以透過導電圖案194與薄膜電晶體T的汲極D電性連接。在本實施例中，導電圖案194與薄膜電晶體T的汲極D可以同屬第二導電層，但本發明不以此為限，在其它實施例中，畫素電極160也可以透過其它構件與薄膜電晶體T電性連接。
在本實施例中，畫素電極160可以是透明導電層，其包括金屬氧化物，例如：銦錫氧化物、銦鋅氧化物、鋁錫氧化物、鋁鋅氧化物、銦鍺鋅氧化物、或其它合適的氧化物、或者是上述至少二者之堆疊層，但本發明不以此為限。本發明並不限制畫素電極160必需完全透明；在其它實施例中，若畫素陣列基板10應用於反射式或半穿半反式的顯示面板，則畫素電極160也可以是反射導電層或反射導電層與透明導電層的組合。
請參照圖1，共用電極140與畫素電極160重疊。在本實施例中，共用電極140與畫素電極160設置於同一基底110上。畫素電極160具有多個狹縫164，狹縫164的邊緣與共用電極140之間的電場用以驅動顯示介質（例如：液晶）。換言之，在本實施例中，包括畫素陣列基板10的顯示面板（未繪示）例如是邊緣場切換（Fringe-Field Switching, FFS）模式的顯示面板。
在本實施例中，每一畫素單元100可包括與各自之畫素電極160重疊的共用電極140。在顯示模式下，多個畫素單元100的多個共用電極140具有相同的共用電壓（common voltage）。在本實施例中，相鄰的畫素單元100的共用電極140之間具有一間距SP（繪於圖1），畫素陣列基板10更包括連接電極180（繪於圖1及圖5B），連接電極180設置於間距SP中，以電性連接於相鄰的多個畫素單元100的多個共用電極140之間。在本實施例中，連接電極180與共用電極140可屬於同一膜層，但本發明不以此為限。於其他實施例中，亦可能相鄰的畫素單元100的共用電極140之間不具有間距。
圖3為圖1之局部r的放大示意圖。請參考圖1、圖2A、圖2B及圖3，第一絕緣層130（標示於圖2A）配置於薄膜電晶體T上，以覆蓋薄膜電晶體T。第一絕緣層130具有第一貫孔132，其中第一貫孔132具有於第一方向D1上彼此相對的兩個第一邊緣134（標示於圖2A及圖3）以及於第二方向D2上彼此相對的兩個第二邊緣136（標示於圖2B及圖3）。在本實施例中，第一貫孔132的俯視形狀例如是八邊形。然而，本發明不以此為限，根據其他實施例，第一貫孔132的俯視形狀也可為矩形、其它多邊形、圓形或其它適當形狀。在本實施例中，第一絕緣層130的材料包括無機材料（例如：氧化矽、氮化矽、氮氧化矽、其它合適的材料、或上述至少二種材料的堆疊層）、有機材料、或其它合適的材料、或上述之組合。
請參考圖1、圖2A及圖2B，在本實施例中，共用電極140配置於第一絕緣層130上，且具有開口142。共用電極140 的開口142 的一部分與第一貫孔132連通。請參考圖1、圖2A、圖2B及圖3，共用電極140的開口142具有於第一方向D1上相對的兩個第三邊緣144（標示於圖2A及圖3）以及於第二方向D2上的至少一第四邊緣146（標示於圖2B及圖3）。共用電極140具有相對兩個第一側壁145（標示於圖2A）及至少一第二側壁147（標示於圖2B）。換句話說，共用電極140的第一側壁145定義開口142的第三邊緣144，而第二側壁147定義開口142的第四邊緣146。
請參照圖1、圖2A及圖3，在本實施例中，共用電極140之開口142的第三邊緣144與第一絕緣層130之第一貫孔132的第一邊緣134切齊。換句話說，共用電極140的開口142在第一方向D1上的寬度W1與第一絕緣層130之第一貫孔132在第一方向D1上的寬度W3實質相等。此外，如圖2A所示，共用電極140之開口142以及與其連通之第一絕緣層130的第一貫孔132暴露出與汲極D電性連接的導電圖案194。
請參考圖1、圖2B以及圖3，在本實施例中，共用電極140的開口142在第二方向D2上的寬度W2可以選擇性地大於或等於第一絕緣層130之第一貫孔132在第二方向D2上的寬度W4。如圖2B及圖3所示，共用電極140之開口142在第二方向D2上的第四邊緣146不會與第一貫孔132在第二方向D2上的第二邊緣136切齊，且共用電極140之開口142的第四邊緣146與第一絕緣層130之第一貫孔132的第二邊緣136相隔一段距離K1。如圖2B所示，部分的第二絕緣層150覆蓋共用電極140的第二側壁147，且位於共用電極140的第四邊緣146與第一絕緣層130的第二邊緣136之間；部分的畫素電極160跨越所述部分的第二絕緣層150，以和導電圖案194接觸，進而與薄膜電晶體T的汲極D電性連接。藉此，畫素電極160能與汲極D電性連接，但不會與共用電極140短路。
請參考圖1、圖2A、圖2B及圖3，在本實施例中，每一畫素單元100的第二絕緣層150覆蓋共用電極140且具有第二貫孔152。第二絕緣層150的第二貫孔152與共用電極140的部分開口142以及第一絕緣層130的第一貫孔132連通。共用電極140之開口142的第四邊緣146沒有鄰接於第一絕緣層130的第一貫孔132以及第二絕緣層150的第二貫孔152。第二絕緣層150覆蓋共用電極140的第二側壁147而不覆蓋共用電極140的第一側壁145。
在本實施例之畫素陣列基板10的製程中，於完成薄膜電晶體T後，依序形成整面的第一絕緣層130、具有開口142之共用電極140以及整面的第二絕緣層150；接著，可利用同一光罩同時圖案化第一絕緣層130及第二絕緣層150，以形成第二絕緣層150之第二貫孔152及第一絕緣層130之第一貫孔132。在圖案化第一絕緣層130及第二絕緣層150之前，由於具有開口142之共用電極140是配置在第一絕緣層130上，因此，在圖案化第一絕緣層130及第二絕緣層150的過程中，共用電極140會保護其下之第一絕緣層130，共用電極140可視為第一絕緣層130的硬遮罩（hard mask），而共用電極140之開口142的第三邊緣144與第一絕緣層130之第一貫孔132的第一邊緣134會自我對準（self align）。藉此，共用電極140之開口142的第三邊緣144能非常充分地靠近第一絕緣層130之第一貫孔132的第一邊緣134（即共用電極140之開口142的第三邊緣144與第一絕緣層130之第一貫孔132的第一邊緣134對齊），而增加共用電極140之實體部的設置面積，進而提升畫素陣列基板10的開口率。請參照圖2A及圖3，具體而言，第二絕緣層150的第二貫孔152在第一方向D1上具有彼此相對的兩個第五邊緣154。
請參照圖2B及圖3，第二絕緣層150的第二貫孔152在第二方向D2上具有彼此相對的兩個第六邊緣156。共用電極140的開口142在第二方向D2上的寬度W2可選擇性地大於第二絕緣層150之第二貫孔152在第二方向D2上的寬度W6。在本實施例中，第一貫孔132的第二邊緣136與第二貫孔152的第六邊緣156可切齊且鄰接，第二貫孔152的第五邊緣154與第一貫孔132的第一邊緣134切齊。更進一步地說，在本實施例中，由於第二絕緣層150的第二貫孔152及第一絕緣層130的第一貫孔134是利用同一遮罩形成，且第二貫孔152的面積不與共用電極140的實體部重疊，因此，第二絕緣層150之第二貫孔152的邊緣與第一絕緣層130之第一貫孔134的邊緣實質上可完全切齊。然而，本發明不以此為限，在其它實施例中，第二絕緣層150之第二貫孔152的邊緣與第一絕緣層130之第一貫孔134的邊緣也可部分切齊，部分不切齊，以下將配合其它圖示於後續段落舉例明之。
請參考圖1、圖2A、圖2B及圖3。在本實施例中，畫素電極160設置於第二絕緣層150上，且透過第二絕緣層150的第二貫孔152、共用電極140的開口142及第一絕緣層130的第一貫孔132與薄膜電晶體T的汲極D電性連接。具體而言，畫素電極160於第二方向D2上延伸至覆蓋共用電極140之第二側壁147的第二絕緣層150上，而不覆蓋共用電極140的第一側壁145。畫素電極160的連接部162自於垂直基板方向上與共用電極140重疊的部分畫素電極160延伸至第二絕緣層150的第二貫孔152、共用電極140的開口142以及第一絕緣層130的第一貫孔132中。連接部162於第二方向D2上跨過第二絕緣層150的第六邊緣156以及第一絕緣層130的第二邊緣136進入第二貫孔152、與第二貫孔152重疊的部分開口142以及第一貫孔132的面積內。
在本實施例中，畫素電極160之連接部162在第一方向D1上的寬度Wb小於共用電極140之開口142在第一方向D1上的寬度W1。於垂直基板方向上視之，連接部162與共用電極140之開口142的相對兩第三邊緣144在第一方向D1上分別相隔距離Wa、Wa’。連接部162可視為畫素電極160填入第二貫孔152及第一貫孔132的細分支。由於連接部162在第一方向D1上的寬度Wb小於共用電極140之開口142在第一方向D1上的寬度W1（寬度W1即共用電極140之相對兩第一側壁145在第一方向D1上的距離），因此，即使畫素電極160所屬膜層與共用電極140所屬膜層的對位精度不高，細的畫素電極160的連接部162也不容易接觸到共用電極140的第一側壁145而造成短路問題。藉此，畫素陣列基板10的製造良率能提升。舉例而言，在本實施例中，連接部162的寬度Wb可例如為2.5µm-4µm，而開口142的寬度W1可例如為10µm-12µm，但本發明不以此為限。
圖4為本發明一實施例之畫素陣列基板的上視示意圖。圖1即為圖4之區域R的放大圖。請參照圖1及圖4，在本實施例中，相鄰的畫素單元100的多個共用電極140可透過連接電極180(標示於圖1)電性連接。在觸控模式下，彼此電性連接且集中在同一區塊的多個共用電極140構成一組共用電極，同一組的多個共用電極140可視為一個觸控感測電極200（標示於圖4 )。換言之，本實施例之畫素陣列基板10整合有觸控功能，畫素陣列基板10與顯示介質（未繪示）及對向基板（未繪示）組合後可形成內嵌式（in-cell）觸控顯示面板。在本實施例中，畫素陣列基板10包括由所述多組共用電極140形成的多個觸控感測電極200及多條觸控訊號線170。每一組的多個共用電極140（即每一個觸控感測電極200）可電性連接至對應的至少一條觸控訊號線170。多條觸控訊號線170延伸至畫素電極160所在顯示區1（標示於圖4）外，以與位於周邊區2（標示於圖4）的多個接墊（未繪示）電性連接。
圖5A為對應圖1之剖線C-C’的畫素陣列基板10的剖面示意圖。圖5B為對應圖1之剖線D’-D’’的畫素陣列基板10的剖面示意圖。圖6為圖1之局部r’的放大示意圖。請參考圖1及圖5B，在本實施例中，第二絕緣層150更具有第二貫孔152外的第三貫孔153，且第三貫孔153位於相鄰的多個畫素單元100的多個畫素電極160之間。第三貫孔153可與電性連接於相鄰兩共用電極140之間的連接電極180至少部分重疊。在本實施例中，第三貫孔153的俯視形狀可以是八邊形。然而，本發明不以此為限，根據其他實施例，第三貫孔153的俯視形狀也可為矩形、其它多邊形、圓形或其它適當形狀。
在本實施例中，畫素陣列基板10還包括橋接電極190，橋接電極190與連接電極180至少部分重疊。橋接電極190位於相鄰的多個畫素單元100的多個畫素電極160之間且與畫素電極160電性隔離。在本實施例中，橋接電極190與畫素電極160可屬於同一膜層，但本發明不以此為限。橋接電極190可透過第二絕緣層150的第三貫孔153與電性連接於相鄰兩共用電極140之間的連接電極180電性連接。也就是說，橋接電極190之一端與用以做為觸控感測電極200的共用電極140電性連接，而橋接電極190的另一端（即連接部192）可透過第二絕緣層150的第四貫孔155、共用電極140所屬膜層的部分開口143及第一絕緣層130的第五貫孔135與觸控訊號線170電性連接。
請參考圖1及圖5A，觸控訊號線170設置於基底110上，位於相鄰的兩個畫素單元100的資料線DL之間且大致上沿著第二方向D2延伸或與資料線DL大致平行設置。在本實施例中，觸控訊號線170與資料線DL以及薄膜電晶體T的源極S以及汲極D可同屬於第二導電層，但本發明不以此為限。
請參考圖1、圖5A、圖5B及圖6，在本實施例中，第二絕緣層150更具有第二貫孔152及第三貫孔153外的第四貫孔155。第一絕緣層130更具有與第四貫孔155連通的第五貫孔135。在本實施例中，第四貫孔155及第五貫孔135的俯視形狀可以是八邊形。然而，本發明不以此為限，根據其他實施例，第四貫孔155及第五貫孔135的俯視形狀也可為矩形、其它多邊形、圓形或其它適當形狀。在本實施例中，相鄰的共用電極140於第一方向D1上具有彼此相對的兩個邊緣149，相對兩邊緣149及連接於相對兩邊緣149之間的連接電極180的第十邊緣188(於第二方向D2上)定義出共用電極140所屬膜層的的開口143。第二絕緣層150的第四貫孔155與第一絕緣層130的第五貫孔135連通。於第一方向D1上，第二絕緣層150的第四貫孔155的相對兩個第七邊緣157與共用電極140彼此相對的兩個邊緣149切齊。此外，共用電極140之開口143的相對兩邊緣149與第一絕緣層130之第五貫孔135的相對兩第八邊緣137切齊。
請參考圖1、圖5A、圖5B及圖6。在本實施例中，橋接電極190設置於第二絕緣層150上，且透過第二絕緣層150的第四貫孔155、共用電極140之部分開口143及第一絕緣層130的第五貫孔135與觸控訊號線170電性連接。與前述的開口142類似，共用電極140之開口143在第一方向D1上的寬度W8與第一絕緣層130的第五貫孔135在第一方向D1上的寬度W7實質相等。此外，第四貫孔155及第五貫孔135與部分之觸控訊號線170重疊。
在本實施例中，第二絕緣層150之第四貫孔155在第二方向上D2上的第九邊緣158於垂直基板方向上不會與共用電極140所屬膜層之開口143的第十邊緣188切齊。換言之，第九邊緣158與第十邊緣188會相隔一段距離K2。在本實施例中，第二絕緣層150於第一方向D1上覆蓋共用電極140，於第二方向D2上覆蓋連接電極180，且第四貫孔155與第五貫孔135連通。連接電極180的第十邊緣188沒有鄰接於第一絕緣層130的第五貫孔135以及第二絕緣層150的第四貫孔155。具體而言，第二絕緣層150覆蓋連接電極180的第十邊緣188而不覆蓋相鄰的共用電極140的彼此相對的兩個邊緣149。
在本實施例之畫素陣列基板10的前述製程中，在圖案化第一絕緣層130及第二絕緣層150之前，由於具有開口143之共用電極140所屬的膜層配置在第一絕緣層130上，因此，在圖案化第一絕緣層130及第二絕緣層150的過程中，共用電極140所屬膜層會保護其下之第一絕緣層130，而共用電極140所屬膜層之開口143之相對的兩個邊緣149與第一絕緣層130之第五貫孔135的第八邊緣137會自我對準（self align）。藉此，共用電極140所屬的膜層之開口143的邊緣149能非常充分地靠近第一絕緣層130之第五貫孔135的第八邊緣137（即共用電極140所屬的膜層之開口143的邊緣149與第一絕緣層130之第五貫孔135的第八邊緣137對齊），而增加共用電極140所屬的膜層的設置面積，進而提升畫素陣列基板10的開口率。
請參考圖1、圖5A、圖5B及圖6。在本實施例中，橋接電極190設置於第二絕緣層150上，且透過第二絕緣層150的第四貫孔155及第一絕緣層130的第五貫孔135與觸控訊號線170電性連接。具體而言，橋接電極190的連接部192自與連接電極180重疊的部分橋接電極190延伸至第二絕緣層150的第四貫孔155及第一絕緣層130的第五貫孔135中。詳言之，連接部192於第二方向D2上可跨過第九邊緣158進入第四貫孔155以及第五貫孔135的面積內。連接部192在第一方向D1上的寬度Wc小於第五貫孔135在第一方向上的寬度W7，且與共用電極140的相對兩邊緣149分別相隔距離Wd、Wd’。
在本實施例中，橋接電極190之連接部192在第一方向D1上的寬度Wc小於第五貫孔135在第一方向D1上的寬度W7。連接部192可視為橋接電極190之填入第四貫孔155及第五貫孔135的細分支。由於連接部192在第一方向D1上的寬度Wc小於第五貫孔135第一方向D1上的寬度W7（寬度W7即相鄰兩個共用電極140的邊緣149在第一方向D1的距離），因此，即使橋接電極190所屬膜層與共用電極140所屬膜層的對位精度不高，細的橋接電極190的連接部192也不容易接觸到共用電極140的之定義邊緣149的側壁149a而造成短路問題。藉此，畫素陣列基板10的製造良率能提升。舉例而言，在本實施例中，連接部192的寬度Wc可例如為2.5µm-4µm，而第五貫孔135的寬度W7可例如為10µm-12µm，但本發明並不以此為限。
由上述可知，同一組的多個共用電極140透過連接電極180電性連接成一個觸控感測電極200，一個觸控感測電極200利用橋接電極190電性連接至觸控訊號線170，以使共用電極140在觸控模式下可以透過觸控訊號線170傳送及/或接收觸控訊號，進而判斷使用者的觸碰位置。
圖7為本發明另一實施例之畫素陣列基板10a的局部ra放大圖。圖8為對應圖7之剖線E-E’的畫素陣列基板10a的剖面示意圖。圖7及圖8的畫素陣列基板10a與前述圖3及圖2A之畫素陣列基板10類似，因此相同或相似的元件以相同或相似的標號標示。在此僅說明畫素陣列基板10a與畫素陣列基板10的差異，未說明的部分請對應地參照前述的說明。請參照圖7與圖8，在本實施例中，畫素單元100a的第二絕緣層150a的第二貫孔152a的第五邊緣154a位於共用電極140之實體部上而不與第一貫孔132之第一邊緣134切齊。具體而言，在圖案化第一絕緣層130及第二絕緣層150之前，由於具有開口142之共用電極140是配置在第一絕緣層130上，因此，在圖案化第一絕緣層130及第二絕緣層150a的過程中，共用電極140會保護其下之第一絕緣層130，因此共用電極140可視為第一絕緣層130的硬遮罩。在利用同一遮罩同時圖案化第一絕緣層130及第二絕緣層150後，由於第一絕緣層130以及第二絕緣層150a材質不同，蝕刻速率不同，第一絕緣層130因受到共用電極140的遮蔽而使得第一貫孔132的寬度小於第二絕緣層150a之第二貫孔152a的寬度，且蝕刻後第二絕緣層150的第二貫孔152a在第一方向D1上的寬度W5a大於開口142在第一方向D1上的寬度W1，因此位於共用電極140上的第二絕緣層150a的第二貫孔152a在第一方向D1上的寬度W5a，會大於開口142在第一方向D1上的寬度W1。開口142的第三邊緣144與第一貫孔132的第一邊緣134切齊，而第二貫孔152a的第五邊緣154a與第一邊緣134會相隔一段距離d1，第五邊緣154a不會與第一邊緣134切齊。
綜上所述，本發明一實施例的畫素陣列基板包括多個畫素單元。每一畫素單元包括薄膜電晶體、第一絕緣層、共用電極、第二絕緣層以及畫素電極。第一絕緣層的第一貫孔的相對的兩個第一邊緣與共用電極的開口的相對的兩個第三邊緣切齊。第二絕緣層的第二貫孔與開口以及第一貫孔連通。共用電極的開口的第四邊緣未鄰接第一貫孔與第二貫孔且畫素電極透過第二貫孔、開口及第一貫孔與薄膜電晶體電性連接。
利用將畫素電極的連接部於第一方向上的寬度設為小於第一貫孔於第一方向上的寬度，使連接部成為畫素電極填入第一貫孔及第二貫孔的細分支，因此，即使畫素電極所屬膜層與共用電極所屬膜層的對位精度不高，細的畫素電極的連接部也不容易接觸到共用電極的側壁造成短路問題。藉此，畫素陣列基板的製造良率能提升。另外，在圖案化第一絕緣層以及第二絕緣層時，透過將共用電極做為第一絕緣層的硬遮罩，可使共用電極之開口於第一方向上的邊緣與貫孔的邊緣自我對準，使共用電極之開口的邊緣能非常充分地靠近第一絕緣層之第一貫孔的第一邊緣，而增加共用電極之實體部的面積，進而提升畫素陣列基板的開口率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
1‧‧‧顯示區
2‧‧‧周邊區
10、10a‧‧‧畫素陣列基板
100、100a‧‧‧畫素單元
110‧‧‧基底
120‧‧‧閘極絕緣層
130‧‧‧第一絕緣層
132‧‧‧第一貫孔
134‧‧‧第一邊緣
135‧‧‧第五貫孔
136‧‧‧第二邊緣
137‧‧‧第八邊緣
140‧‧‧共用電極
142、143‧‧‧開口
144‧‧‧第三邊緣
145‧‧‧第一側壁
146‧‧‧第四邊緣
147‧‧‧第二側壁
149‧‧‧邊緣
149a‧‧‧側壁
150、150a‧‧‧第二絕緣層
152、152a‧‧‧第二貫孔
153‧‧‧第三貫孔
154、154a‧‧‧第五邊緣
155‧‧‧第四貫孔
156、156a‧‧‧第六邊緣
157‧‧‧第七邊緣
158‧‧‧第九邊緣
160‧‧‧畫素電極
162‧‧‧連接部
164‧‧‧狹縫
170‧‧‧觸控訊號線
180‧‧‧連接電極
188‧‧‧第十邊緣
190‧‧‧橋接電極
192‧‧‧連接部
194‧‧‧導電圖案
200‧‧‧觸控感測電極
CH‧‧‧半導體層
D‧‧‧汲極
D1‧‧‧第一方向
D2‧‧‧第二方向
DL‧‧‧資料線
G‧‧‧閘極
K1、K2‧‧‧距離
R‧‧‧區域
r‧‧‧局部
r’‧‧‧局部
S‧‧‧源極
SL‧‧‧掃描線
T‧‧‧薄膜電晶體
W1、W2、W3、W4、W5a、W6、W6a、W7、W8、Wa、Wa’、Wb、Wc、Wd、Wd’‧‧‧寬度
A-A’、B-B’、C-C’、D’-D’’、E-E’‧‧‧切割線
圖1為本發明一實施例之畫素陣列基板的上視示意圖。 圖2A為對應圖1之剖面線A-A’的剖面示意圖。 圖2B為對應圖1之剖面線B-B’的剖面示意圖。 圖3為圖1之局部r的放大示意圖。 圖4為本發明一實施例之畫素陣列基板的上視示意圖。 圖5A為對應圖1之剖面線C-C’的剖面示意圖。 圖5B為對應圖1之剖面線D’-D’’的剖面示意圖。 圖6為圖1之局部r’的放大示意圖。 圖7為本發明另一實施例之畫素陣列基板的局部放大圖。 圖8為對應圖7之剖面線E-E’的剖面示意圖。

Claims (15)

  1. 一種畫素陣列基板，包括：多個畫素單元，其中每一畫素單元包括：一薄膜電晶體；一第一絕緣層，配置於該薄膜電晶體上且具有一第一貫孔，其中該第一貫孔具有於一第一方向上彼此相對的兩個第一邊緣以及於一第二方向上彼此相對的兩個第二邊緣；一共用電極，配置於該第一絕緣層上，具有一開口且與該第一貫孔連通，其中該開口具有於該第一方向上相對的兩個第三邊緣以及於該第二方向上的至少一第四邊緣，該共用電極之該開口的該些第三邊緣與該第一絕緣層之該第一貫孔的該些第一邊緣切齊；一第二絕緣層，覆蓋該共用電極，具有一第二貫孔且與該開口以及該第一貫孔連通，其中該共用電極之該開口的該第四邊緣未鄰接該第一貫孔與該第二貫孔；以及一畫素電極，設置於該第二絕緣層上，且透過該第二絕緣層的該第二貫孔、該共用電極的該開口及該第一絕緣層的該第一貫孔與該薄膜電晶體電性連接，其中該共用電極具有分別定義該開口之該些第三邊緣及至少一該第四邊緣的相對兩個第一側壁及至少一第二側壁，該第二絕緣層覆蓋該共用電極的該至少一第二側壁而不覆蓋該共用電極的該些第一側壁。
  2. 如申請專利範圍第1項所述的畫素陣列基板，其中該共用電極的該開口在該第一方向上的寬度與該第一絕緣層之該第一貫孔在該第一方向上的寬度實質相等。
  3. 如申請專利範圍第1項所述的畫素陣列基板，其中該共用電極的該開口在該第二方向上的寬度大於該第一絕緣層之該第一貫孔在該第二方向上的寬度。
  4. 如申請專利範圍第1項所述的畫素陣列基板，其中該畫素電極延伸至覆蓋該共用電極之該第二側壁的該第二絕緣層上，而不覆蓋該共用電極的該第一側壁。
  5. 如申請專利範圍第1項所述的畫素陣列基板，其中該畫素電極具有一連接部，用以連接該薄膜電晶體，該連接部之至少一部分位於該第一絕緣層的該第一貫孔之內且與該共用電極之該開口的該些第三邊緣相隔一距離。
  6. 如申請專利範圍第1項所述的畫素陣列基板，其中該畫素電極具有一連接部，用以連接該薄膜電晶體，該連接部在該第一方向上的寬度小於該共用電極之該開口在該第一方向上的寬度。
  7. 如申請專利範圍第1項所述的畫素陣列基板，其中該第二絕緣層之該第二貫孔在該第一方向上具有彼此相對的兩個第五邊緣以及在該第二方向上彼此相對的兩個第六邊緣，且該開口在該第二方向上的寬度大於該第二絕緣層之該第二貫孔在該第二方向上的寬度，而該第一貫孔的該些第二邊緣與該第二貫孔的該些第六邊緣切齊且鄰接。
  8. 如申請專利範圍第7項所述的畫素陣列基板，其中該第二貫孔的該些第五邊緣與該第一貫孔的該些第一邊緣切齊。
  9. 如申請專利範圍第7項所述的畫素陣列基板，其中該第二貫孔的該些第五邊緣位於該共用電極之實體上而不與該第一貫孔之該些第一邊緣切齊。
  10. 如申請專利範圍第1項所述的畫素陣列基板，其中每一該畫素單元更包括：一掃描線以及一資料線，與該薄膜電晶體電性連接且彼此交錯，其中該掃描線沿該第一方向延伸，而該資料線沿該第二方向延伸。
  11. 如申請專利範圍第10項所述的畫素陣列基板，更包括：一觸控訊號線，設置於相鄰的兩個該些畫素單元的該些資料線之間且沿著該第二方向延伸；一連接電極，位於該觸控訊號線上方且電性連接於相鄰之兩個該些畫素單元的兩個該些共用電極之間；以及一橋接電極，該橋接電極電性連接於該觸控訊號線與該連接電極之間。
  12. 如申請專利範圍第11項所述的畫素陣列基板，其中該橋接電極位於相鄰之兩個該些畫素單元的兩個該些畫素電極之間且與該些畫素電極隔開。
  13. 如申請專利範圍第11項所述的畫素陣列基板，其中該第二絕緣層更具有一第三貫孔，該橋接電極透過該第三貫孔與該連接電極電性連接。
  14. 如申請專利範圍第11項所述的畫素陣列基板，其中該第二絕緣層更具有一第四貫孔，該第一絕緣層更具有與該第四貫孔連通的一第五貫孔，該橋接電極透過該第四貫孔及該第五貫孔與該觸控訊號線電性連接。
  15. 如申請專利範圍第14項所述的畫素陣列基板，其中該橋接電極具有延伸至該第四貫孔及該第五貫孔內的一連接部，該橋接電極的該連接部在該第一方向上的寬度小於該第五貫孔在該第一方向上的寬度。
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