KR102084177B1 - 박막 트랜지스터 기판, 그것을 포함하는 표시 장치, 및 그것의 제조 방법 - Google Patents

박막 트랜지스터 기판, 그것을 포함하는 표시 장치, 및 그것의 제조 방법 Download PDF

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Abstract

박막 트랜지스터 기판의 화소들 각각은 화소 영역 및 상기 화소 영역 주변의 비화소 영역이 정의된 베이스 기판, 상기 비화소 영역에서 상기 베이스 기판상에 배치된 게이트 전극, 상기 비화소 영역에서 상기 게이트 전극을 덮도록 상기 베이스 기판상에 배치된 제1 절연막, 상기 제1 절연막 상에 배치되어 소정의 영역이 상기 게이트 전극과 오버랩되는 반도체층, 상기 반도체층 상에 서로 이격되어 배치된 소스 전극 및 드레인 전극, 상기 소스 전극 및 상기 드레인 전극을 덮도록 상기 제1 절연막 및 상기 베이스 기판상에 배치된 제2 절연막, 및 상기 화소 영역에서 상기 제2 절연막 상에 배치된 화소 전극을 포함한다.

Description

박막 트랜지스터 기판, 그것을 포함하는 표시 장치, 및 그것의 제조 방법{THIN FILM TRANSISTOR SUBSTRATE AND DISPLAY APPARATUS INCLUDING THE SAME, AND FABRICATION METHOD THEREOF}
본 발명은 박막 트랜지스터 기판, 그것을 포함하는 표시 장치, 및 그것의 제조 방법에 관한 것이다.
일반적으로 표시 장치는 복수의 화소들 및 화소들에 의해 구동되는 영상 표시층을 포함한다. 영상 표시층으로서 액정층, 전기 습윤층, 및 전기 영동층 등 다양한 영상 표시층들이 사용될 수 있다.
화소들은 각각 박막 트랜지스터에 연결된 화소 전극 및 공통 전압을 인가받는 공통 전극을 포함한다. 박막 트랜지스터는 게이트 신호에 의해 턴 온된다. 턴 온된 박막 트랜지스터는 데이터 전압을 제공받아 화소 전극에 제공한다. 데이터 전압을 인가받은 화소 전극 및 공통 전압을 인가받은 공통 전극에 의해 형성된 전계에 의해 영상 표시층이 구동되어 영상이 표시된다.
영상 표시층으로서 액정층을 포함하는 표시 장치는 액정층을 구동하는 방법에 따라서, IPS(In Plane Switching) 모드, VA(Vertical Alignment) 모드, 또는 PLS(Plane to Line Switching) 모드 액정 표시 장치 등으로 구분된다.
본 발명의 목적은 광 투과율을 향상시킬 수 있는 박막 트랜지스터 기판, 그것을 포함하는 표시 장치, 및 그것의 제조 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 박막 트랜지스터 기판은 복수의 화소들을 포함하고, 상기 화소들 각각은, 화소 영역 및 상기 화소 영역 주변의 비화소 영역이 정의된 베이스 기판, 상기 비화소 영역에서 상기 베이스 기판상에 배치된 게이트 전극, 상기 비화소 영역에서 상기 게이트 전극을 덮도록 상기 베이스 기판상에 배치된 제1 절연막, 상기 제1 절연막 상에 배치되어 소정의 영역이 상기 게이트 전극과 오버랩되는 반도체층, 상기 반도체층 상에 서로 이격되어 배치된 소스 전극 및 드레인 전극, 상기 소스 전극 및 상기 드레인 전극을 덮도록 상기 제1 절연막 및 상기 베이스 기판상에 배치된 제2 절연막, 및 상기 화소 영역에서 상기 제2 절연막 상에 배치된 화소 전극을 포함한다.
상기 반도체층은 산화물 반도체를 포함한다.
상기 제1 절연막은, 상기 비화소 영역에서 상기 게이트 전극을 덮도록 상기 베이스 기판상에 배치된 제1 서브 절연막 및 상기 제1 서브 절연막 상에 배치된 제2 서브 절연막을 포함한다.
상기 제2 절연막은, 상기 소스 전극 및 상기 드레인 전극을 덮도록 상기 제2 서브 절연막 및 상기 베이스 기판상에 배치된 제3 서브 절연막 및 상기 제3 서브 절연막 상에 배치된 제4 서브 절연막을 포함한다.
상기 산화물 반도체는 인듐-갈륨-아연 산화물을 포함하고, 상기 제1 및 제4 서브 절연막들은 실리콘 나이트 라이드를 포함하고, 상기 제2 및 제3 서브 절연막들은 실리콘 옥사이드를 포함한다.
상기 박막 트랜지스터 기판은 상기 화소 영역에서 상기 제2 절연막 상에 배치된 컬러 필터, 상기 컬러 필터 및 상기 제2 절연막 상에 배치된 제3 절연막, 상기 제3 절연막 상에 배치되며, 제1 개구부를 포함하는 공통 전극, 상기 공통 전극을 덮도록 상기 제3 절연막 상에 배치된 제4 절연막, 상기 제2, 제3, 및 제4 절연막들을 관통하여 상기 드레인 전극의 소정의 영역을 노출시키도록 형성된 제1 컨택홀 및 상기 비화소 영역에서 상기 제4 절연막 상에 배치된 블랙 매트릭스를 더 포함하고, 상기 제1 개구부는 상기 제1 컨택홀과 오버랩되고 상기 제1 컨택홀의 평면상의 면적보다 큰 면적을 갖고, 상기 화소 전극은 상기 제4 절연막 상에 배치되어 상기 제1 컨택홀을 통해 상기 드레인 전극에 연결된다.
상기 박막 트랜지스터 기판은 상기 화소들이 배치된 표시 영역 주변의 비표시 영역에서 상기 베이스 기판상에 배치된 패드 전극, 상기 게이트 전극에 연결된 게이트 라인, 상기 소스 전극에 연결된 데이터 라인 및 상기 비표시 영역에서 상기 데이터 라인에 연결된 연결 전극을 더 포함하고, 상기 비표시 영역에서 상기 제1 절연막은 상기 패드 전극을 덮도록 상기 베이스 기판상에 배치되며, 상기 데이터 라인은 상기 비표시 영역으로 연장되어 상기 제1 절연막을 관통하여 형성된 제2 컨택홀을 통해 상기 패드 전극에 연결된다.
상기 비표시 영역에서 상기 제2 절연막은 상기 데이터 라인을 덮도록 상기 제1 절연막 상에 배치되고, 상기 제4 절연막은 상기 제2 절연막 상에 배치되며, 상기 연결 전극은 상기 제2 및 제4 절연막들을 관통하여 형성된 제3 컨택홀을 통해 상기 데이터 라인에 연결되며, 상기 제3 컨택홀은 상기 제2 컨택홀과 오버랩되도록 배치된다.
본 발명의 실시 예에 따른 표시 장치는 복수의 화소들을 포함하는 제1 기판, 상기 제1 기판과 마주보는 제2 기판 및 상기 제1 기판 및 상기 제2 기판 사이에 배치된 액정층을 포함하고, 상기 화소들 각각은, 화소 영역 및 상기 화소 영역들 사이의 비화소 영역이 정의된 베이스 기판, 상기 비화소 영역에서 상기 베이스 기판상에 배치된 게이트 전극, 상기 비화소 영역에서 상기 게이트 전극을 덮도록 상기 베이스 기판상에 배치된 제1 절연막, 상기 제1 절연막 상에 배치되어 소정의 영역이 상기 게이트 전극과 오버랩되는 반도체층, 상기 반도체층 상에 서로 이격되어 배치된 소스 전극 및 드레인 전극, 상기 소스 전극 및 상기 드레인 전극을 덮도록 상기 제1 절연막 및 상기 베이스 기판상에 배치된 제2 절연막, 및 상기 화소 영역에서 상기 제2 절연막 상에 배치된 화소 전극을 포함한다.
본 발명의 실시 예에 따른 복수의 화소들을 포함하는 박막 트랜지스터 기판의 제조 방법은 상기 각 화소에 대응하는 화소 영역 및 상기 화소 영역 주변의 비화소 영역이 정의된 베이스 기판을 준비하는 단계, 상기 비화소 영역에서 상기 베이스 기판상에 게이트 전극을 형성하는 단계, 상기 게이트 전극을 덮도록 상기 베이스 기판상에 제1 절연막을 형성하는 단계, 상기 비화소 영역에서 상기 제1 절연막을 제거하는 단계, 상기 제1 절연막 상에 소정의 영역이 상기 게이트 전극과 오버랩되는 반도체층을 형성하는 단계, 상기 반도체 층 상에 서로 이격된 소스 전극 및 드레인 전극을 형성하는 단계, 상기 소스 전극 및 상기 드레인 전극을 덮도록 상기 베이스 기판상에 제2 절연막을 형성하는 단계 및 상기 화소 영역에서 상기 제2 절연막 상에 화소 전극을 형성하는 단계를 포함한다.
본 발명의 박막 트랜지스터 기판, 그것을 포함하는 표시 장치, 및 그것의 제조 방법은 광 투과율을 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 평면도이다.
도 2는 도 1에 도시된 화소의 평면도이다.
도 3은 도 2에 도시된 I-I'선 및 Ⅱ-Ⅱ'선의 단면도이다.
도 4는 도 2에 도시된 Ⅲ-Ⅲ'선의 단면도이다.
도 5는 도 3에 도시된 박막 트랜지스터의 단면을 확대한 도면이다.
도 6은 도 3에 도시된 제1 영역의 단면을 확대한 도면이다.
도 7a 내지 도 7i는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제 1, 제 2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 소자, 제 1 구성요소 또는 제 1 섹션은 본 발명의 기술적 사상 내에서 제 2 소자, 제 2 구성요소 또는 제 2 섹션일 수도 있음은 물론이다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 보다 상세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 평면도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 표시장치(500)는 표시 패널(100), 게이트 구동부(200), 데이터 구동부(300), 및 구동 회로 기판(400)을 포함한다.
표시 패널(100)은 복수의 화소들(PX11~PXnm), 복수의 게이트 라인들(GL1~GLn), 및 복수의 데이터 라인들(DL1~DLm)을 포함한다. 표시 패널(100)의 평면상의 영역은 표시 영역(DA) 및 표시 영역(DA)을 둘러싸는 비 표시 영역(NDA)을 포함한다.
화소들(PX11~PXnm)은 매트릭스 형태로 배열되어 표시 영역(DA)에 배치된다. 예를 들어 화소들(PX11~PXnm)은 서로 교차하는 n개의 행들 및 m개의 열들로 배열될 수 있다. m 및 n은 0보다 큰 정수이다.
게이트 라인들(GL1~GLn) 및 데이터 라인들(DL1~DLm)은 서로 절연되어 교차하도록 배치된다. 게이트 라인들(GL1~GLn)은 게이트 구동부(200)에 연결되어 순차적인 게이트 신호들을 수신할 수 있다. 데이터 라인들(DL1~DLm)은 데이터 구동부(300)에 연결되어 아날로그 형태의 데이터 전압들을 수신할 수 있다.
화소들(PX11~PXnm)은 대응하는 게이트 라인들(GL1~GLn) 및 대응하는 데이터 라인들(DL1~DLm)에 연결된다. 화소들(PX11~PXnm)은 대응하는 게이트 라인들(GL1~GLn)을 통해 제공된 게이트 신호에 응답하여 대응하는 데이터 라인들(DL1~DLm)을 통해 데이터 전압을 제공받는다. 화소들(PX11~PXnm)은 데이터 전압에 대응하는 계조를 표시한다.
게이트 구동부(200)는 구동 회로 기판(400)에 실장된 타이밍 컨트롤러(미 도시됨)로부터 제공된 게이트 제어 신호에 응답하여 게이트 신호들을 생성한다. 게이트 신호들은 게이트 라인들(GL1~GLn)을 통해 순차적으로 그리고 행 단위로 화소들(PX11~PXnm)에 제공된다. 그 결과 화소들(PX11~PXnm)은 행 단위로 구동될 수 있다.
게이트 구동부(200)는 표시 영역(DA)의 좌측에 인접한 비표시 영역(NDA)에 배치될 수 있다. 도시하지 않았으나 게이트 구동부(200)는 복수의 게이트 구동 칩들을 포함할 수 있다. 게이트 구동 칩들은 표시 영역(DA)의 좌측에 인접한 비표시 영역(NDA)에 칩 온 글래스(COG: Chip on Glass) 방식으로 실장될 수 있다.
그러나 이에 한정되지 않고, 게이트 구동 칩들은 표시 영역(DA)의 좌측에 인접한 비표시 영역(NDA)에 테이프 캐리어 패키지(TCP: Tape Carrier Package) 방식으로 연결될 수 있다.
데이터 구동부(300)는 타이밍 컨트롤러로부터 영상 신호들 및 데이터 제어 신호를 제공받는다. 데이터 구동부(300)는 데이터 제어 신호에 응답하여 영상 신호들에 대응하는 아날로그 데이터 전압들을 생성한다. 데이터 구동부(300)는 데이터 전압들을 데이터 라인들(DL1~DLm)을 통해 화소들(PX11~PXnm)에 제공한다.
데이터 구동부(300)는 복수의 소스 구동칩들(310_1~310_k)을 포함한다. k는 0보다 크고 m보다 작은 정수이다. 소스 구동칩들(310_1~310_k)은 대응하는 연성회로기판들(320_1~320_k) 상에 실장되어 구동 회로 기판(400)과 표시영역(DA)의 상부에 인접한 비 표시 영역(NDA)에 연결된다. 즉, 데이터 구동부(300)는 테이프 캐리어 패키지 방식으로 표시 패널(100)에 연결될 수 있다.
그러나 이에 한정되지 않고, 소스 구동칩들(310_1~310_k)은 표시영역(DA)의 상부에 인접한 비 표시 영역(NDA)에 칩 온 글래스(COG: Chip on Glass) 방식으로 실장될 수 있다.
도시하지 않았으나, 데이터 라인들(DL1~DLm)은 표시 영역(DA)의 상부에 인접한 비표시 영역(NDA)에 배치된 패드 전극들을 통해 소스 구동칩들(310_1~310_k)에 연결되다. 또한, 게이트 라인들(GL1~GLn)은 표시 영역(DA)의 좌측에 인접한 비표시 영역(NDA)에 배치된 패드 전극들을 통해 게이트 구동부(200)에 연결된다.
도 2는 도 1에 도시된 화소의 평면도이다.
도 2에는 하나의 화소(PXij)가 도시되었으나, 도 1에 도시된 다른 화소들 역시 동일한 구성을 가질 것이다. 이하, 설명의 편의를 위해 하나의 화소(PXij)의 구성이 설명될 것이다.
도 2를 참조하면, 화소(PXij)의 평면상의 영역은 화소 영역(PA) 및 화소 영역(PA) 주변의 비화소 영역(NPA)을 포함한다. 화소 영역(PA)은 영상이 표시되는 영역으로 정의되고, 비화소 영역(NPA)은 영상이 표시되지 않는 영역으로 정의될 수 있다.
비화소 영역(NPA)은 화소 영역들(PA) 사이의 영역으로 정의될 수 있다. 따라서, 실질적으로, 화소들(PX11~PXnm)의 평면상의 영역은 화소들(PX11~PXnm)에 대응하는 화소 영역들(PA) 및 화소 영역들(PA) 사이의 비화소 영역(NPA)을 포함한다.
게이트 라인들(GLi-1,GLi) 및 데이터 라인들(DLj-1,DLj)은 비화소 영역(NPA)에 배치된다. 게이트 라인들(GLi-1,GLi)은 제1 방향(D1)으로 연장된다. 데이터 라인들(DLj-1,DLj)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되어 게이트 라인들(GLi-1,GLi)과 절연되어 교차한다. i는 0보다 크고 n보다 작거나 같은 정수이다. j는 0보다 크고 m보다 작거나 같은 정수이다.
화소(PXij)는 박막 트랜지스터(TFT) 및 박막 트랜지스터(TFT)에 연결된 화소 전극(PE)을 포함한다. 박막 트랜지스터(TFT)는 비화소 영역(NPA)에 배치된다. 화소 전극(PE)은 화소 영역(PA)에 배치된다. 화소(PXij)의 박막 트랜지스터(TFT)는 대응하는 게이트 라인(GLi) 및 대응하는 데이터 라인(DLj)에 연결된다.
박막 트랜지스터(TFT)는 게이트 라인(GLi)에 연결된 게이트 전극(GE), 데이터 라인(DLj)에 연결된 소스 전극(SE), 및 화소 전극(PE)에 연결된 드레인 전극(DE)을 포함한다.
구체적으로, 박막 트랜지스터(TFT)는 게이트 라인(GLi)으로부터 분기된 게이트 전극(GE), 게이트 전극(GE)과 오버랩되는 데이터 라인(DLj)의 일 부분으로 정의되는 소스 전극(SE), 및 게이트 전극(GE) 상에서 소스 전극(SE)과 이격되어 배치된 드레인 전극(DE)을 포함한다. 드레인 전극(DE)은 연장되어 제1 컨택홀(CH1)을 통해 화소 전극(PE)에 전기적으로 연결된다.
화소 전극(PE)은 비화소 영역(NPA)으로 연장되어 제1 컨택홀(CH1)을 통해 박막 트랜지스터(TFT)의 드레인 전극(DE)에 연결된다. 구체적으로, 화소 전극(PE)으로부터 분기된 분기 전극(BE)이 제1 컨택홀(CH1)을 통해 박막 트랜지스터(TFT)의 드레인 전극(DE)에 연결된다. 분기 전극(BE)은 비화소 영역(NPA)에 배치된다.
화소 전극(PE)은 복수의 가지부들(PE1), 제1 연결부(PE2), 및 제2 연결부(PE3)를 포함한다. 가지부들(PE1)은 서로 동일한 간격을 두고 제2 방향(D2)으로 연장된다. 제1 및 제2 연결부들(PE2,PE3)은 제1 방향(D1)으로 연장된다. 제1 연결부(PE2)은 제2 방향(D2)에서 가지부들(PE1)의 일측을 서로 연결한다. 제2 연결부(PE3)는 제2 방향(D2)에서 가지부들(PE1)의 타측을 서로 연결한다.
데이터 라인(DLj)은 연장되어 제2 컨택홀(CH2)을 통해 패드 전극(PAD)에 연결된다. 도시하지 않았으나, 패드 전극(PAD)은 연결 전극에 전기적으로 연결되고, 연결 전극은 소스 구동칩에 전기적으로 연결된다. 따라서, 소스 구동칩에서 출력되는 데이터 전압이 패드 전극(PAD)을 통해 데이터 라인(DLj)에 인가될 수 있다. 패드 전극(PAD)은 게이트 전극(GE)과 동일층에 배치된다. 이러한 구성은 이하 상세히 설명될 것이다.
도시하지 않았으나, 게이트 라인(GLi)도 연장되어 게이트 전극(GE)과 동일층에 배치된 패드 전극에 연결될 수 있다. 게이트 구동부(200)에서 출력되는 게이트 신호는 패드 전극을 통해 게이트 라인(GLi)에 인가될 수 있다.
도 2에 도시되지 않았으나, 공통 전극이 화소(PXij)에 배치될 수 있다. 공통 전극은 제1 개구부(OP1)를 포함한다. 제1 개구부(OP1)의 평면상의 크기는 제1 컨택홀(CH1)보다 크게 형성된다. 이러한 구성은 이하 상세히 설명될 것이다.
도 3은 도 2에 도시된 I-I'선 및 Ⅱ-Ⅱ'선의 단면도이다. 도 4는 도 2에 도시된 Ⅲ-Ⅲ'선의 단면도이다.
도 3 및 도 4를 참조하면, 표시 패널(100)은 제1 기판(110), 제1 기판(110)과 마주보도록 배치된 제2 기판(120), 및 제1 기판(110)과 제2 기판(120) 사이에 배치된 액정층(LC)을 포함한다. 제1 기판(110)은 박막 트랜지스터 기판으로 정의될 수 있다. 제1 기판(110)에 복수의 화소들(PX11~PXnm)이 배치될 수 있다.
제1 기판(110)은 베이스 기판(111), 박막 트랜지스터(TFT), 컬러 필터(CF), 제1 내지 제4 절연막(112,113,114,115), 공통 전극(CE), 화소 전극(PE), 및 블랙 매트릭스(BM)를 포함한다.
베이스 기판(111)은 표시 패널(100)의 평면상의 영역과 동일하게 구분될 수 있다. 즉, 베이스 기판(111)의 평면상의 영역은 화소들(PX11~PXnm)이 배치되는 표시 영역(DA) 및 표시 영역(DA) 주변에 배치된 비표시 영역(NDA)을 포함할 수 있다. 또한, 베이스 기판(111)의 표시 영역(DA)은 화소 영역들(PA) 및 화소 영역들(PA) 사이의 비화소 영역(NPA)을 포함한다.
비화소 영역(NPA)의 베이스 기판(111) 상에 박막 트랜지스터(TFT)의 게이트 전극(GE) 및 게이트 라인(GLi-1)이 배치된다. 전술한 바와 같이 게이트 전극(GE)은 게이트 라인(GLi)으로부터 분기되어 형성된다. 비표시 영역(NDA)의 베이스 기판(111) 상에 패드 전극(PAD)이 배치된다. 게이트 전극(GE), 게이트 라인들(GLi-1,GLi), 및 패드 전극(PAD)은 동일한 물질로 동일층에 동시에 형성될 수 있다.
비화소 영역(NPA)의 베이스 기판(111) 상에 게이트 전극(GE) 및 게이트 라인(GLi-1)을 덮도록 제1 절연막(112)이 배치된다. 비표시 영역(NDA)의 베이스 기판(111) 상에 패드 전극(PAD)을 덮도록 제1 절연막(112)이 배치된다. 패드 전극(PAD)의 소정의 영역이 노출되도록 제1 절연막(112)을 관통하여 제2 컨택홀(CH2)이 형성된다. 제1 절연막(112)은 무기 물질을 포함하는 무기 절연막일 수 있다. 또한, 제1 절연막(112)은 게이트 절연막으로 정의될 수 있다.
제1 절연막(112)은 화소 영역(PA)에 배치되지 않는다. 실질적으로, 제1 절연막(112)이 베이스 기판(111) 상에 배치된 후, 화소 영역(PA)에 배치된 제1 절연막(112)이 제거될 수 있다. 화소 영역(PA)에 배치된 제1 절연막(112)을 제거하는 방법은 이하, 도 7a 내지 도 7e를 참조하여 상세히 설명될 것이다.
비화소 영역(NPA)에서 제1 절연막(112) 상에 박막 트랜지스터(TFT)의 반도체 층(SM)이 배치된다. 반도체 층(SM)의 소정의 영역은 게이트 전극(GE)과 오버랩되도록 배치된다. 도시하지 않았으나, 반도체 층(SM)은 각각 액티브 층 및 오믹 콘택층을 포함할 수 있다. 또한, 반도체 층(SM)은 산화물 반도체를 포함할 수 있다. 산화물 반도체는 인듐-갈륨-아연 산화물(IGZO: Indium gallium zinc oxide)을 포함한다.
반도체 층(SM) 상에 소스 전극(SE) 및 드레인 전극(DE)이 서로 이격되어 배치된다. 전술한 바와 같이 소스 전극(SE)은 게이트 전극(GE)과 오버랩되는 데이터 라인(DLj)의 일 부분으로 정의된다.
반도체 층(SM)은 소스 전극(SE) 및 드레인 전극(DE) 사이에서 전도채널(conductive channel)을 형성한다. 데이터 라인들(DLj-1,DLj)은 비화소 영역(NPA)에서 제1 절연막(112) 상에 배치된다. 데이터 라인(DLj)은 연장되어 제2 컨택홀(CH2)을 통해 패드 전극(PAD)에 전기적으로 연결된다. 데이터 라인들(DLj-1,DLj), 소스 전극(SE), 및 드레인 전극(DE)은 동일한 물질로 동일층에 동시에 형성될 수 있다.
베이스 기판(111) 상에 소스 전극(SE), 드레인 전극(DE), 및 데이터 라인들(DLj-1,DLj)을 덮도록 제2 절연막(113)이 배치된다. 구체적으로, 비화소 영역(NPA)에서 소스 전극(SE), 드레인 전극(DE), 및 데이터 라인들(DLj-1,DLj)을 덮도록 제1 절연막(112) 상에 제2 절연막(113)이 배치된다. 화소 영역(PA)에서 베이스 기판(111) 상에 제2 절연막(113)이 배치된다.
제2 절연막(113)은 무기 물질을 포함하는 무기 절연막일 수 있다. 또한, 제2 절연막(113)은 패시베이션막으로 정의될 수 있다. 제2 절연막(113)은 노출된 반도체층(SM)의 상부를 커버 한다.
화소 영역(PA)에서 제2 절연막(113) 상에 컬러 필터(CF)가 배치된다. 컬러 필터(CF)의 측면은 화소 영역(PA)과 인접한 비화소 영역(NPA)의 소정의 영역에 배치될 수 있다.
컬러 필터(CF)는 화소(PXij)를 투과하는 광에 색을 제공한다. 컬러 필터(CF)는 적색 컬러 필터, 녹색 컬러 필터, 및 청색 컬러 필터 중 어느 하나일 수 있으며, 화소 영역(PA)에 대응하여 제공될 수 있다.
표시 영역(DA)에서 컬러 필터(CF)를 덮도록 제2 절연막(113) 상에 제3 절연막(114)이 배치된다. 제3 절연막(114)은 유기 물질을 포함하는 유기 절연막일 수 있다. 컬러 필터(CF)는 화소 영역(PA)에서 제2 절연막(113) 및 제3 절연막(114) 사이에 배치된다.
표시 영역(DA)에서 제3 절연막(114) 상에 공통 전극(CE)이 배치된다. 공통 전극(CE)은 제1 개구부(OP1)를 포함한다. 제1 개구부(OP1)는 비화소 영역(NPA)에 배치된다. 제1 개구부(OP1)는 실질적으로 공통 전극(CE)이 형성되지 않는 영역이다.
공통 전극(CE)의 제1 개구부(OP1)는 제1 컨택홀(CH1)과 오버랩되도록 배치된다. 제1 개구부(OP1)의 평면상의 면적은 제1 컨택홀(CH1)의 평면상의 면적보다 크게 형성된다.
공통 전극(CE)은 투명 도전성 물질로 형성될 수 있다. 예를 들어, 공통 전극(CE)은 ITO(indium tin oxide), IZO(indium zinc oxide), ITZO(indium tin zinc oxide) 등의 투명 도전성 금속 산화물로 형성될 수 있다.
공통 전극(CE)을 덮도록 제3 절연막(114) 상에 제4 절연막(115)이 배치된다. 즉, 제3 절연막(114) 및 제4 절연막(115) 사이에 공통 전극(CE)이 배치된다. 제4 절연막(115)은 무기 물질을 포함하는 무기 절연막 일 수 있다.
제2 절연막(113), 제3 절연막(114), 및 제4 절연막(115)을 관통하여 박막 트랜지스터(TFT)의 드레인 전극(DE)의 소정의 영역을 노출시키는 제1 컨택홀(CH1)이 형성된다. 제1 컨택홀(CH1)은 공통 전극(CE)의 제1 개구부(OP1)에 오버랩되도록 배치된다. 또한, 제1 컨택홀(CH1)의 평면상의 면적은 제1 개구부(OP1)의 평면상의 면적보다 작게 형성된다.
화소 영역(PA)에서 제4 절연막(115) 상에 화소 전극(PE)이 배치된다. 제4 절연막(115)은 화소 전극(PE) 및 공통 전극(CE)을 전기적으로 절연시킨다. 화소 전극(PE)은 공통 전극(CE)과 전계를 형성한다. 화소 전극(PE)은 제1 컨택홀(CH1)을 통해 박막 트랜지스터(TFT)의 드레인 전극(DE)에 전기적으로 연결된다.
구체적으로, 화소 전극(PE)으로부터 분기된 분기 전극(BE)은 비화소 영역(NPA)에서 제1 컨택홀(CH1)을 통해 박막 트랜지스터(TFT)의 드레인 전극(DE)에 전기적으로 연결된다. 따라서, 박막 트랜지스터(TFT)는 화소 전극(PE)에 전기적으로 연결될 수 있다.
공통 전극(CE)의 제1 개구부(OP1)는 제1 컨택홀(CH1)과 오버랩되고, 제1 컨택홀(CH1)의 평면상의 면적보다 크게 형성된다. 따라서, 화소 전극(PE)으로부터 분기된 분기 전극(BE)이 제1 컨택홀(CH1)을 통해 드레인 전극(DE)에 연결되더라도, 공통 전극(CE)과 단락되지 않을 수 있다.
화소 전극(PE) 및 분기 전극(BE)은 투명 도전성 물질로 형성될 수 있다. 예를 들어, 화소 전극(PE) 및 분기 전극(BE)은 ITO(indium tin oxide), IZO(indium zinc oxide), ITZO(indium tin zinc oxide) 등의 투명 도전성 금속 산화물로 형성될 수 있다.
비표시 영역(NDA)에서 데이터 라인(DLj)을 덮도록 제1 절연막(112) 상에 제2 절연막(113)이 배치된다. 또한, 비표시 영역(NDA)에서 제2 절연막(113) 상에 제4 절연막(115)이 배치된다. 비표시 영역(NDA)에서 데이터 라인(DLj)의 소정의 영역이 노출되도록 제2 절연막(112) 및 제4 절연막(115)을 관통하여 제3 컨택홀(CH3)이 형성된다.
제3 컨택홀(CH3)은 제2 컨택홀(CH2)과 오버랩되도록 배치된다. 제3 컨택홀(CH3)은 제2 컨택홀(CH2)보다 크게 형성될 수 있다. 구체적으로, 제3 컨택홀(CH3)의 평면상의 면적은 제2 컨택홀(CH2)의 평면상의 면적보다 크게 형성될 수 있다. 그러나 이에 한정되지 않고, 제3 컨택홀(CH3)의 평면상의 면적은 제2 컨택홀(CH2)의 평면상의 면적과 동일하게 형성될 수 있다.
제3 컨택홀(CH3)을 통해 노출된 데이터 라인(DLj) 및 제3 컨택홀(CH3)과 인접한 제4 절연막(115) 상에 연결 전극(CNE)이 배치된다. 연결 전극(CNE)은 데이터 라인(DLj)에 전기적으로 연결된다.
도시하지 않았으나, 연결 전극(CNE)에 소스 구동칩이 전기적으로 연결될 수 있다. 따라서, 데이터 라인(DLj)이 패드 전극(PAD) 및 연결 전극(CNE)을 통해 소스 구동칩에 전기적으로 연결될 수 있다. 분기 전극(BE), 연결 전극(CNE), 및 화소 전극(PE)은 동일한 물질로 동시에 형성될 수 있다.
비화소 영역(NPA)에서 제4 절연막(115) 상에 블랙 매트릭스(BM)가 배치된다. 따라서, 블랙 매트릭스(BM)는 비화소 영역에 배치된 분기 전극(BE) 상에 배치될 수 있다. 블랙 매트릭스(BM)의 경계면은 화소 영역(PA) 및 비화소 영역(NPA)의 경계에 배치될 수 있다.
블랙 매트릭스(BM)는 영상을 구현함에 있어 불필요한 광을 차단한다. 블랙 매트릭스(BM)는 화소 영역(PA)의 가장 자리에서 발생할 수 있는 액정 분자들의 이상 거동에 의한 빛 샘이나, 컬러 필터(CF)의 가장자리에서 나타날 수 있는 혼색을 차단할 수 있다.
도 2 및 도 3에 도시된 바와 같이 화소 전극(PE)과 공통 전극(CE)이 배치된 액정 표시 장치는 PLS(Plane to Line Switching) 모드 액정 표시 장치로 정의될 수 있다. PLS 모드에서 데이터 전압이 인가된 화소 전극(PE)과 공통 전압이 인가된 공통 전극(CE)에 의해 프린지(fringe) 전계가 형성된다.
PLS 모드에서 액정층(LC)의 액정 분자들은 프린지 전계에 의해 구동된다. 프린지 전계에 의해 구동된 액정 분자들에 의해 광 투과율이 조절되어 영상이 표시된다.
화소 영역(PA)에 제1 절연막(112)이 배치될 경우, 제1 절연막(112) 및 제2 절연막(113)이 화소 영역(PA)에 배치된다. 도시하지 않았으나, 표시 패널(100)의 하부에 표시 패널(100)에 광을 제공하는 백라이트 유닛이 배치될 수 있다. 제1 절연막(112) 및 제2 절연막(113)에 의해 광 투과율이 저하될 수 있다.
그러나, 본 발명의 실시 예에서 화소 영역(PA)에 제1 절연막(112)이 배치되지 않는다. 따라서, 화소 영역(PA)에 제1 절연막(112)이 배치된 경우보다 광 투과율이 높아질 수 있다.
예시적인 실시 예로서 PLS 모드 표시 장치의 구성이 설명되었으나, 본 발명의 표시 장치는 IPS 모드 및 VA 모드 표시 장치에도 적용될 수 있다. 예를 들어, IPS 모드 및 VA 모드 표시 장치에서 박막 트랜지스터(TFT)의 게이트 전극을 덮도록 제1 절연막(112)이 베이스 기판(111)상에 배치된 후 화소 영역(PA)의 제1 절연막(112)이 제거될 수 있다. 화소 영역(PA)에 제1 절연막(112)이 배치되지 않음으로써 광 투과율이 높아질 수 있다.
결과적으로, 본 발명의 실시 예에 따른 박막 트랜지스터 기판(110)과 그것을 포함하는 표시 장치(500)는 광 투과율을 향상시킬 수 있다.
도 5는 도 3에 도시된 박막 트랜지스터의 단면을 확대한 도면이다. 도 6은 도 3에 도시된 제1 영역의 단면을 확대한 도면이다.
도 5 및 도 6을 참조하면, 제1 절연막(112)은 제1 서브 절연막(112_1) 및 제2 서브 절연막(112_2)을 포함한다. 제1 서브 절연막(112_1)은 비화소 영역(NPA)에서 게이트 전극(GE)을 덮도록 베이스 기판(111) 상에 배치된다. 제2 서브 절연막(112_2)은 비화소 영역(NPA)에서 제1 서브 절연막(112_1) 상에 배치된다.
제1 서브 절연막(112_1)은 실리콘 나이트 라이드(SiNx)를 포함한다. 제2 서브 절연막(112_2)은 실리콘 옥사이드(SiOx)를 포함한다.
제2 절연막(113)은 제3 서브 절연막(113_1) 및 제4 서브 절연막(113_2)을 포함한다. 제3 서브 절연막(113_1)은 소스 전극(SE) 및 드레인 전극(DE)을 덮도록 제2 서브 절연막(112_2) 및 베이스 기판(111) 상에 배치된다. 제4 서브 절연막(113_2)은 제3 서브 절연막(113_1) 상에 배치된다.
제3 서브 절연막(113_1)은 실리콘 옥사이드(SiOx)를 포함한다. 제4 서브 절연막(113_2)은 실리콘 나이트 라이드(SiNx)를 포함한다.
제3 서브 절연막(113_1)은 노출된 반도체 층(SM)의 상부를 커버 한다. 산화물 반도체(IGZO)를 포함하는 반도체층(SM)은 제2 서브 절연막(112_2) 및 제3 서브 절연막(113_1) 사이에 배치된다.
실리콘 나이트 라이드(SiNx)는 수소와 같은 불순물을 포함할 수 있다. 수소가 산화물 반도체(IGZO)에 제공될 경우, 산화물 반도체(IGZO)의 반도체 특성이 저하될 수 있다. 실리콘 옥사이드(SiOx)는 수소가 산화물 반도체(IGZO)에 제공되지 않도록 차단할 수 있다.
즉, 실리콘 옥사이드(SiOx)를 포함하는 제2 서브 절연막(112_2) 및 제3 서브 절연막(113_1)은 실리콘 나이트 라이드(SiNx)를 포함하는 제1 서브 절연막(112_1)제4 서브 절연막(113_2)의 불순물인 수소가 반도체 층(SM)에 제공되지 않도록 차단할 수 있다.
화소 영역(PA)에 제1 및 제2 서브 절연막들(112_1,112_2)이 배치될 경우, 제1 내지 제4 서브 절연막들(112_1,112_2,113_1,113_2)이 화소 영역(PA)에 배치된다. 4 개의 절연막들(112_1,112_2,113_1,113_2)이 화소 영역(PA)에 배치될 경우, 광 투과율이 저하될 수 있다.
그러나, 본 발명의 실시 예에서 화소 영역(PA)에 제1 및 제2 서브 절연막들(112_1,112_2)이 배치되지 않는다. 따라서, 화소 영역(PA)에 제1 및 제2 서브 절연막들(112_1,112_2)이 배치된 경우보다 광 투과율이 높아질 수 있다.
결과적으로, 본 발명의 실시 예에 따른 박막 트랜지스터 기판(110)과 그것을 포함하는 표시 장치(500)는 광 투과율을 향상시킬 수 있다.
도 7a 내지 도 7i는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 도면이다.
도 7a 내지 도 7i에는 설명의 편의를 위해 도 3 및 도 4에 도시된 단면을 이용하여 박막 트랜지스터 기판(110)의 제조 방법이 도시되었다.
도 5에 도시된 단면도에 따른 화소의 구성은 도 3 및 도 4에 도시된 단면도에 따른 화소의 구성으로부터 충분히 예측 가능하므로 박막 트랜지스터 기판(110)의 제조 방법 설명에 이용되지 않았다.
도 7a를 참조하면, 베이스 기판(111)이 준비되고, 비화소 영역(NPA)의 베이스 기판(111) 상에 게이트 전극(GE)이 형성된다. 또한, 비표시 영역(NDA)의 베이스 기판(111) 상에 패드 전극(PAD)이 형성된다. 도시하지 않았으나, 게이트 라인들(GLi-1,GLi)은 베이스 기판(111) 상에 제1 방향(D1)으로 연장되어 형성된다.
게이트 전극(GE), 게이트 라인들(GLi,GLi-1), 및 패드 전극(PAD)은 동일한 물질로 동일층에 동시에 패터닝되어 형성될 수 있다.
도 7b를 참조하면, 게이트 전극(GE) 및 패드 전극(PAD)을 덮도록 베이스 기판(111) 상에 제1 절연막(112)이 형성된다. 도시하지 않았으나, 제1 절연막(112)은 게이트 라인들(GLi-1,GLi)을 덮도록 베이스 기판(111) 상에 형성된다.
도 7c를 참조하면, 제1 절연막(112) 상에 감광성 수지(PR)(또는, 포토 레지스트)가 형성된다. 감광성 수지(PR) 상부에 포토 마스크(PM)가 배치된다. 포토 마스크(PM)는 화소 영역(PA)과 오버랩되는 제2 개구부(OP2) 및 제2 컨택홀(CH2)이 형성될 영역과 오버랩되는 제2 개구부(OP2)를 포함한다.
포토 마스크(PM)가 감광성 수지(PR) 상부에 배치된 후 감광성 수지(PR)가 포토 마스크(PM)의 제1 개구부(OP1) 및 제2 개구부(OP2)를 통해 노광된다.
도 7d를 참조하면, 감광성 수지(PR)가 현상되어 화소 영역(PA) 및 제2 컨택홀(CH2)이 형성될 영역의 감광성 수지(PR)가 제거된다. 따라서, 화소 영역(PA) 및 제2 컨택홀(CH2)이 형성될 영역에서 제1 절연막(112)이 노출된다.
도 7e를 참조하면, 잔존하는 감광성 수지(PR)를 마스크로 하여 제1 절연막(112)이 식각되어 제거된다. 이후, 감광성 수지(PR)가 제거된다. 따라서, 도 7e도시된 바와 같이 화소 영역(PA)의 제1 절연막(112)이 제거된다.
또한, 제2 컨택홀(CH2)이 형성될 영역의 제1 절연막(112)이 제거된다. 따라서, 비표시 영역(NDA)에서 제1 절연막(112)의 소정의 영역을 제거하여 패드 전극(PAD)의 소정의 영역을 노출시키는 제2 컨택홀(CH2)이 형성될 수 있다.
도 7c 내지 도 7e에 설명된 제조 공정은 포토 레지스트 공정으로 정의될 수 있다.
화소 영역(PA)의 제1 절연막(112)을 제거하는 공정은 제2 컨택홀(CH2)을 형성하는 공정과 동시에 수행된다. 따라서, 화소 영역(PA)의 제1 절연막(112)을 제거하기 위한 추가적인 공정이 요구되지 않는다.
도 7f를 참조하면, 비화소 영역(NPA)에서 제1 절연막(112) 상에 반도체 층(SM)이 형성된다. 반도체 층(SM)의 소정의 영역은 게이트 전극(GE)과 오버랩되도록 형성된다.
반도체 층(SM) 상에 소스 전극(SE) 및 드레인 전극(DE)이 서로 이격되어 형성된다. 또한, 비화소 영역(NPA)에서 데이터 라인(DLj)이 제1 절연막(112) 상에 배치된다. 데이터 라인(DLj)은 연장되어 제2 컨택홀(CH2)을 통해 패드 전극(PAD)에 전기적으로 연결되도록 형성된다. 도시하지 않았으나, 데이터 라인(DLj-1)도 비화소 영역(NPA)에서 제1 절연막(112) 상에 배치된다.
데이터 라인들(DLj-1,DLj), 소스 전극(SE), 및 드레인 전극(DE)은 동일한 물질로 동일층에 동시에 패터닝 되어 형성될 수 있다.
베이스 기판(111) 상에 데이터 라인(DLj), 소스 전극(SE), 및 드레인 전극(DE)을 덮도록 제2 절연막(113)이 형성된다. 도시하지 않았으나, 제2 절연막(113)은 데이터 라인(DLj-1)을 덮도록 베이스 기판(111) 상에 형성된다.
화소 영역(PA)에서 제2 절연막(113) 상에 컬러 필터(CF)가 형성된다.
도 7g를 참조하면, 표시 영역(DA)에서 컬러 필터(CF)를 덮도록 제2 절연막(113) 상에 제3 절연막(114)이 형성된다. 제1 컨택홀(CH1)에 대응하는 영역에 배치된 제3 절연막(114)은 제거된다. 따라서, 제3 절연막(114)은 비화소 영역(NPA)에서 제1 컨택홀(CH1)에 대응하는 제2 절연막(113)의 소정의 영역을 노출시키도록 형성될 수 있다.
표시 영역(DA)에서 제3 절연막(114) 상에 공통 전극(CE)이 배치된다. 공통 전극(CE)은 제1 개구부(OP1)를 포함한다. 공통 전극(CE)의 제1 개구부(OP1)의 평면상의 면적은 제1 컨택홀(CH1)의 평면상의 면적보다 크게 형성된다.
공통 전극(CE)을 덮도록 제3 절연막(114) 상에 제4 절연막(115)이 형성된다. 또한, 제1 컨택홀(CH1)에 대응되는 영역에서 제4 절연막(115)은 제2 절연막(113) 상에 형성되고, 제3 절연막(114)의 측면 상에 형성될 수 있다. 비표시 영역(NDA)에서 제2 절연막(113) 상에 제4 절연막(115)이 형성된다.
도 7h를 참조하면, 제2 절연막(113) 및 제4 절연막(115)을 관통하여 박막 트랜지스터(TFT)의 드레인 전극(DE)의 소정의 영역을 노출시키는 제1 컨택홀(CH1)이 형성된다.
비표시 영역(NDA)에서 데이터 라인(DLj)의 소정의 영역이 노출되도록 제2 절연막(113) 및 제4 절연막(115)의 소정의 영역을 제거하여 제3 컨택홀(CH3)이 형성된다. 전술한 바와 같이 제3 컨택홀(CH3)은 제2 컨택홀(CH2)과 오버랩되도록 형성된다.
도시하지 않았으나, 제1 컨택홀(CH1) 및 제3 컨택홀(CH3)을 형성하는 공정은 포토 레지스터 공정에 의해 수행될 수 있다. 즉, 감광성 수지를 제4 절연막(115) 상에 형성한 후 포토 마스크를 이용하여 제1 컨택홀(CH1) 및 제3 컨택홀(CH3)이 형성될 영역의 감광성 수지를 제거한다.
이후 잔존하는 감광성 수지를 마스크로 하여 제2 절연막(113) 및 제4 절연막(115)이 식각되어 제거되고, 잔존하는 감광성 수지(PR)가 제거된다.
도 7i를 참조하면, 화소 영역(PA)에서 제4 절연막(115) 상에 화소 전극(PE)이 형성된다. 제4 절연막(115)은 화소 전극(PE) 및 공통 전극(CE)을 전기적으로 절연시킨다. 화소 전극(PE)으로부터 분기된 분기 전극(BE)은 비화소 영역(NPA)에서 제1 컨택홀(CH1)을 통해 박막 트랜지스터(TFT)의 드레인 전극(DE)에 전기적으로 연결된다.
공통 전극(CE)의 제1 개구부(OP1)의 평면상의 면적은 제1 컨택홀(CH1)의 평면상의 면적보다 크게 형성된다. 따라서, 화소 전극(PE)으로부터 분기된 분기 전극(BE)이 제1 컨택홀(CH1)을 통해 드레인 전극(DE)에 연결되더라도, 공통 전극(CE)과 단락되지 않을 수 있다.
제3 컨택홀(CH3)을 통해 노출된 데이터 라인(DLj) 및 제3 컨택홀(CH3)과 인접한 제4 절연막(115) 상에 연결 전극(CNE)이 형성된다. 연결 전극(CNE)은 데이터 라인(DLj)에 전기적으로 연결된다.
분기 전극(BE), 연결 전극(CNE), 및 화소 전극(PE)은 동일한 물질로 동시에 패터닝되어 형성될 수 있다.
비화소 영역(NPA)에서 제4 절연막(115) 상에 블랙 매트릭스(BM)가 형성된다.
도시하지 않았으나, 제2 기판(120)이 제1 기판(110)과 마주보도록 배치되며, 제1 기판(110)과 제2 기판(120) 사이에 액정층(LC)이 주입되어 표시 장치(500)가 제조될 수 있다.
본 발명의 박막 트랜지스터 기판(110)의 제조시 화소 영역(PA)에 배치된 제1 절연막(112)이 제거된다. 따라서, 화소 영역(PA)에 제1 절연막(112)이 배치된 경우보다 광 투과율이 높아질 수 있다.
결과적으로, 본 발명의 실시 예에 따른 박막 트랜지스터 기판(110)의 제조 방법은 광 투과율을 향상시킬 수 있다.
이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 패널 200: 게이트 구동부
300: 데이터 구동부 400: 구동 회로 기판
500: 표시 장치 110: 제1 기판
120: 제2 기판 111: 베이스 기판
112: 제1 절연막 113: 제2 절연막
114: 제3 절연막 115: 제4 절연막
CF: 컬러 필터 BM: 블랙 매트릭스
PE: 화소 전극 CE: 공통 전극
PAD: 패드 전극 BE: 분기 전극
CNE: 연결 전극

Claims (20)

  1. 복수의 화소들을 포함하고,
    상기 화소들 각각은,
    화소 영역 및 상기 화소 영역 주변의 비화소 영역이 정의된 베이스 기판;
    상기 비화소 영역에서 상기 베이스 기판상에 배치된 게이트 전극;
    상기 비화소 영역에서 상기 게이트 전극을 덮도록 상기 베이스 기판상에 배치되고, 상기 화소 영역에 중첩한 상기 베이스 기판을 노출시키는 제1 절연막;
    상기 제1 절연막 상에 배치되어 소정의 영역이 상기 게이트 전극과 오버랩되는 반도체층;
    상기 반도체층 상에 서로 이격되어 배치된 소스 전극 및 드레인 전극;
    상기 소스 전극 및 상기 드레인 전극을 덮도록 상기 제1 절연막 및 상기 제1 절연막에 의해 노출된 상기 베이스 기판상에 배치되고, 상기 화소 영역에서 상기 베이스 기판을 노출시키는 상기 제1 절연막의 일단에 접촉되는 제2 절연막; 및
    상기 화소 영역에서 상기 제2 절연막 상에 배치된 화소 전극을 포함하는 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 반도체층은 산화물 반도체를 포함하는 박막 트랜지스터 기판.
  3. 제 2 항에 있어서,
    상기 제1 절연막은,
    상기 비화소 영역에서 상기 게이트 전극을 덮도록 상기 베이스 기판상에 배치된 제1 서브 절연막; 및
    상기 제1 서브 절연막 상에 배치된 제2 서브 절연막을 포함하는 박막 트랜지스터 기판.
  4. 제 3 항에 있어서,
    상기 제2 절연막은,
    상기 소스 전극 및 상기 드레인 전극을 덮도록 상기 제2 서브 절연막 및 상기 베이스 기판상에 배치된 제3 서브 절연막; 및
    상기 제3 서브 절연막 상에 배치된 제4 서브 절연막을 포함하는 박막 트랜지스터 기판.
  5. 제 4 항에 있어서,
    상기 산화물 반도체는 인듐-갈륨-아연 산화물을 포함하고, 상기 제1 및 제4 서브 절연막들은 실리콘 나이트 라이드를 포함하고, 상기 제2 및 제3 서브 절연막들은 실리콘 옥사이드를 포함하는 박막 트랜지스터 기판.
  6. 제 1 항에 있어서,
    상기 화소 영역에서 상기 제2 절연막 상에 배치된 컬러 필터;
    상기 컬러 필터 및 상기 제2 절연막 상에 배치된 제3 절연막;
    상기 제3 절연막 상에 배치되며, 제1 개구부를 포함하는 공통 전극;
    상기 공통 전극을 덮도록 상기 제3 절연막 상에 배치된 제4 절연막;
    상기 제2, 제3, 및 제4 절연막들을 관통하여 상기 드레인 전극의 소정의 영역을 노출시키도록 형성된 제1 컨택홀; 및
    상기 비화소 영역에서 상기 제4 절연막 상에 배치된 블랙 매트릭스를 더 포함하고,
    상기 제1 개구부는 상기 제1 컨택홀과 오버랩되고 상기 제1 컨택홀의 평면상의 면적보다 큰 면적을 갖고, 상기 화소 전극은 상기 제4 절연막 상에 배치되어 상기 제1 컨택홀을 통해 상기 드레인 전극에 연결되는 박막 트랜지스터 기판.
  7. 제 6 항에 있어서,
    상기 화소들이 배치된 표시 영역 주변의 비표시 영역에서 상기 베이스 기판상에 배치된 패드 전극;
    상기 게이트 전극에 연결된 게이트 라인;
    상기 소스 전극에 연결된 데이터 라인; 및
    상기 비표시 영역에서 상기 데이터 라인에 연결된 연결 전극을 더 포함하고,
    상기 비표시 영역에서 상기 제1 절연막은 상기 패드 전극을 덮도록 상기 베이스 기판상에 배치되며, 상기 데이터 라인은 상기 비표시 영역으로 연장되어 상기 제1 절연막을 관통하여 형성된 제2 컨택홀을 통해 상기 패드 전극에 연결되는 박막 트랜지스터 기판.
  8. 제 7 항에 있어서,
    상기 비표시 영역에서 상기 제2 절연막은 상기 데이터 라인을 덮도록 상기 제1 절연막 상에 배치되고, 상기 제4 절연막은 상기 제2 절연막 상에 배치되며, 상기 연결 전극은 상기 제2 및 제4 절연막들을 관통하여 형성된 제3 컨택홀을 통해 상기 데이터 라인에 연결되며, 상기 제3 컨택홀은 상기 제2 컨택홀과 오버랩되도록 배치되는 박막 트랜지스터 기판.
  9. 복수의 화소들을 포함하는 제1 기판;
    상기 제1 기판과 마주보는 제2 기판; 및
    상기 제1 기판 및 상기 제2 기판 사이에 배치된 액정층을 포함하고,
    상기 화소들 각각은,
    화소 영역 및 상기 화소 영역들 사이의 비화소 영역이 정의된 베이스 기판;
    상기 비화소 영역에서 상기 베이스 기판상에 배치된 게이트 전극;
    상기 비화소 영역에서 상기 게이트 전극을 덮도록 상기 베이스 기판상에 배치되고, 상기 화소 영역에 중첩한 상기 베이스 기판을 노출시키는 제1 절연막;
    상기 제1 절연막 상에 배치되어 소정의 영역이 상기 게이트 전극과 오버랩되는 반도체층;
    상기 반도체층 상에 서로 이격되어 배치된 소스 전극 및 드레인 전극;
    상기 소스 전극 및 상기 드레인 전극을 덮도록 상기 제1 절연막 및 상기 제1 절연막에 의해 노출된 상기 베이스 기판상에 배치되고, 상기 화소 영역에서 상기 베이스 기판을 노출시키는 상기 제1 절연막의 일단에 접촉되는 제2 절연막; 및
    상기 화소 영역에서 상기 제2 절연막 상에 배치된 화소 전극을 포함하는 표시 장치.
  10. 제 9 항에 있어서,
    상기 반도체층은 산화물 반도체를 포함하고,
    상기 제1 절연막은,
    상기 비화소 영역에서 상기 게이트 전극을 덮도록 상기 베이스 기판상에 배치된 제1 서브 절연막; 및
    상기 제1 서브 절연막 상에 배치된 제2 서브 절연막을 포함하고,
    상기 제2 절연막은,
    상기 소스 전극 및 상기 드레인 전극을 덮도록 상기 제2 서브 절연막 및 상기 베이스 기판상에 배치된 제3 서브 절연막; 및
    상기 제3 서브 절연막 상에 배치된 제4 서브 절연막을 포함하는 표시 장치.
  11. 제 9 항에 있어서,
    상기 화소 영역에서 상기 제2 절연막 상에 배치된 컬러 필터;
    상기 컬러 필터 및 상기 제2 절연막 상에 배치된 제3 절연막;
    상기 제3 절연막 상에 배치되며, 제1 개구부를 포함하는 공통 전극;
    상기 공통 전극을 덮도록 상기 제3 절연막 상에 배치된 제4 절연막;
    상기 제2, 제3, 및 제4 절연막들을 관통하여 상기 드레인 전극의 소정의 영역을 노출시키도록 형성된 제1 컨택홀; 및
    상기 비화소 영역에서 상기 제4 절연막 상에 배치된 블랙 매트릭스를 더 포함하고,
    상기 제1 개구부는 상기 제1 컨택홀과 오버랩되고 상기 제1 컨택홀의 평면상의 면적보다 큰 면적을 갖고, 상기 화소 전극은 상기 제4 절연막 상에 배치되어 상기 제1 컨택홀을 통해 상기 드레인 전극에 연결되는 표시 장치.
  12. 제 11 항에 있어서,
    상기 화소들이 배치된 표시 영역 주변의 비표시 영역에서 상기 베이스 기판상에 배치된 패드 전극;
    상기 게이트 전극에 연결된 게이트 라인;
    상기 소스 전극에 연결된 데이터 라인; 및
    상기 비표시 영역에서 상기 데이터 라인에 연결된 연결 전극을 더 포함하고,
    상기 비표시 영역에서 상기 제1 절연막은 상기 패드 전극을 덮도록 상기 베이스 기판상에 배치되며, 상기 데이터 라인은 상기 비표시 영역으로 연장되어 상기 제1 절연막을 관통하여 형성된 제2 컨택홀을 통해 상기 패드 전극에 연결되는 표시 장치.
  13. 제 12 항에 있어서,
    상기 비표시 영역에서 상기 제2 절연막은 상기 데이터 라인을 덮도록 상기 제1 절연막 상에 배치되고, 상기 제4 절연막은 상기 제2 절연막 상에 배치되며, 상기 연결 전극은 상기 제2 및 제4 절연막들을 관통하여 형성된 제3 컨택홀을 통해 상기 데이터 라인에 연결되며, 상기 제3 컨택홀은 상기 제2 컨택홀과 오버랩되도록 배치되는 표시 장치.
  14. 복수의 화소들을 포함하는 박막 트랜지스터 기판의 제조 방법에 있어서,
    상기 각 화소에 대응하는 화소 영역 및 상기 화소 영역 주변의 비화소 영역이 정의된 베이스 기판을 준비하는 단계;
    상기 비화소 영역에서 상기 베이스 기판상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 덮도록 상기 베이스 기판상에 제1 절연막을 형성하는 단계;
    상기 화소 영역에 중첩한 상기 제1 절연막을 제거하는 단계;
    상기 제1 절연막 상에 소정의 영역이 상기 게이트 전극과 오버랩되는 반도체층을 형성하는 단계;
    상기 반도체 층 상에 서로 이격된 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 소스 전극 및 상기 드레인 전극을 덮도록 상기 제1 절연막 및 상기 회소 영역에서 상기 제1 절연막에 의해 노출된 상기 베이스 기판상에 제2 절연막을 형성하는 단계; 및
    상기 화소 영역에서 상기 제2 절연막 상에 화소 전극을 형성하는 단계를 포함하고,
    상기 제2 절연막은 상기 화소 영역에서 상기 베이스 기판을 노출시키는 상기 제1 절연막의 일단에 접촉되는 박막 트랜지스터 기판의 제조 방법.
  15. 제 14 항에 있어서,
    상기 반도체층은 산화물 반도체를 포함하는 박막 트랜지스터 기판의 제조 방법.
  16. 제 15 항에 있어서,
    상기 제1 절연막을 형성하는 단계는,
    상기 비화소 영역에서 상기 게이트 전극을 덮도록 상기 베이스 기판상에 제1 서브 절연막을 형성하는 단계; 및
    상기 제1 서브 절연막 상에 제2 서브 절연막을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  17. 제 16 항에 있어서,
    상기 제2 절연막을 형성하는 단계는,
    상기 소스 전극 및 상기 드레인 전극을 덮도록 상기 제2 서브 절연막 및 상기 베이스 기판상에 제3 서브 절연막을 형성하는 단계; 및
    상기 제3 서브 절연막 상에 제4 서브 절연막을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  18. 제 14 항에 있어서,
    상기 화소 영역에서 상기 제2 절연막 상에 컬러 필터를 형성하는 단계;
    상기 컬러 필터 및 상기 제2 절연막 상에 형성되며 상기 비화소 영역에서 제1 컨택홀에 대응하는 상기 제2 절연막의 소정의 영역을 노출시키는 제3 절연막을 형성하는 단계;
    상기 제3 절연막 상에 상기 제1 컨택홀과 오버랩되고 상기 제1 컨택홀의 평면상의 면적보다 큰 면적을 갖는 제1 개구부를 포함하는 공통 전극을 형성하는 단계;
    상기 제2 절연막의 상기 소정의 영역 및 상기 공통 전극을 덮도록 상기 제3 절연막 상에 제4 절연막을 형성하는 단계;
    상기 제2 및 제4 절연막들을 관통하여 상기 드레인 전극의 소정의 영역을 노출시키는 제1 컨택홀을 형성하는 단계; 및
    상기 비화소 영역에서 상기 제4 절연막 상에 블랙 매트릭스를 형성하는 단계를 더 포함하고,
    상기 화소 전극은 상기 제1 컨택홀을 통해 상기 드레인 전극에 연결되는 박막 트랜지스터 기판의 제조 방법.
  19. 제 18 항에 있어서,
    상기 화소들이 배치된 표시 영역 주변의 비표시 영역에서 상기 베이스 기판상에 패드 전극을 형성하는 단계;
    상기 비표시 영역에서 상기 패드 전극을 덮도록 상기 제1 절연막을 형성하는 단계;
    상기 비표시 영역에서 상기 제1 절연막의 소정의 영역을 제거하여 상기 패드 전극의 소정의 영역을 노출시키는 제2 컨택홀을 형성하는 단계; 및
    상기 소스 전극에 연결된 데이터 라인을 상기 제2 컨택홀을 통해 상기 패드 전극에 연결하는 단계를 더 포함하고,
    상기 비화소 영역에서 상기 제1 절연막을 제거하는 단계 및 상기 제2 컨택홀을 형성하는 단계는 동시에 수행되는 박막 트랜지스터 기판의 제조 방법.
  20. 제 19 항에 있어서,
    상기 비표시 영역에서 상기 제1 절연막 상에 상기 제2 절연막을 형성하는 단계;
    상기 비표시 영역에서 상기 제2 절연막 상에 상기 제4 절연막을 형성하는 단계;
    상기 비표시 영역에서 상기 제2 및 제4 절연막들의 소정의 영역을 제거하여 상기 데이터 라인의 소정의 영역을 노출시키는 제3 컨택홀을 형성하는 단계; 및
    상기 제3 컨택홀을 통해 상기 데이터 라인에 연결되는 연결 전극을 형성하는 단계를 더 포함하고,
    상기 제3 컨택홀은 상기 제2 컨택홀과 오버랩되도록 형성되며, 상기 연결 전극은 상기 화소 전극과 동일한 물질로 동시에 패터닝되어 형성되는 박막 트랜지스터 기판의 제조 방법.

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