TWI683298B - 畫素陣列基板 - Google Patents
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Abstract
一種畫素陣列基板包括基底及多個畫素結構。基底具有主動區。多個畫素電極配置於基底的主動區上。每一畫素結構包括掃描線、資料線、薄膜電晶體、第一絕緣層、共用電極、第二絕緣層、畫素電極、第三絕緣層及輔助電極。第二絕緣層的第二接觸窗重疊於第一絕緣層的第一接觸窗且位於共用電極的第一開口內。畫素電極設置於第二絕緣層上，且透過第一接觸窗電性連接至薄膜電晶體的第二端。輔助電極設置於第三絕緣層上且與共用電極電性連接。輔助電極具有第二開口，第二開口與畫素電極重疊，而輔助電極的第一實體部遮蔽第一開口。
Description
本發明是有關於一種基板，且特別是有關於一種畫素陣列基板。
近年來，人們對高解析度顯示面板的需求逐漸提升。然而，當顯示面板的解析度增加，即代表顯示面板內的畫素尺寸必須設法減小，因而考驗製程能力是否符合更為嚴苛的設計規則（design rule）。為了降低製程機台的負載以及增加製程的可行性，設計適當的畫素佈局（pixel layout）成為重要的課題。
在高解析度的畫素結構中，各個畫素的尺寸變得更小，因而使各畫素結構的儲存電容也隨之變小，導致維持畫素亮度的能力降低。現階段，為增加儲存電容的大小，設計上通常採用共用電極與輔助電極設置於畫素電極的上方及下方，以增加儲存電容的電極面積來改善。然而，上述設計遇到諸多嚴峻挑戰需克服。
舉例來說，畫素結構由下至上依序包括薄膜電晶體、第一絕緣層、共用電極、第二絕緣層、畫素電極、第三絕緣層以及輔助電極。第一絕緣層與第二絕緣層分別具有第一接觸窗與第二接觸窗，用以使畫素電極與薄膜電晶體電性連接。在不影響畫素結構的開口率（aperture ratio）的考量下，第一接觸窗與第二接觸窗會部分地重疊。然而，在圖案化第二絕緣材料層以形成第二接觸窗時，部分第一絕緣層的頂面及側壁容易在形成第二接觸窗的形成過程中被移除而發生崩塌現象，造成位於最上層的輔助電極與畫素電極接觸而短路，因而產生顯示異常。因此，目前需開發一種能增加儲存電容，亦可解決上述短路問題的畫素結構設計。
本發明提供一種畫素陣列基板，其顯示品質佳。
本發明的畫素陣列基板包括基底、多個畫素結構以及輔助電極。基底具有主動區。多個畫素結構配置於基底的主動區上，每一畫素結構包括掃描線、資料線、薄膜電晶體、第一絕緣層、共用電極、第二絕緣層、畫素電極、第三絕緣層以及輔助電極。掃描線以及資料線交錯設置。薄膜電晶體具有第一端、控制端以及第二端，薄膜電晶體的第一端電性連接至資料線，薄膜電晶體的控制端電性連接至掃描線。第一絕緣層設置於薄膜電晶體上且具有第一接觸窗，第一接觸窗重疊於薄膜電晶體的第二端。共用電極設置於第一絕緣層上且具有第一開口，共用電極的第一開口重疊於第一絕緣層的第一接觸窗。第二絕緣層設置於共用電極上且具有第二接觸窗，第二接觸窗重疊於第一絕緣層的第一接觸窗且位於共用電極的第一開口內。畫素電極設置於第二絕緣層上，且透過第一絕緣層的第一接觸窗電性連接至薄膜電晶體的第二端。第三絕緣層設置於畫素電極上。輔助電極設置於第三絕緣層上且與共用電極電性連接，其中輔助電極具有第二開口，輔助電極的第二開口與畫素電極重疊，而輔助電極的第一實體部遮蔽共用電極的第一開口。
在本發明的一實施例中，上述的多個畫素結構沿一方向排成列，列之多個畫素結構的多個共用電極的多個第一開口彼此相通而形成在方向上延伸的溝渠。
在本發明的一實施例中，上述的多個畫素結構包括在方向上依序排列的第一畫素結構、第二畫素結構及第三畫素結構，而溝渠重疊於第一畫素結構的第一資料線的部分、第二畫素結構的第二資料線的部分以及第三畫素結構的第三資料線的部分。
在本發明的一實施例中，上述的畫素電極具有與共用電極之第一開口重疊的接觸部，而畫素電極的接觸部與輔助電極的第一實體部重疊。
在本發明的一實施例中，上述的輔助電極的第二實體部位於共用電極之第一開口外且定義輔助電極的第二開口，畫素電極具有位於共用電極之第一開口外的顯示部，而畫素電極之顯示部的邊緣與輔助電極的第二實體部重疊。
在本發明的一實施例中，上述的輔助電極的第二實體部位於共用電極之第一開口外且定義輔助電極的第二開口，而輔助電極的第二實體部與共用電極的第三實體部重疊。
在本發明的一實施例中，上述的第一接觸窗的垂直投影以及第二接觸窗的垂直投影位於共用電極的第一開口的垂直投影內。
在本發明的一實施例中，上述的第二接觸窗位於第一接觸窗內。
在本發明的一實施例中，上述的基底更具有主動區外的周邊區，第一絕緣層還具有位於周邊區的第三接觸窗，畫素陣列基板更包括周邊走線，設置於基底的周邊區且具有參考電位，其中共用電極透過第三接觸窗電性連接至周邊走線。
在本發明的一實施例中，上述的第二絕緣層還具有位於周邊區的一第四接觸窗，第三絕緣層具有位於周邊區的第五接觸窗，而輔助電極透過第四接觸窗及第五接觸窗電性連接至共用電極。
基於上述，本發明一實施例的畫素陣列基板包括多個畫素結構，其中多個畫素結構的多個第一開口在一方向形成一溝渠設計。亦即，在顯示區內，共用電極不具有與溝渠之延伸方向交錯的邊緣。因此，在設計第一接觸窗的擺放位置時，可不考量第一接觸窗與共用電極之在溝渠延伸方向上的間距（spacing）。藉此，第一接觸窗之佈局的限制降低，而使得畫素陣列基板的製程裕度得以提升、進而改善輔助電極與畫素電極的短路問題。此外，由於輔助電極與畫素電極的短路問題獲得改善，因此，在共用電極之溝渠的上方能設置部分重疊於畫素電極的輔助電極，以增加畫素結構整體的儲存電容。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1為本發明一實施例之畫素陣列基板1的俯視示意圖。圖2為根據圖1之剖線I-I’、II-II’ 及III-III’所繪的畫素陣列基板1的剖面示意圖。圖3繪示圖1之畫素陣列基板1之輔助電極160所屬膜層的俯視示意圖。
請參照圖1及圖2，畫素陣列基板1包括基底10及多個畫素結構100。基底10具有主動區AA以及在主動區AA外的周邊區SA。多個畫素結構100配置於基底10的主動區AA上。每一畫素結構100包括掃描線SL、與掃描線SL交錯設置的資料線DL以及薄膜電晶體T。在本實施例中，掃描線SL1、SL2在方向x上延伸，第一資料線DL1、第二資料線DL2、第三資料線DL3在方向y上延伸。掃描線SL2、SL1沿方向y依序設置，第一資料線DL1、第二資料線DL2、第三資料線DL3沿方向x依序設置，其中方向x與方向y相交錯。舉例而言，在本實施例中，方向x與方向y大致上可垂直，但本發明不以此為限。在本實施例中，畫素陣列基板1還可包括配置在基底10上的第一阻絕層BL1（標示於圖2）以及位於第一阻絕層BL1上的第二阻絕層BL2（標示於圖2），而掃描線SL、資料線DL及薄膜電晶體T可設置在由第一阻絕層BL1與第二阻絕層BL2構成的堆疊層上。
舉例而言，在本實施例中，薄膜電晶體T可包括位於第二阻絕層BL2上的半導體層CH、覆蓋半導體層CH的第三阻絕層BL3（標示於圖2）、位於第三阻絕層BL3上的閘極絕緣層GI（標示於圖2）、位於閘極絕緣層GI上的閘極G1、G2（也可稱薄膜電晶體T的控制端）、覆蓋閘極G1、G2的第四阻絕層BL4（標示於圖2）、位於第四阻絕層BL4上的第五阻絕層BL5（標示於圖2）以及位於第五阻絕層BL5上的源極S（也可稱薄膜電晶體T的第一端）與汲極D（也可稱薄膜電晶體T的第二端）。在本實施例中，第三阻絕層BL3與位於第三阻絕層BL3上的閘極絕緣層GI可共同作為閘極絕緣層，於方向z上重疊於閘極G1、G2的部分半導體層CH可視為薄膜電晶體T的通道。在本實施例中，閘極G1、G2可選擇性地位於半導體層CH的上方，而薄膜電晶體T可以是頂部閘極型薄膜電晶體（top gate TFT）。此外，在本實施例中，薄膜電晶體T可具有分別與半導體層CH之不同兩區重疊的兩個閘極G1、G2，而薄膜電晶體T可以是雙閘極薄膜電晶體（dual gate TFT）。然而，本發明不限於此，在其他實施例中，薄膜電晶體T也可為底部閘極型薄膜電晶體（bottom gate TFT）或其他適當型式的薄膜電晶體。在本實施例中，畫素陣列基板1還可包括遮蔽圖案SM，其中遮蔽圖案SM位於基底10與第一阻絕層BL1之間，且在方向y上與閘極G1、G2重疊，以遮蔽重疊於閘極G1、G2而做為通道的部分半導體層CH，使所述部分半導體層CH不易受到背光模組（未繪示）所發出的光束照射而影響薄膜電晶體T的電性。
在本實施例中，第一阻絕層BL1、第二阻絕層BL2、閘極絕緣層GI、第三阻絕層BL3、第四阻絕層BL4、第五阻絕層BL5的材質可為無機材料（例如：氧化矽、氮化矽、氮氧化矽等）、有機材料或上述組合。
每一畫素結構100的閘極G1、G2與掃描線SL電性連接。在本實施例中，閘極G1、G2可為掃描線SL的一部分，閘極G1、G2與掃描線SL利用同一膜層形成。然而，本發明不以此為限，在其他實施例中，閘極G1、G2與掃描線SL也可利用不同膜層形成。掃描線SL與閘極G1、G2的材質可為金屬或其他導電材料，例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或是金屬材料與其他導電材料的堆疊層。每一畫素結構100的源極S與資料線DL電性連接。在本實施例中，源極S可為資料線DL的一部分，源極S、汲極D與資料線DL可利用同一膜層形成。然而，本發明不以此為限，在其他實施例中，源極S、汲極D與資料線DL也可利用不同膜層形成。源極S、汲極D與資料線DL的材質可為金屬或其他導電材料，例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或是金屬材料與其他導電材料的堆疊層。
舉例而言，在本實施例中，薄膜電晶體T還可具有第一接觸孔Ha與第二接觸孔Hb，薄膜電晶體T的源極S透過第一接觸孔Ha電性連接至半導體層CH的一區，薄膜電晶體T的汲極D透過第二接觸孔Hb（標示於圖2）電性連接至半導體層CH的另一區。請參照圖2，在本實施例中，第一接觸孔Ha可由彼此重合之第三阻絕層BL3的一貫孔、閘極絕緣層GI的一貫孔、第四阻絕層BL4的一貫孔及第五阻絕層BL5的一貫孔所組成，第二接觸孔Hb可由彼此重合之第三阻絕層BL3的另一貫孔、閘極絕緣層GI的另一貫孔、第四阻絕層BL4的另一貫孔及第五阻絕層BL5的另一貫孔所組成，但本發明不以此為限。
請參見圖1及圖2，在本實施例中，畫素結構100還包括設置於薄膜電晶體T上的第一絕緣層110（標示於圖2）以及設置於第一絕緣層110上的共用電極120。在本實施例中，第一絕緣層110具有第一接觸窗110C1，第一絕緣層110的第一接觸窗110C1重疊於薄膜電晶體T的汲極D；共用電極120具有第一開口120P，共用電極120的第一開口120P重疊於第一絕緣層110的第一接觸窗110C1。
請參見圖1，在本實施例中，多個畫素結構100沿方向x排成一列，而在同一列上之多個畫素結構100的多個共用電極120的多個第一開口120P彼此相通而形成在方向x上延伸的溝渠P。舉例來說，在本實施例中，在方向x上依序排列了第一畫素結構100A、第二畫素結構100B及第三畫素結構100C，而第一畫素結構100A、第二畫素結構100B及第三畫素結構100C各自的第一開口120P彼此相通而形成在方向x上延伸的溝渠P，共用電極120的實體則設置於溝渠P以外的區域。在本實施例中，共用電極120的溝渠P重疊於第一畫素結構100A的第一資料線DL1的一部分、第二畫素結構100B的第二資料線DL2的一部分以及第三畫素結構100C的第三資料線DL3的一部分。由於位於同一列上之多個畫素結構100的多個共用電極120的多個第一開口120P彼此相通而形成在方向x上延伸的溝渠P；亦即，在主動區AA內，共用電極120不具與方向x交錯的邊緣，因此，在設計第一接觸窗110C1的擺放位置時，可不考量第一接觸窗110C1與共用電極120之在方向x上的間距（spacing）。藉此，第一接觸窗110C1之佈局（layout）限制降低，而使得畫素陣列基板1的製程裕度（process window）得以提升。
在本實施例中，畫素結構100還包括設置於共用電極120上的第二絕緣層130（標示於圖2）以及設置於第二絕緣層130上的畫素電極140。第二絕緣層130具有第二接觸窗130C1，第二接觸窗130C1重疊於第一絕緣層110的第一接觸窗110C1且位於共用電極120的第一開口120P及第一接觸窗110C1內。畫素電極140透過第一絕緣層110的第一接觸窗110C1電性連接至薄膜電晶體T的汲極D。在本實施例中，第一接觸窗110C1的垂直投影與第二接觸窗130C1的垂直投影均位於共用電極120之第一開口120P的的垂直投影內。在本實施例中，第二接觸窗130C1的垂直投影更位於第一接觸窗110C1的垂直投影內。亦即，第二接觸窗130C1的四周與第一接觸窗110C1的四周均維持適當的距離K，而第二絕緣層130的實體會覆蓋定義第一接觸窗110C1之四周的多個側壁110b及多個側壁110b旁之第一絕緣層110的頂面110a。因此，在形成第二絕緣層130之第二接觸窗130C1的過程中，具有側壁110b及頂面110a的部分第一絕緣層110不易在第二接觸窗130C1的形成過程中被移除而發生崩塌的現象。藉此，能降低各膜層之間因第一絕緣層110崩塌而造成的短路風險，畫素陣列基板1的良率得以提升。
在本實施例中，畫素電極140具有與共用電極120之第一開口120P重疊的接觸部142及位於第一開口120P外的顯示部144。舉例而言，在本實施例中，畫素電極140的接觸部142的形狀可為矩形或其他適當形狀，而顯示部144包括多個分支144a。然而，本發明不限於此，在其它實施例中，接觸部142及顯示部144也可視實際需求設計為其它適當形狀。在本實施例中，畫素電極140之顯示部144的邊緣與位於畫素電極140下方的共用電極120的第三實體部122可形成邊緣電場，而採用畫素陣列基板1之顯示面板可以是邊緣場切換（Fringe-Field Switching），但本發明不以此為限。在本實施例中，畫素電極140可為穿透式、反射式、或部分穿透部分反射式的畫素電極140。畫素電極140的材質可為透明導電材料、不透明導電材料或其組合。舉例而言，透明導電材料可為金屬氧化物（例如：銦錫氧化物、銦鋅氧化物、鋁錫氧化物、鋁鋅氧化物、銦鎵氧化物、其它適當材料、或者是上述至少二者的堆疊層），不透明導電材料可為金屬或其它適當材料，但本發明不以此為限。
請參見圖1、圖2及圖3，在本實施例中，畫素結構100還包括設置於畫素電極140上的第三絕緣層150（標示於圖2）以及設置於第三絕緣層150上的輔助電極160。請參見圖2及圖3，輔助電極160具有第二開口160P，輔助電極160的第二開口160P與畫素電極140的顯示部144重疊。在本實施例中，輔助電極160包括第一實體部162及第二實體部164。輔助電極160的第一實體部162遮蔽共用電極120的第一開口120P。輔助電極160的第二實體部164位於共用電極120之第一開口120P外，第二實體部164定義了第二開口160P的範圍。畫素電極140之顯示部144的邊緣區域與輔助電極160的第二實體部164的邊緣區域可重疊。畫素電極140的接觸部142與輔助電極160的第一實體部162重疊。共用電極120具有位於第一開口120P外的第三實體部122，且輔助電極160的第二實體部164與共用電極120的第三實體部122部分地重疊。因此，除了輔助電極160的第二實體部164與共用電極120的第三實體部122可形成儲存電容外，輔助電極160的第一實體部162與畫素電極140的接觸部142亦可形成額外的儲存電容，而提升畫素結構100之整體的儲存電容，有助於提升畫素陣列基板1的性能。
請參考圖1及圖2，在本實施例中，第一絕緣層110、第二絕緣層130及第三絕緣層150還分別具有位於周邊區SA的第三接觸窗110C2、第四接觸窗130C2及第五接觸窗150C。在本實施例中，畫素陣列基板1具有位於基底10之周邊區SA的周邊走線L，周邊走線L具有參考電位，共用電極120透過第三接觸窗110C2電性連接至周邊走線L，而輔助電極160透過第四接觸窗130C2及第五接觸窗150C電性連接至共用電極120。在本實施例中，周邊走線L可選擇性地與資料線DL（例如：第二金屬層）形成於同一膜層。然而，本發明不限於此，於另一實施例中，周邊走線L也可以與掃描線SL（例如：第一金屬層）形成於同一膜層；或者，周邊走線L可由與掃描線SL及資料線DL所屬之兩導電層的多個部分（例如：第一金屬層的一部分及第二金屬層的一部分）所組成。
綜上所述，本發明一實施例的畫素陣列基板包括多個畫素結構，其中多個畫素結構的多個第一開口在一方向形成一溝渠。亦即，在顯示區內，共用電極不具有與溝渠之延伸方向交錯的邊緣。因此，在設計第一接觸窗的擺放位置時，可不考量第一接觸窗與共用電極之在溝渠延伸方向上的間距（spacing）。藉此，第一接觸窗之佈局的限制降低，而使得畫素陣列基板的製程裕度得以提升。
此外，在一實施例中，第二絕緣層的第二接觸窗位於第一絕緣層的第一接觸窗內。亦即，第二接觸窗的四周與第一接觸窗的四周均維持適當的距離，而第二絕緣層的實體會覆蓋定義第一接觸窗之四周的多個側壁以及所述多個側壁旁之第一絕緣層的頂面。因此，在形成第二絕緣層之第二接觸窗的過程中，具有所述側壁及所述頂面的部分第一絕緣層不易在第二接觸窗的形成過程中被移除而發生崩塌現象。藉此，能降低各膜層之間因第一絕緣層之崩塌而造成的短路風險。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為准。
1‧‧‧畫素陣列基板
10‧‧‧基底
100‧‧‧畫素結構
100A‧‧‧第一畫素結構
100B‧‧‧第二畫素結構
100C‧‧‧第三畫素結構
110‧‧‧第一絕緣層
110C1‧‧‧第一接觸窗
110C2‧‧‧第三接觸窗
120‧‧‧共用電極
120P‧‧‧第一開口
130‧‧‧第二絕緣層
130C1‧‧‧第二接觸窗
130C2‧‧‧第四接觸窗
140‧‧‧畫素電極
142‧‧‧接觸部
144‧‧‧顯示部
144a‧‧‧分支
150‧‧‧第三絕緣層
150C‧‧‧第五接觸窗
160‧‧‧輔助電極
160P‧‧‧第二開口
162‧‧‧第一實體部
164‧‧‧第二實體部
AA‧‧‧主動區
BL1‧‧‧第一阻絕層
BL2‧‧‧第二阻絕層
BL3‧‧‧第三阻絕層
BL4‧‧‧第四阻絕層
BL5‧‧‧第五阻絕層
CH‧‧‧半導體層
D‧‧‧汲極
DL‧‧‧資料線
DL1‧‧‧第一資料線
DL2‧‧‧第二資料線
DL3‧‧‧第三資料線
G1、G2‧‧‧閘極
GI‧‧‧閘極絕緣層
Ha‧‧‧第一接觸孔
Hb‧‧‧第二接觸孔
I-I’、II-II’、III-III’‧‧‧剖線
K‧‧‧距離
L‧‧‧周邊走線
S‧‧‧源極
SA‧‧‧周邊區
SL、SL1、SL2‧‧‧掃描線
SM‧‧‧遮蔽圖案
P‧‧‧溝渠
T‧‧‧薄膜電晶體
x、y、z‧‧‧方向
圖1為本發明一實施例之畫素陣列基板1的俯視示意圖。 圖2為根據圖1之剖線I-I’、II-II’及III-III’所繪的畫素陣列基板1的剖面示意圖。 圖3繪示圖1之畫素陣列基板1之輔助電極160所屬膜層的俯視示意圖。
1‧‧‧畫素陣列基板
10‧‧‧基底
100‧‧‧畫素結構
100A‧‧‧第一畫素結構
100B‧‧‧第二畫素結構
100C‧‧‧第三畫素結構
110C1‧‧‧第一接觸窗
120‧‧‧共用電極
120P‧‧‧第一開口
122‧‧‧第三實體部
130C1‧‧‧第二接觸窗
140‧‧‧畫素電極
142‧‧‧接觸部
144‧‧‧顯示部
144a‧‧‧分支
150C‧‧‧第五接觸窗
160‧‧‧輔助電極
160P‧‧‧第二開口
162‧‧‧第一實體部
164‧‧‧第二實體部
AA‧‧‧主動區
CH‧‧‧半導體層
D‧‧‧汲極
DL、DL1、DL2、DL3‧‧‧資料線
G1、G2‧‧‧閘極
Ha‧‧‧第一接觸孔
I-I’、II-II’、III-III’‧‧‧剖線
K‧‧‧距離
L‧‧‧周邊走線
S‧‧‧源極
SA‧‧‧周邊區
SL、SL1、SL2‧‧‧掃描線
SM‧‧‧遮蔽部
P‧‧‧溝渠
x、y、z‧‧‧方向
Claims (9)
- 一種畫素陣列基板，包括：一基底，具有一主動區；以及多個畫素結構，配置於該基底的該主動區上，每一畫素結構包括：一掃描線以及一資料線，交錯設置；一薄膜電晶體，具有一第一端、一控制端以及一第二端，該薄膜電晶體的該第一端電性連接至該資料線，該薄膜電晶體的該控制端電性連接至該掃描線；一第一絕緣層，設置於該薄膜電晶體上且具有一第一接觸窗，該第一接觸窗重疊於該薄膜電晶體的該第二端；一共用電極，設置於該第一絕緣層上且具有一第一開口，該共用電極的該第一開口重疊於該第一絕緣層的該第一接觸窗；一第二絕緣層，設置於該共用電極上且具有一第二接觸窗，該第二接觸窗重疊於該第一絕緣層的該第一接觸窗且位於該共用電極的該第一開口內；一畫素電極，設置於該第二絕緣層上，且透過該第一絕緣層的該第一接觸窗電性連接至該薄膜電晶體的該第二端；一第三絕緣層，設置於該畫素電極上；以及一輔助電極，設置於該第三絕緣層上且與該共用電極電性連接，其中該輔助電極具有一第二開口，該輔助電極的該第二開口與該畫素電極重疊，而該輔助電極的一第一實體部遮蔽該共用 電極的該第一開口；該些畫素結構沿一方向排成一列，該列之該些畫素結構的多個共用電極的多個第一開口彼此相通而形成在該方向上延伸的一溝渠。
- 如申請專利範圍第1項所述的畫素陣列基板，其中該些畫素結構包括在該方向上依序排列的一第一畫素結構、一第二畫素結構及一第三畫素結構，而該溝渠重疊於該第一畫素結構的一第一資料線的一部分、該第二畫素結構的一第二資料線的一部分以及該第三畫素結構的一第三資料線的一部分。
- 如申請專利範圍第1項所述的畫素陣列基板，其中該畫素電極具有與該共用電極之該第一開口重疊的一接觸部，而該畫素電極的該接觸部與該輔助電極的該第一實體部重疊。
- 如申請專利範圍第1項所述的畫素陣列基板，其中該輔助電極的一第二實體部位於該共用電極之該第一開口外且定義該輔助電極的該第二開口，該畫素電極具有位於該共用電極之該第一開口外的一顯示部，而該畫素電極之該顯示部的邊緣與該輔助電極的該第二實體部重疊。
- 如申請專利範圍第1項所述的畫素陣列基板，其中該輔助電極的一第二實體部位於該共用電極之該第一開口外且定義該輔助電極的該第二開口，而該輔助電極的該第二實體部與該共用電極的一第三實體部重疊。
- 如申請專利範圍第1項所述的畫素陣列基板，其中該第一接觸窗的垂直投影以及該第二接觸窗的垂直投影位於該共用電極之該第一開口的垂直投影內。
- 如申請專利範圍第1項所述的畫素陣列基板，其中該第二接觸窗位於該第一接觸窗內。
- 如申請專利範圍第1項所述的畫素陣列基板，其中該基底更具有該主動區外的一周邊區，該第一絕緣層還具有位於該周邊區的一第三接觸窗，該畫素陣列基板更包括：一周邊走線，設置於該基底的該周邊區且具有一參考電位，其中該共用電極透過該第三接觸窗電性連接至該周邊走線。
- 如申請專利範圍第8項所述的畫素陣列基板，其中該第二絕緣層還具有位於該周邊區的一第四接觸窗，該第三絕緣層具有位於該周邊區的一第五接觸窗，而該輔助電極透過該第四接觸窗及該第五接觸窗電性連接至該共用電極。
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