TW201417187A - 薄膜電晶體矩陣面板及其製造方法 - Google Patents

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Abstract

一種薄膜電晶體矩陣面板及其製造方法。薄膜電晶體矩陣面板包括基板、畫素陣列及吸收層。基板具有上表面。畫素陣列形成於基板之上表面上且包括數條資料線、數條掃描線及數個主動元件。該些掃描線與該些資料線定義數個畫素區域。各主動元件形成於對應之畫素區域內，且包括通道層。吸收層與通道層形成於同一層結構中。

Description

薄膜電晶體矩陣面板及其製造方法
本發明是有關於一種薄膜電晶體矩陣面板及其製造方法，且是有關於一種具有主動元件的薄膜電晶體矩陣面板及其製造方法。
形成薄膜電晶體之氧化薄膜多用電漿製程(如PECVD)，然電漿氣氛內含有游離離子，此些離子容易進入氧化薄膜內，而導致薄膜電晶體的閘極電壓往負值漂移，而降低薄膜電晶體的穩定性。傳統上，可使用熱處理來解決此一問題，然而，此將衍生熱處理的工時及成本。
本發明係有關於一種薄膜電晶體矩陣面板及其製造方法，可改善殘留於薄膜電晶體的離子影響薄膜電晶體的電性品質。
根據本發明之一實施例，提出一種薄膜電晶體矩陣面板。薄膜電晶體矩陣面板包括一基板、一畫素陣列及一吸收層。基板具有一上表面。畫素陣列形成於基板之上表面上且包括數條資料線、數條掃描線及數個主動元件。該些掃描線與該些資料線定義數個畫素區域。各主動元件形成於對應之畫素區域內，且包括一通道層。吸收層與通道層形成於同一層結構中，且吸收層的材料與通道層相同。
根據本發明之另一實施例，提出一種薄膜電晶體矩陣面板的製造方法。製造方法包括以下步驟。提供一基板，基板具有一上表面；以及形成一畫素陣列於基板之上表面，且包括以下步驟。形成數條資料線於基板上；形成數條掃描線於基板上，其中該些掃描線與該些資料線定義數個畫素區域；及同時形成一主動元件之一通道層及一吸收層，使吸收層與通道層形成於同一層結構中，且吸收層的材料與通道層相同。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：
請參照第1A圖，其繪示依照本發明一實施例之薄膜電晶體矩陣面板的俯視圖。薄膜電晶體矩陣面板100包括基板110及畫素陣列120。
基板110例如是塑膠基板或玻璃基板。畫素陣列120包括數條資料線121、數條掃描線122、數個主動元件123及吸收層124(第1B圖)。該些掃描線122與該些資料線121定義數個畫素區域PI，各主動元件123形成於對應之畫素區域PI。
請參照第1B圖，其繪示第1A圖中局部1B’的放大圖。本例之主動元件123為交錯式上閘極式薄膜電晶體。各主動元件123包括源極123s、汲極123d、閘極123g及通道層123p，其中通道層123p的區域對應閘極123g，且連接源極123s與汲極123d。源極123s與汲極123d的材料例如 是金屬。
此外，雖然圖未繪示，然畫素陣列120更包括至少一共同電極線(common line)，其可與掃描線122一併形成。
請參照第1C圖，其繪示第1B圖中方向1C-1C’的剖視圖。源極123s、汲極123d及通道層123p形成於基板110之上表面110u上。
各主動元件123更包括第一絕緣層1231、第二絕緣層1232及電連接部1233，其中第一絕緣層1231覆蓋通道層123p、源極123s、汲極123d及吸收層124，而閘極123g形成於第一絕緣層1231之上表面上。第一絕緣層1231具有第一開孔1231a露出吸收層124。電連接部1233經由第一開孔1231a接觸吸收層124。第二絕緣層1232覆蓋閘極123g與電連接部1233並具有第二開孔1232a露出電連接部1233。此外，第一絕緣層1231及第二絕緣層1232的材料例如是氮化矽(SiNx)、二氧化矽(SiO2)、氧化鋁(Al2O3)等。
吸收層124可吸收形成主動元件123過程中殘留於主動元件123的離子，如氫離子(-H)、氫氧離子(-OH)及/或水氣(H2O)，避免此些離子或分子影響主動元件123的電性品質。不同製程可能會有不同種類的離子，然只要調整吸收層124的材質，吸收層124仍可吸收此些離子。
就吸收層124的電性來說，當將吸收層的上層與下層均為導電層時，通過吸收層124的電壓及電流的比值(電壓/電流)接近常數，表示吸收層124的電阻特性對電壓及電流的變化不敏感，故可作為二導電層(如汲極123d與電 連接部1233)之間穩定的導電介質。此外，由於吸收層124的良好電性，可不需對吸收層124進行額外的摻雜及/或熱處理，然實際上的應用不受此限。
吸收層124與通道層123p可於同一製程中以相同材料一併形成，使其如同形成於同一層結構中。吸收層124例如是氧化物半導體薄膜，一例中，吸收層124係銦、鋁、鎵、錫、鉿(Hf)或組合摻雜於氧化鋅(ZnO)薄膜而形成。吸收層124包括彼此隔離之第一部分1241及第二部分1242，其中第二部分1242覆蓋於部分源極123s、部分汲極123d及資料線121。上述電連接部1233經由第一開孔1231a電性接觸吸收層124之第二部分1242。本例中，第二部分1242與通道層123p隔離，然第二部分1242與通道層123p亦可直接連接。
畫素陣列120更包括數個畫素電極125，其形成於第二絕緣層1232上，各畫素電極125經由對應之第二絕緣層1232之第二開孔1232a電性連接對應之電連接部1233。本例中，畫素電極125的區域對應吸收層124之第一部分1241，雖然光線透過畫素電極125進入吸收層124之第一部分1241而導致第一部分1241產生電子電洞對，然由於第一部分1241與汲極123d電性隔離，故此電子電洞對不致使閘極電壓往負值偏移而降低主動元件的穩定性。
此外，畫素電極125例如是透明電極或金屬層，其中透明電極如銦錫氧化物，而金屬層可作為反射層。
請參照第2A及2B圖，第2A圖繪示依照本發明另一實施例之薄膜電晶體矩陣面板之主動元件的俯視圖，而第 2B圖繪示第2A圖中方向2B-2B’的剖視圖。本例中，吸收層124之第一部分1241與覆蓋汲極123d之第二部分1242直接連接，而形成一連續結構。本例中，第二部分1242直接連接通道層123p，在此設計下，畫素電極125可以是具有遮光性的金屬層，可避免光線照射到吸收層124而產生電子電洞對；然另一例中，畫素電極125亦可為透明電極。其它例中，第二部分1242與通道層123p隔離，在此設計下，畫素電極125可以是金屬層或透明電極。
請參照第3圖，其繪示依照本發明另一實施例之薄膜電晶體矩陣面板之主動元件的剖視圖。相較於第1A圖之實施例，本例之吸收層124之第一部分1241被省略，且第二部分1242直接連接通道層123p，然另一例中，第二部分1242亦可與通道層123p隔離。
請參照第4A及4B圖，第4A圖繪示依照本發明另一實施例之薄膜電晶體矩陣面板之畫素陣列的局部俯視圖，第4B圖繪示第4A圖中沿方向4B-4B’的剖視圖。畫素陣列220包括數條資料線121(僅繪示一條)、數條掃描線122(僅繪示一條)、數個主動元件123(僅繪示一個)、吸收層124及數個畫素電極125。該些掃描線122與該些資料線121定義數個畫素區域，各主動元件123形成於對應之畫素區域。
本例之主動元件123為自我對準上閘極式薄膜電晶體。各主動元件123更包括閘極123g、源極123s、汲極123d、通道層123p、第一絕緣層1231、第二絕緣層1232及閘極介電層1234，其中通道層123p及整個吸收層124 形成於基板110之上表面110u，閘極介電層1234形成於通道層123p上，並位於通道層123p與閘極123g之間。第一絕緣層1231覆蓋通道層123p、吸收層124、閘極介電層1234及閘極123g，並具有二第一開孔1231a1及1231a2。源極123s及汲極123d形成於第一絕緣層1231上，並分別經由第一開孔1231a1及1231a2連接於通道層123p。第二絕緣層1232覆蓋第一絕緣層1231並具有第二開孔1232a,畫素電極125形成於第二絕緣層1232上，並經由第二開孔1232a電性連接於汲極123d。本例中，吸收層124之第一部分1241與第二部分1242隔離，然第一部分1241與第二部分1242亦可連接。
請參照第5A及5B圖，第5A圖繪示依照本發明另一實施例之薄膜電晶體矩陣面板之畫素陣列的局部俯視圖，第5B圖繪示第5A圖中沿方向5B-5B’的剖視圖。本例中，正對汲極123d的吸收層124(位於第5B圖右邊的第二部分1242)與第一部分1241連接。雖然光線可透過畫素電極125進入吸收層124之第一部分1241而產生電子電洞對，然由於第一部分1241與汲極123d電性隔離，故此影響不致對主動元件123產生負面作用。
此外，源極123s下方的第二部分1242連接於通道層123p，雖然第二部分1242因此而電性連接於主動元件123，然由於源極123s為具有遮光性的金屬，故光線不致透過源極123s照射至第二部分1242而產生電子電洞對。
請參照第6圖，其繪示依照本發明另一實施例之薄膜電晶體矩陣面板之畫素陣列的局部俯視圖。相較於第4B 圖之實施例，本例之吸收層124之第一部分1241被省略。此外，吸收層124之第二部分1242直接連接通道層123p，然另一例中吸收層124亦可與通道層123p隔離。
請參照第7A及7B圖，第7A圖繪示依照本發明另一實施例之薄膜電晶體矩陣面板之畫素陣列的局部俯視圖，第7B圖繪示第7A圖中沿方向7B-7B’的剖視圖。畫素陣列320包括數條資料線121(僅繪示一條)、數條掃描線122(僅繪示一條)、數個主動元件123(僅繪示一個)、吸收層124及數個畫素電極125。該些掃描線122與該些資料線121定義數個畫素區域，各主動元件123形成於對應之畫素區域。
本例之主動元件123為共平面底部閘極薄膜電晶體。各主動元件123更包括閘極123g、源極123s、汲極123d、通道層123p、第一絕緣層1231、第二絕緣層1232及閘極介電層1234。閘極123g形成於基板110之上表面110u上，第一絕緣層1231覆蓋閘極123g。源極123s、汲極123d、通道層123p、吸收層124形成於第一絕緣層1231上。吸收層124之第二部分1242覆蓋於部分源極123s及部分汲極123d。第二絕緣層1232覆蓋源極123s、汲極123d、通道層123p及吸收層124，並具有第二開孔1232a。畫素電極125形成於第二絕緣層1232上，並透過第二開孔1232a連接於吸收層124之第二部分1242。本例中，吸收層124之第一部分1241與第二部分1242隔離，然第一部分1241與第二部分1242亦可連接。
請參照第8A及8B圖，第8A圖繪示依照本發明另一 實施例之薄膜電晶體矩陣面板之畫素陣列的局部俯視圖，第8B圖繪示第8A圖中沿方向8B-8B’的剖視圖。本例中，覆蓋於汲極123d的吸收層124(位於第8B圖右邊的第二部分1242)與第一部分1241連接。此外，源極123s上方的第二部分1242連接於通道層123p。本例之吸收層124電性連接於主動元件123，在此設計下，畫素電極125可以是具有遮光性的金屬層。然另一例中，畫素電極125亦可為透明電極。
請參照第9圖，其繪示依照本發明另一實施例之薄膜電晶體矩陣面板之畫素陣列的局部俯視圖。相較於第7B圖之實施例，本例之吸收層124之第一部分1241被省略。此外，吸收層124之第二部分1242直接連接通道層123p，然另一例中，吸收層124與通道層123p亦可連接。
請參照第10A及10B圖，第10A圖繪示依照本發明另一實施例之薄膜電晶體矩陣面板之畫素陣列的局部俯視圖，第10B圖繪示第10A圖中沿方向10B-10B’的剖視圖。畫素陣列420包括數條資料線121(僅繪示一條)、數條掃描線122(僅繪示一條)、數個主動元件123(僅繪示一個)及吸收層124。該些掃描線122與該些資料線121定義數個畫素區域，各主動元件123形成於對應之畫素區域。
本例之主動元件123為交錯式底部閘極薄膜電晶體。各主動元件123更包括閘極123g、源極123s、汲極123d、通道層123p、第一絕緣層1231及第二絕緣層1232。閘極123g形成於基板110之上表面110u上，第一絕緣層1231覆蓋閘極123g。源極123s、汲極123d、通道層123p、吸 收層124形成於第一絕緣層1231之上表面上。吸收層124之第二部分1242受到源極123s及汲極123d的覆蓋，而避免受到光線的照射而產生電子電洞對。第二絕緣層1232覆蓋源極123s、汲極123d、通道層123p及吸收層124，並具有第二開孔1232a。畫素電極125形成於第二絕緣層1232上，並透過第二開孔1232a連接於吸收層124之第二部分1242。本例中，吸收層124之第一部分1241與第二部分1242隔離，然另一例中，第一部分1241與第二部分1242亦可連接。
請參照第11A及11B圖，第11A圖繪示依照本發明另一實施例之薄膜電晶體矩陣面板之畫素陣列的局部俯視圖，第11B圖繪示第11A圖中沿方向11B-11B’的剖視圖。本例中，被汲極123d覆蓋的吸收層124(第11B圖右邊的第二部分1242)與第一部分1241連接。此外，被源極123s覆蓋之吸收層124(第11B圖左邊的第二部分1242)連接於通道層123p。雖然本例之吸收層124電性連接於主動元件123，然由於吸收層124受到汲極123d及源極123s的覆蓋，因而避免光線入射至吸收層124而產生電子電洞對。
請參照第12圖，其繪示依照本發明另一實施例之薄膜電晶體矩陣面板之畫素陣列的局部俯視圖。相較於第10B圖之實施例，本例之吸收層124之第一部分1241被省略。此外，吸收層124之第二部分1242直接連接通道層123p，然另一例中，第二部分1242與通道層123p亦可隔離。
請參照第13A至13E圖，其繪示依照第1B圖之薄膜 電晶體矩陣面板的製造方法過程圖。
如第13A圖所示，提供基板110，基板110具有上表面110u。基板110例如是玻璃基板或透明高分子聚合物基板。
如第13A圖所示，可採用例如是沉積/曝光/顯影製程，形成資料線121、源極123s及汲極123d於基板110上，其中沉積製程例如是化學氣相沈積、物理氣相沈積、濺鍍或其它合適製程，其中化學氣相沈積如等離子體增强化學氣相沈積。
如第13B圖所示，可採用例如是沉積/曝光/顯影製程，同時形成吸收層124及通道層123p於基板110之上表面110u上。吸收層124包括第一部分1241及第二部分1242，其中第一部分1241覆蓋基板110之上表面110u，而第二部分1242覆蓋資料線121、部分源極123s及部分汲極123d。另一例中，第二部分1242覆蓋資料線121、源極123s與汲極123d中至少一者即可，不一定要同時覆蓋資料線121、源極123s及汲極123d。
如第13C圖所示，可採用例如是沈積或塗佈製程，形成第一絕緣層1231覆蓋源極123s、汲極123d、通道層123p及吸收層124(被覆蓋的結構以虛線表示)。塗佈製程例如是印刷、旋塗、噴塗及/或其它合適製程。
然後，可採用例如是圖案化製程，形成第一開孔1231a於第一絕緣層1231中，第一開孔1231a露出吸收層124之第二部分1242。圖案化製程例如是微影製程(photolithography)及/或其它合適製程。
如第13D圖所示，可採用例如是沉積/曝光/顯影製程，形成掃描線122、閘極123g及電連接部1233於第一絕緣層1231上，其中閘極123g的區域對應通道層123p，而電連接部1233經由第一開孔1231a接觸吸收層124之第二部分1242。
如第13E圖所示，可採用例如是沈積或塗佈製程，形成第二絕緣層1232覆蓋閘極123g及電連接部1233(被覆蓋的結構以虛線表示)。
如第13E圖所示，可採用例如是圖案化技術，形成第二開孔1232a於第二絕緣層1232，其中第二開孔1232a露出電連接部1233。
然後，可採用例如是沉積/曝光/顯影製程，形成第1C圖之畫素電極125於第二絕緣層1232上，其中畫素電極125的區域對應吸收層124之第一部分1241，而畫素電極125經由對應之第二開孔1232a電性連接吸收層124之第二部分1242。
此外，第2A及3圖之薄膜電晶體矩陣面板的製造方法相似於第1B圖之薄膜電晶體矩陣面板的製造方法，容此不再贅述。
請參照第14A至14E圖，其繪示依照第4A圖之薄膜電晶體矩陣面板的製造方法過程圖。
如第14A圖所示，提供基板110，基板110具有上表面110u。
如第14A圖所示，可採用例如是沉積/曝光/顯影製程，同時形成通道層123p及吸收層124於基板110之上表 面110u上，其中吸收層124包括第一部分1241及第二部分1242。
如第14A圖所示，可採用例如是沉積/曝光/顯影製程，形成閘極介電層1234覆蓋部分通道層123p。
如第14B圖所示，可採用例如是沉積/曝光/顯影製程，形成掃描線122及閘極123g於基板110之上表面110u上，其中閘極123g形成於閘極介電層1234上，使閘極介電層1234介於閘極123g與通道層123p之間。
如第14C圖所示，可採用例如是沈積或塗佈製程，形成第一絕緣層1231覆蓋閘極123g、通道層123p及吸收層124(被覆蓋的結構以虛線表示)。
如第14C圖所示，可採用例如是圖案化技術，形成第一開孔1231a1及1231a2於第一絕緣層1231，其中第一開孔1231a1及1231a2露出閘極123g二側的通道層123p。
如第14D圖所示，可採用例如是沉積/曝光/顯影製程，形成掃描線122、源極123s及汲極123d，其中掃描線122與吸收層124之第二部分1242重疊，源極123s經由第一開孔1231a1連接於通道層123p，而汲極123d經由第一開孔1231a2連接於通道層123p。
如第14E圖所示，可採用例如是沈積或塗佈製程，形成第二絕緣層1232覆蓋掃描線122、源極123s及汲極123d(被覆蓋的結構以虛線表示)。
如第14E圖所示，可採用例如是圖案化技術，形成第二開孔1232a於第二絕緣層1232，其中第二開孔1232a露出汲極123d。
然後，可採用例如是沉積/曝光/顯影製程，形成第4A圖之畫素電極125於第二絕緣層1232上，其中畫素電極125的區域對應吸收層124之第一部分1241，而畫素電極125經由對應之第二開孔1232a電性連接吸收層124之第二部分1242。
此外，第5A及6圖之薄膜電晶體矩陣面板的製造方法相似於第4A圖之薄膜電晶體矩陣面板的製造方法，容此不再贅述。
請參照第15A至15E圖，其繪示依照第7A圖之薄膜電晶體矩陣面板的製造方法過程圖。
如第15A圖所示，提供基板110，基板110具有上表面110u。
如第15A圖所示，可採用例如是沉積/曝光/顯影製程，形成閘極123g及掃描線122於基板110之上表面110u上。
如第15B圖所示，可採用例如是沈積或塗佈製程，形成第一絕緣層1231覆蓋閘極123g及掃描線122(被覆蓋的結構以虛線表示)。
如第15C圖所示，可採用例如是沉積/曝光/顯影製程，形成資料線121、源極123s及汲極123d於第一絕緣層1231上。
如第15D圖所示，可採用例如是沉積/曝光/顯影製程，同時形成通道層123p及吸收層124於第一絕緣層1231上，其中吸收層124之第二部分1242覆蓋部分汲極123d及部分資料線121。
如第15E圖所示，可採用例如是沈積或塗佈製程，形成第二絕緣層1232覆蓋通道層123p及吸收層124(被覆蓋的結構以虛線表示)。
如第15E圖所示，可採用例如是圖案化技術，形成第二開孔1232a於第二絕緣層1232，其中第二開孔1232a露出吸收層124之第二部分1242。
然後，可採用例如是沉積/曝光/顯影製程，形成第7A、7B圖之畫素電極125於第二絕緣層1232上，其中畫素電極125的區域對應吸收層124之第一部分1241，而畫素電極125經由對應之第二開孔1232a電性連接吸收層124之第二部分1242。
此外，第8A及9圖之薄膜電晶體矩陣面板的製造方法相似於第7A圖之薄膜電晶體矩陣面板的製造方法，容此不再贅述。
請參照第16A至16E圖，其繪示依照第10A圖之薄膜電晶體矩陣面板的製造方法過程圖。
如第16A圖所示，提供基板110，基板110具有上表面110u。
如第16A圖所示，可採用例如是沉積/曝光/顯影製程，形成閘極123g及掃描線122於基板110之上表面110u上。
如第16B圖所示，可採用例如是沈積或塗佈製程，形成第一絕緣層1231覆蓋閘極123g及掃描線122(被覆蓋的結構以虛線表示)。
如第16C圖所示，可採用例如是沉積/曝光/顯影製 程，同時形成通道層123p及吸收層124於第一絕緣層1231上，其中通道層123p的區域對應於閘極123g，而吸收層124包括第一部分1241及第二部分1242。
如第16D圖所示，可採用例如是沉積/曝光/顯影製程，形成資料線121、源極123s及汲極123d於第一絕緣層1231上，其中資料線121、源極123s及汲極123d覆蓋吸收層124之第二部分1242的至少一部分，本例之資料線121、源極123s及汲極123d完全覆蓋吸收層124之第二部分1242。此外，源極123s及汲極123d連接於通道層123p。
如第16E圖所示，可採用例如是沈積或塗佈製程，形成第二絕緣層1232覆蓋通道層123p、吸收層124(繪示於第16C圖)、源極123s及汲極123d(被覆蓋的結構以虛線表示)。
然後，可採用例如是圖案化技術，形成第二開孔1232a於第二絕緣層1232，其中第二開孔1232a露出吸收層124之第二部分1242。
然後，可採用例如是沉積/曝光/顯影製程，形成第10A圖之畫素電極125於第二絕緣層1232上，其中畫素電極125的區域對應吸收層124之第一部分1241，而畫素電極125經由對應之第二開孔1232a電性連接吸收層124之第二部分1242。
此外，第11A及12圖之薄膜電晶體矩陣面板的製造方法相似於第10A圖之薄膜電晶體矩陣面板的製造方法，容此不再贅述。
依據上述實施例的揭露，吸收層124之一部分可與主 動元件123電性連接，而另一部分可與主動元件123電性隔離；或者，整個吸收層124可與主動元件123電性連接或電性隔離。若吸收層124與主動元件123電性連接的話，儘量避免光線受到光線照射，此可藉由遮光結構(如源極、汲極、資料線及/或掃描線)覆蓋吸收層124而遮蔽光線來達成，但若吸收層124與主動元件123電性隔離的話，光線可照射或不照射吸收層124。此外，吸收層之至少一部分重疊於數條資料線中至少一者的至少一部分、數條掃描線中至少一者的至少一部分、數個汲極中至少一者的至少一部分及/或數個源極中至少一者的至少一部分，其中吸收層可位於此些結構上方，然亦可位於此些結構下方，實際應用可視主動元件的種類而定，本發明實施例不加以限制。本發明實施例中主動元件的種類不限於上述四種，其可為任何型態的主動元件。此外，薄膜電晶體矩陣面板100可應用於任何種類的顯示面板，如液晶顯示面板、3D顯示面板、主動陣列有機發光二極體(active-matrix organic light-emitting diode)顯示面板。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧薄膜電晶體矩陣面板
110‧‧‧基板
110u‧‧‧上表面
120、220、320、420‧‧‧畫素陣列
121‧‧‧資料線
122‧‧‧掃描線
123‧‧‧主動元件
123d‧‧‧汲極
123g‧‧‧閘極
123p‧‧‧通道層
123s‧‧‧源極
1231‧‧‧第一絕緣層
1231a、1231a1、1231a2‧‧‧第一開孔
1232‧‧‧第二絕緣層
1232a‧‧‧第二開孔
1233‧‧‧電連接部
1234‧‧‧閘極介電層
124‧‧‧吸收層
1241‧‧‧第一部分
1242‧‧‧第二部分
125‧‧‧畫素電極
PI‧‧‧畫素區域
第1A圖繪示依照本發明一實施例之薄膜電晶體矩陣 面板的俯視圖。
第1B圖繪示第1A圖中局部1B’的放大圖。
第1C圖繪示第1B圖中方向1C-1C’的剖視圖。
第2A圖繪示依照本發明另一實施例之薄膜電晶體矩陣面板之主動元件的俯視圖。
第2B圖繪示第2A圖中方向2B-2B’的剖視圖。
第3圖繪示依照本發明另一實施例之薄膜電晶體矩陣面板之主動元件的剖視圖。
第4A圖繪示依照本發明另一實施例之薄膜電晶體矩陣面板之畫素陣列的局部俯視圖。
第4B圖繪示第4A圖中沿方向4B-4B’的剖視圖。
第5A圖繪示依照本發明另一實施例之薄膜電晶體矩陣面板之畫素陣列的局部俯視圖。
第5B圖繪示第5A圖中沿方向5B-5B’的剖視圖。
第6圖繪示依照本發明另一實施例之薄膜電晶體矩陣面板之畫素陣列的局部俯視圖。
第7A圖繪示依照本發明另一實施例之薄膜電晶體矩陣面板之畫素陣列的局部俯視圖。
第7B圖繪示第7A圖中沿方向7B-7B’的剖視圖。
第8A圖繪示依照本發明另一實施例之薄膜電晶體矩陣面板之畫素陣列的局部俯視圖。
第8B圖繪示第8A圖中沿方向8B-8B’的剖視圖。
第9圖繪示依照本發明另一實施例之薄膜電晶體矩陣面板之畫素陣列的局部俯視圖。
第10A圖繪示依照本發明另一實施例之薄膜電晶體矩 陣面板之畫素陣列的局部俯視圖。
第10B圖繪示第10A圖中沿方向10B-10B’的剖視圖。
第11A圖繪示依照本發明另一實施例之薄膜電晶體矩陣面板之畫素陣列的局部俯視圖。
第11B圖繪示第11A圖中沿方向11B-11B’的剖視圖。
第12圖繪示依照本發明另一實施例之薄膜電晶體矩陣面板之畫素陣列的局部俯視圖。
第13A至13E圖繪示依照第1B圖之薄膜電晶體矩陣面板的製造方法過程圖。
第14A至14E圖繪示依照第4A圖之薄膜電晶體矩陣面板的製造方法過程圖。
第15A至15E圖繪示依照第7A圖之薄膜電晶體矩陣面板的製造方法過程圖。
第16A至16E圖繪示依照第10A圖之薄膜電晶體矩陣面板的製造方法過程圖。
110‧‧‧基板
110u‧‧‧上表面
120‧‧‧畫素陣列
121‧‧‧資料線
123d‧‧‧汲極
123g‧‧‧閘極
123p‧‧‧通道層
123s‧‧‧源極
1231‧‧‧第一絕緣層
1231a‧‧‧第一開孔
1232‧‧‧第二絕緣層
1232a‧‧‧第二開孔
1233‧‧‧電連接部
124‧‧‧吸收層
1241‧‧‧第一部分
1242‧‧‧第二部分
125‧‧‧畫素電極

Claims (21)

  1. 一種薄膜電晶體矩陣面板，包括：一基板，具有一上表面；一畫素陣列，形成於該基板之該上表面上，且包括：複數條資料線；複數條掃描線，與該些資料線定義複數個畫素區域；複數個主動元件，各該主動元件形成於對應之該畫素區域內且包括一通道層；以及一吸收層，與該通道層形成於同一層結構中，且該吸收層的材料與該通道層相同。
  2. 如申請專利範圍第1項所述之薄膜電晶體矩陣面板，其中各該主動元件包括一源極及一汲極，該吸收層之至少一部分重疊於該些源極、該些汲極、該些資料線及該些掃描線之至少一者。
  3. 如申請專利範圍第1項所述之薄膜電晶體矩陣面板，其中各該主動元件更包括一源極及一汲極，該通道層連接於該源極與該汲極，該吸收層包括一第一部分及一第二部分，該吸收層之該第一部分、該源極、該汲極及該通道層形成於該基板之該上表面上，而該吸收層之該第二部分覆蓋該些資料線、該源極與該汲極中至少一者。
  4. 如申請專利範圍第3項所述之薄膜電晶體矩陣面 板，其中該畫素陣列更包括一第一絕緣層覆蓋該源極、該汲極、該通道層及該吸收層，且具有一第一開孔露出該吸收層之該第二部分；各該主動元件更包括：一閘極，形成於該第一絕緣層上，該閘極之區域對應該通道層；一電連接部，經由該第一開孔接觸該吸收層之該第二部分；以及一第二絕緣層，覆蓋該閘極與該電連接部並具有一第二開孔露出該電連接部；該畫素陣列更包括：複數個畫素電極，形成於該第二絕緣層上，各該畫素電極經由對應之該第二絕緣層之該第二開孔電性連接對應之該電連接部。
  5. 如申請專利範圍第1項所述之薄膜電晶體矩陣面板，其中整個該吸收層及該通道層形成於該基板之該上表面上。
  6. 如申請專利範圍第1項所述之薄膜電晶體矩陣面板，其中各該主動元件包括一閘極、一源極、一汲極及一絕緣層，該閘極形成於該基板之該上表面上，該絕緣層覆蓋該閘極，該源極、該汲極、該通道層、該吸收層形成於該絕緣層上，該吸收層之一部分覆蓋該源極及該汲極。
  7. 如申請專利範圍第1項所述之薄膜電晶體矩陣面 板，其中該畫素陣列更包括複數個畫素電極，各該畫素電極接觸該吸收層。
  8. 如申請專利範圍第1項所述之薄膜電晶體矩陣面板，其中各該主動元件包括一閘極、一源極及一汲極，該閘極覆蓋於該基板之該上表面上，該畫素陣列更包括一絕緣層覆蓋該閘極，該源極、該汲極、該通道層、該吸收層形成於該絕緣層上，該源極及該汲極覆蓋該吸收層之一部分。
  9. 如申請專利範圍第1項所述之薄膜電晶體矩陣面板，其中該畫素陣列更包括複數個畫素電極，該吸收層包括彼此分離之一第一部分與一第二部分，該第一部分之區域對應該畫素電極，而該第二部分電性連接於該主動元件之一汲極。
  10. 如申請專利範圍第1項所述之薄膜電晶體矩陣面板，其中各該畫素陣列更包括複數個畫素電極，該吸收層包括彼此連接之一第一部分與一第二部分，該第一部分之區域對應該畫素電極，而該第二部分電性連接於該主動元件之一汲極。
  11. 如申請專利範圍第1項所述之薄膜電晶體矩陣面板，其中該吸收層係銦、鋁、鎵、錫、鉿或其組合摻雜於氧化鋅而形成。
  12. 一種薄膜電晶體矩陣面板的製造方法，包括：提供一基板，該基板具有一上表面；以及形成一畫素陣列於該基板之該上表面，且包括：形成複數條資料線於該基板上；形成複數條掃描線於該基板上，其中該些掃描線與該些資料線定義複數個畫素區域；及同時形成一主動元件之一通道層及一吸收層，使該吸收層與該通道層形成於同一層結構中，且該吸收層的材料與該通道層相同。
  13. 如申請專利範圍第12項所述之製造方法，其中於形成該些資料線於該基板包括：形成該主動元件之一汲極及一源極於該基板之該上表面上；於同時形成該主動元件之該通道層及該吸收層之該步驟中，該通道層及該吸收層之一第一部分形成於該基板之該上表面，而該吸收層之一第二部分覆蓋該些資料線、該源極與該汲極中至少一者。
  14. 如申請專利範圍第13項所述之製造方法，其中於形成該畫素陣列於該基板之該上表面包括：形成一第一絕緣層覆蓋該源極、該汲極、該通道層及該吸收層；形成一第一開孔於該第一絕緣層，其中該第一開孔露出該吸收層之該第二部分； 形成一閘極於該第一絕緣層上，其中該閘極的區域對應該通道層；形成一電連接部於該第一絕緣層上，其中該電連接部經由該第一開孔接觸該吸收層之該第二部分；形成一第二絕緣層覆蓋該閘極及該電連接部；形成一第二開孔於該第二絕緣層，其中該第二開孔露出該電連接部；以及形成複數個透明畫素電極於該第二絕緣層上，其中各該畫素電極經由對應之該第二開孔電性連接該吸收層之該第二部分。
  15. 如申請專利範圍第12項所述之製造方法，其中於同時形成該主動元件之該通道層及該吸收層之該步驟中，整個該吸收層及該通道層覆蓋於該基板之該上表面上。
  16. 如申請專利範圍第12項所述之製造方法，其中於形成該畫素陣列於該基板之該上表面包括：形成該主動元件之一閘極於該基板之該上表面；形成一絕緣層覆蓋該閘極；於形成該些資料線於該基板包括：形成該主動元件之一汲極及一源極於該絕緣層上；於同時形成該主動元件之該通道層及該吸收層之該步驟中，該通道層、該吸收層覆蓋於該絕緣層，而該吸收層之一部分覆蓋於該源極及該汲極上。
  17. 如申請專利範圍第12項所述之製造方法，其中於形成該畫素陣列於該基板之該上表面包括：形成複數個畫素電極，其中各該畫素電極接觸該吸收層。
  18. 如申請專利範圍第12項所述之製造方法，其中於形成該畫素陣列於該基板之該上表面包括：形成該主動元件之一閘極於該基板之該上表面上；形成一絕緣層覆蓋該閘極；於同時形成該主動元件之該通道層及該吸收層之該步驟中，該通道層及該吸收層形成於該絕緣層上；於形成該些資料線於該基板包括：形成該主動元件之一汲極及一源極覆蓋該絕緣層上，其中該源極及該汲極覆蓋該吸收層之一部分。
  19. 如申請專利範圍第12項所述之製造方法，其中於同時形成該主動元件之該通道層及該吸收層之該步驟中，該吸收層包括彼此分離之一第一部分與一第二部分；於形成該畫素陣列於該基板之該上表面包括：形成複數個畫素電極，其中該畫素電極之區域對應該第一部分；其中，該第二部分與該主動元件之一汲極係電性連接。
  20. 如申請專利範圍第12項所述之製造方法，其中於 同時形成該主動元件之該通道層及該吸收層之該步驟中，該吸收層包括彼此連接之一第一部分與一第二部分；於形成該畫素陣列於該基板之該上表面包括：形成複數個畫素電極，其中該畫素電極之區域對應該第一部分；其中，該第二部分與該主動元件之一汲極係電性連接。
  21. 如申請專利範圍第12項所述之製造方法，其中該吸收層係銦、鋁、鎵、錫、鉿或其組合摻雜於氧化鋅而形成。
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TWI668870B (zh) * 2016-12-15 2019-08-11 財團法人工業技術研究院 電晶體裝置
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* Cited by examiner, † Cited by third party
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TWI402593B (zh) * 2010-12-30 2013-07-21 Ind Tech Res Inst 畫素陣列的製作方法

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