TWI402593B - 畫素陣列的製作方法 - Google Patents

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TWI402593B TW099146762A TW99146762A TWI402593B TW I402593 B TWI402593 B TW I402593B TW 099146762 A TW099146762 A TW 099146762A TW 99146762 A TW99146762 A TW 99146762A TW I402593 B TWI402593 B TW I402593B
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Description

畫素陣列的製作方法
本發明是有關於一種畫素陣列的製作方法，且特別是有關於一種在可撓性基板上製作畫素陣列的方法。
隨著顯示技術的突飛猛進，顯示器已從早期的陰極射線管(CRT)顯示器逐漸地發展到目前的平面顯示器(Flat Panel Display,FPD)。相較於硬質載板(諸如玻璃基板)所構成的平面顯示器，由於可撓性基板(諸如塑膠基板)具有可撓曲及耐衝擊等特性，因此近年來已著手研究將主動元件，例如薄膜電晶體，製作於可撓性基板上的可撓式顯示器。
然而，可撓性基板通常具有較大的熱膨脹係數，在可撓式顯示器的製程中，可撓性基板會因環境溫度變化而膨脹或收縮。因此，在可撓性基板上製作薄膜電晶體往往需要克服對位精準度不高以及溫度限制相關的問題。
一種利用捲對捲製程(roll-to-roll process)在可撓性基板上製作薄膜電晶體的技術遂被提出，例如，美國專利US 7202179、US 7248306、US 7341839、US 7541227、US 7521313、US 7585424、US 20060134922、US 20070040491、US 20070117278、US 20080185591、US 20080248605、US 7248306、US 20060017875、US 20080248605等。捲對捲製程具有低建廠成本、大面積化 之優勢，相當適合應用於薄膜電晶體相關的製程中。
本發明提供一種畫素陣列的製作方法，具備高對位精準度而呈現理想的製作良率。
本發明提出一種畫素陣列的製作方法，包括於一基板上形成一第一金屬層，並且圖案化第一金屬層以形成多條資料線以及位在各資料線旁的多個汲極圖案，其中資料線與汲極圖案彼此分離。接著，於基板上全面地形成一氧化物半導體層。於基板上全面地形成一第一絕緣層，且第一絕緣層覆蓋住氧化半導體層。於第一絕緣層上形成一第二金屬層，並且圖案化第二金屬層以形成多條掃描線，掃描線相交於資料線以及汲極圖案。以掃描線為罩幕，圖案化氧化物半導體層以及第一絕緣層而形成位在各掃描線下的多個氧化物半導體通道，其中各氧化物半導體通道位在其中一條資料線與其中一個汲極圖案之間。
基於上述，本發明利用製程步驟的調整，在氧化物半導體層形成後才製作掃描線，所以畫素陣列中閘極與通道層自行對位而不容易有對位不準的問題發生。另外，本案使用氧化物半導體材料作為薄膜電晶體的通道，其不需以額外的摻雜製程就可以具備歐姆接點(ohmic contact)的特性，而可以省略高溫製程以提高製作良率。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1D繪示為本發明第一實施例的畫素陣列的製作方法的上視示意圖，而圖2A至圖2D分別為沿圖1A至圖1D中的剖線I-I’所繪示的剖面示意圖。請先同時參照圖1A與圖2A，本實施例的製作方法例如是於一基板10上形成一第一金屬層(未繪示)，並且進行一第一道微影蝕刻製程(photolithography and etch process)以將第一金屬層(未繪示)圖案化以形成多條資料線112以及位在各資料線112旁的多個汲極圖案114，其中資料線112與汲極圖案114彼此分離。
在本實施例中，基板10的材質例如是塑膠、金屬或是不銹鋼等可撓性的材質。因此，基板10具備可撓折的特性，可用以製作可撓特性的產品。另外，第一金屬層(未繪示)的材質可選自於由鈦、鋁、鉬、鉻、鉬鎢合金、銦錫氧化物(ITO)或上述組合所構成的族群。第一金屬層(未繪示)的厚度通常設定介於100nm~400nm之間。在一實施例中，第一金屬層(未繪示)可以是單層材料層所構成也可選擇以多層材料層堆疊而成。舉例而言，資料線112與汲極圖案114可以由鈦/鋁、鈦/鉬、鈦/鋁/鈦、鈦/鋁/鉬、鉬/鋁/鉬、鋁/ITO的疊層所構成。具體而言，形成第一金屬層(未繪示)的方式可以是捲對捲濺鍍法。
然後，請同時參照圖1B以及圖2B，於基板10上全面性地形成氧化物半導體層120以及第一絕緣層130。由於氧化物半導體層120以及第一絕緣層130係全面性地形 成於基板10上，故圖1B的上視圖中無法繪示出兩膜層的邊界。不過，由圖2B可知，本實施例係使得氧化物半導體層120以及第一絕緣層130依序地疊至於基板10上。換言之，在此步驟中，本實施例在形成氧化物半導體層120之前，係先於基板10上形成資料線112以及汲極圖案114。氧化物半導體層120以及第一絕緣層130例如未被圖案化而全面性地覆蓋住資料線112以及汲極圖案114。
氧化物半導體層120的材質包括氧化鋅、銦鎵鋅氧化物或銦鋅錫氧化物。更具體而言，氧化物半導體層120還具有一摻質，且本實施例所採用的摻質選自於由銦、鋁、鎵、錫或上述之組合所構成的族群。也就是說，氧化物半導體層120質可以是摻雜有銦、鋁、鎵、錫或上述之組合的金屬氧化物半導體薄膜。氧化物半導體層120的厚度通常設定介於10nm~150nm之間。第一絕緣層130的材質則可以是氮化矽(Si3N4)、氧化矽(SiO2)、氧化鋁(Al2O3)、氧化鉭(Ta2O5)、氧化鉿(HfO2)、或是氧化鈦(TiO2)等。第一絕緣層130的厚度通常設定介於100nm~500nm之間。由於基板10為可撓性的基板，本實施例可採用捲對捲濺鍍製程來製作氧化物半導體層120以及第一絕緣層130。
之後，請同時參照圖1C以及圖2C，於第一絕緣層130上形成第二金屬層(未繪示)並且進行第二道微影蝕刻製程以將第二金屬層(未繪示)圖案化成多條掃描線142。掃描線142例如與資料線112相交。在本實施例中，掃描線142的延伸方向例如係垂直於資料線112的延伸方向。因此， 掃描線142可局部地重疊於資料線112以及汲極圖案114，其中資料線112以及汲極圖案114重疊於掃描線142的部份定義為源極112A以及汲極114A。另外，位在源極112A與汲極114A之間的掃描線142則可定義為閘極142A。
第二金屬層(未繪示)的材質可以選用鈦、鋁、鉬、鉻、鉬鎢合金、ITO或上述組合所構成的族群，當然第二金屬層(未繪示)可以是單層材料層所構成，也可選擇以多層材料層堆疊而成。也就是說，本實施例的第一金屬層與第二金屬層可以選用的材質與疊層結構相似。當然，第二金屬層(未繪示)的形成方式也可以是捲對捲濺鍍製程。第二金屬層(未繪示)的厚度通常設定介於100nm~400nm之間。
隨之，請同時參照圖1D以及圖2D，以掃描線142為罩幕，圖案化第一絕緣層130以及氧化物半導體層120。此時，第一絕緣層130以及氧化物半導體層120分別被圖案化成第一圖案化絕緣層132以及圖案化氧化物半導體層122，其中圖案化氧化物半導體層122包括多個氧化物通道122A。此時，基板10上所配置的元件構成一畫素陣列100。
第一圖案化絕緣層132以及圖案化氧化物半導體層122的輪廓與掃描線142的輪廓一致，其中每一條掃描線142下方的圖案化氧化物半導體層122實質上包括多個氧化物半導體通道122A。各氧化物半導體通道122A例如位在其中一個源極112A與其中一個汲極114A之間並且對應於其中一個閘極142A。閘極142A、源極112A、汲極114A 以及對應的氧化物半導體通道122A共同構成了一薄膜電晶體TFT。在本實施例中，閘極142A與氧化物半導體通道122A可自行對準(self-aligned)，而不容易有對位誤差(mis-alignment)產生，而使本實施例的製作方法具有理想的製作良率。另外，各掃描線142下方的氧化物通道122例如是連接在一起，但本發明不以此為限。
在本實施例中，汲極圖案114實質上包括了與掃描線142重疊的汲極114A以及主體部114B。主體部114B連接於汲極114A並且不與掃描線142重疊。當畫素陣列100應用於反射式顯示面板時，主體部114B可以直接作為畫素電極，以提供光線反射的功能。不過，本發明並不以此為限，圖3A繪示為本發明第二實施例的畫素陣列，而圖3B為沿圖3A中的剖線I-I’所繪示的剖面示意圖。請同時參照圖3A與圖3B，除了圖1D與圖2D中繪示的所有元件之外，畫素陣列100’更包括有一第二絕緣層150以及多個畫素電極160。
在本實施例中，第二絕緣層150例如具有多個開口152，各開口152暴露出汲極圖案114的主體部114B。畫素電極160配置於第二絕緣層150上並透過對應的一個開口152電性連接於汲極圖案114的主體部114B。此外，本實施例的畫素電極160進一步重疊於其中一條掃描線142，以構成儲存電容(capacitor)C。也就是說，本實施例可以採用汲極圖案114以外的另一層導電層來構成畫素電極160，其中畫素電極160可以是透明導電材質製作而成。 另外，第二絕緣層150以及畫素電極160可以採用網印法、噴印法或是捲對捲濺鍍法製作而成。第二絕緣層150的厚度通常設定介於100nm~500nm之間。
在一實施例中，可進一步於各畫素電極160上形成有機發光層以及陽極，以形成有機發光二極體畫素陣列基板。當然，配置有畫素陣列100’的基板10也可以應用於其他型態之顯示面板，如電濕潤顯示面板、液晶顯示面板、電泳顯示面板等。當然，本畫素陣列100’亦不限於顯示器之應用，例如畫素電極160上可以形成有光感應二極體，以構成光感應陣列；亦可以於畫素電極160上形成電阻值隨壓力變化之碳膠導電薄膜，以構成主動式壓力感測器陣列。
圖4A至圖4D繪示為本發明第三實施例的畫素陣列的製作方法的上視示意圖，而圖5A至圖5D分別為沿圖4A至圖4D中的剖線II-II’所繪示的剖面示意圖。請先參同時參照圖4A與圖5A，於一基板20上全面地形成一氧化物半導體層210，其中氧化物半導體層210的材質以及製作方法可以參照於第一實施例，而在此不另贅述。另外，基板20也同樣可選擇塑膠或是金屬等可撓性基板。
接著，請同時參照圖4B以及圖5B，於圖案化半導體層210上形成第一金屬層(未繪示)並進行一第一道微影蝕刻製程以將第一金屬層(未繪示)圖案化成多條資料線222以及多個汲極圖案224。也就是說，本實施例係在形成資料線222以及汲極圖案224之前，係先於基板20上形成氧 化物半導體層210。因此，部份的氧化物半導體層210會被資料線222以及汲極圖案224遮蔽而位在資料線222以及汲極圖案224下方。此外，在形成資料線222以及汲極圖案224後，本實施例例如繼續地形成第一絕緣層230於基板20上。
之後，請同時參照圖4C以及圖5C，於第一絕緣層230上形成第二金屬層(未繪示)並進行一第二道微影蝕刻製程，圖案化第二金屬層(未繪示)以形成多條掃描線242。與前述實施例相似地，掃描線242相交於資料線222以及汲極圖案224以在資料線222以及汲極圖案224中定義出源極222A以及汲極224A，且位在源極222A以及汲極224A之間的掃描線242則定義為閘極242A。此外，本實施例的汲極圖案224除了重疊於掃描線242的汲極224A外，更包括一連接於汲極224A的主體部224B，其中主體部224B不與掃描線242重疊。
隨後，請同時參照圖4D以及圖5D，以掃描線242為罩幕，圖案化第一絕緣層230以及圖案化未被資料線222以及汲極圖案224所遮蔽的部份氧化物半導體層210，而形成第一圖案化絕緣層232以及圖案化氧化物半導體層212。圖案化氧化物半導體層212具有多個氧化物半導體通道212A，且各氧化物半導體通道212A位在其中一個源極222A以及其中一個汲極224A之間。此時，閘極242A、源極222A、汲極224A以及對應的氧化物半導體通道212A共同構成一薄膜電晶體TFT。汲極圖案224的主體部224B 連接於薄膜電晶體TFT而可以作為畫素電極。如此一來，配置基板20上的這些構件可共同構成一畫素陣列200。
另外，圖6A繪示為本發明第四實施例的畫素陣列，而圖6B為沿圖6A中的剖線II-II’所繪示的剖面示意圖。請同時參照圖6A與圖6B，除了圖4D與圖5D中繪示的所有元件之外，畫素陣列200’更包括有一第二絕緣層250以及多個畫素電極260。
在本實施例中，第二絕緣層250例如具有多個開口252，各開口252暴露出汲極圖案224的主體部224B。畫素電極260配置於第二絕緣層250上並透過對應的開口252電性連接於汲極圖案224的主體部224B。此外，本實施例的畫素電極260進一步重疊於其中一條掃描線242，以構成儲存電容C。也就是說，本實施例以另一導電層配置於汲極圖案224的主體部224B而構成畫素電極260，其中畫素電極260可以是透明導電材質製作而成。在一實施例中，各畫素電極260上可以形成有機發光層以及陽極而使得配置有畫素陣列200’的基板20成為一有機發光二極體畫素陣列基板。當然，配置有畫素陣列200’的基板20也可以應用於其他型態之顯示面板，如電濕潤顯示面板、液晶顯示面板、電泳顯示面板等。當然，本畫素陣列亦不限於顯示器之應用，例如畫素電極260上可以形成有光感應二極體以構成光感應陣列；亦可以於畫素電極260上形成電阻值隨壓力變化之碳膠導電薄膜，以構成主動式壓力感測器陣列。
除此之外，圖7A至圖7D繪示為本發明第五實施例的畫素陣列的製作方法的上視示意圖，而圖8A至圖8D分別為沿圖7A至圖7D中的剖線III-III’所繪示的剖面示意圖。請同時參照圖7A與圖8A，本實施例的製作方法與其前述第一實施例大致相同。首先，於基板30上形成多條資料線312以及多個汲極圖案314。接著，請同時參照圖7B以及圖8B，於基板30上依序形成氧化物半導體層320以及第一絕緣層330，其中氧化物半導體層320具有多個溝槽(gap)G。溝槽G將氧化物半導體層320畫分成多個彼此分離的條狀圖案。在本實施例中，溝槽G的間距例如是相同於資料線312的間距，且溝槽G的延伸方向平行於資料線312。溝槽G的最小寬度則由氧化物半導體層320的線距製程蝕刻能力所決定，一般薄膜電晶體陣列製程至少可以做到4微米(um)之線距。
接著，請同時參照圖7C以及圖8C，於第一絕緣層330上形成多條掃描線342。掃描線342相交於資料線312以及汲極圖案314以在掃描線342、資料線312以及汲極圖案314上分別地定義出閘極342A、源極312A以及汲極314A。另外，汲極圖案314除了汲極314A外更包括有不與掃描線342重疊的主體部314B。氧化物半導體層320的溝槽G例如位在主體部314B上方。
隨後，請同時參照圖7D以及圖8D，以掃描線342為罩幕圖案化第一絕緣層330以及氧化物半導體層320以形成第一圖案化絕緣層332以及圖案化氧化物半導體層 322。此時，基板30上所配置的元件構成一畫素陣列300。
第一圖案化絕緣層332以及圖案化氧化物半導體層322的輪廓與掃描線342的輪廓一致，其中每一條掃描線342下方的圖案化氧化物半導體層322實質上包括多個氧化物半導體通道322A。各氧化物半導體通道322A例如位在一個源極312A與一個汲極314A之間並且對應於閘極342A。閘極342A、源極312A、汲極314A以及對應的氧化物半導體通道322A共同構成了一薄膜電晶體TFT。在本實施例中，閘極342A與氧化物半導體通道322A可在圖案化的過程中自行對準而不容易有對位誤差產生，因此本實施例的製作方法具有理想的製作良率。另外，各掃描線342下方的氧化物半導體通道322A例如是透過溝槽G的設置而彼此分離的。如此一來，各薄膜電晶體TFT可以彼此獨立而具備理想的特性。
圖9A至圖9D繪示為本發明第六實施例的畫素陣列的製作方法的上視示意圖，而圖10A至圖10D分別為沿圖9A至圖9D中的剖線IV-IV’所繪示的剖面示意圖。請同時參照圖9A與圖10A，本實施例的製作方法與其前述第三實施例大致相同。首先，於基板40上形成氧化物半導體層410，其中氧化物半導體層410具有多個溝槽G。溝槽G將氧化物半導體層410畫分成多個彼此分離的條狀圖案。接著，請同時參照圖9B以及圖10B，於基板40上形成多條資料線422、多個汲極圖案424以及第一絕緣層430。在本實施例中，溝槽G的間距例如是相同於資料線422的間 距，且溝槽G的延伸方向平行於資料線422。
接著，請同時參照圖9C以及圖10C，於第一絕緣層430上形成多條掃描線442。掃描線442相交於資料線422以及汲極圖案424以在掃描線442、資料線422以及汲極圖案424上分別地定義出閘極442A、源極422A以及汲極424A。另外，汲極圖案424除了汲極424A外更包括有不與掃描線442重疊的主體部424B。氧化物半導體層410的溝槽G例如位在主體部424B之下。
隨後，請同時參照圖9D以及圖10D，以掃描線442為罩幕來圖案化第一絕緣層430以及未被資料線422遮蔽的氧化物半導體層410以形成第一圖案化絕緣層432以及圖案化氧化物半導體層412。此時，基板40上所配置的元件構成一畫素陣列400。
第一圖案化絕緣層432以及圖案化氧化物半導體層412的輪廓與掃描線442以及資料線422的輪廓一致，其中每一條掃描線442下方的圖案化氧化物半導體層412實質上包括多個氧化物半導體通道412A。各氧化物半導體通道412A例如位在一個源極422A與一個汲極424A之間並且對應於閘極442A。閘極442A、源極422A、汲極424A以及對應的氧化物半導體通道412A共同構成了一薄膜電晶體TFT。在本實施例中，閘極442A與氧化物半導體通道412A可自行對準，不容易有對位誤差產生，而使本實施例的製作方法具有理想的製作良率。另外，各掃描線442下方的氧化物通道412例如是透過溝槽G的設置而彼此分 離的。如此一來，各薄膜電晶體TFT可以彼此獨立而具備理想的特性。
上述實施例中可以採用捲對捲濺鍍製程來形成各個膜層，其中部分膜層更可以連續地沉積。因此，圖11所繪示的捲對捲濺鍍機可用於本發明的製作方法中。請參照圖11，捲對捲濺鍍機(roll to roll sputter)500包括有一捲動軸(drum)510、多個沉積腔體(deposition section)DS、多個隔絕腔體(separation section)SS以及一預處理腔體(pre-treatment section)PS。預處理腔體PS位在捲對捲濺鍍機500的一側，而沉積腔體DS與隔絕腔體SS交替地設置並環繞於捲動軸510。進行捲對捲濺鍍法時，基板(未繪示)沿著捲動軸510被捲動而在不同的沉積腔體DS完成不同膜層的沉積。沉積腔體DS中的濺鍍槍之電源種類可以為射頻(radio frequency,RF)濺鍍、磁控濺鍍(magnetron sputtering,MF)、直流(direct current,DC)濺鍍、脈衝直流(pulse DC)濺鍍等。沈積時腔體的壓力介於1~10-4 Pa之間，沈積時通入的氣體可以為Ar、O2、N2等，氣體的流量介於0~200sccm之間。沈積時捲動軸510之轉動速度介於0.1 m/min~10 m/min之間。捲動軸510在薄膜沈積時溫度可以設定在-15℃~80℃之間，但一般多為在室溫下進行薄膜沈積。
綜上所述，本發明不限定各製程步驟的順序。無論各步驟的順序為何，只要採用掃描線為罩幕來圖案化氧化物半導體層就可以使得閘極與對應的氧化物半導體通道自行 對準。如此一來，畫素陣列的製作方法不容易發生對位誤差，而應用於可撓性產品時可以具有理想的製程良率。另外，本案使用氧化物半導體材料作為薄膜電晶體的通道，其不需以額外的摻雜製程就可以具備歐姆接點(ohmic contact)的特性，而可以省略高溫製程以提高製作良率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10、20、30、40‧‧‧基板
100、100’、200、200’、300、400‧‧‧畫素陣列
112、222、312、422‧‧‧資料線
112A、222A、312A、422A‧‧‧源極
114、224、314、424‧‧‧汲極圖案
144A、224A、314A、424A‧‧‧汲極
114B、224B、314B、424B‧‧‧主體部
120、210、320、410‧‧‧氧化物半導體層
122、212、322、412‧‧‧圖案化氧化半導體層
122A、212A、322A、412A‧‧‧氧化物半導體通道
130、230、330、430‧‧‧第一絕緣層
132、232、332、432‧‧‧第一圖案化絕緣層
142、242、342、442‧‧‧掃描線
142A、242A、342A、442A‧‧‧閘極
150、250‧‧‧第二絕緣層
152、252‧‧‧開口
160、260‧‧‧畫素電極
500‧‧‧捲對捲濺鍍機
510‧‧‧捲動軸
C‧‧‧儲存電容
DS‧‧‧沉積腔體
G‧‧‧溝槽
I-I’、II-II’、III-II’、IV-IV’‧‧‧剖線
PS‧‧‧預處理腔體
SS‧‧‧隔絕腔體
TFT‧‧‧薄膜電晶體
圖1A至圖1D繪示為本發明第一實施例的畫素陣列的製作方法的上視示意圖。
圖2A至圖2D分別為沿圖1A至圖1D中的剖線I-I’所繪示的剖面示意圖。
圖3A繪示為本發明第二實施例的畫素。
圖3B為沿圖3A中的剖線I-I’所繪示的剖面示意圖。
圖4A至圖4D繪示為本發明第三實施例的畫素陣列的製作方法的上視示意圖。
圖5A至圖5D分別為沿圖4A至圖4D中的剖線II-II’所繪示的剖面示意圖。
圖6A繪示為本發明第四實施例的畫素陣列。
圖6B為沿圖6A中的剖線II-II’所繪示的剖面示意圖。
圖7A至圖7D繪示為本發明第五實施例的畫素陣列 的製作方法的上視示意圖。
圖8A至圖8D分別為沿圖7A至圖7D中的剖線III-III’所繪示的剖面示意圖。
圖9A至圖9D繪示為本發明第六實施例的畫素陣列的製作方法的上視示意圖。
圖10A至圖10D分別為沿圖9A至圖9D中的剖線IV-IV’所繪示的剖面示意圖。
圖11繪示一種捲對捲濺鍍機的示意圖。
30‧‧‧基板
300‧‧‧畫素陣列
312‧‧‧資料線
314‧‧‧汲極圖案
314A‧‧‧汲極
314B‧‧‧主體部
322‧‧‧圖案化氧化半導體層
332‧‧‧第一圖案化絕緣層
342‧‧‧掃描線
G‧‧‧溝槽
III-III’‧‧‧剖線

Claims (14)

  1. 一種畫素陣列的製作方法，包括：於一基板上形成一第一金屬層，並且圖案化該第一金屬層以形成多條資料線以及位在各該資料線旁的多個汲極圖案，其中該些資料線與該些汲極圖案彼此分離；於該基板上全面地形成一氧化物半導體層，並在該氧化物半導體層中形成多條溝槽，該些溝槽實質上平行於該些資料線，而該些溝槽各自位在相鄰兩條資料線之間；於該基板上全面地形成一第一絕緣層，且該第一絕緣層覆蓋住該氧化半導體層；於該第一絕緣層上形成一第二金屬層，並且圖案化該第二金屬層以形成多條掃描線，該些掃描線相交於該些資料線以及該些汲極圖案，且該些溝槽使各該掃描線下方的該些氧化物半導體通道彼此斷開；以及以該些掃描線為罩幕，圖案化該氧化物半導體層以及該第一絕緣層而形成位在各該掃描線下的多個氧化物半導體通道，其中各該氧化物半導體通道位在其中一條資料線與其中一個汲極圖案之間。
  2. 如申請專利範圍第1項所述之畫素陣列的製作方法，其中形成該第一金屬層、該氧化物半導體層、該第一絕緣層以及該第二金屬層至少一者的方法包括一捲對捲濺鍍法。
  3. 如申請專利範圍第1項所述之畫素陣列的製作方法，其中在形成該氧化物半導體層之前，係先於該基板上 形成該些資料線以及該些汲極圖案。
  4. 如申請專利範圍第1項所述之畫素陣列的製作方法，其中在形成該些資料線以及些汲極圖案之前，係先於該基板上形成該氧化物半導體層。
  5. 如申請專利範圍第1項所述之畫素陣列的製作方法，更包括於該基板上形成一第二絕緣層，覆蓋住該些掃描線、該些資料線以及該些汲極圖案。
  6. 如申請專利範圍第5項所述之畫素陣列的製作方法，其中形成該第二絕緣層的方法包括一網印法、一噴印法或是一捲對捲濺鍍法。
  7. 如申請專利範圍第5項所述之畫素陣列的製作方法，更包括於該第二絕緣層上形成多個開口，以暴露出該些汲極圖案。
  8. 如申請專利範圍第7項所述之畫素陣列的製作方法，更包括於該第二絕緣層上形成多個畫素電極，且各該畫素電極透過其中一個開口與其中一個汲極圖案電性連接。
  9. 如申請專利範圍第8項所述之畫素陣列的製作方法，其中各該畫素電極係與其中一條掃描線重疊。
  10. 如申請專利範圍第8項所述之畫素陣列的製作方法，其中形成該些畫素電極的方法包括一網印法或是一噴印法。
  11. 如申請專利範圍第1項所述之畫素陣列的製作方法，其中形成各該汲極圖案的方法包括使各該汲極圖案具 有一主體部以及與該主體部連接的該汲極，其中該主體部不與該些掃描線重疊。
  12. 如申請專利範圍第1項所述之畫素陣列的製作方法，其中該氧化物半導體層的材質包括氧化鋅、銦鎵鋅氧化物或銦鋅錫氧化物。
  13. 如申請專利範圍第1項所述之畫素陣列的製作方法，其中該氧化物半導體層具有一摻質，且該摻質選自於由銦、鋁、鎵、錫或上述之組合所構成的族群。
  14. 如申請專利範圍第1項所述之畫素陣列的製作方法，其中該基板的材質包括塑膠或是金屬。
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