JP2016100585A - 半導体装置およびその製造方法、ならびに表示装置および電子機器 - Google Patents

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Abstract

【課題】安定した動作特性を示すと共に、製造性にも優れた構造を有する半導体装置を提供する。
【解決手段】この半導体装置は、第１の領域部分および第２の領域部分を含む酸化物半導体膜とゲート絶縁膜とゲート電極とが順に積層されたトランジスタを有する。酸化物半導体膜は、ＩｎおよびＺｎと、Ｓｎ，ＧａおよびＡｌのうちの少なくとも１種とを含む。第１の領域部分は、厚さ方向において、酸化物半導体膜のうちの酸化物半導体膜とゲート絶縁膜との界面の近傍に位置する。第１の領域部分におけるＳｎ，ＧａおよびＡｌのうちの少なくとも１種の組成比は、第２の領域部分におけるＳｎ，ＧａおよびＡｌの組成比よりも高い。
【選択図】図２

Description

本開示は、酸化物半導体を用いた半導体装置およびその製造方法、ならびにこの半導体装置を備えた表示装置および電子機器に関する。
アクティブ駆動方式の液晶表示装置や有機ＥＬ（Electroluminescence）表示装置は、薄膜トランジスタ（ＴＦＴ:Thin Film Transistor）を駆動素子として用いると共に、映像を書き込むための信号電圧に対応する電荷を保持容量素子に保持させている。しかし、ＴＦＴのゲート電極とソース・ドレイン電極との交差領域に生じる寄生容量が大きくなると、信号電圧が変動してしまい、画質の劣化を引き起こす場合がある。
そこで、酸化亜鉛（ＺｎＯ）または酸化インジウムガリウム亜鉛（ＩＧＺＯ）等の酸化物半導体をチャネルに用いたＴＦＴでは、ゲート電極とソース・ドレイン電極との交差領域の寄生容量を低減する方法が提案されている（例えば、特許文献１、非特許文献１，２参照）。
ところで上記のような酸化物半導体を利用したトランジスタでは、非特許文献３にあるようにチャネル領域端からの水素拡散により実効チャネル長が縮小することが知られており、また、チャネル領域端からの酸素脱離でも同様に実効チャネル長が縮小することが知られている。特許文献２では酸素透過性の低いサイドウォールの形成により酸素脱離を抑制する方法が提案されている。
特開２００７−２２０８１７号公報 特開２０１３−１７９２９４号公報
J.Park、外１１名，"Self-aligned top-gate amorphous gallium indium zinc oxide thin film transistors "，Applied Physics Letters ，American Institute of Physics ，２００８年，第９３巻，０５３５０１ R. Hayashi、外６名，"Improved Amorphous In-Ga-Zn-O TFTs"，ＳＩ Ｄ ０８ ＤＩＧＥＳＴ，２００８年，４２．１，ｐ．６２１−６２４ Ｄ．Ｈ．Kang et. al., ，"Threshold voltage dependence on channel length in amorphous-indiumgallium-zinc-oxide thin-film transistors"Applied Physics Letters ，American Institute of Physics ，２０１３年，第１０２巻，０８３５０８
しかしながら、特許文献２のように酸素が透過しにくいサイドウォールを設ける方法では、半導体装置の構造が複雑化し、微小化の妨げとなるうえ、その製造工程も煩雑となる。
本技術はかかる問題点に鑑みてなされたもので、その目的は、安定した動作特性を示すと共に、製造性にも優れた構造を有する半導体装置ならびにこの半導体装置を備えた表示装置および電子機器を提供することにある。さらに、他の目的は、このような半導体装置を比較的容易に製造することのできる半導体装置の製造方法を提供することにある。
本開示の一実施形態としての半導体装置は、第１の領域および第２の領域を含む酸化物半導体膜とゲート絶縁膜とゲート電極とが順に積層されたトランジスタを有する。酸化物半導体膜は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）と、錫（Ｓｎ），ガリウム（Ｇａ）およびアルミニウム（Ａｌ）のうちの少なくとも１種とを含む。第１の領域は、厚さ方向において、酸化物半導体膜のうちの酸化物半導体膜とゲート絶縁膜との界面の近傍に位置する。第１の領域における錫，ガリウムおよびアルミニウムのうちの少なくとも１種の組成比は、第２の領域における錫，ガリウムおよびアルミニウムのうちの少なくとも１種の組成比よりも高い。ここでいう「界面の近傍」とは、酸化物半導体膜の厚さ方向における中央の位置から、酸化物半導体膜とゲート絶縁膜との界面に至るまでの領域をいう。
本開示の一実施形態としての表示装置は、表示素子と、その表示素子を駆動する上記半導体装置とを備えたものである。さらに、本開示の一実施形態としての電子機器は、上記表示装置を備えたものである。
本開示の一実施形態としての半導体装置の製造方法は、基板上に、インジウムおよび亜鉛と、錫，ガリウムおよびアルミニウムのうちの少なくとも１種とを含む酸化物半導体膜を形成することと、その酸化物半導体膜の上面の近傍における錫，ガリウムおよびアルミニウムのうちの少なくとも１種の組成比を増加させたのち、その酸化物半導体膜の上にゲート絶縁膜とゲート電極とを順に積層してトランジスタを形成することとを含むものである。
本開示の一実施形態としての半導体装置およびその製造方法、ならびに表示装置および電子機器では、酸化物半導体膜のうち、酸化物半導体膜とゲート絶縁膜との界面の近傍における錫，ガリウムおよびアルミニウムのうちの少なくとも１種の組成比を高くするようにした。このため、酸化物半導体膜のうちの界面近傍における酸素透過性が低く抑えられている。
本開示の一実施形態としての半導体装置およびその製造方法によれば、安定した動作特性と優れた製造性とを確保することができる。したがって、この半導体装置を備えた表示装置および電子機器によれば、良好な表示性能を発揮することができる。なお、本開示の効果はこれに限定されるものではなく、以下の記載のいずれの効果であってもよい。
本開示の第１の実施の形態に係る半導体装置の構成を表す断面図である。 図１に示した半導体装置の要部を拡大して表す断面図である。 図１に示した半導体装置の製造方法の一工程を表す断面図である。 図３Ａに続く一工程を表す断面図である。 図３Ｂに続く一工程を表す断面図である。 図３Ｃに続く一工程を表す断面図である。 図３Ｄに続く一工程を表す断面図である。 図３Ｅに続く一工程を表す断面図である。 図３Ｆに続く一工程を表す断面図である。 図３Ｇに続く一工程を表す断面図である。 図３Ｈに続く一工程を表す断面図である。 図１に示した半導体装置の製造方法の変形例としての一工程を表す断面図である。 図４Ａに続く一工程を表す断面図である。 本開示の第２の実施の形態に係る半導体装置の構成を表す断面図である。 本開示の第３の実施の形態に係る第１の表示装置の構成を表す断面図である。 図６に示した表示装置の周辺回路を含む全体構成を表す図である。 図７に示した画素の回路構成を表す図である。 本開示の第３の実施の形態に係る第２の表示装置の構成を表す断面図である。 本開示の第３の実施の形態に係る第３の表示装置の構成を表す断面図である。 上記第３の実施の形態の表示装置を含むモジュールの概略構成を表す平面図である。 上記第３の実施の形態の表示装置の適用例としてのスマートフォンの外観を表す斜視図である。 上記第３の実施の形態の表示装置の適用例としてのテレビジョン装置の外観を表す斜視図である。 実験例１−１および実験例１−２の酸化物半導体膜の表面の組成比を比較した特性図である。 実験例１−１および実験例１−２の酸化物半導体膜の表面における、リンの２ｐピーク強度を比較した特性図である。 実験例２−１，２−２について、熱処理時間と実効チャネル長変化量との関係を調べた特性図である。
以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（酸化物半導体膜における第１の領域部分がゲート絶縁膜との界面全体に亘って広がる半導体装置）
２．第１の実施の形態の変形例（半導体装置）
３．第２の実施の形態（酸化物半導体膜における第１の領域部分が、チャネル領域の周縁の近傍に位置する半導体装置）
４．第３の実施の形態（上記半導体装置を備えた表示装置）
４．１ 有機ＥＬ表示装置
４．２ 液晶表示装置
４．３ 電子ペーパ
５．適用例（上記表示装置を備えたモジュール、電子機器）
６．実験例
＜１．第１の実施の形態＞
［半導体装置１の構成］
図１を参照して、本開示における第１の実施の形態としての半導体装置１の構成について説明する。半導体装置１は、例えばアクティブマトリクス型の有機ＥＬ表示装置や液晶表示装置の駆動素子として用いられるものである。
半導体装置１は、基板１１と、その基板１１の上において隣り合うように配設されたトランジスタ１０Ｔおよび保持容量素子１０Ｃとを有する。基板１１、トランジスタ１０Ｔおよび保持容量素子１０Ｃは、一部を除き、高抵抗膜１６によって覆われている。高抵抗膜１６は、絶縁膜１７によって覆われている。
トランジスタ１０Ｔは、基板１１の上に順に積層された酸化物半導体膜１２とゲート絶縁膜１３Ｔとゲート電極１４Ｔとを含むスタガー構造（トップゲート型）の薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）である。トランジスタ１０Ｔは、絶縁膜１７の上面の一部領域に、ソース・ドレイン電極１８をさらに有している。ソース・ドレイン電極１８は、高抵抗膜１６および絶縁膜１７の双方を厚み方向に貫くように設けられた接続孔Ｈ１により、酸化物半導体膜１２の低抵抗領域１２Ｂと電気的に接続されている。
（トランジスタ１０Ｔ）
基板１１は、例えば、石英，ガラス，シリコンまたは樹脂（プラスチック）フィルムなどの板状部材により構成されている。後述のスパッタ法において、基板１１を加熱することなく酸化物半導体膜１２を成膜できるため、安価な樹脂フィルムを用いることができる。樹脂材料としては、例えば、ＰＥＴ（ポリエチレンテレフタレート）またはＰＥＮ（ポリエチレンナフタレート）などが挙げられる。この他にも、目的に応じて、ステンレス鋼（ＳＵＳ）などの金属基板を用いるようにしてもよい。但し、金属基板を用いる場合には、その上面を絶縁層で覆うようにする。
酸化物半導体膜１２は、基板１１上の選択的な領域に島状をなすように設けられ、トランジスタ１０Ｔの活性層としての機能を有するものである。酸化物半導体膜１２の厚みは、例えば２０ｎｍ〜５０ｎｍ程度である。酸化物半導体膜１２は、例えば、インジウム（Ｉｎ）および亜鉛（Ｚｎ）と、錫（Ｓｎ），ガリウム（Ｇａ）およびアルミニウム（Ａｌ）のうちの少なくとも１種とを含有する酸化物を主成分として含むものである。具体的には、酸化インジウムスズ亜鉛（ＩＴＺＯ），酸化インジウムガリウム（ＩＧＯ），酸化インジウムスズ（ＩＴＯ），酸化アルミニウムスズ亜鉛（ＡＴＺＯ），酸化亜鉛スズ（ＺＴＯ），酸化インジウムスズ亜鉛アルミニウム（ＩＴＺＡＯ）または酸化インジウムガリウム亜鉛（ＩＧＺＯ）等が挙げられる。
酸化物半導体膜１２は、上層であるゲート電極１４Ｔに対向してチャネル領域１２Ｔを有している。すなわち、酸化物半導体膜１２のチャネル領域１２Ｔ上には、例えばチャネル領域１２Ｔの平面形状と同一の平面形状を有するゲート絶縁膜１３Ｔとゲート電極１４Ｔとが順に積層されており、セルフアライン構造が実現されている。酸化物半導体膜１２は、チャネル領域１２Ｔを挟んで隣接するように、チャネル領域１２Ｔの電気抵抗率よりも低い電気抵抗率を有する一対の低抵抗領域１２Ｂ（ソース・ドレイン領域）をさらに有している。低抵抗領域１２Ｂは酸化物半導体膜１２の表面（上面）から厚み方向の一部に設けられたものであり、例えば、酸化物半導体材料にアルミニウム（Ａｌ）等の金属を反応させて金属（ドーパント）を拡散させたものである。先に述べたように、低抵抗領域１２Ｂには接続孔Ｈ１を介してソース・ドレイン電極１８が電気的に接続されている。
図２は、トランジスタ１０Ｔの拡大断面図である。酸化物半導体膜１２は、少なくともチャネル領域１２Ｔにおいて、厚さ方向における、酸化物半導体膜１２のうちの酸化物半導体膜１２とゲート絶縁膜１３Ｔとの界面ＩＦの近傍に位置する第１の領域部分１２Ｒ１と、それ以外を占める第２の領域部分１２Ｒ２とを有する。第１の領域部分１２Ｒ１における錫，ガリウムおよびアルミニウムのうちの少なくとも１種の組成比は、第２の領域部分１２Ｒ２における錫，ガリウムおよびアルミニウムのうちの少なくとも１種の組成比よりも高い。したがって、第１の領域部分１２Ｒ１におけるインジウムの組成比は、第２の領域部分１２Ｒ２におけるインジウムの組成比よりも低くなっている。また、第１の領域部分１２Ｒ１は、面内方向において、例えば酸化物半導体膜１２のチャネル領域１２Ｔの全体に広がっている。なお、ここでいう界面ＩＦの近傍とは、酸化物半導体膜１２の厚さ方向における中央の位置から界面ＩＦに至るまでの領域をいう。第１の領域部分１２Ｒ１は、界面ＩＦから例えば３ｎｍ以下の厚さの範囲に含まれているとよい。
ゲート電極１４Ｔはゲート絶縁膜１３Ｔを間にしてチャネル領域１２Ｔ上に設けられており、ゲート電極１４Ｔとゲート絶縁膜１３Ｔとは平面視で互いに同一形状を有している。
ゲート絶縁膜１３Ｔは例えば厚みが３００ｎｍ程度であり、シリコン酸化膜（ＳｉＯ），シリコン窒化膜（ＳｉＮ），シリコン窒化酸化膜（ＳｉＯＮ）または酸化アルミニウム膜（ＡｌＯ）などのうちの１種よりなる単層膜あるいはそれらのうちの２種以上よりなる積層膜により構成されている。ゲート絶縁膜１３Ｔには酸化物半導体膜１２を還元させにくい材料、例えば、シリコン酸化膜あるいは酸化アルミニウム膜を用いることが好ましい。
ゲート電極１４Ｔは、トランジスタ１０Ｔに印加されるゲート電圧（Ｖｇ）によって酸化物半導膜１２（チャネル領域１２Ｔ）中のキャリア密度を制御すると共に、電位を供給する配線としての機能を有するものである。このゲート電極１４Ｔは、例えばモリブデン（Ｍｏ），チタン（Ｔｉ），アルミニウム，銀（Ａｇ），ネオジウム（Ｎｄ）および銅（Ｃｕ）のうちの１種からなる単体もしくはこれらの合金により構成されている。複数の単体または合金を用いた積層構造であってもよい。ゲート電極１４Ｔは、例えば酸化物半導体膜１４側からチタン、アルミニウムおよびモリブデンをこの順に積層したものにより構成されている。ゲート電極１４Ｔは低抵抗な金属、例えば、アルミニウムまたは銅等により構成することが好ましい。低抵抗な金属からなる層（低抵抗層）に、例えばチタンまたはモリブデンからなる層（バリア層）を積層させるようにしてもよく、低抵抗な金属を含む合金、例えばアルミニウムとネオジウムとの合金（Ａｌ−Ｎｄ）を用いるようにしてもよい。ゲート電極１４ＴをＩＴＯ等の透明導電膜により構成するようにしてもよい。ゲート電極１４Ｔの厚みは、例えば１０ｎｍ〜５００ｎｍである。
高抵抗膜１６は、ゲート電極１４Ｔと絶縁膜１７との間および酸化物半導膜１２（低抵抗領域１２Ｂ）と絶縁膜１７との間に設けられている。この高抵抗膜１６はゲート電極１４Ｔの端面およびゲート絶縁膜１３Ｔの端面と、酸化物半導体膜１２の端面とを覆い、また、保持容量素子１０Ｃをも覆っている。高抵抗膜１６は後述する製造工程において酸化物半導膜１２の低抵抗領域１２Ｂに拡散される金属の供給源となる金属膜（後述の図７Ｂの金属膜１６Ａ）が、酸化膜に変化して残存したものであり、酸化物半導膜１２の低抵抗領域１２Ｂに接している。なお、この残存した酸化膜上にさらにバリア性の高い絶縁膜、例えば酸化アルミニウム膜を設けて高抵抗膜１６を構成するようにしてもよい。
高抵抗膜１６は例えば、厚みが２０ｎｍ以下であり、酸化アルミニウム，酸化チタン，酸化インジウムまたは酸化スズ等により構成されている。複数の酸化膜を積層させるようにしてもよい。高抵抗膜１６にバリア性の高い絶縁膜を積層させると、例えばその合計の厚みは５０ｎｍ程度となる。このような高抵抗膜１６は上記のようなプロセス上の役割のほか、トランジスタ１０Ｔにおける酸化物半導体膜１２の電気的特性を変化させる酸素や水分の影響を低減する機能、すなわちバリア機能をも有している。従って、高抵抗膜１６を設けることにより、トランジスタ１０Ｔおよび保持容量素子１０Ｃの電気的特性を安定化させ、層間絶縁膜１７の効果をより高めることが可能となる。
絶縁膜１７は高抵抗膜１６上に設けられ、高抵抗膜１６と同様に酸化物半導体膜１２の外側に延在してゲート電極１４Ｔおよび酸化物半導体膜１２を覆っている。この絶縁膜１７は例えば、アクリル樹脂，ポリイミドまたはシロキサン等の有機材料あるいはシリコン酸化膜，シリコン窒化膜，シリコン酸窒化膜または酸化アルミニウム等の無機材料により構成されている。このような有機材料と無機材料とを積層させるようにしてもよい。有機材料を含有する絶縁膜１７は、容易にその厚みを例えば２μｍ程度に厚膜化することが可能となる。このように厚膜化された絶縁膜１７は、例えばゲート絶縁膜１３Ｔとゲート電極１４Ｔとの間などの段差を十分に被覆して絶縁性を確保することができる。
ソース・ドレイン電極１８は、絶縁膜１７上にパターン化して設けられ、絶縁膜１７および高抵抗膜１６を貫通する接続孔Ｈ１を介して酸化物半導体膜１２の低抵抗領域１２Ｂに接続されている。ソース・ドレイン電極１８は、ゲート電極１４Ｔの直上を回避して設けられていること望ましい。ゲート電極１４Ｔとソース・ドレイン電極１８との交差領域に寄生容量が形成されることを防ぐためである。このソース・ドレイン電極１８は、例えば５００ｎｍ程度の厚みを有し、例えばアルミニウムや銅などの低抵抗金属材料により構成されている。あるいは、アルミニウムや銅などの低抵抗金属材料からなる低抵抗層とモリブデン（Ｍｏ）などからなるバリア層との積層膜であってもよい。ソース・ドレイン電極１８をこのような積層膜により構成することで、配線遅延の少ない駆動が可能になるからである。ソース・ドレイン電極１８の最上層にアルミニウムとネオジウムとの合金を設けるようにしてもよい。
（保持容量素子１０Ｃ）
保持容量素子１０Ｃは例えば、後述の画素回路５０Ａにおいて電荷を保持する容量素子である。この保持容量素子１０Ｃは、トランジスタ１０Ｔから延在する酸化物半導体膜１２上に設けられており、酸化物半導体膜１２に近い位置から順に、酸化物導電膜１５と容量絶縁膜１３Ｃと容量電極１４Ｃとが積層された構造を有している。すなわち、保持容量素子１０Ｃの形成領域では、酸化物半導体膜１２の上面に酸化物導電膜１５が接している。このように、酸化物半導体膜１２とは別に、保持容量素子１０Ｃの一方の電極として機能させる酸化物導電膜１５を設けることにより、印加電圧の大きさに関わらず、所望の容量を安定して保持することができるようになる。
酸化物導電膜１５は、酸化物導電材料により構成されている。酸化物導電膜１５の材料には、酸化物半導体膜１２の構成材料と同一の金属元素を少なくとも一つ有する材料を用いることが好ましい。酸化物半導体膜１２が、酸化インジウムスズ亜鉛（ＩＴＺＯ），酸化インジウムガリウム（ＩＧＯ），酸化インジウムスズ（ＩＴＯ），酸化アルミニウムスズ亜鉛（ＡＴＺＯ）または酸化亜鉛スズ（ＺＴＯ）等により構成されるとき、酸化物導電膜１５には例えば、酸化インジウムガリウム亜鉛（ＩＧＺＯ）または酸化亜鉛インジウム（ＩＺＯ（登録商標））等を用いることができる。酸化物導電膜１５の厚みは例えば２０〜２００ｎｍである。酸化物導電膜１５の導電率は、例えば１×１０Ｓ／ｃｍ〜１×１０4Ｓ／ｃｍである。
このような酸化物導電膜１５は、酸化物半導体膜１２上の選択的な領域に設けられており、その下面（容量電極１４Ｃとの対向面と反対の面）全面が酸化物半導体膜１２に接している。
容量絶縁膜１３Ｃは、例えば無機絶縁材料により構成されている。また、この容量絶縁膜１３Ｃは、例えばゲート絶縁膜１３Ｔと同一材料によりゲート絶縁膜１３Ｔと共に一括形成され、ゲート絶縁膜１３Ｔと同一の膜厚を有している。また、容量電極１４Ｃも、例えば、ゲート電極１４Ｔと同一工程により構成されたものであり、ゲート電極１４Ｔと同一材料により構成され、同一膜厚を有している。容量電極１４Ｃと容量絶縁膜１３Ｃとは、平面視で互いに同一形状を有しており、基板上の同位置に積層されている。なお、容量絶縁膜１３Ｃとゲート絶縁膜１３Ｔとをそれぞれ互いに別工程で形成するようにしてもよいし、これらを互いに異なる材料、異なる膜厚で形成するようにしてもよい。容量電極１４Ｃとゲート電極１４Ｔとの関係についても同様である。
［半導体装置１の製造方法］
次に、図１および図２に加えて図３Ａ〜図３Ｉを参照して、半導体装置１の製造方法について説明する。図３Ａ〜図３Ｉはそれぞれ、半導体装置１の製造工程の一部を断面図で表したものである。
まず、図３Ａに示したように、基板１１上の全面に、上述した酸化物半導体膜１２の構成材料、例えばＩＴＺＯからなる半導体材料膜１２Ｍを成膜する。半導体材料膜１２Ｍは、例えばスパッタリング法により成膜する。この際、ターゲットとしては、成膜対象の酸化物半導体膜１２の構成材料と同一組成のセラミックを用いる。また、その酸化物半導体中のキャリア濃度は、スパッタリングの際の酸素分圧に大きく依存するので、所望のトランジスタ特性が得られるように酸素分圧を制御する。さらに、半導体材料膜１２Ｍ上の全面に、上述した酸化物導電膜１５の構成材料、例えば導電率が１×１０2Ｓ／ｃｍ以上であるＩＺＯからなる酸化物導電材料膜１５Ｍを例えばスパッタリング法により成膜する。ここでは、半導体材料膜１２Ｍおよび酸化物導電材料膜１５Ｍを、いずれも例えば５０ｎｍの厚みで成膜する。
次いで図３Ｂに示したように、例えばハーフトーンマスクを用いたフォトリソグラフィにより、酸化物導電材料膜１５Ｍ上に、面内の位置により膜厚が異なるレジスト３０を形成する。レジスト３０では、酸化物導電膜１５の形成予定領域（保持容量素子１０Ｃの形成予定領域を含む部分）の厚みを、他の部分に比べて大きくしておく。次いで、例えば、バッファードフッ酸等のフッ素を含むエッチング液、またはシュウ酸等を用いて半導体材料膜１２Ｍをエッチングし、半導体材料膜１２Ａを形成する。このエッチング工程で使用するエッチング液（第１エッチング液）は、半導体材料膜１２Ｍとともに、酸化物導電材料膜１５Ｍを溶解させるものである。これにより平面視で半導体材料膜１２Ａと同一形状の酸化物導電材料膜１５Ｍ１が形成される。
続いて、例えば酸素ガスを用いてドライエッチング装置等によりレジスト３０の全面をアッシングし、膜厚の薄い部分のレジスト３０を除去する。すなわち、酸化物導電膜１５の形成予定領域を、選択的にレジスト３０で覆うようにする。こののち、図３Ｃに示したように、リン酸を含むエッチング液、例えばリン酸、硝酸および酢酸の混合液（第２エッチング液）を用いてウェットエッチングを行い、レジスト３０から露出された部分の酸化物導電材料膜１５Ｍ１を選択的に除去することで所望の形状を有する酸化物導電膜１５を形成する。この際、リン酸、硝酸および酢酸の混合液によるエッチング処理により、半導体材料膜１２Ａの表面のＩｎが一部除去されてＩｎの組成比が低下する。その結果、酸化力の強い元素（酸化物半導体層１２がＩＴＺＯからなる場合はＳｎ）の組成比が相対的に増加する。これにより、第１の領域部分１２Ｒ１を含む酸化物半導体層１２を得る。なお、第１の領域部分１２Ｒ１には、エッチング処理に用いたリン酸、硝酸および酢酸の混合液に含まれるリン（Ｐ）が残存している。酸化物導電膜１５を形成した後、レジスト３０を除去する。
次いで、図３Ｄに示したように、基板１１の全面に亘って、例えば厚み２００ｎｍのシリコン酸化膜または酸化アルミニウム膜などからなる絶縁膜１３と、厚み５００ｎｍモリブデン，チタンまたはアルミニウムなどの金属材料からなる導電膜１４とをこの順に成膜する。絶縁膜１３は、例えばプラズマＣＶＤ（Chemical Vapor Deposition ；化学気相成長）法により成膜することができる。シリコン酸化膜からなる絶縁膜１３はプラズマＣＶＤ法のほか、反応性スパッタリング法により形成することも可能である。また、絶縁膜１３に酸化アルミニウム膜を用いる場合には、反応性スパッタリング法やＣＶＤ法のほか、原子層成膜法を用いることも可能である。導電膜１４は、例えばスパッタリング法により形成することができる。
導電膜１４を形成したのち、この導電膜１４を、例えばフォトリソグラフィおよびエッチングにより所望の形状に加工する。すなわち、酸化物半導体膜１２上の選択的な領域（チャネル領域１２Ｔに対応する領域および接触領域１２Ｃに対応する領域）にゲート電極１４Ｔおよび容量電極１４Ｃをそれぞれ形成する。次いで、ゲート電極１４Ｔおよび容量電極１４Ｃをそれぞれマスクとして用い、絶縁膜１３をエッチングする。これにより、ゲート絶縁膜１３Ｔがゲート電極１４Ｔと、容量絶縁膜１３Ｃが容量電極１４Ｃとそれぞれ平面視で略同一形状にパターニングされる（図３Ｅ）。保持容量素子１０Ｃの容量絶縁膜１３Ｃおよび容量電極１４Ｃは、ゲート電極１４Ｔおよびゲート絶縁膜１３Ｔを形成した後、絶縁膜１３、導電膜１４とは別の材料を用いて形成するようにしてもよい。
続いて図３Ｆに示したように、基板１１上の全面に亘って、例えばスパッタリング法により、アルミニウム，チタン，スズまたはインジウムなどの酸素と比較的低温で反応する金属からなる金属膜１６Ａを例えば５ｎｍ以上１０ｎｍ以下の厚みで成膜する。金属膜１６Ａは、ゲート電極１４Ｔおよび容量電極１４Ｃが形成された部分以外の酸化物半導体膜１２と接触させて形成する。金属膜１６Ａを成膜したのち、バリア性の高い絶縁膜（図示せず）を金属膜１６Ａに積層させるようにしてもよい。この絶縁膜としては、例えば５０ｎｍの酸化アルミニウム膜をスパッタリング法または原子層成法により形成することができる。
次いで、酸素雰囲気下、例えば２００℃程度の温度で熱処理を行うことにより金属膜１６Ａを酸化する。こうすることにより、図３Ｇに示したように金属酸化膜からなる高抵抗膜１６を形成することができる。この際、酸化物半導体膜１２における、チャネル領域１２Ｔおよび接触領域１２Ｃ以外の領域には、その厚み方向の一部（上層部分）に低抵抗領域１２Ｂ（ソース・ドレイン領域を含む）が併せて形成される。金属膜１６Ａの酸化反応には、酸化物半導体膜１２に含まれる酸素の一部が利用されるので、金属膜１６Ａの酸化の進行に伴って、酸化物半導体膜１２では、金属膜１６Ａと接する表面（上面）側から酸素濃度が低下していく。一方、金属膜１６Ａからは、アルミニウムなどの金属が酸化物半導体膜１２中に拡散する。この金属元素がドーパントとして機能し、金属膜１６Ａと接する酸化物半導体膜１２の上面側の領域が低抵抗化される。これにより、チャネル領域１２Ｔおよび接触領域１２Ｃよりも電気抵抗の低い低抵抗領域１２Ｂが形成される。この低抵抗領域１２Ｂは薄膜トランジスタ１におけるソース領域およびドレイン領域として用いられる。なお、上記では金属と酸化物半導体との反応を利用しているが、プラズマ用いた方法やプラズマＣＶＤ法によるシリコン窒化膜からの水素拡散等によって、低抵抗のソースおよびドレイン領域を形成することも可能である。
金属膜１６Ａの熱処理としては、例えば、上述したように２００℃程度の温度で酸素を含む雰囲気中において熱処理することが好ましい。その際、酸素などを含む酸化性のガス雰囲気でアニールを行うことにより低抵抗領域２１の酸素濃度が低くなりすぎるのを抑え、酸化物半導体膜１２に十分な酸素を供給することが可能となる。その結果、その後のアニール工程が不要となり、工程の簡略化が可能となる。
高抵抗膜１６は、上記アニール工程に代えて、例えば、基板１１の温度を比較的高めに設定しつつ、基板１１上に金属膜１６Ａを形成するようにしてもよい。例えば、図３Ｆに示した工程で、基板１１の温度を２００℃程度に保ちつつ金属膜１６Ａを成膜すると、その後の熱処理を行わずに酸化物半導体膜１２の所定の領域を低抵抗化することができる。この場合には、酸化物半導体膜１２のキャリア濃度をトランジスタとして必要なレベルに低減することが可能である。
金属膜１６Ａは、上述のように１０ｎｍ以下の厚みで成膜することが好ましい。金属膜１６Ａの厚みを１０ｎｍ以下とすれば、熱処理によって金属膜１６Ａを完全に酸化させる（高抵抗膜１６を形成する）ことができるからである。金属膜１６Ａが十分に酸化されていない場合には、この未酸化の金属膜１６Ａをエッチングにより除去するようにしてもよい。十分に酸化されていない金属膜１６Ａがゲート電極１４Ｔ上および容量電極１４Ｃ上などに残存しているとリーク電流が発生する場合も懸念されるからである。金属膜１６Ａが十分に酸化されて所望の高抵抗膜１６が形成された場合には、そのような除去工程が不要となり、製造工程の簡略化が可能となる。なお、金属膜１６Ａを１０ｎｍ以下の厚みで成膜した場合、熱処理後の高抵抗膜１６の厚みは、２０ｎｍ以下程度となる。
金属膜１６Ａを酸化させる方法としては、上記のような熱処理のほか、水蒸気雰囲気により酸化させる方法やプラズマ酸化などの方法を用いることも可能である。特にプラズマ酸化の場合、次のような利点がある。絶縁膜１７は、高抵抗膜１６の形成ののち例えばプラズマＣＶＤ法により形成できる（図３Ｇ）。その際、金属膜１６Ａに対してプラズマ酸化処理を施したのち、続けて（連続的に）絶縁膜１７を成膜することができる。したがって、工程を増やす必要がないという利点がある。プラズマ酸化は例えば、基板１１の温度を２００℃〜４００℃程度にし、酸素および二窒化酸素の混合ガス等の酸素を含むガス雰囲気中でプラズマを発生させて処理することが望ましい。このような工程により、酸素や水分の影響を低減する機能を有する（良好なバリア性を有する）高抵抗膜１６を形成することができる。また、十分な保護膜機能を実現するためには、金属膜を形成した後に引き続き、酸化アルミニウム等のバリア性の高い絶縁膜を保護膜として形成することが望ましい。例えば、５０ｎｍ程度の膜厚の酸化アルミニウム膜を金属膜の上に連続して形成することで、十分な保護機能をさらに高めることが可能となる。なお、高抵抗膜１６は、酸化物半導体層１２における低抵抗領域１２Ｂ上以外に、ゲート絶縁膜１３Ｔおよびゲート電極１４Ｔ上などにも形成される。しかし、高抵抗膜１６は十分に酸化した金属酸化膜であるので、高抵抗膜１６をエッチングにより除去せずに残しておいてもリーク電流の原因になることはない。
高抵抗膜１６を形成したのち、図３Ｇに示したように、高抵抗膜１６上の全面に亘って絶縁膜１７を形成する。絶縁膜１７が無機絶縁材料を含む場合には、例えばプラズマＣＶＤ法，スパッタリング法あるいは原子層成膜法を用いる。絶縁膜１７がアクリルやポリイミドやシロキサンなどの有機絶縁材料を含む場合には、例えばスピンコート法やスリットコート法などの塗布法を用いることができる。塗布法により、２μｍ程度に厚膜化された絶縁膜１７を容易に形成することができる。絶縁膜１７を、シリコン酸化膜と有機膜との積層膜を形成することも可能である。
続いて図３Ｈに示したように、露光、現像工程を行い、絶縁膜１７および高抵抗膜１６を貫く接続孔Ｈ１を所定の位置に形成する。絶縁膜１７に感光性樹脂を用いた場合には、この感光性樹脂により露光、現像を行い、所定の箇所に接続孔Ｈ１を形成することが可能である。
続いて図３Ｉに示したように、絶縁膜１７上に、例えばスパッタリング法により、上述した材料等よりなるソース・ドレイン電極１８となる導電膜１８Ｍを形成する。この導電膜１８Ｍにより上述の接続孔Ｈ１を埋め込む。そののち、この導電膜を例えばフォトリソグラフィおよびエッチングにより所定の形状にパターニングする。これにより、図１に示したように、絶縁膜１７上にソース・ドレイン電極１８が形成されると共に、ソース・ドレイン電極１８が接続孔Ｈ１を介して酸化物半導体膜１２の低抵抗領域１２Ｂに電気的に接続される。この際にソース・ドレイン電極１８の最表面にＩＴＯやネオジウムを含むアルミニウム等の有機ＥＬ素子に対して、アノード電極として用いるのに適した電極を形成しておくことで、非常に少ないプロセス工程で有機ＥＬディスプレイの駆動に必要なバックプレーンを形成することが可能になる。以上の様なプロセス工程を用いることで、図１に示した半導体装置１が完成する。
[半導体装置１の作用・効果]
このように半導体装置１では、酸化物半導体膜１２のうち、界面ＩＦの近傍に位置する第１の領域部分１２Ｒ１における錫，ガリウムおよびアルミニウムのうちの少なくとも１種の組成比を、それ以外の部分の組成比よりも相対的に高くするようにした。このため、第１の領域部分１２Ｒ１における酸素透過性が低く抑えられている。したがって、チャネル領域１２Ｔからの酸素脱離を防ぎ、実効チャネル長の縮小を抑制することができる。その結果、半導体装置１は、安定した動作特性を発揮することができる。
また、半導体装置１の製造方法によれば、図３Ｃに示した工程において、酸化物導電膜１５の形成と併せて酸化物半導体層１２における第１の領域部分１２Ｒ１の形成をも行うようにした。すなわち、リン酸、硝酸および酢酸の混合液によるウェットエッチングを行い、酸化物導電材料膜１５Ｍ１を選択的に除去するのと同時に酸化物半導体層１２の表面のＩｎの組成比を低下させ、酸化力の強い元素Ｓｎなどの組成比を増加させるようにした。このため、比較的簡便に半導体装置１を製造することができ、優れた製造性を実現している。
＜２．変形例＞
図４Ａおよび４Ｂは、上記実施の形態の変形例としての半導体装置１の製造方法における一工程を説明する断面図である。上記実施の形態では、半導体材料膜１２Ｍおよび酸化物導電材料膜１５Ｍを形成したのち、ハーフトーンマスクを用いた１回のフォトリソグラフィ工程により、それぞれ所定形状を有する酸化物半導体膜１２および酸化物導電膜１５を形成するようにした（図３Ｂおよび図３Ｃ）。これに対し、本変形例のように、フォトリソグラフィ工程を２回行うようにしてもよい。
具体的には、まず、図４Ａに示したように、レジスト３０Ａを用いた第１段階のフォトリソグラフィおよびウェットエッチングにより半導体材料膜１２Ｍおよび酸化物導電材料膜１５Ｍを島状に成形する。これにより、まず、半導体材料膜１２Ａと、これと実質的に同一形状の酸化物導電材料膜１５Ｍ１を得る。この際のエッチング液には例えば希フッ酸を用いることが好ましい。さらに、第２段階のフォトリソグラフィと、リン酸、硝酸および酢酸の混合液を用いたウェットエッチングとにより、酸化物導電材料膜１５Ｍ１を島状にパターニングする。この際、保持容量素子１０Ｃの形成される領域にのみ酸化物導電材料膜１５Ｍ１を残すようにする。これにより、酸化物半導体膜１２上の所定領域に形成された酸化物導電膜１５を得る。本変形例においても、酸化物導電材料膜１５Ｍ１を島状にパターニングする際、リン酸、硝酸および酢酸の混合液によるエッチング処理により、酸化物半導体層１２の表面近傍に第１の領域部分１２Ｒ１を形成することができる。したがって、本変形例においても上記第１の実施の形態と同様の作用効果が得られる。
＜３．第２の実施の形態＞
［半導体装置２の構成］
図５を参照して、本開示における第２の実施の形態としての半導体装置２の構成について説明する。上記第１の実施の形態における半導体装置１では、トランジスタ１０Ｔにおける第１の領域部分１２Ｒ１が、面内方向において、例えば酸化物半導体膜１２のチャネル領域１２Ｔの全体に広がっている。これに対し半導体装置２では、チャネル領域１２Ｔを占める酸化物半導体膜１２のうち、第１の領域部分１２Ｒ１が、面内方向においてチャネル領域１２Ｔの周縁の近傍に位置している。ここでいうチャネル領域１２Ｔの周縁の近傍とは、チャネル領域１２Ｔを占める酸化物半導体膜１２のうち、面内方向における中央Ｐ０と端縁Ｐ１との中間の位置Ｐ２から端縁Ｐ１に至るまでの領域１２ＡＲをいう。
このような半導体装置２における第１の領域部分１２Ｒ１は、例えばゲート絶縁膜１３Ｔおよびゲート電極１４Ｔを形成したのち、高抵抗膜１６を形成する前に、チャネル領域１２Ｔの周縁の近傍をリン酸、硝酸および酢酸の混合液によるエッチング処理を行うことで形成することができる。
［半導体装置２の作用効果］
本実施の形態の半導体装置２は、チャネル領域１２Ｔの周縁の近傍の領域１２ＡＲに、酸素透過性の低い第１の領域部分１２Ｒ１を設けるようにした。このため、第１の領域部分１２Ｒ１における酸素透過性が低く抑えられている。よって、チャネル領域１２Ｔからの酸素脱離を防ぎ、実効チャネル長の縮小を抑制することができる。その結果、半導体装置２は、安定した動作特性を発揮することができる。
＜４．第３の実施の形態＞
＜＜４．１ 有機ＥＬ（Electroluminescence）表示装置＞＞
［表示装置３の構成］
（断面構成）
図６は、上記半導体装置１を備えた表示装置３の断面構成を表している。この表示装置３はアクティブマトリクス型の有機ＥＬ（Electroluminescence）表示装置であり、酸化物半導体膜１２を有するトランジスタ１０Ｔと、このトランジスタ１０Ｔにより駆動される有機ＥＬ素子２０とをそれぞれ複数有している。図６は、一のトランジスタ１０Ｔおよび有機ＥＬ素子２０に対応する領域（サブピクセル）を表している。
表示装置３では、基板１１上に設けられたトランジスタ１０Ｔおよび保持容量素子１０Ｃ上に平坦化膜１９を間にして有機ＥＬ素子２０が設けられている。トランジスタ１０Ｔおよび保持容量素子１０Ｃは、上記第１の実施の形態で説明した半導体装置１を構成するものである。
半導体装置１のソース・ドレイン電極１８および絶縁膜１７を覆うように、基板１１の表示領域（後述の図７の表示領域５０）全体に亘って広がる平坦化膜１９が設けられている。平坦化膜１９は、例えばポリイミドまたはアクリル系樹脂により構成されている。平坦化膜１９のうち、ソース・ドレイン電極１８と対応する位置には、平坦化膜１９を貫く接続孔Ｈ２が設けられている。この接続孔Ｈ２は、トランジスタ１０Ｔのソース・ドレイン電極１８と有機ＥＬ素子２０の第１電極２１とを接続するためのものである。
有機ＥＬ素子２０は、平坦化膜１９上に設けられている。有機ＥＬ素子２０は、平坦化膜１９の上に第１電極２１と画素分離膜２２と有機層２３と第２電極２４とが順に積層されたものであり、保護膜２５により封止されている。保護膜２５上には熱硬化樹脂または紫外線硬化樹脂からなる接着層２６を間にして封止用基板２７が貼り合わされている。表示装置３は、有機層２３で発生した光を基板１１側から取り出すボトムエミッション方式（下面発光方式）であってもよく、封止用基板２７側から取り出すトップエミッション方式（上面発光方式）であってもよい。
第１電極２１は、接続孔Ｈ２を埋め込むように平坦化膜１９上に設けられている。この第１電極２１は、例えばアノードとして機能するものであり、有機ＥＬ素子２０ごとに設けられている。表示装置３がボトムエミッション方式である場合には、第１電極２１を透明導電膜、例えば、酸化インジウムスズ（ＩＴＯ），酸化インジウム亜鉛（ＩＺＯ）またはインジウム亜鉛オキシド（ＩｎＺｎＯ）等のいずれかよりなる単層膜またはこれらのうちの２種以上からなる積層膜により構成する。一方、表示装置３がトップエミッション方式である場合には、第１電極２１を、反射性の金属、例えば、アルミニウム，マグネシウム（Ｍｇ），カルシウム（Ｃａ）およびナトリウム（Ｎａ）のうちの少なくとも１種からなる単体金属、またはこれらのうちの少なくとも１種を含む合金よりなる単層膜、あるいは単体金属または合金を積層した多層膜により構成する。
画素分離膜２２は第１電極２１と第２電極２４との間の絶縁性を確保すると共に各素子の発光領域を区画分離するためのものであり、各素子の発光領域に対向して開口を有している。この画素分離膜２２は例えば、ポリイミド，アクリル樹脂またはノボラック系樹脂などの感光性樹脂により構成されている。
有機層２３は、画素分離膜２２の開口を覆うように設けられている。この有機層２３は有機電界発光層（有機ＥＬ層）を含み、駆動電流の印加によって発光を生じるものである。有機層２３は、例えば基板１１（第１電極２１）側から、正孔注入層、正孔輸送層、有機ＥＬ層および電子輸送層をこの順に有しており、電子と正孔との再結合が有機ＥＬ層で生じて光が発生する。有機ＥＬ層の構成材料は、一般的な低分子または高分子の有機材料であればよく、特に限定されない。例えば赤、緑および青色を発光する有機ＥＬ層が素子毎に塗り分けられていてもよく、あるいは、白色を発光する有機ＥＬ層（例えば、赤、緑および青色の有機ＥＬ層を積層したもの）が基板１１の全面に渡り設けられていてもよい。正孔注入層は、正孔注入効率を高めると共にリークを防止するためのものであり、正孔輸送層は、有機ＥＬ層への正孔輸送効率を高めるためのものである。正孔注入層、正孔輸送層あるいは電子輸送層等の有機ＥＬ層以外の層は、必要に応じて設けるようにすればよい。
第２電極２４は、例えば、カソードとして機能するものであり、金属導電膜により構成されている。表示装置３がボトムエミッション方式である場合には、この第２電極２４を反射性の金属、例えば、アルミニウム，マグネシウム（Ｍｇ），カルシウム（Ｃａ）およびナトリウム（Ｎａ）のうちの少なくとも１種からなる単体金属、またはこれらのうちの少なくとも１種を含む合金よりなる単層膜、あるいは単体金属または合金を積層した多層膜により構成する。一方、表示装置３がトップエミッション方式である場合には、第２電極２４にＩＴＯやＩＺＯなどの透明導電膜を用いる。この第２電極２４は、第１電極２１と絶縁された状態で例えば各素子に共通して設けられている。
保護膜２５は、絶縁性材料または導電性材料のいずれにより構成されていてもよい。絶縁性材料としては、例えば、アモルファスシリコン（ａ−Ｓｉ），アモルファス炭化シリコン（ａ−ＳｉＣ），アモルファス窒化シリコン（ａ−Ｓｉ(1-X)ＮX）またはアモルファスカーボン（ａ−Ｃ）等が挙げられる。
封止用基板２７は、トランジスタ１０Ｔ，保持容量素子１０Ｃおよび有機ＥＬ素子２０を間にして基板１１と対向するよう、配置されている。封止用基板２７には、上記基板１１と同様の材料を用いることができる。表示装置３がトップエミッション方式である場合には、封止用基板２７に透明材料を用い、封止用基板２７側にカラーフィルタや遮光膜を設けるようにしてもよい。表示装置３がボトムエミッション方式である場合には、基板１１を透明材料により構成し、例えばカラーフィルタや遮光膜を基板１１側に設けておく。
（周辺回路および画素回路の構成）
図７に示したように、表示装置３はこのような有機ＥＬ素子２０を含む画素ＰＸＬＣを複数有しており、画素ＰＸＬＣは基板１１上の表示領域５０に例えばマトリクス状に配置されている。表示領域５０の周辺には信号線駆動回路としての水平セレクタ（ＨＳＥＬ）５１、走査線駆動回路としてのライトスキャナ（ＷＳＣＮ）５２および電源線駆動回路としての電源スキャナ５３が設けられている。
表示領域５０では、列方向に複数（整数ｎ個）の信号線ＤＴＬ１〜ＤＴＬｎが、行方向に複数（整数ｍ個）の走査線ＷＳＬ１〜ＷＳＬｍがそれぞれ配置されている。これら信号線ＤＴＬと走査線ＤＳＬとの各交差点に、画素ＰＸＬＣ（Ｒ，Ｇ，Ｂに対応する画素のいずれか１つ）が設けられている。各信号線ＤＴＬは、水平セレクタ５１に電気的に接続され、水平セレクタ５１から信号線ＤＴＬを介して各画素ＰＸＬＣに映像信号が供給される。一方、各走査線ＷＳＬは、ライトスキャナ５２に電気的に接続され、ライトスキャナ５２から走査線ＷＳＬを介して各画素ＰＸＬＣに走査信号（選択パルス）が供給される。各電源線ＤＳＬは電源スキャナ５３に接続され、電源スキャナ５３から電源線ＤＳＬを介して各画素ＰＸＬＣに電源信号（制御パルス）が供給される。
図８は、画素ＰＸＬＣにおける具体的な回路構成例を表したものである。各画素ＰＸＬＣは、有機ＥＬ素子２０を含む画素回路５０Ａを有している。この画素回路５０Ａは、サンプリング用トランジスタＴｒ１および駆動用トランジスタＴｒ２と、保持容量素子１０Ｃと、有機ＥＬ素子２０とを有するアクティブ型の駆動回路である。なお、サンプリング用トランジスタＴｒ１および駆動用トランジスタＴｒ２のうち少なくともいずれか１つが、上記実施の形態等のトランジスタ１０Ｔに相当する。
サンプリング用トランジスタＴｒ１は、そのゲートが対応する走査線ＷＳＬに接続され、そのソースおよびドレインのうちの一方が対応する信号線ＤＴＬに接続され、他方が駆動用トランジスタＴｒ２のゲートに接続されている。駆動用トランジスタＴｒ２は、そのドレインが対応する電源線ＤＳＬに接続され、ソースが有機ＥＬ素子２０のアノードに接続されている。また、この有機ＥＬ素子２０のカソードは、接地配線５Ｈに接続されている。なお、この接地配線５Ｈは、全ての画素ＰＸＬＣに対して共通に配線されている。保持容量素子１０Ｃは、駆動用トランジスタＴｒ２のソースとゲートとの間に配置されている。
サンプリング用トランジスタＴｒ１は、走査線ＷＳＬから供給される走査信号（選択パルス）に応じて導通することにより、信号線ＤＴＬから供給される映像信号の信号電位をサンプリングし、保持容量素子１０Ｃに保持するものである。駆動用トランジスタＴｒ２は、所定の第１電位（図示せず）に設定された電源線ＤＳＬから電流の供給を受け、保持容量素子１０Ｃに保持された信号電位に応じて、駆動電流を有機ＥＬ素子２０へ供給するものである。有機ＥＬ素子２０は、この駆動用トランジスタＴｒ２から供給された駆動電流により、映像信号の信号電位に応じた輝度で発光するようになっている。
このような回路構成では、走査線ＷＳＬから供給される走査信号（選択パルス）に応じてサンプリング用トランジスタＴｒ１が導通することにより、信号線ＤＴＬから供給された映像信号の信号電位がサンプリングされ、保持容量素子１０Ｃに保持される。また、上記第１電位に設定された電源線ＤＳＬから駆動用トランジスタＴｒ２へ電流が供給され、保持容量素子１０Ｃに保持された信号電位に応じて、駆動電流が有機ＥＬ素子２０（赤色、緑色および青色の各有機ＥＬ素子）へ供給される。そして、各有機ＥＬ素子２０は、供給された駆動電流により、映像信号の信号電位に応じた輝度で発光する。これにより、表示装置１において、映像信号に基づく映像表示がなされる。
［表示装置３の製造方法］
表示装置３は、例えば次のようにして製造することができる。すなわち、まず、上記第１の実施の形態で説明したように、半導体装置１におけるトランジスタ１０Ｔおよび保持容量素子１０Ｃを形成する。そののち、絶縁膜１７およびソース・ドレイン電極１８を覆うように、上述した材料よりなる平坦化膜１９を、例えばスピンコート法やスリットコート法により成膜し、ソース・ドレイン電極１８に対向する領域の一部に接続孔Ｈ２を形成する。
続いて、この平坦化膜１９上に、有機ＥＬ素子２０を形成する。具体的には、平坦化膜１９上に、接続孔Ｈ２を埋め込むように、上述した材料よりなる第１電極２１を例えばスパッタリング法により成膜したのち、フォトリソグラフィおよびエッチングによりパターニングする。この後、第１電極２１上に開口を有する画素分離膜２２を形成したのち、有機層２３を例えば真空蒸着法により成膜する。続いて、有機層２３上に、上述した材料よりなる第２電極２４を例えばスパッタリング法により形成する。次いで、この第２電極２４上に保護膜２５を例えばＣＶＤ法により成膜し、この保護膜２５上に、接着層２６を用いて封止用基板２７を貼り合わせる。以上の工程により、図６に示した表示装置３が完成する。
［表示装置３の動作］
この表示装置３では、例えばＲ，Ｇ，Ｂのいずれかに対応する各画素ＰＸＬＣに、各色の映像信号に応じた駆動電流が印加されると、第１電極２１および第２電極２４を通じて、有機層２３に電子および正孔が注入される。これらの電子および正孔は、有機層２３に含まれる有機ＥＬ層においてそれぞれ再結合され、発光を生じる。このようにして、表示装置１では、例えばＲ，Ｇ，Ｂのフルカラーの映像表示がなされる。また、この映像表示動作の際に保持容量素子１０Ｃの一端に、映像信号に対応する電位が印加されることにより、酸化物導電膜１５と容量電極１４Ｃとの間に、映像信号に対応する電荷が蓄積される。
［表示装置３の作用効果］
表示装置３は、半導体装置１を備えるようにしたので、例えばトランジスタ１０Ｔから有機ＥＬ素子２０に印加される信号電圧の変動や、トランジスタ１０Ｔから有機ＥＬ素子２０へ流れる電流値の変動を低減することができる。トランジスタ１０Ｔにおける酸素脱離などに起因する実効チャネル長の変化が抑制されるからである。この結果、表示むらなどの画質劣化を低減し、良好な表示性能を発揮することができる。
＜＜４．２ 液晶表示装置＞＞
図９は、上記実施の形態の変形例１に係る表示装置３Ａ）の断面構成を表したものである。この表示装置３Ａは、表示装置３の有機ＥＬ素子２０に代えて液晶表示素子４０を有するものである。この点を除き、表示装置３Ａは上記表示装置３と同様の構成を有し、その作用および効果も同様である。
表示装置３Ａは、表示装置３と同様のトランジスタ１０Ｔおよび保持容量素子１０Ｃを有するものであり、このトランジスタ１０Ｔおよび保持容量素子１０Ｃの上層に平坦化膜１９を間にして液晶表示素子４０が設けられている。
液晶表示素子４０は、例えば、画素電極４１と対向電極４２との間に液晶層４３を封止したものであり、画素電極４１および対向電極４２の液晶層４３側の各面には、配向膜４４Ａ，４４Ｂが設けられている。画素電極４１は、画素毎に配設されており、例えばトランジスタ１０Ｔのソース・ドレイン電極１８に電気的に接続されている。対向電極４２は、対向基板４５上に複数の画素に共通の電極として設けられ、例えばコモン電位に保持されている。液晶層４３は、例えばＶＡ（Vertical Alignment：垂直配向）モード，ＴＮ（Twisted Nematic）モードあるいはＩＰＳ（In Plane Switching）モード等により駆動される液晶により構成されている。
また、基板１１の下方には、バックライト４６が備えられており、基板１１のバックライト４６側および対向基板４５上には、偏光板４７Ａ，４７Ｂが貼り合わせられている。
バックライト４６は、液晶層４３へ向けて光を照射する光源であり、例えばＬＥＤ（Light Emitting Diode）やＣＣＦＬ（Cold Cathode Fluorescent Lamp）等を複数含むものである。このバックライト４６は、図示しないバックライト駆動部によって、点灯状態および消灯状態が制御されるようになっている。
偏光板４７Ａ，４７Ｂ（偏光子，検光子）は、例えば互いにクロスニコルの状態で配置されており、これにより、例えばバックライト４６からの照明光を電圧無印加状態（オフ状態）では遮断、電圧印加状態（オン状態）では透過させるようになっている。
この表示装置３Ａでは、上記実施の形態の表示装置３と同様に、酸化物半導体膜１２に第１の領域部分１２Ｒ１を含むトランジスタ１０Ｔを有している。よって、トランジスタ１０Ｔからの酸素脱離が実効チャネル長の変化が抑制され、表示むらなどの画質劣化を低減し、良好な表示性能を発揮することができる。
＜＜４．３ 電子ペーパ＞＞
図１０は、上記実施の形態の変形例２に係る表示装置３Ｂの断面構成を表したものである。この表示装置３Ｂはいわゆる電子ペーパであり、表示装置３の有機ＥＬ素子２０に代えて電気泳動型表示素子６０を有している。この点を除き、表示装置１Ｂは上記実施の形態の表示装置１と同様の構成を有し、その作用および効果も同様である。
表示装置３Ｂは、表示装置３と同様のトランジスタ１０Ｔおよび保持容量素子１０Ｃを有するものであり、このトランジスタ１０Ｔおよび保持容量素子１０Ｃの上層に平坦化膜１９を間にして電気泳動型表示素子６０が設けられている。
電気泳動型表示素子６０は、例えば、画素電極６１と共通電極６２との間に電気泳動型表示体よりなる表示層６３を封止したものである。画素電極６１は、画素ごとに配設されており、例えばトランジスタ１０Ｔのソース・ドレイン電極１８に電気的に接続されている。共通電極６２は、対向基板６４上に複数の画素に共通の電極として設けられている。
この表示装置３Ｂでは、上記実施の形態の表示装置３と同様に、酸化物半導体膜１２に第１の領域部分１２Ｒ１を含むトランジスタ１０Ｔを有している。よって、トランジスタ１０Ｔからの酸素脱離が実効チャネル長の変化が抑制され、表示むらなどの画質劣化を低減し、良好な表示性能を発揮することができる。
＜５．適用例＞
以下、上記のような表示装置（表示装置３，３Ａ，３Ｂ）の電子機器への適用例について説明する。電子機器としては、例えばテレビジョン装置およびスマートフォン等が挙げられる。この他にも上記表示装置は、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器に適用することが可能である。
（モジュール）
上記表示装置は、例えば図１１に示したようなモジュールとして、後述の適用例１，２などの種々の電子機器に組み込まれる。このモジュールは、例えば、基板１１の一辺に、封止用基板２７または対向基板４５，５４から露出した領域７１を設け、この露出した領域７１に、水平セレクタ５１、ライトスキャナ５２および電源スキャナ５３の配線を延長して外部接続端子（図示せず）を形成したものである。この外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板（ＦＰＣ；Flexible Printed Circuit）７２が設けられていてもよい。
（適用例１）
図１２は、上記実施の形態の表示装置が適用されるスマートフォンの外観を表したものである。このスマートフォンは、例えば、表示部２３０および非表示部２４０を有しており、この表示部２３０が上記実施の形態の表示装置により構成されている。
（適用例２）
図１３は、上記実施の形態の表示装置が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有しており、この映像表示画面部３００は、上記実施の形態の表示装置により構成されている。
＜６．実験例＞
（実験例１−１）
上記第１の実施の形態で説明した手順に従って、図１などに示した半導体装置１に用いる酸化物半導体膜１２を作製した。具体的には、無アルカリガラスからなる基板１１上の全面に、ＩＴＺＯからなるセラミックのターゲットを使用したスパッタリング処理により、ＩＴＺＯからなる半導体材料膜１２Ｍを５０ｎｍの厚みで成膜した。次に、リン酸、硝酸および酢酸の混合液を用いてウェットエッチングを行い、半導体材料膜１２Ｍの表面近傍に第１の領域部分１２Ｒ１を形成し、酸化物半導体膜１２を得た。
（実験例１−２）
リン酸、硝酸および酢酸の混合液によるウェットエッチングを行わなかった点を除き、他は実験例１−１と同様にして酸化物半導体膜１２を作製した。
図１４は、実験例１−１および実験例１−２の酸化物半導体膜１２の表面の組成比を比較したものである。なお、表面の元素分析はＸ線光電子分光法（ＸＰＳ：X-ray Photoelectron Spectroscopy）により実施した。図１４に示したように、リン酸、硝酸および酢酸の混合液によるウェットエッチングを行うことにより、酸化物半導体膜１２の表面近傍におけるインジウムの組成比が減少し、スズの組成比が増加したことが確認できた。
図１５は、実験例１−１および実験例１−２の酸化物半導体膜１２の表面における、リン（Ｐ）の２ｐピーク強度（ＸＰＳによる）を比較したものである。図１５によれば、リン酸、硝酸および酢酸の混合液によるウェットエッチングを実施した実験例１−１ではリン（Ｐ）の２ｐピークが観測されたが、そのようなウェットエッチングを実施しなかった実験例１−２では観測されなかった。このことから、リン酸を用いたウェットエッチングにより酸化物半導体膜１２に第１の領域部分１２Ｒ１を形成した場合には、酸化物半導体膜１２の表面近傍にリンが残留することが確認できた。
（実験例２−１）
次に、上記第１の実施の形態で説明した手順に従って、図１などに示した半導体装置１のサンプルを作製した。具体的には、図３Ａに示したように、無アルカリガラスからなる基板１１上の全面に、ＩＴＺＯからなるセラミックのターゲットを使用したスパッタリング処理により、ＩＴＺＯからなる半導体材料膜１２Ｍを５０ｎｍの厚みで成膜した。そののち、半導体材料膜１２Ｍ上の全面に、導電率が１×１０2Ｓ／ｃｍ以上であるＩＺＯからなる酸化物導電材料膜１５Ｍをスパッタリング法により５０ｎｍの厚みで成膜した。次に、フォトリソグラフィにより、平面視で互いに同一形状を有する半導体材料膜１２Ａと酸化物導電材料膜１５Ｍ１との積層構造を形成した。こののち、図３Ｃに示したように、フォトリソグラフィと、リン酸、硝酸および酢酸の混合液を用いたウェットエッチングとを行い、それぞれ所定形状を有する酸化物半導体膜１２と酸化物導電膜１５とを形成した。さらに、図３Ｅに示したように、ゲート絶縁膜１３Ｔ、ゲート電極１４Ｔ、容量絶縁膜１３Ｃおよび容量電極１４Ｃをそれぞれ所定位置に形成したのち、図３Ｆに示したように、全体を覆うようにアルミニウムからなる金属膜１６Ａを成膜した。次いで、酸素雰囲気下、２００℃程度の温度で熱処理を行うことにより金属膜１６Ａを酸化し、図３Ｇに示したように高抵抗膜１６を形成した。高抵抗膜１６を形成したのち、図３Ｇに示したように、高抵抗膜１６上の全面に亘って絶縁膜１７を形成した。絶縁膜１７にはポリイミドを用いた。続いて図３Ｈに示したように、露光、現像工程を行い、絶縁膜１７および高抵抗膜１６を貫く接続孔Ｈ１を所定の位置に形成した。続いて、図３Ｉに示したように、絶縁膜１７上に、スパッタリング法により、モリブデンとＡｌＮｄの積層からなるソース・ドレイン電極１８となる導電膜１８Ｍを形成した。この導電膜１８Ｍにより上述の接続孔Ｈ１を埋め込んだ。そののち、この導電膜をフォトリソグラフィおよびエッチングにより所定の形状にパターニングした。これにより、絶縁膜１７上にソース・ドレイン電極１８が形成されると共に、ソース・ドレイン電極１８が接続孔Ｈ１を介して酸化物半導体膜１２の低抵抗領域１２Ｂに電気的に接続された。さらに酸素雰囲気下、２７０℃の温度で熱処理を行った。但し、この熱処理温度は１時間、２時間または４時間とした。
（実験例２−２）
酸化物半導体膜１２に対するリン酸、硝酸および酢酸の混合液によるウェットエッチングを行わなかった点を除き、他は実験例２−１と同様にして半導体装置１のサンプルを作製した。
図１６は、実験例２−１，２−２について、熱処理時間と実効チャネル長変化量ｄＬとの関係を調べた結果である。実効チャネル長変化量ｄＬの抽出は、Ｖｄ＝０．１Ｖで取得したＩｄＶｇ特性のチャネル長依存性からチャネル抵抗法を用いて行った。図１６に示したように、実験例２−１では、酸化物半導体膜１２がインジウムの組成比が小さくスズの組成比の大きい第１の領域部分１２Ｒ１を含むので、それを含まない実験例２−２と比べ、実効チャネル長変化量ｄＬを小さく抑えることができた。
上記の実験例の結果から、本技術によれば、表示むらが低減された表示品位の高い表示装置を、簡便な方法により得ることができることが確認できた。
以上、実施の形態および変形例を挙げて本技術を説明したが、本技術はこれら実施の形態等に限定されず、種々の変形が可能である。例えば、上記実施の形態において説明した各層の材料および厚みなどは限定されるものではなく、他の材料および厚みとしてもよい。
また、上記実施の形態等では、酸化物半導体膜１２に第１の領域部分１２Ｒ１を形成する際、リン酸、硝酸および酢酸の混合液を用いてウェットエッチングを行うようにしたが、例えばイオン注入法やスパッタリング法による積層膜として第１の領域部分１２Ｒ１を形成してもよい。
また、上記実施の形態等では、高抵抗膜１６を設けた構造を例に挙げて説明したが、この高抵抗膜１６は、低抵抗領域１２Ｂを形成したのちに除去することも可能である。ただし、上述のように、高抵抗膜１６を設けた場合の方が、トランジスタ１０Ｔおよび保持容量素子１０Ｃの電気特性を安定的に保持することができるため望ましい。
さらに上記実施の形態等では、低抵抗領域１２Ｂが、酸化物半導体膜１２のチャネル領域１２Ｃ以外の領域の表面（上面）から厚み方向の一部に設けられている場合について説明したが、低抵抗領域１２Ｂは、酸化物半導体膜１２の表面（上面）から厚み方向の全部に設けることも可能である。
さらに上記実施の形態等では、有機ＥＬ素子２０，液晶表示素子３０，電気泳動型表示素子６０，トランジスタ１０Ｔおよび保持容量素子１０Ｃの構成を具体的に挙げて説明したが、開示した構成要素のうちのいくつかが欠けていてもよいし、また、他の構成要素をさらに備えていてもよい。
加えてまた、本技術は、有機ＥＬ素子２０，液晶表示素子３０，電気泳動型表示素子６０のほか、無機エレクトロルミネッセンス素子などの他の表示素子を用いた表示装置にも適用可能である。
さらに、上記実施の形態等では、アクティブマトリクス型の表示装置の場合について説明したが、本技術はパッシブマトリクス型の表示装置への適用も可能である。また、アクティブマトリクス駆動のための画素駆動回路の構成は、上記実施の形態で説明したものに限られず、必要に応じて容量素子やトランジスタを追加してもよい。
なお、本明細書中に記載された効果はあくまで例示であってその記載に限定されるものではなく、他の効果があってもよい。また、本技術は以下のような構成を取り得るものである。
（１）
第１の領域部分および第２の領域部分を含む酸化物半導体膜とゲート絶縁膜とゲート電極とが順に積層されたトランジスタを有し、
前記酸化物半導体膜は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）と、錫（Ｓｎ），ガリウム（Ｇａ）およびアルミニウム（Ａｌ）のうちの少なくとも１種とを含み、
前記第１の領域部分は、厚さ方向において、前記酸化物半導体膜のうちの前記酸化物半導体膜と前記ゲート絶縁膜との界面の近傍に位置し、
前記第１の領域部分における錫，ガリウムおよびアルミニウムのうちの少なくとも１種の組成比は、前記第２の領域部分における錫，ガリウムおよびアルミニウムのうちの少なくとも１種の組成比よりも高い
半導体装置。
（２）
前記酸化物半導体膜は、前記ゲート絶縁膜との界面を形成するチャネル領域を含み、
前記第１の領域部分は、面内方向において前記チャネル領域の全体に広がっている
上記（１）記載の半導体装置。
（３）
前記酸化物半導体膜は、前記ゲート絶縁膜との界面を形成するチャネル領域を含み、
前記第１の領域部分は、面内方向において前記チャネル領域の周縁の近傍に位置する
上記（１）記載の半導体装置。
（４）
前記第１の領域部分におけるインジウムの組成比は、前記第２の領域部分におけるインジウムの組成比よりも低い
上記（１）から（３）のいずれか１つに記載の半導体装置。
（５）
さらに、基板と、保持容量素子とを有し、
前記トランジスタおよび前記保持容量素子は、前記基板上に設けられている
上記（１）から（４）のいずれか１つに記載の半導体装置。
（６）
前記トランジスタは、前記基板上の一部の領域に、前記酸化物半導体膜と前記ゲート絶縁膜と前記ゲート電極とが順に積層されたものであり、
前記保持容量素子は、前記基板上の他の領域に、前記酸化物半導体膜と第１の導電膜と絶縁膜と第２の導電膜とが順に積層されたものである
上記（４）記載の半導体装置。
（７）
前記酸化物半導体膜は、
前記ゲート絶縁膜との界面を形成するチャネル領域と、前記チャネル領域と隣接した位置に設けられ、前記チャネル領域よりも低い抵抗を有する一対の低抵抗領域とを含む
上記（１）から（６）のいずれか１つに記載の半導体装置。
（８）
前記第１の領域部分は、リン（Ｐ）を含む
上記（１）から（７）のいずれか１つに記載の半導体装置。
（９）
基板上に、インジウム（Ｉｎ）および亜鉛（Ｚｎ）と、錫（Ｓｎ），ガリウム（Ｇａ）およびアルミニウム（Ａｌ）のうちの少なくとも１種とを含む酸化物半導体膜を形成することと、
前記酸化物半導体膜の上面の近傍における錫，ガリウムおよびアルミニウムのうちの少なくとも１種の組成比を増加させたのち、前記酸化物半導体膜の上にゲート絶縁膜とゲート電極とを順に積層してトランジスタを形成することと
を含む
半導体装置の製造方法。
（１０）
前記酸化物半導体膜の上面の近傍におけるインジウムを一部除去することにより、ガリウムおよびアルミニウムのうちの少なくとも１種の組成比を増加させる
上記（９）記載の半導体装置の製造方法。
（１１）
前記酸化物半導体膜の上面に対しエッチング処理を行うことにより、前記酸化物半導体膜の上面の近傍におけるインジウムを一部除去する
上記（１０）記載の半導体装置の製造方法。
（１２）
リン酸を含むエッチング液により前記エッチング処理を行う
上記（１１）記載の半導体装置の製造方法。
（１３）
表示素子と、
前記表示素子を駆動する半導体装置と
を備え、
前記半導体装置は、
第１の領域部分および第２の領域部分を含む酸化物半導体膜とゲート絶縁膜とゲート電極とが順に積層されたトランジスタを有し、
前記酸化物半導体膜は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）と、錫（Ｓｎ），ガリウム（Ｇａ）およびアルミニウム（Ａｌ）のうちの少なくとも１種とを含み、
前記第１の領域部分は、厚さ方向において、前記酸化物半導体膜のうちの前記酸化物半導体膜と前記ゲート絶縁膜との界面の近傍に位置し、
前記第１の領域部分における錫，ガリウムおよびアルミニウムのうちの少なくとも１種の組成比は、前記第２の領域部分における錫，ガリウムおよびアルミニウムのうちの少なくとも１種の組成比よりも高い
表示装置。
（１４）
表示素子と、前記表示素子を駆動する半導体装置とを有する表示装置を備え、
前記半導体装置は、
第１の領域部分および第２の領域部分を含む酸化物半導体膜とゲート絶縁膜とゲート電極とが順に積層されたトランジスタを有し、
前記酸化物半導体膜は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）と、錫（Ｓｎ），ガリウム（Ｇａ）およびアルミニウム（Ａｌ）のうちの少なくとも１種とを含み、
前記第１の領域部分は、厚さ方向において、前記酸化物半導体膜のうちの前記酸化物半導体膜と前記ゲート絶縁膜との界面の近傍に位置し、
前記第１の領域部分における錫，ガリウムおよびアルミニウムのうちの少なくとも１種の組成比は、前記第２の領域部分における錫，ガリウムおよびアルミニウムのうちの少なくとも１種の組成比よりも高い
電子機器。
１，２…半導体装置、１０Ｔ…トランジスタ、１０Ｃ…保持容量素子、１１…基板、１２…酸化物半導体膜、１２Ｔ…チャネル領域、１２Ｂ…低抵抗領域、１２Ｃ…電極対向領域、１２Ｒ１…第１の領域部分、１２Ｒ２…第２の領域部分、１３Ｔ…ゲート絶縁膜、１４Ｔ…ゲート電極、１５…酸化物導電膜、１６…高抵抗膜、１６Ａ…金属膜、１７…絶縁膜、１８…ソース・ドレイン電極、１９…平坦化膜、３，３Ａ，３Ｂ…表示装置、２０…有機ＥＬ素子、２１…第１電極、２２…画素分離膜、２３…有機層、２４…第２電極、２５…保護層、２６…接着層、２７…封止用基板、Ｈ１，Ｈ２…接続孔、５０…表示領域、５１…水平セレクタ、５２…ライトスキャナ、５３…電源スキャナ、ＤＳＬ…走査線、ＤＴＬ…信号線、５０Ａ…画素回路、４０…液晶表示素子、４１…画素電極、４２…対向電極、４３…液晶層、４４Ａ，４４Ｂ…配向膜、４５，６４…対向基板、４６…バックライト、４７Ａ，４７Ｂ…偏光板、６０…電気泳動型表示素子、６１…画素電極、６２…共通電極、６３…表示層、ＩＦ…界面。

Claims (14)

  1. 第１の領域部分および第２の領域部分を含む酸化物半導体膜とゲート絶縁膜とゲート電極とが順に積層されたトランジスタを有し、
    前記酸化物半導体膜は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）と、錫（Ｓｎ），ガリウム（Ｇａ）およびアルミニウム（Ａｌ）のうちの少なくとも１種とを含み、
    前記第１の領域部分は、厚さ方向において、前記酸化物半導体膜のうちの前記酸化物半導体膜と前記ゲート絶縁膜との界面の近傍に位置し、
    前記第１の領域部分における錫，ガリウムおよびアルミニウムのうちの少なくとも１種の組成比は、前記第２の領域部分における錫，ガリウムおよびアルミニウムのうちの少なくとも１種の組成比よりも高い
    半導体装置。
  2. 前記酸化物半導体膜は、前記ゲート絶縁膜との界面を形成するチャネル領域を含み、
    前記第１の領域部分は、面内方向において前記チャネル領域の全体に広がっている
    請求項１記載の半導体装置。
  3. 前記酸化物半導体膜は、前記ゲート絶縁膜との界面を形成するチャネル領域を含み、
    前記第１の領域部分は、面内方向において前記チャネル領域の周縁の近傍に位置する
    請求項１記載の半導体装置。
  4. 前記第１の領域部分におけるインジウムの組成比は、前記第２の領域部分におけるインジウムの組成比よりも低い
    請求項１記載の半導体装置。
  5. さらに、基板と、保持容量素子とを有し、
    前記トランジスタおよび前記保持容量素子は、前記基板上に設けられている
    請求項１記載の半導体装置。
  6. 前記トランジスタは、前記基板上の一部の領域に、前記酸化物半導体膜と前記ゲート絶縁膜と前記ゲート電極とが順に積層されたものであり、
    前記保持容量素子は、前記基板上の他の領域に、前記酸化物半導体膜と第１の導電膜と絶縁膜と第２の導電膜とが順に積層されたものである
    請求項４記載の半導体装置。
  7. 前記酸化物半導体膜は、
    前記ゲート絶縁膜との界面を形成するチャネル領域と、前記チャネル領域と隣接した位置に設けられ、前記チャネル領域よりも低い抵抗を有する一対の低抵抗領域とを含む
    請求項１記載の半導体装置。
  8. 前記第１の領域部分は、リン（Ｐ）を含む
    請求項１記載の半導体装置。
  9. 基板上に、インジウム（Ｉｎ）および亜鉛（Ｚｎ）と、錫（Ｓｎ），ガリウム（Ｇａ）およびアルミニウム（Ａｌ）のうちの少なくとも１種とを含む酸化物半導体膜を形成することと、
    前記酸化物半導体膜の上面の近傍における錫，ガリウムおよびアルミニウムのうちの少なくとも１種の組成比を増加させたのち、前記酸化物半導体膜の上にゲート絶縁膜とゲート電極とを順に積層してトランジスタを形成することと
    を含む
    半導体装置の製造方法。
  10. 前記酸化物半導体膜の上面の近傍におけるインジウムを一部除去することにより、ガリウムおよびアルミニウムのうちの少なくとも１種の組成比を増加させる
    請求項９記載の半導体装置の製造方法。
  11. 前記酸化物半導体膜の上面に対しエッチング処理を行うことにより、前記酸化物半導体膜の上面の近傍におけるインジウムを一部除去する
    請求項１０記載の半導体装置の製造方法。
  12. リン酸を含むエッチング液により前記エッチング処理を行う
    請求項１１記載の半導体装置の製造方法。
  13. 表示素子と、
    前記表示素子を駆動する半導体装置と
    を備え、
    前記半導体装置は、
    第１の領域部分および第２の領域部分を含む酸化物半導体膜とゲート絶縁膜とゲート電極とが順に積層されたトランジスタを有し、
    前記酸化物半導体膜は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）と、錫（Ｓｎ），ガリウム（Ｇａ）およびアルミニウム（Ａｌ）のうちの少なくとも１種とを含み、
    前記第１の領域部分は、厚さ方向において、前記酸化物半導体膜のうちの前記酸化物半導体膜と前記ゲート絶縁膜との界面の近傍に位置し、
    前記第１の領域部分における錫，ガリウムおよびアルミニウムのうちの少なくとも１種の組成比は、前記第２の領域部分における錫，ガリウムおよびアルミニウムのうちの少なくとも１種の組成比よりも高い
    表示装置。
  14. 表示素子と、前記表示素子を駆動する半導体装置とを有する表示装置を備え、
    前記半導体装置は、
    第１の領域部分および第２の領域部分を含む酸化物半導体膜とゲート絶縁膜とゲート電極とが順に積層されたトランジスタを有し、
    前記酸化物半導体膜は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）と、錫（Ｓｎ），ガリウム（Ｇａ）およびアルミニウム（Ａｌ）のうちの少なくとも１種とを含み、
    前記第１の領域部分は、厚さ方向において、前記酸化物半導体膜のうちの前記酸化物半導体膜と前記ゲート絶縁膜との界面の近傍に位置し、
    前記第１の領域部分における錫，ガリウムおよびアルミニウムのうちの少なくとも１種の組成比は、前記第２の領域部分における錫，ガリウムおよびアルミニウムのうちの少なくとも１種の組成比よりも高い
    電子機器。
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Publication number Priority date Publication date Assignee Title
JP2017175022A (ja) * 2016-03-24 2017-09-28 株式会社Ｊｏｌｅｄ 薄膜トランジスタ
US10388738B2 (en) * 2016-04-01 2019-08-20 Semiconductor Energy Laboratory Co., Ltd. Composite oxide semiconductor and method for manufacturing the same
US10249695B2 (en) * 2017-03-24 2019-04-02 Apple Inc. Displays with silicon and semiconducting-oxide top-gate thin-film transistors
US20190267402A1 (en) * 2018-02-26 2019-08-29 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Array substrate and manufacturing method for the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI402593B (zh) * 2010-12-30 2013-07-21 Ind Tech Res Inst 畫素陣列的製作方法
JP6111398B2 (ja) * 2011-12-20 2017-04-12 株式会社Ｊｏｌｅｄ 表示装置および電子機器
US9112037B2 (en) * 2012-02-09 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TW201338173A (zh) * 2012-02-28 2013-09-16 Sony Corp 電晶體、製造電晶體之方法、顯示裝置及電子機器
KR102130184B1 (ko) * 2012-10-24 2020-07-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI646690B (zh) * 2013-09-13 2019-01-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法

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