KR101213707B1 - 폴리실리콘 박막트랜지스터 및 그 제조방법 - Google Patents

폴리실리콘 박막트랜지스터 및 그 제조방법 Download PDF

Info

Publication number
KR101213707B1
KR101213707B1 KR1020080065817A KR20080065817A KR101213707B1 KR 101213707 B1 KR101213707 B1 KR 101213707B1 KR 1020080065817 A KR1020080065817 A KR 1020080065817A KR 20080065817 A KR20080065817 A KR 20080065817A KR 101213707 B1 KR101213707 B1 KR 101213707B1
Authority
KR
South Korea
Prior art keywords
layer
source
drain
thin film
film transistor
Prior art date
Application number
KR1020080065817A
Other languages
English (en)
Other versions
KR20100005778A (ko
Inventor
박재범
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020080065817A priority Critical patent/KR101213707B1/ko
Priority to US12/314,506 priority patent/US7888682B2/en
Priority to GB0822838A priority patent/GB2461761B/en
Priority to DE102008062482.9A priority patent/DE102008062482B4/de
Priority to TW097149127A priority patent/TWI415265B/zh
Priority to CN2008101882314A priority patent/CN101626035B/zh
Publication of KR20100005778A publication Critical patent/KR20100005778A/ko
Priority to US13/023,361 priority patent/US8263448B2/en
Application granted granted Critical
Publication of KR101213707B1 publication Critical patent/KR101213707B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 박막트랜지스터에 관한 것으로, 보다 상세하게는 부산물이나 이물에 의한 콘택 불량을 방지할 수 있는 폴리실리콘 박막트랜지스터 및 그 제조방법에 관한 것이다.
이를 위한 본 발명에 따른 폴리실리콘 박막트랜지스터는 기판과; 상기 기판의 상부를 덮는 버퍼층과; 상기 버퍼층 상의 채널 영역에 대응된 채널층과, 상기 채널 영역의 양측으로 소스 및 드레인 영역에 각각 대응된 제 1 및 제 2 도핑층을 포함하는 반도체층과; 상기 반도체층 상의 게이트 절연막과; 상기 게이트 절연막 상의 상기 채널층과 중첩 구성된 게이트 전극과; 상기 게이트 전극을 덮는 보호막과; 상기 소스 영역 및 드레인 영역에 각각 대응된 상기 보호막, 게이트 절연막 및 버퍼층은 제 1 폭으로, 상기 제 1 및 제 2 도핑층은 상기 제 1 폭 보다 좁은 제 2 폭으로 패턴된 소스 및 드레인 홀과; 상기 보호막 상의 상기 소스 홀을 통해 제 1 도핑층과 접촉된 소스 전극과, 상기 소스 전극과 이격되고, 상기 드레인 홀을 통해 제 2 도핑층과 접촉된 드레인 전극을 포함하는 것을 특징으로 한다.

Description

폴리실리콘 박막트랜지스터 및 그 제조방법{Poly Silicon Thin Film Transistor and Method of fabricating the same}
본 발명은 박막트랜지스터에 관한 것으로, 보다 상세하게는 부산물이나 이물에 의한 콘택 불량을 방지할 수 있는 폴리실리콘 박막트랜지스터 및 그 제조방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube: CRT)을 대체하는 경량 박막형 평판표시장치에 대한 연구 및 상업화가 중점적으로 이루어지고 있다.
특히, 이러한 평판 표시장치에서는 액티브 매트릭스 타입의 액정표시장치가 주류를 이루고 있다. 액티브 매트릭스 타입의 액정표시장치에서는 박막트랜지스터가 단위 화소 한 개의 액정에 걸리는 전압을 조절하여 화소의 투과도를 변화시키는 스위칭 소자로 사용된다.
그 중에 현재 화질이 우수하고 경량, 박형, 저소비 전력의 특징 및 장점으로 인하여 이동형 화상표시장치의 용도로 CRT(cathode ray tube)를 대체하면서 액정표시장치(Liquid Crystal Display Device: LCD)가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.
일반적인 액정표시장치는 화상을 표시하는 액정 패널과 상기 액정 패널에 구동 신호를 인가하기 위한 구동부로 크게 구분될 수 있으며, 상기 액정 패널은 일정 공간을 갖고 합착된 컬러필터 기판 및 어레이 기판과, 상기 컬러필터 및 어레이 기판의 이격된 사이 공간에 주입된 액정층을 포함하여 이루어진다.
이때, 상기 어레이 기판에는 일정 간격을 갖고 일 방향으로 배열되는 복수개의 게이트 배선과, 상기 각 게이트 배선과 수직한 방향으로 교차하는 복수개의 데이터 배선과, 상기 각 게이트 배선 및 데이터 배선이 교차되어 정의된 각 화소 영역에 매트릭스 형태로 형성되는 복수개의 화소 전극과, 상기 게이트 배선의 신호에 의해 스위칭되어 상기 데이터 배선의 신호를 각 화소 전극에 전달하는 복수개의 박막트랜지스터가 구비된다.
이러한 박막트랜지스터의 액티브층은 비정질 실리콘을 사용하는 것과 폴리 실리콘을 사용하는 것으로 구분될 수 있다.
상기 폴리실리콘을 액티브층으로 이용하는 모델은 비정질 실리콘 보다 캐리어의 이동도가 10배 내지 100배 정도 더 빨라 기판 상에 구동회로를 내장하는 것이 가능한 장점으로, 고해상도 패널의 스위칭 및 구동 소자로 사용할 수 있게 된다.
따라서, 폴리실리콘을 액티브층으로 사용하는 액정표시장치는 차세대 고성능 지능표시 시스템을 실현하는 기술로 인식되고 있는 바, 이러한 폴리실리콘을 액티브층으로 활용하는 것으로 유기전계 발광소자를 일 예로 들 수 있다.
이러한 유기전계 발광표시장치는 전자 주입전극과 정공 주입전극으로부터 각각 전자와 정공을 발광층 내부로 주입시켜, 주입된 전자와 정공이 결합한 엑시톤(exciton)이 여기상태로부터 기저상태로 떨어질 때 발광하는 소자이다.
이러한 원리로 인해 종래의 박막 액정표시소자와는 달리 별도의 광원을 필요로 하지 않기 때문에, 소자의 부피와 무게를 줄일 수 있는 장점을 갖는다.
이하, 첨부한 도면을 참조하여 종래에 따른 폴리실리콘 박막트랜지스터에 대해 설명하도록 한다.
도 1a 내지 도 1f는 종래에 따른 폴리실리콘 박막트랜지스터의 제조방법을 공정 순서에 따라 개략적으로 나타낸 공정 단면도이다.
도 1a에 도시한 바와 같이, 소스 영역(S), 드레인 영역(D) 및 채널 영역(C)으로 구분된 반도체 영역(BA), 스위칭 영역(SA)과 화소 영역(PA)을 정의하는 단계를 진행한다. 이때, 상기 반도체 영역(BA)은 반도체층이 형성될 영역이고, 상기 스위칭 영역(SA)은 박막트랜지스터가 형성될 영역이며, 상기 화소 영역(PA)은 게이트 배선과 데이터 배선이 교차하여 정의되는 영역이다.
상기 다수의 영역(BA, SA, PA)이 정의된 기판(10)의 상부 전면에는 산화 실리콘(SiO2)과 질화 실리콘(SiNx)을 포함하는 무기절연물질 그룹 중 선택된 하나로 버퍼층(20)이 형성된다.
다음으로, 상기 버퍼층(20) 상에 플라즈마 화학기상증착법으로 비정질 실리콘(a-Si:H)을 증착하여 비정질 실리콘층(미도시)을 형성하고, 상기 비정질 실리콘층을 결정화한 후 이를 패턴하게 되면, 스위칭 영역(SA)에 대응하여 활성층(40)이 형성된다.
이때, 상기 버퍼층(20)은 플라즈마 화학기상증착법으로 비정질 실리콘을 증착하고 이를 결정화하는 과정에서 기판(10)에 함유된 불순물에 의해 활성층(40)이 오염되는 것을 방지하는 기능을 한다.
상기 비정질 실리콘을 결정화하는 방법은 엑시머 레이저 어닐링(Excimer Laser Annealing: ELA), 고상 결정화(Solid Phase Crystallization: SPC), 연속측면 결정화(Sequential Lateral Solidification: SLS), 금속유도 결정화(Metal Induced Crystallization: MIC), 금속유도 측면결정화(Metal Induced Lateral Crystallization: MILC), 교번자장 결정화(Alternative Magnetic Lateral Crstallization: AMLC) 중 선택된 어느 하나가 이용될 수 있다.
도 1b에 도시한 바와 같이, 상기 활성층(도 1a의 40) 상에는 산화 실리콘(SiO2)과 질화 실리콘(SiNx)을 포함하는 무기절연물질 그룹 중 선택된 하나로 게이트 절연막(45)이 형성된다.
다음으로, 상기 게이트 절연막(45) 상에 구리(Cu), 몰리브덴(Mo), 알루미늄(Al) 및 알루미늄 합금(AlNd)을 포함하는 도전성 금속 물질 그룹 중 선택된 하나로 게이트 금속층(미도시)을 형성하고 이를 패턴하여, 일 방향으로 스캔 신호를 인 가받는 게이트 배선(미도시)과, 상기 게이트 배선에서 연장되고 채널 영역(C)과 중첩된 상부로 게이트 전극(25)이 형성된다.
도면으로 상세히 제시하지는 않았지만, 상기 게이트 전극(25)을 이온 스타퍼(ion stopper)로 이용하고 n형 또는 P형 이온을 다량으로 도핑하는 단계를 진행하게 되면, 상기 게이트 전극(25)과 중첩된 하부에 불순물이 주입되지 않은 채널층(42a)과, 소스 및 드레인 영역(S, D)에 대응하여 n형 또는 p형 이온이 다량으로 도핑된 제 1 도핑층(42b) 및 제 2 도핑층(42c)을 포함하는 반도체층(42)이 형성된다.
다음으로, 상기 게이트 배선과 게이트 전극(25)의 상부 전면에는 산화 실리콘(SiO2)과 질화 실리콘(SiNx)을 포함하는 무기절연물질 그룹이나 포토 아크릴(photo acryl)과 벤조싸이클로부텐(benzocyclobutene)을 포함하는 유기절연물질 그룹 중 선택된 하나로 보호막(55)이 형성된다.
도 1c에 도시한 바와 같이, 상기 소스 영역(S)과 드레인 영역(D)에 대응된 반도체층(42)을 노출하기 위해 이 부분에 대응된 보호막(55)과 게이트 절연막(45)을 순차적으로 패턴하게 되면, 소스 영역(S)과 드레인 영역(D)을 각각 노출하는 소스 홀(SH)과 드레인 홀(DH)이 형성된다.
도 1d에 도시한 바와 같이, 상기 소스 및 드레인 홀(SH, DH)을 포함하는 보호막(55) 상에는 게이트 배선과 수직 교차하여 화소 영역(PA)을 정의하는 데이터 배선(미도시)과, 상기 데이터 배선에서 연장되고 소스 홀(SH)을 통해 반도체층(42) 과 접촉된 소스 전극(32)과, 상기 소스 전극(32)과 이격되고 드레인 홀(DH)을 통해 반도체층(42)과 접촉된 드레인 전극(34)이 각각 형성된다.
상기 소스 및 드레인 전극(32, 34)이 형성된 기판(10) 상에는 드레인 전극(34)을 노출하는 드레인 콘택홀(DCH)을 포함하는 층간 절연막(65)이 형성된다. 상기 층간 절연막(65)은 산화 실리콘(SiO2)과 질화 실리콘(SiNx)을 포함하는 무기절연물질 그룹이나 포토 아크릴(photo acryl)과 벤조싸이클로부텐(benzocyclobutene)을 포함하는 유기절연물질 그룹 중 선택된 하나로 형성된다.
상기 층간 절연막(65) 상에는 드레인 콘택홀(DCH)을 통해 드레인 전극(34)과 접촉된 화소 전극(70)이 화소 영역(PA)에 대응하여 형성된다.
이상으로 종래에 따른 폴리실리콘 박막트랜지스터를 제작할 수 있다.
전술한 공정에서 소스 영역(S)과 드레인 영역(D)에 대응된 반도체층(42)을 노출하는 소스 및 드레인 홀(SH, DH)은 플라즈마 건식식각 장비를 이용한 건식식각 공정으로 형성하고 있는 데, 이에 대해서는 이하 첨부한 도면을 참조하여 보다 상세히 설명하도록 한다.
도 2는 종래에 따른 플라즈마 건식식각 장비를 개략적으로 나타낸 단면도이다.
도시한 바와 같이, 종래에 따른 플라즈마 건식식각 장비(71)는 진공 상태로 유지되는 챔버(72)와, 상기 챔버(72)의 네 면을 둘러싸는 내벽(74)과, 상기 챔버(72) 내부에 위치하고 한쪽 전극 역할을 하는 서셉터(80)와, 상기 서셉터(80)의 상측 표면에 안착된 기판(10)과, 상기 서셉터(80)와 이격된 하부의 일 측에 위치하는 반응가스 공급부(84)와, 상기 반응가스 공급부(84)와 이격된 배기부(88)와, 상기 서셉터(80)와 이격된 상측의 대향 면에서 다른 한쪽 전극 역할을 하는 상부 전극(90)을 포함한다. 상기 상부 전극(90)의 하부 면에는 세라믹 재질의 플레이트(92)가 부착된다.
상기 서셉터(80)는 하부 전극 역할을 한다. 상기 서셉터(80)와 상부 전극(90)의 이격된 사이 공간은 플라즈마 상태의 반응 영역(A)으로 정의된다. 도면으로 상세히 제시하지는 않았지만, 상기 반응가스 공급부(84)는 반응 영역(A)으로 반응가스를 균일하게 분사하게 되고, 반응하고 남겨진 반응물은 배기부(88)를 통해 챔버(72)의 외부로 배출된다.
일반적으로, 건식식각은 기판(10) 상의 표면에서의 이온 충격에 의한 물리적 작용을 이용하는 방법이나, 전술한 플라즈마 속에서 발생된 반응 물질들의 화학 작용 또는 물리 및 화학적 작용이 동시에 일어나 식각이 진행되는 공정을 이용한다.
상기 화학적 건식식각은 플라즈마에서 생성된 반응 종들이 식각될 물질의 표면에 공급되어 그곳에서 반응종과 표면 원자들 사이에 화학 반응이 일어나 휘발성 기체를 생성함으로써 진행되는 식각을 말한다. 이러한 화학적 건식식각은 등방성 식각으로 반응기가 진공상태에 있기 때문에 휘발성 생성물의 표면으로부터의 이동이 용이한 장점이 있다.
도 3a와 도 3b는 소스 및 드레인 홀의 형성 단계를 세부적으로 나타낸 공정 단면도로, 도 2와 연계하여 상세히 설명하도록 한다.
도 2와 도 3a에 도시한 바와 같이, 버퍼층(20), 반도체층(42), 게이트 절연막(45), 게이트 전극(25) 및 보호막(55)이 차례로 형성된 기판(10)에 있어서, 상기 게이트 절연막(45)과 보호막(55)을 노출하는 소스 및 드레인 홀(SH, DH)은 건식식각과 습식식각에 의해 형성하는 것이 가능하나, 습식식각의 경우 고정세 및 미세한 패턴을 형성하는 데 한계를 보이고 있는 상황인 바, 이러한 소스 및 드레인 홀(SH, DH)을 형성하는 공정은 건식식각이 주로 이용되고 있다.
이러한 보호막(55) 상에는 포토레지스트를 도포하여 감광층(미도시)을 형성하고, 기판(10)과 이격된 상부에 투과부와 차단부로 이루어진 마스크(미도시)를 이용하여 소스 영역(S)과 드레인 영역(D)에 대응된 감광층을 선택적으로 패턴하여 다수의 감광 패턴(62)을 형성하고, 상기 다수의 감광 패턴(62) 하부로 노출된 보호막(55)을 건식식각 장비를 이용하여 건식식각을 진행하게 된다.
그러나, 전술한 보호막(55)과 상기 보호막(55) 하부의 게이트 절연막(45)을 건식식각으로 순차적으로 패턴하여 소스 및 드레인 홀(SH, DH)을 형성하는 공정은 제 1 반응가스를 이용한 제 1 식각 단계와, 제 2 반응가스를 이용한 제 2 식각 단계로 세분화된다.
상기 제 1 반응가스는 SF6와 Ar을 사용하고 있다. 이러한 제 1 반응가스는 보호막(55), 게이트 절연막(45) 및 반도체층(42) 즉, SiNx, SiO2 및 Si와 반응이 잘 일어나는 특성을 가진다.
한편, 상기 제 2 반응가스는 CxFy, Ar와 H2를 사용하고 있는 바, 보다 상세 하게는 C4F6가 이용된다. 이러한 제 2 반응가스는 보호막(55)과 게이트 절연막(45) 즉, SiNx와 SiO2와 반응이 잘 일어나고 반도체층(42)의 Si와는 반응이 거의 일어나지 않는 특성을 가진다.
일 예로, 상기 보호막(55)의 두께(t1)가 4300Å이고, 게이트 절연막(45)의 두께(t2)가 300Å일 경우, 제 1 반응가스를 이용하여 소스 및 드레인 영역(S, D)에 대응된 보호막(55)을 모두 패턴하게 된다.
다음으로, 도 3b에 도시한 바와 같이, 상기 보호막(55) 하부의 300Å 두께의 게이트 절연막(45)을 제 2 반응가스를 이용하여 선택적으로 패턴하는 것을 통해 소스 및 드레인 영역(S, D)에 대응된 반도체층(42)이 각각 노출된다. 이때, 제 1 반응가스로 300Å 두께의 게이트 절연막(45) 중 일부의 두께(t2)를 과식각할 수도 있다. 상기 건식식각을 진행한 후에 잔류하는 다수의 감광 패턴(62)은 약액을 이용한 스트립 공정으로 제거하게 된다.
즉, 제 1 반응가스와 제 2 반응가스로 이원화하여 패턴하는 것은 제 1 반응가스로만 보호막(55)과 게이트 절연막(45)을 패턴할 경우, 제 1 반응가스의 특성상 게이트 절연막(45) 하부에 위치하는 반도체층(42)이 함께 제거되는 문제를 유발한다.
따라서, 상기 반도체층(42)이 제 1 반응가스에 반응하여 제거될 경우 반도체층(42)의 신뢰성이 저하되는 문제가 발생될 수 있기 때문에, 보호막(55)은 제 1 반응가스를 이용하여 패턴하고, 게이트 절연막(45)은 반도체층(40)과 반응하지 않는 제 2 반응가스를 이용하여 패턴하는 것을 통해 반도체층(42)이 손상되는 것을 미연에 방지하고 있다.
그러나, 상기 소스 및 드레인 홀(SH, DH)을 형성하는 과정에서 제 1 반응가스와 제 2 반응가스로 이원화하는 공정은 공정 시간 및 비용을 상승시키는 결과를 초래하여 생산 수율을 저해하는 요인으로 작용하고 있는 상황이다.
또한, 상기 반도체층(42)을 선택적으로 노출시키기 위해 사용되는 제 2 반응가스는 그 물질 특성상 챔버(72) 내의 폴리머 물질과 반응이 활발히 진행되어 부산물(BP)을 생성하는 주범으로 작용하게 되고, 이러한 부산물(BP)은 챔버(72)의 내벽(73)에 달라붙는 결과를 초래한다.
상기 챔버(72)의 내벽(73)에 달라붙은 부산물(BP)이나 이물은 제 2 반응가스를 이용한 게이트 절연막(45)의 건식식각시 고주파 전압에 의해 기판(10)으로 떨어져 소스 및 드레인 홀(SH, DH)을 막는 현상, 즉 부산물(BP)이나 이물에 의해 반도체층(42)이 노출되지 않는 콘택 불량을 야기하는 문제를 유발할 수 있기 때문에, 주기적으로 챔버(72) 내부의 내벽(73)을 세정 및 교체하는 작업을 필요로 하고 있는 실정이다.
이러한 세정 및 교체 작업은 그 비용이 고가일 뿐만 아니라, 작업 효율을 악화시키는 주범으로 작용하여 생산 수율을 급격히 저해하고 있다.
도 4는 기판의 투입 매수에 따른 부산물이나 이물의 증가수를 나타낸 그래프로, 이를 참조하여 상세히 설명하도록 한다.
도시한 바와 같이, 소스 및 드레인 홀을 형성하는 공정 간 기판의 투입 매수 에 따른 이물 추이를 나타낸 것이다. 제 1 단계는 초기 애싱을 진행하는 공정 단계이고, 제 2 단계는 제 1 반응가스를 이용한 건식식각을 진행하는 공정 단계이며, 제 3 단계는 제 2 반응가스를 이용한 건식식각을 진행하는 공정 단계이다.
이때, 기판의 투입 매수에 따라 제 1 단계 및 제 2 단계에서는 부산물이나 이물의 증가 추이의 변동이 미미한 것을 알 수 있으나, 제 3 단계의 진행시 부산물이나 이물의 수가 급격히 증가함을 알 수 있다.
이러한 실험 데이터를 바탕으로, 소스 및 드레인 홀의 형성 공정 간 제 2 반응가스를 이용한 건식식각의 진행시 챔버 내부의 내벽을 오염시키는 주범인 것으로 확인하였다.
본 발명은 전술한 문제를 해결하기 위해 안출된 것으로, 탑 게이트 방식의 폴리실리콘 박막트랜지스터에 있어서 챔부 내부의 내벽에 고착되는 부산물이나 이물에 의한 콘택 불량을 방지하는 것을 통해 생산 수율을 개선하는 것을 목적으로 한다.
전술한 목적을 달성하기 위한 본 발명에 따른 폴리실리콘 박막트랜지스터는 기판과; 상기 기판의 상부를 덮는 버퍼층과; 상기 버퍼층 상의 채널 영역에 대응된 채널층과, 상기 채널 영역의 양측으로 소스 및 드레인 영역에 각각 대응된 제 1 및 제 2 도핑층을 포함하는 반도체층과; 상기 반도체층 상의 게이트 절연막과; 상기 게이트 절연막 상의 상기 채널층과 중첩 구성된 게이트 전극과; 상기 게이트 전극을 덮는 보호막과; 상기 소스 영역 및 드레인 영역에 각각 대응된 상기 보호막, 게이트 절연막 및 버퍼층은 제 1 폭으로, 상기 제 1 및 제 2 도핑층은 상기 제 1 폭 보다 좁은 제 2 폭으로 패턴된 소스 및 드레인 홀과; 상기 보호막 상의 상기 소스 홀을 통해 제 1 도핑층과 접촉된 소스 전극과, 상기 소스 전극과 이격되고, 상기 드레인 홀을 통해 제 2 도핑층과 접촉된 드레인 전극을 포함하는 것을 특징으로 한다.
이때, 상기 제 1 및 제 2 도핑층은 상기 소스 및 드레인 홀의 내부에서 마주 보는 양측으로 다수의 돌출부를 가진다. 상기 제 1 및 제 2 도핑층은 n 또는 P형 이온이 다량으로 도핑된다.
전술한 목적을 달성하기 위한 본 발명에 따른 폴리실리콘 박막트랜지스터의 제조방법은 기판 상에 버퍼층을 형성하는 단계와; 상기 버퍼층 상에 비정질 실리콘을 증착하여 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층을 결정화하고 이를 패턴하여, 채널 영역, 소스 및 드레인 영역으로 구분된 반도체 영역에 대응하여 활성층을 형성하는 단계와; 상기 활성층 상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 상기 채널 영역과 중첩된 게이트 전극을 형성하는 단계와; 상기 게이트 전극을 마스크로 이용하고, 이온 도핑을 실시하여 상기 게이트 전극과 중첩된 하부에 대응된 채널층및, 상기 소스 및 드레인 영역에 대응된 제 1 및 제 2 도핑층을 포함하는 반도체층을 형성하는 단계와; 상기 반도체층과 게이트 전극 상에 보호막을 형성하는 단계와; 상기 소스 영역 및 드레인 영역에 각각 대응된 상기 보호막, 게이트 절연막 및 버퍼층은 제 1 폭으로, 상기 제 1 및 제 2 도핑층은 상기 제 1 폭 보다 좁은 제 2 폭으로 패턴된 소스 및 드레인 홀을 형성하는 단계와; 상기 보호막 상에 상기 소스 홀을 통해 제 1 도핑층과 측면으로 접촉된 소스 전극과, 상기 소스 전극과 이격되고 상기 드레인 홀을 통해 제 2 도핑층과 측면으로 접촉된 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 제 1 및 제 2 도핑층은 상기 소스 및 드레인 홀의 내부에서 마주 보는 양측으로 다수의 돌출부를 가진다. 상기 제 1 및 제 2 도핑층은 n 또는 P형 이온이 다량으로 도핑된다.
또한, 상기 활성층은 엑시머 레이저 어닐링, 연속측면 결정화, 금속유도 결정화, 금속유도 측면결정화, 교번자장 결정화를 포함하는 결정화 방법 중 선택된 하나로 형성된 것을 특징으로 한다.
상기 소스 및 드레인 홀을 형성하는 공정은 반응가스로 SF6와 Ar을 이용하고 공정 시간은 90 ~ 110초로 진행하고, 상기 제 2 폭을 형성하는 공정은 BOE 처리를 20 ~ 40초로 진행하는 것을 특징으로 한다.
본 발명에서는 첫째, 소스 및 드레인 홀의 형성 단계시, 반응가스로 SF6와 Ar만을 이용하여 보호막, 게이트 절연막 및 반도체층을 일괄적으로 패턴하는 것을 통해 공정 시간의 단축에 따른 생산 수율을 개선할 수 있다.
둘째, 반응가스로 SF6와 Ar만을 사용하는 것을 통해 부산물의 발생을 대폭 줄일 수 있어 챔버의 가동율을 향상시킬 수 있을 뿐만 아니라, 부산물에 의한 콘택 불량을 감소시킬 수 있다.
셋째, 반도체층을 소스 및 드레인 전극 사이드 콘택으로 접촉시키더라도 반도체층의 측면으로 다수의 돌출부가 구성되는 데 따른 접촉 면적의 증가로 사이드 콘택 구조에서도 박막트랜지스터의 구동 특성이 저하될 염려가 없게 된다.
--- 실시예 ---
본 발명은 탑 게이트 방식의 폴리실리콘 박막트랜지스터에 있어서 사이드 콘택 구조를 적용하는 것을 통해 공정 효율을 향상시킬 수 있고, 챔버 내부의 내벽에 부착되는 부산물이나 이물의 발생을 최소화하는 것을 통해 반도체층과 소스 및 드레인 전극 간의 콘택 불량을 방지할 수 있는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 폴리실리콘 박막트랜지스터에 대해 설명하도록 한다.
도 5는 본 발명에 따른 폴리실리콘 박막트랜지스터를 개략적으로 나타낸 단면도이다.
도시한 바와 같이, 소스 영역(S), 드레인 영역(D) 및 채널 영역(C)으로 구분된 반도체 영역(BA), 스위칭 영역(SA) 및 화소 영역(PA)으로 정의된 기판(110)과, 상기 기판(110)의 상부 전면을 덮는 버퍼층(120)과, 상기 버퍼층(120) 상의 채널 영역에 대응된 채널층(142a)및, 상기 소스 및 드레인 영역(S, D)에 대응되고 그 일부분이 제 1 폭(W1)으로 각각 제거된 제 1 및 제 2 도핑층(142b, 142c)을 포함하는 반도체층(142)과, 상기 반도체층(142)을 덮는 게이트 절연막(145)과, 상기 게이트 절연막(145) 상에 위치하고 반도체층(142)의 채널층(142a)과 중첩된 상부에 위치하는 게이트 전극(125)과, 상기 게이트 전극(125)을 덮는 보호막(155)과, 상기 보호막(155) 상의 소스 및 드레인 영역(S, D)에 대응하여 상기 제 1 폭(W1) 보다 넓은 제 2 폭(W2)을 가지며 제 1 및 제 2 도핑층(142b, 142c)을 각각 노출하는 소스 및 드레인 홀(SH, DH)과, 상기 보호막(155) 상에 소스 및 드레인 홀(SH, DH)을 통해 제 1 및 제 2 도핑층(142b, 142c)의 3면과 측면으로 접촉하며 양측으로 이격 구성된 소스 전극(132) 및 드레인 전극(134)과, 상기 소스 및 드레인 전극(132, 134)을 덮으며 드레인 전극(134)의 일 측을 노출하는 드레인 콘택홀(DCH)을 포함하는 층간 절연막(165)과, 상기 층간 절연막(165) 상에 드레인 콘택홀(DCH)을 통해 드레인 전극(134)과 접촉된 화소 전극(170)이 차례로 위치한다.
이때, 상기 반도체층(142)은 플라즈마 화학기상증착법으로 비정질 실리콘(a-Si:H)을 증착하고 이를 결정화하는 것을 통해 형성될 수 있다. 이러한 결정화 방법으로는 엑시머 레이저 어닐링(Excimer Laser Annealing: ELA), 연속측면 결정화(Sequential Lateral Solidification: SLS), 금속유도 결정화(Metal Induced Crystallization: MIC), 금속유도 측면결정화(Metal Induced Lateral Crystallization: MILC), 교번자장 결정화(Alternative Magnetic Lateral Crystallization: AMLC) 등이 있다.
상기 버퍼층(120)은 플라즈마 화학기상증착법으로 비정질 실리콘을 증착하고 이를 결정화하는 과정에서 기판(110)에 함유된 불순물에 의해 활성층(미도시)이 오염되는 것을 방지하기 기능을 한다.
상기 반도체층(142), 게이트 전극(125)과 소스 및 드레인 전극(132, 134)을 포함하여 박막트랜지스터(T)라 한다.
이때, 상기 보호막(155) 상에 소스 및 드레인 영역(S, D)에 대응하여 제 1 폭(W1) 보다 넓은 제 2 폭(W2)을 가지며 소스 영역(S)과 드레인 영역(D)에 반도체층(142)을 노출하는 소스 및 드레인 홀(SH, DH)을 구성한 것을 특징으로 한다.
즉, 상기 반도체층(142)의 제 1 폭(W1) 보다 넓은 제 2 폭(W2)으로 형성된 소스 및 드레인 홀(SH, DH)에 의해 소스 및 드레인 홀(SH, DH)에 위치하는 반도체층(142)은 게이트 절연막(145)과 보호막(155)의 외부로 노출된 다수의 돌출부(F)를 가지게 되는 장점을 갖는다. 이러한 다수의 돌출부(F)는 소스 및 드레인 전극(132, 134)과 접촉하는 반도체층(142)의 접촉 면적을 증대시킬 수 있게 되는 바, 소스 및 드레인 전극(132, 134)과 반도체층(142)을 사이드 콘택(side contact)으로 접촉시키더라도 박막트랜지스터(T)의 구동 특성에는 영향을 미치지 않게 된다.
이때, 상기 다수의 돌출부(F)는 소스 및 드레인 홀(SH, DH)에 대응된 보호막(155), 게이트 절연막(145) 및 버퍼층(120)의 일부를 BOE 처리를 통해 형성한 것 으로, 이에 대해서는 후술하도록 한다.
이하, 본 발명에 따른 폴리실리콘 박막트랜지스터의 제조방법을 통해 보다 상세히 설명하도록 한다.
도 6a 내지 도 6i는 본 발명에 따른 폴리실리콘 박막트랜지스터의 제조방법을 공정 순서에 따라 개략적으로 나타낸 공정 단면도이다.
도 6a에 도시한 바와 같이, 소스 영역(S), 드레인 영역(D) 및 채널 영역(C)으로 구분된 반도체 영역(BA), 스위칭 영역(SA)과 화소 영역(PA)을 정의하는 단계를 진행한다. 이때, 상기 반도체 영역(BA)은 반도체층이 형성될 영역이고, 상기 스위칭 영역(SA)은 박막트랜지스터가 형성될 영역이며, 상기 화소 영역(PA)은 게이트 배선과 데이터 배선이 교차하여 정의되는 영역이다.
상기 다수의 영역(BA, SA, PA)이 정의된 기판(110)의 상부 전면에는 산화 실리콘(SiO2)과 질화 실리콘(SiNx)을 포함하는 무기절연물질 그룹 중 선택된 하나로 버퍼층(120)을 형성한다.
다음으로, 상기 버퍼층(120)이 형성된 기판(110) 상에 플라즈마 화학기상증착법으로 비정질 실리콘(a-Si:H)을 증착하여 비정질 실리콘층(140a)을 형성하고, 비정질 실리콘층(140a)을 결정화한 후 이를 패턴하여, 상기 반도체 영역(BA)에 대응하여 활성층(140)을 형성한다.
이때, 상기 버퍼층(120)은 플라즈마 화학기상증착법으로 비정질 실리콘을 증착하고 이를 결정화하는 과정에서 기판(110)에 함유된 불순물에 의해 결정화된 활 성층(140)이 오염되는 것을 방지하기 기능을 한다.
상기 비정질 실리콘을 폴리실리콘으로 결정화하는 방법은 엑시머 레이저 어닐링(Excimer Laser Annealing: ELA), 고상 결정화(Solid Phase Crystallization), 연속측면 결정화(Sequential Lateral Solidification: SLS), 금속유도 결정화(Metal Induced Crystallization: MIC), 금속유도 측면결정화(Metal Induced Lateral Crystallization: MILC), 교번자장 결정화(Alternative Magnetic Lateral Crystallization: AMLC) 중 선택된 어느 하나가 이용될 수 있다.
도 6b에 도시한 바와 같이, 상기 활성층(140) 상에는 산화 실리콘(SiO2)과 질화 실리콘(SiNx)을 포함하는 무기절연물질 그룹 중 선택된 하나로 게이트 절연막(145)을 형성한다.
다음으로, 상기 게이트 절연막(145) 상에 구리(Cu), 몰리브덴(Mo), 알루미늄(Al) 및 알루미늄 합금(AlNd)을 포함하는 도전성 금속 물질 그룹 중 선택된 하나로 게이트 금속층(미도시)을 형성하고 이를 패턴하여, 일 방향으로 스캔 신호를 인가받는 게이트 배선(미도시)과, 상기 게이트 배선에서 연장되고 채널 영역(C)과 중첩된 상부로 게이트 전극(125)을 형성한다.
다음으로, 상기 게이트 전극(125)을 이온 스타퍼(ion stopper)로 이용하고 n형 또는 P형 이온을 다량으로 도핑함으로써, 상기 게이트 전극(125)과 중첩된 하부에 불순물이 주입되지 않은 채널층(142a)과, 상기 채널층(142a)과 이격된 양측으로 소스 및 드레인 영역(S, D)으로 n형 또는 p형 이온이 다량으로 도핑된 제 1 도핑 층(142b) 및 제 2 도핑층(142c)을 포함하는 반도체층(142)을 형성한다.
상기 게이트 배선과 게이트 전극(125)의 상부 전면에는 산화 실리콘(SiO2)과 질화 실리콘(SiNx)을 포함하는 무기절연물질 그룹이나 포토 아크릴(photo acryl)과 벤조싸이클로부텐(benzocyclobutene)을 포함하는 유기절연물질 그룹 중 선택된 하나로 보호막(155)을 형성한다. 상기 보호막(155)은 질화 실리콘과 산화 실리콘이 차례로 적층된 이중층으로 형성할 수도 있다.
도 6d에 도시한 바와 같이, 상기 보호막(155)이 형성된 기판(110) 상에 포토레지스트를 도포하여 감광층(160)을 형성하고, 상기 감광층(160)과 이격된 상부로 차단부(T1)와 투과부(T2)로 이루어진 마스크(M)를 정렬하는 단계를 진행한다. 상기 차단부(T1)는 빛을 완전히 차단하는 기능을 하고, 상기 투과부(T2)는 빛을 투과시켜 빛에 노출된 감광층(160)이 화학적 변화를 일으켜 완전 노광될 수 있도록 하는 기능을 한다.
이때, 상기 소스 영역(S)과 드레인 영역(D) 각각의 일부분에 대응하여 투과부(T2)가 위치하도록 하고, 이를 제외한 전 영역은 차단부(T1)가 위치하도록 한다.
도 6e에 도시한 바와 같이, 상기 마스크(도 6d의 M)와 이격된 상부에서 기판(110) 방향으로 노광기(미도시)를 이용한 노광 공정을 진행하게 되면, 상기 소스 영역(S)과 드레인 영역(D)의 일부분에 대응된 감광층(도 6d의 160)은 모두 제거되고, 이를 제외한 전 영역에서는 두께 변화가 없는 다수의 감광 패턴(162)이 형성된다. 전술한 노광 공정으로 소스 및 드레인 영역(S, D)의 일부분에 대응된 보호 막(155)이 외부로 노출된다.
도 6f에 도시한 바와 같이, 상기 다수의 감광 패턴(162)을 마스크로 이용하고, 소스 및 드레인 영역(S, D)의 일부분으로 노출된 보호막(155)과, 상기 보호막(155) 하부의 게이트 절연막(145) 및 반도체층(142)을 플라즈마 건식식각 장비를 이용하여 일괄적으로 패턴하는 단계를 진행하게 된다.
이때, 본 발명에서는 SF6와 Ar을 반응가스로 이용하고 공정 시간은 90 ~ 110초의 범위로 진행하여, 소스 및 드레인 영역(S, D)의 일부분으로 노출된 보호막(155), 게이트 절연막(145) 및 반도체층(142)을 일괄적으로 패턴하는 것을 특징으로 한다.
즉, 본 발명에서 사용되는 반응가스는 종래의 제 1 반응가스와 동일한 것으로, 이러한 SF6와 Ar은 SiNx, SiO2 및 Si와 반응이 잘 일어나는 특성을 갖는바, 이러한 반응가스로 보호막(155), 게이트 절연막(145)과 반도체층(142)을 일괄적으로 패턴하여 제 1 폭(W1)을 갖는 소스 및 드레인 홀(SH, DH)을 각각 형성한다. 이때, 상기 소스 및 드레인 영역(S, D)에 대응된 제 1 및 제 2 도핑층(142b, 142c) 또한 제 1 폭(W1)으로 각각 제거된다.
다음으로, 상기 제 1 및 제 2 도핑층(142b, 142c) 하부에 위치하는 버퍼층(120)을 과식각하여 버퍼층(120)의 일 부분을 제거한다.
도 6g에 도시한 바와 같이, 제 1 폭(W1)을 가지는 소스 및 드레인 홀(SH, DH)을 BOE(Buffer Oxide Etchant) 처리를 실시하는 단계를 진행한다. 이때, 상기 BOE 처리를 장시간 동안 실시할 경우 반도체층(142)이 함께 제거될 우려가 있으므로, 공정 시간은 20 ~ 40초, 더욱 바람직하게는 30초 간 실시한다.
전술한 BOE 처리는 에천트를 이용한 습식식각으로 Si와는 반응이 잘 일어나지 않는 특성을 가지고 있기 때문에, 반도체층(142)을 제외한 보호막(155), 게이트 절연막(145) 및 버퍼층(120)과 반응이 활발히 일어나 소스 및 드레인 홀(SH, DH)을 제 2 폭(W2)으로 확장시킬 수 있게 된다. 이때, 상기 제 1 및 제 2 도핑층(142b, 142c)은 제 1 폭(W1)을 유지하게 된다. 경우에 따라서는 제 2 폭(W2) 보다는 작고 제 1 폭(W1) 보다는 크게 형성될 수 있다.
전술한 공정을 통해, 상기 제 1 및 제 2 도핑층(142b, 142c)은 각각의 측면에 위치하는 3면이 노출되어 다수의 돌출부(F)를 가지게 된다.
도 6h에 도시한 바와 같이, 상기 소스 및 드레인 홀(SH, DH)을 포함하는 보호막(155) 상에는 몰리브덴(Mo), 알루미늄 합금(AlNd, p-Al), 티타늄(Ti), 탄탈륨(Ta), 티타늄 합금(TiN), 인듐-틴-옥사이드(ITO) 및 인듐-징크-옥사이드(IZO)를 포함하는 도전성 물질 그룹 중 선택된 하나로 소스 및 드레인 금속층(미도시)을 형성하고 이를 패턴하여, 상기 게이트 배선과 수직 교차하여 화소 영역(PA)을 정의하는 데이터 배선(미도시)과, 상기 데이터 배선에서 연장되고 소스 홀(SH)을 통해 제 1 도핑층(142b)과 접촉된 소스 전극(132)과, 상기 소스 전극(132)과 이격되고 드레인 홀(DH)을 통해 제 2 도핑층(142c)과 접촉된 드레인 전극(134)을 각각 형성한다.
상기 소스 및 드레인 전극(132, 134)이 형성된 기판(110) 상에는 드레인 전극(134)을 노출하는 드레인 콘택홀(DCH)을 포함하는 층간 절연막(165)이 형성된다. 상기 층간 절연막(165)은 산화 실리콘(SiO2)과 질화 실리콘(SiNx)을 포함하는 무기절연물질 그룹이나 벤조싸이클로부텐(benzocyclobutene)과 포토 아크릴(photo acryl)을 포함하는 유기절연물질 그룹 중 선택된 하나로 형성된다.
상기 층간 절연막(165) 상에는 드레인 콘택홀(DCH)을 통해 드레인 전극(134)과 접촉된 화소 전극(170)을 화소 영역(PA)에 대응하여 형성한다. 상기 화소 전극(170)은 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 물질 그룹 중 선택된 하나로 형성된다.
이상으로 본 발명에 따른 폴리실리콘 박막트랜지스터를 제작할 수 있다.
도 7은 도 6i의 A부분을 확대하여 나타낸 단면도로, 이를 참조하여 보다 상세히 설명하도록 한다.
도시한 바와 같이, 기판(110) 상에 버퍼층(120), 제 1 도핑층(142b), 게이트 절연막(145), 보호막(155) 및 소스 전극(132)이 차례로 적층 형성된 소스 영역(도 6i의 S)을 나타낸 것이다.
이때, 상기 제 1 버퍼층(142b)의 마주보는 측면으로 버퍼층(120), 게이트 절연막(145) 및 보호막(155)의 외부로 다수의 돌출부(F)가 형성된 것을 확인할 수 있다.
따라서, 이러한 다수의 돌출부(F)를 통해 제 1 도핑층(142b)과 소스 전극(132) 간의 접촉 면적을 확보할 수 있게 되는 바, 제 1 도핑층(142b)과 소스 전극(132)을 사이드 콘택으로 접촉하더라도 박막트랜지스터의 신뢰성에는 아무런 영 향을 미치지 않게 된다.
또한, 전술한 바와 같이 SF6와 Ar만을 이용한 건식식각으로 소스 및 드레인 홀을 형성하게 되므로 부산물의 발생을 최소화할 수 있는 바, 콘택 불량을 감소시킬 수 있고, 일괄 식각이 가능한 장점으로 공정 수율을 개선할 수 있게 된다.
지금까지 설명한 본 발명에 따른 폴리실리콘 박막트랜지스터 및 그 제조방법은 액티브 매트릭스 액정표시장치 및 유기전계 발광소자 등 대부분의 표시장치 및 반도체 소자에 적용할 수 있다.
다시 말해, 본 발명에서는 폴리실리콘을 반도체층으로 이용하는 박막트랜지스터에 대해서 일관되게 설명하였으나, 이는 예시에 불과한 것이며 비정질 실리콘(a-Si:H)을 반도체층으로 이용하는 모델에도 동일하게 적용할 수 있다는 것은 자명한 사실일 것이다.
따라서, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 정신 및 사상을 벗어나지 않는 한도 내에서 다양하게 변형 및 변경할 수 있다는 것은 자명한 사실일 것이다.
도 1a 내지 도 1f는 종래에 따른 폴리실리콘 박막트랜지스터를 공정 순서에 따라 개략적으로 나타낸 공정 단면도.
도 2는 종래에 따른 플라즈마 건식식각 장비를 개략적으로 나타낸 단면도.
도 3a와 도 3b는 소스 및 드레인 홀의 형성 단계를 세부적으로 나타낸 공정 단면도.
도 4는 기판의 투입 매수에 따른 부산물이나 이물의 증가수를 나타낸 그래프.
도 5는 본 발명에 따른 폴리실리콘 박막트랜지스터를 개략적으로 나타낸 단면도.
도 6a 내지 도 6i는 본 발명에 따른 다결정 실리콘 박막트랜지스터를 공정 순서에 따라 개략적으로 나타낸 공정 단면도.
도 7은 도 6i의 A부분을 확대하여 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명*
110 : 기판 120 : 버퍼층
125 : 게이트 전극 132 : 소스 전극
134 : 드레인 전극 142a : 채널층
142b, 142c : 제 1 및 제 2 도핑층 142 : 반도체층
145 : 게이트 절연막 155 : 보호막
165 : 층간 절연막 170 : 화소 전극
W1, W2 : 제 1 및 제 2 폭 F : 돌출부
SH, DH : 소스 및 드레인 홀 DCH : 드레인 콘택홀

Claims (9)

  1. 기판과;
    상기 기판의 상부를 덮는 버퍼층과;
    상기 버퍼층 상의 채널 영역에 대응된 채널층과, 상기 채널 영역의 양측으로 소스 및 드레인 영역에 각각 대응된 제 1 및 제 2 도핑층을 포함하는 반도체층과;
    상기 반도체층 상의 게이트 절연막과;
    상기 게이트 절연막 상의 상기 채널층과 중첩 구성된 게이트 전극과;
    상기 게이트 전극을 덮는 보호막과;
    상기 소스 영역 및 드레인 영역에 각각 대응된 상기 보호막, 게이트 절연막 및 버퍼층은 제 1 폭으로, 상기 제 1 및 제 2 도핑층은 상기 제 1 폭 보다 좁은 제 2 폭으로 패턴된 소스 및 드레인 홀과;
    상기 보호막 상의 상기 소스 홀을 통해 제 1 도핑층과 접촉된 소스 전극과, 상기 소스 전극과 이격되고, 상기 드레인 홀을 통해 제 2 도핑층과 접촉된 드레인 전극
    을 포함하는 폴리실리콘 박막트랜지스터.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 도핑층은 상기 소스 및 드레인 홀의 내부에서 마주 보는 양측으로 다수의 돌출부를 가지는 것을 특징으로 하는 폴리실리콘 박막트랜지스터.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 도핑층은 n 또는 P형 이온이 다량으로 도핑된 것을 특징으로 하는 폴리실리콘 박막트랜지스터.
  4. 기판 상에 버퍼층을 형성하는 단계와;
    상기 버퍼층 상에 비정질 실리콘을 증착하여 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층을 결정화하고 이를 패턴하여, 채널 영역, 소스 및 드레인 영역으로 구분된 반도체 영역에 대응하여 활성층을 형성하는 단계와;
    상기 활성층 상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 상에 상기 채널 영역과 중첩된 게이트 전극을 형성하는 단계와;
    상기 게이트 전극을 마스크로 이용하고, 이온 도핑을 실시하여 상기 게이트 전극과 중첩된 하부에 대응된 채널층및, 상기 소스 및 드레인 영역에 대응된 제 1 및 제 2 도핑층을 포함하는 반도체층을 형성하는 단계와;
    상기 반도체층과 게이트 전극 상에 보호막을 형성하는 단계와;
    상기 소스 영역 및 드레인 영역에 각각 대응된 상기 보호막, 게이트 절연막 및 버퍼층은 제 1 폭으로, 상기 제 1 및 제 2 도핑층은 상기 제 1 폭 보다 좁은 제 2 폭으로 패턴된 소스 및 드레인 홀을 형성하는 단계와;
    상기 보호막 상에 상기 소스 홀을 통해 제 1 도핑층과 측면으로 접촉된 소스 전극과, 상기 소스 전극과 이격되고 상기 드레인 홀을 통해 제 2 도핑층과 측면으 로 접촉된 드레인 전극을 형성하는 단계
    를 포함하는 폴리실리콘 박막트랜지스터의 제조방법.
  5. 제 4 항에 있어서,
    상기 제 1 및 제 2 도핑층은 상기 소스 및 드레인 홀의 내부에서 마주 보는 양측으로 다수의 돌출부를 가지는 것을 특징으로 하는 폴리실리콘 박막트랜지스터의 제조방법.
  6. 제 4 항에 있어서,
    상기 제 1 및 제 2 도핑층은 n 또는 P형 이온이 다량으로 도핑된 것을 특징으로 하는 폴리실리콘 박막트랜지스터의 제조방법.
  7. 제 4 항에 있어서,
    상기 활성층은 엑시머 레이저 어닐링, 연속측면 결정화, 금속유도 결정화, 금속유도 측면결정화, 교번자장 결정화를 포함하는 결정화 방법 중 선택된 하나로 형성된 것을 특징으로 하는 폴리실리콘 박막트랜지스터의 제조방법.
  8. 제 4 항에 있어서,
    상기 소스 및 드레인 홀을 형성하는 공정은 반응가스로 SF6와 Ar을 이용하고 공정 시간은 90 ~ 110초로 진행하는 것을 특징으로 하는 폴리실리콘 박막트랜지스터의 제조방법.
  9. 제 4 항에 있어서,
    상기 제 2 폭을 형성하는 공정은 BOE 처리를 20 ~ 40초로 진행하는 것을 특징으로 하는 폴리실리콘 박막트랜지스터의 제조방법.
KR1020080065817A 2008-07-08 2008-07-08 폴리실리콘 박막트랜지스터 및 그 제조방법 KR101213707B1 (ko)

Priority Applications (7)

Application Number Priority Date Filing Date Title
KR1020080065817A KR101213707B1 (ko) 2008-07-08 2008-07-08 폴리실리콘 박막트랜지스터 및 그 제조방법
US12/314,506 US7888682B2 (en) 2008-07-08 2008-12-11 Thin film transistor and method of manufacturing the same
GB0822838A GB2461761B (en) 2008-07-08 2008-12-15 Thin film transistor and method of manufacturing the same
DE102008062482.9A DE102008062482B4 (de) 2008-07-08 2008-12-16 Dünnschichttransistor und Verfahren zu dessen Herstellung
TW097149127A TWI415265B (zh) 2008-07-08 2008-12-16 薄膜電晶體及其製造方法
CN2008101882314A CN101626035B (zh) 2008-07-08 2008-12-19 薄膜晶体管及其制造方法
US13/023,361 US8263448B2 (en) 2008-07-08 2011-02-08 Thin film transistor with contact holes having different widths and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080065817A KR101213707B1 (ko) 2008-07-08 2008-07-08 폴리실리콘 박막트랜지스터 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20100005778A KR20100005778A (ko) 2010-01-18
KR101213707B1 true KR101213707B1 (ko) 2012-12-18

Family

ID=40326134

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080065817A KR101213707B1 (ko) 2008-07-08 2008-07-08 폴리실리콘 박막트랜지스터 및 그 제조방법

Country Status (6)

Country Link
US (2) US7888682B2 (ko)
KR (1) KR101213707B1 (ko)
CN (1) CN101626035B (ko)
DE (1) DE102008062482B4 (ko)
GB (1) GB2461761B (ko)
TW (1) TWI415265B (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI402593B (zh) * 2010-12-30 2013-07-21 Ind Tech Res Inst 畫素陣列的製作方法
US8946066B2 (en) * 2011-05-11 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
CN102983175A (zh) * 2011-09-05 2013-03-20 广东中显科技有限公司 用原子层沉积的氧化铝作为栅介质的多晶硅薄膜晶体管
KR102006273B1 (ko) * 2012-11-19 2019-08-02 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
WO2015108842A1 (en) * 2014-01-14 2015-07-23 Sachem, Inc. Selective metal/metal oxide etch process
CN104157695B (zh) * 2014-07-14 2017-02-15 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
KR102316102B1 (ko) * 2014-12-02 2021-10-26 엘지디스플레이 주식회사 산화물 반도체 박막 트랜지스터 기판
CN104900709B (zh) * 2015-06-04 2017-11-17 福州大学 一种高性能底栅型tft器件结构及其制备方法
KR102567715B1 (ko) * 2016-04-29 2023-08-17 삼성디스플레이 주식회사 트랜지스터 패널 및 그 제조 방법
CN106169485B (zh) * 2016-08-31 2019-06-14 深圳市华星光电技术有限公司 Tft阵列基板及其制作方法、显示装置
CN107393828A (zh) * 2017-07-12 2017-11-24 武汉华星光电技术有限公司 薄膜晶体管的制作方法及薄膜晶体管
US10529749B2 (en) * 2017-09-30 2020-01-07 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Manufacturing method for thin film transistor array substrate
KR102553881B1 (ko) * 2018-06-01 2023-07-07 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 이를 포함하는 박막 트랜지스터 표시판 및 전자 장치
KR20210043774A (ko) * 2019-10-11 2021-04-22 삼성디스플레이 주식회사 표시 기판, 이의 제조 방법, 및 이를 포함하는 표시 장치
KR20210130899A (ko) * 2020-04-22 2021-11-02 삼성디스플레이 주식회사 디스플레이 장치
CN112670301A (zh) * 2020-12-24 2021-04-16 深圳市华星光电半导体显示技术有限公司 显示面板及其制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070241334A1 (en) 2006-04-12 2007-10-18 Mitsubishi Electric Corporation Thin film transistor, method of manufacturing the thin film transistor, and display device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6979840B1 (en) * 1991-09-25 2005-12-27 Semiconductor Energy Laboratory Co., Ltd. Thin film transistors having anodized metal film between the gate wiring and drain wiring
JP3254007B2 (ja) * 1992-06-09 2002-02-04 株式会社半導体エネルギー研究所 薄膜状半導体装置およびその作製方法
JPH0992716A (ja) * 1995-09-21 1997-04-04 Toshiba Corp 非単結晶半導体装置及びその製造方法
TW334582B (en) * 1996-06-18 1998-06-21 Handotai Energy Kenkyusho Kk Semiconductor device and method of fabtricating same
KR100459482B1 (ko) * 1998-10-02 2005-06-10 엘지.필립스 엘시디 주식회사 박막트랜지스터및그제조방법
US7038239B2 (en) * 2002-04-09 2006-05-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and display device using the same
CN1536416A (zh) * 2003-04-11 2004-10-13 广辉电子股份有限公司 制作薄膜晶体管液晶显示器的方法
JP5111802B2 (ja) * 2006-07-20 2013-01-09 三菱電機株式会社 薄膜トランジスタ基板、及びその製造方法
CN100452304C (zh) * 2007-01-17 2009-01-14 友达光电股份有限公司 薄膜晶体管的制造方法及液晶显示器用的下基板
JP4798094B2 (ja) * 2007-07-31 2011-10-19 ソニー株式会社 電気光学装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070241334A1 (en) 2006-04-12 2007-10-18 Mitsubishi Electric Corporation Thin film transistor, method of manufacturing the thin film transistor, and display device

Also Published As

Publication number Publication date
GB2461761A (en) 2010-01-20
GB2461761B (en) 2010-09-01
US20110129968A1 (en) 2011-06-02
KR20100005778A (ko) 2010-01-18
CN101626035A (zh) 2010-01-13
US8263448B2 (en) 2012-09-11
CN101626035B (zh) 2011-06-15
TW201003920A (en) 2010-01-16
GB0822838D0 (en) 2009-01-21
DE102008062482B4 (de) 2014-10-23
US7888682B2 (en) 2011-02-15
DE102008062482A1 (de) 2010-01-14
TWI415265B (zh) 2013-11-11
US20100006851A1 (en) 2010-01-14

Similar Documents

Publication Publication Date Title
KR101213707B1 (ko) 폴리실리콘 박막트랜지스터 및 그 제조방법
KR101233348B1 (ko) 표시 장치 및 그 제조 방법
JP6129206B2 (ja) Ｔｆｔアレイ基板の製造方法
KR101280827B1 (ko) 어레이 기판 및 이의 제조방법
KR101282897B1 (ko) 폴리실리콘 박막트랜지스터 및 그 제조방법
JP2010135384A (ja) 薄膜トランジスタアレイ基板、その製造方法及び液晶表示装置
KR20070045770A (ko) 박막트랜지스터 기판 및 이의 제조방법과,박막트랜지스터를 갖는 액정표시패널 및 전계발광 표시패널
US20110210347A1 (en) Semiconductor device and method of manufacturing the same
KR20120063928A (ko) 미세 결정 실리콘 박막 트랜지스터와 이를 포함하는 표시장치 및 그 제조 방법
WO2013118233A1 (ja) 薄膜半導体装置の製造方法及び薄膜半導体装置
KR101116093B1 (ko) 반도체장치 및 그 제조방법과 표시장치
KR101134989B1 (ko) 어레이 기판의 제조방법
KR101246790B1 (ko) 어레이 기판 및 이의 제조방법
JP5475250B2 (ja) 半導体装置の製造方法及び半導体装置
KR20060070345A (ko) 박막 트랜지스터 표시판
KR20120053770A (ko) 박막트랜지스터 어레이기판 제조방법
KR101599280B1 (ko) 어레이 기판의 제조방법
KR102142476B1 (ko) 어레이 기판 및 이의 제조방법
KR20120124802A (ko) 박막트랜지스터의 제조방법
CN108321122B (zh) Cmos薄膜晶体管及其制备方法和显示装置
KR101501920B1 (ko) 박막트랜지스터의 제조방법
KR100961961B1 (ko) 박막 트랜지스터 표시판의 제조 방법
KR20060089828A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR20080050080A (ko) 액정표시소자의 박막트랜지스터 및 그 제조방법
KR20060084487A (ko) 박막 트랜지스터 표시판의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20161118

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20171116

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20181114

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20191113

Year of fee payment: 8