DE102008062482A1 - Dünnschichttransistor und Verfahren zu dessen Herstellung - Google Patents

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Abstract

Es wird ein Dünnschichttransistor offenbart, der mit Folgendem versehen ist: einem Substrat (110); einer Pufferschicht (120) auf dem Substrat; einer Halbleiterschicht (142) auf der Pufferschicht, mit einem Kanalabschnitt (142a) und einem ersten und einem zweiten Dotierungsabschnitt (142b, 142c) an der einen bzw. der anderen Seite des Kanalabschnitts, wobei diese Dotierungsabschnitte Öffnungen mit einer ersten Breite (W1) aufweisen; einer Gateisolierschicht (145) auf der Halbleiterschicht; einer Gateelektrode (125) auf der Gateisolierschicht über dem Kanalabschnitt; einer Passivierungsschicht (155) auf der Gateelektrode, mit Source- und Drainlöchern gemeinsam mit der Gateisolierschicht, die den ersten bzw. zweiten Dotierungsabschnitt freilegen und eine zweite Breite (W2) aufweisen, die größer als die erste Breite ist; Source- und Drainelektroden auf der Passivierungsschicht, wobei die Sourceelektrode durch das Sourceloch mit dem ersten Dotierungsabschnitt (142) verbunden ist und die Drainelektrode durch die Drainlöcher mit dem zweiten Dotierungsabschnitt (142) verbunden ist.

Description

  • Die Erfindung betrifft einen Dünnschichttransistor, genauer gesagt, einen Dünnschichttransistor mit polykristallinem Silicium als aktiver Schicht sowie ein Verfahren zu dessen Herstellung.
  • In jüngerer Zeit wurde, einhergehend mit zunehmendem Interesse an Informationsdisplays sowie zunehmendem Bedarf von tragbaren Medien Flachdisplays (FPDs) mit den Vorteilen geringer Dicke, geringen Gewichts und niedrigem Energieverbrauch entwickelt, und sie haben Kathodenstrahlröhren (CRTs) ersetzt. Unter diesen FPDs werden Flüssigkristalldisplays mit Aktivmatrix (AM-LCDs) in weitem Umfang für Notebooks und PC-Monitore verwendet, da sie über eine hervorragende Anzeigequalität verfügen. Ein AM-LCD verfügt über eine Vielzahl von Pixelbereichen sowie Dünnschichttransistoren, die jeweils als Schaltelement zum Steuern einer Spannung verwendet werden, die an eine Flüssigkristallschicht in jedem Pixelbereich angelegt wird, um dessen Transmission zu ändern.
  • Ein LCD verfügt über eine Bilder anzeigende Flüssigkristalltafel sowie eine Treibereinheit, die Signale an diese liefert. Die Flüssigkristalltafel verfügt über zwei Substrate, die voneinander beabstandet einander zugewandt sind, wobei zwischen sie eine Flüssigkristallschicht eingefügt ist. Die beiden Substrate können als Arraysubstrat und als Farbfiltersubstrat bezeichnet werden. Das Arraysubstrat verfügt über eine Vielzahl von parallel zueinander verlaufenden, voneinander beabstandeten Bitleitungen, eine Vielzahl von diese schneidenden Datenleitungen, um eine Vielzahl von Pixelbereichen zu definieren, eine Vielzahl von Dünnschichttransistoren (TFTs), von denen jeder mit einer jeweiligen Gate- und Datenleitung verbunden ist, und eine Vielzahl von Pixelelektroden, die jeweils mit einem TFT verbunden sind.
  • Ein TFT, wie er bei einem LCD als Schaltelement verwendet wird, ist ein solcher vom Typ mit amorphem Silicium und ein solcher vom Typ mit polykristallinem Silicium, was vom Phasenzustand der aktiven Schicht abhängt. Da ein TFT unter Verwendung von polykristallinem Silicium als aktiver Schicht eine Ladungsträgerbeweglichkeit aufweist, die zehn Mal oder hundert Mal größer als die eines TFT unter Verwendung von amorphem Silicium als aktive Schicht ist, kann eine Treiberschaltung mit TFTs aus polykristallinem Silicium auf dem Arraysubstrat hergestellt werden. Im Ergebnis kann ein TFT mit polykristallinem Silicium als Schaltelement und Treiberelement für eine Anzeigetafel der nächsten Generation mit hoher Auflösung verwendet werden. Außerdem kann ein TFT mit polykristallinem Silicium bei einem organischen Elektrolumineszenzdisplay (GELD), das auch als OLED(Organic Light Emitting Diode)-Display bezeichnet werden kann, als Schaltelement verwendet werden. Ein GELD verfügt über erste und zweite Elektroden und eine Emissionsschicht zwischen diesen. Von den ersten und zweiten Elektroden werden Elektronen bzw. Löcher in die Emissionsschicht injiziert, und diese emittiert Licht, wenn durch eine Kombination von Elektronen und Löchern erzeugte Exzitonen von einem Anregungszustand in einen Grundzustand übergehen. Da ein GELD selbst Licht emittiert und keine zusätzliche Lichtquelle benötigt, verfügt es über verringertes Volumen und über verringertes Gewicht.
  • Nachfolgend wird ein Verfahren zum Herstellen eines Arraysubstrats mit einem Dünnschichttransistor mit polykristallinem Silicium gemäß der einschlägigen Technik unter Bezugnahme auf die 1A bis 1D beschrieben, die Schnittansichten zum schematischen Veranschaulichen eines Verfahrens zum Herstellen eines derartigen TFT sind.
  • Gemäß der 1A werden auf einem Substrat 10 ein Halbleiterbereich BA, ein Schaltbereich SA und ein Pixelbereich PA defi niert. Im Halbleiterbereich BA wird eine Halbleiterschicht hergestellt, und im Schaltbereich SA wird ein Dünnschichttransistor hergestellt. Der Pixelbereich PA ist als Schnittstelle zwischen einer Gate- und einer Datenleitung definiert. Der Halbleiterbereich BA verfügt über einen Sourcebereich S, einen Drainbereich D und einen Kanalbereich C.
  • Auf dem Substrat 10 wird dort, wo die Bereiche BA, SA und PA ausgebildet sind, eine Pufferschicht 20 hergestellt. Die Pufferschicht 20 wird aus einem ausgewählten anorganischen Isoliermaterial hergestellt, beispielsweise Siliciumoxid (SiO2) und/oder Siliciumnitrid (SiNx).
  • Als Nächstes wird auf der Pufferschicht 20 durch Abscheiden von amorphem Silicium (a-Si:H) durch plasmachemische Dampfabscheidung (PCVD) eine amorphe Siliciumschicht (nicht dargestellt) hergestellt. Die amorphe Siliciumschicht wird kristallisiert und strukturiert, um dadurch im Schaltbereich SA eine aktive Schicht 40 auszubilden. Dabei verhindert die Pufferschicht 20, dass die amorphe Siliciumschicht durch im Substrat 10 enthaltene Fremdstoffe verunreinigt wird, während das amorphe Silicium durch das PCVD-Verfahren abgeschieden wird und die amorphe Siliciumschicht kristallisiert wird.
  • Die amorphe Siliciumschicht kann durch ein Excimerlaser-Temper(ELA)-Verfahren, ein Festphasenkristallisations(SPC)verfahren, ein Verfahren mit sequenzieller Lateralerstarrung (SLS), ein Metall-induziertes Kristallisations(MIC)verfahren, ein Verfahren mit Metall-induzierter Lateralkristallisation (MILC) oder ein Verfahren mit Lateralkristallisation bei wechselnder Magnetisierung (AMLC) kristallisiert werden.
  • Gemäß der 1B wird auf der aktiven Schicht 40 der 1A eine Gateisolierschicht 45 hergestellt. Die Gateisolierschicht 45 wird aus mindestens einem der Materialien hergestellt, wie sie oben für die Pufferschicht genannt sind.
  • Als Nächstes werden auf der Gateisolierschicht 45 eine Gateleitung (nicht dargestellt) und eine Gateelektrode 25 dadurch hergestellt, dass eine Gatemetallschicht (nicht dargestellt) hergestellt wird und diese anschließend strukturiert wird. Die Gateleitung wird entlang einer Richtung mit Scansignalen versorgt. Die Gateelektrode 25 erstreckt sich ausgehend von der Gateleitung und überlappt mit dem Kanalbereich C. Die Gateleitung und die Gateelektrode 25 werden aus einem leitenden, metallischen Material hergestellt, beispielsweise Kupfer (Cu), Molybdän (Mo), Aluminium (Al) und/oder einer Aluminiumlegierung wie Aluminiumneodym (AlNd).
  • Die Gateelektrode 25 wird als Ionenstopper verwendet, und es wird ein Schritt zum starken Eindotieren von Ionen vom n- oder p-Typ in die aktive Schicht der 1A ausgeführt, um dadurch eine Halbleiterschicht 42 auszubilden, die über einen Kanalabschnitt 42a, einen ersten Dotierungsabschnitt 42b und einen zweiten Dotierungsabschnitt 42c verfügt. Der Kanalabschnitt 42a ist unter der Gateelektrode 25 angeordnet, und er enthält keine Fremdstoffe. Der erste Dotierungsabschnitt 42b und der zweite Dotierungsabschnitt 42c entsprechen dem Source- bzw. dem Drainbereich S und D, und sie enthalten Ionen vom n- oder p-Typ.
  • Als Nächstes wird auf im Wesentlichen der gesamten Fläche des Substrats 10 mit der Gateleitung und der Gateelektrode 25 eine Passivierungsschicht 55 aus einem der Materialien, die oben für die Pufferschicht genannt sind, oder einem organischen Isoliermaterial, beispielsweise Photoacryl und/oder Benzocyclobuten (BCB) hergestellt.
  • Gemäß der 1C werden zum Freilegen des ersten und des zweiten Dotierungsabschnitts 42b und 42c die Passivierungsschicht 55 und die Gateisolierschicht 45, entsprechend dem Source- und dem Drainbereich S und D, sequenziell strukturiert, und so werden ein Sourceloch SH und ein Drainloch DH ausgebildet. Das Sourceloch SH legt im Sourcebereich S den ersten Dotierungsabschnitt 42b frei, und das Drainloch DH legt im Drainbereich D den zweiten Dotierungsabschnitt 42c frei.
  • Gemäß der 1D werden auf der Passivierungsschicht 55 mit den Source- und Drainlöchern SH und DH eine Sourceelektrode 32 und eine Drainelektrode 34 hergestellt. Die Datenleitung und die Gateleitung schneiden sich orthogonal, um einen Pixelbereich PA zu bilden. Die Sourceelektrode 32 erstreckt sich ausgehend von der Datenleitung, und sie steht durch das Sourceloch SH mit dem ersten Dotierungsabschnitt 42b in Kontakt. Die Drainelektrode 34 ist von der Sourceelektrode 32 beabstandet, und sie steht durch das Drainloch DH mit dem zweiten Dotierungsabschnitt 42c in Kontakt.
  • Auf dem Substrat 10 mit den Source- und Drainelektroden 32 und 34 ist eine Zwischenschicht-Isolierschicht 65 ausgebildet. Diese Zwischenschicht-Isolierschicht 65 verfügt über eine die Drainelektrode 34 freilegendes Drainkontaktloch DCH. Die Zwischenschicht-Isolierschicht 65 wird aus mindestens einem der Materialien hergestellt, die oben für die Passivierungsschicht genannt sind.
  • Im Pixelbereich PA auf der Zwischenschicht-Isolierschicht 65 wird eine Pixelelektrode 70 hergestellt und durch das Drainkontaktloch DCH mit der Drainelektrode 34 verbunden.
  • Auf diese Weise kann ein Dünnschichttransistor mit polykristallinem Silicium gemäß dem Stand der Technik hergestellt werden.
  • Beim oben angegebenen Prozess werden die Source- und Drainlöcher SH und DH, die den ersten und zweiten der Dotierungsab schnitte 42b und 42c entsprechend dem Source- bzw. dem Drainbereich S und D freilegen, durch ein Trockenätzverfahren unter Verwendung einer Plasmatrockenätzvorrichtung hergestellt. Dies wird nachfolgend unter Bezugnahme auf die 2 und 3 näher erläutert, wobei die 2 eine Schnittansicht ist, die schematisch eine Plasmatrockenätzvorrichtung gemäß dem Stand der Technik zeigt.
  • Gemäß der 1 verfügt die Plasmatrockenätzvorrichtung 71 gemäß dem Stand der Technik über eine Kammer 72, einen Träger 80 und eine obere Elektrode 90. Die Kammer 72 wird im Vakuumzustand gehalten. An einer Seite im unteren Teil der Kammer 72 ist eine Reaktionsgas-Zuführeinheit 84 beabstandet vom Träger 80 vorhanden. An der anderen Seite im unteren Teil der Kammer 72 ist beabstandet von der Reaktionsgas-Zuführeinheit 84 eine Auslasseinheit 88 ausgebildet. Der Träger 80 ist in der Kammer 72 angeordnet und fungiert als untere Elektrode. Auf die Oberseite des Trägers 80 wird ein Substrat 10 aufgelegt. Die obere Elektrode 90 ist beabstandet vom Träger 80, diesem zugewandt in der Kammer 72 angeordnet. An der Unterseite der oberen Elektrode 90 ist eine Keramikplatte 92 befestigt.
  • Der Raum zwischen dem Träger 80 und der oberen Elektrode 90 ist als Reaktionsbereich A im Plasmazustand definiert. Obwohl es in der Figur nicht dargestellt ist, werden durch die Reaktionsgas-Zuführeinheit 84 Reaktionsgase auf gleichmäßige Weise in den Reaktionsbereich A eingeblasen, und nach der Reaktion verbliebene Reste werden durch die Auslasseinheit 88 zur Außenseite der Kammer 72 ausgegeben.
  • Im Allgemeinen nutzt ein Trockenätzverfahren eine physikalische Reaktion durch Ionen, die auf die Oberfläche des Substrats 10 schlagen, sowie eine chemische Reaktion zwischen im Plasma erzeugten reaktionsfähigen Materialien, wobei auch andere physikalische und chemische Reaktionen verwendet werden können. Ein chemisches Trockenätzverfahren wird dadurch ausgeführt, dass im Plasma erzeugte reaktionsfähige Radikale an die Oberfläche eines zu ätzenden Materials geliefert werden und dann durch die chemische Reaktion zwischen den reaktionsfähigen Radikalen und Atomen an der Oberfläche flüchtige Gase erzeugt werden. Da ein chemisches Trockenätzverfahren ein isotropes Ätzverfahren ist und sich das Reaktionsgefäß im Vakuumzustand befindet, ist es vorteilhaft, dass sich flüchtige Gase an der Oberfläche leicht bewegen können.
  • Die 3A und 3B sind Schnittansichten zum Veranschaulichen eines Schritts zum Herstellen von Source- und Drainlöchern gemäß dem Stand der Technik, wobei dieser Schritt nun unter Zuhilfenahme der 2 detaillierter erläutert wird.
  • Gemäß den 2 und 3A werden eine Pufferschicht 20, eine Halbleiterschicht 42, eine Gateisolierschicht 45, eine Gateelektrode 25 und eine Passivierungsschicht 55 sequenziell auf einem Substrat 10 hergestellt, und Source- und Drainlöcher SH und DH, die den ersten und den zweiten Dotierungsabschnitt 42b und 42c freilegen, werden dadurch ausgebildet, dass die Passivierungsschicht 55 und die Gateisolierschicht 25 entfernt werden. Die Source- und Drainlöcher SH und DH können durch ein Trockenätz- oder ein Nassätzverfahren ausgebildet werden. Da bei einem Nassätzverfahren keine Einschränkung betreffend die Ausbildung feiner und winziger Muster besteht, werden die Source- und Drainlöcher SH und DH meistens durch ein Trockenätzverfahren ausgebildet.
  • Hierzu wird auf die Passivierungsschicht 55 ein Fotoresist aufgetragen, um eine Fotoresistschicht (nicht dargestellt) zu bilden, und diese wird durch eine Maske (nicht dargestellt), die über dem Substrat 10 angeordnet wird und Lichttransmissions- und Lichtausblendabschnitte enthält, belichtet. Dann wird die Fotoresistschicht entwickelt und selektiv so strukturiert, dass eine Entsprechung zu den Source- und Drainbereichen S und D besteht, und es werden Fotoresistmuster 62 ausgebildet. Die durch die Fotoresistmuster 62 freigelegte Passivierungsschicht 55 wird durch die Trockenätzvorrichtung der 2 trockengeätzt.
  • Der Schritt zum Ausbilden der Source- und Drainlöcher SH und DH durch sequenzielles Strukturieren der Passivierungsschicht 55 und der Gateisolierschicht 45 unter dieser durch ein Trockenätzverfahren ist in einen ersten Ätzschritt unter Verwendung erster Reaktionsgase und einen zweiten Ätzschritt unter Verwendung zweiter Reaktionsgas unterteilt.
  • Zu den ersten Reaktionsgasen können Schwefelhexafluorid (SF6) und Argon (Ar) gehören. Diese ersten Reaktionsgase reagieren gut mit der Passivierungsschicht 55, der Gateisolierschicht 45 und der Halbleiterschicht 42, d. h. Siliciumnitrid (SiNx), Siliciumoxid (SiO2) und Silicium (Si).
  • Zu den zweiten Reaktionsgasen können Fluorkohlenstoffe (CXFY), Argon (Ar) und Wasserstoff (H2) gehören, genauer gesagt, Hexafluorbutadien (C4F6). Die zweiten Reaktionsgase reagieren gut mit der Passivierungsschicht 55 und der Gateisolierschicht 45, d. h. mit Siliciumnitrid und Siliciumoxid, wohingegen sie kaum mit dem Silicium der Halbleiterschicht 42 reagieren.
  • Wenn beispielsweise die Dicke t1 der Passivierungsschicht 55 4300 Ǻ (430 nm) beträgt und die Dicke t2 der Gateisolierschicht 45 300 Ǻ beträgt, wird die den Source- und Drainbereichen S und D entsprechende Passivierungsschicht 55 durch die ersten Reaktionsgase vollständig strukturiert. Als Nächstes wird, gemäß der 3B, die Gateisolierschicht 45 mit einer Dicke t2 von 300 Ǻ unter der Passivierungsschicht 55 durch die zweiten Reaktionsgase selektiv strukturiert, und es wird die den Source- und Drainbereichen S und D entsprechende Halbleiterschicht 42 freigelegt. Dabei kann die erste Gateisolierschicht 45 durch die ersten Reaktionsgase teilweise geätzt werden. Nach dem Trockenätzen können verbliebene Fotoresistmuster 52 durch einen Abhebeprozess unter Verwendung eines Ätzmittels entfernt werden.
  • Das zweimalige Strukturieren durch die ersten und die zweiten Reaktionsgase dient zum Verhindern einer Beschädigung der Halbleiterschicht. Genauer gesagt, kann, wenn die Passivierungsschicht 55 und die Gateisolierschicht 45 nur durch erste Reaktionsgase strukturiert werden, die Halbleiterschicht 42 unter der Gateisolierschicht 45 aufgrund der Eigenschaften der ersten Reaktionsgase ebenfalls entfernt werden. Da das Entfernen der Halbleiterschicht 42 durch die ersten Reaktionsgase die Zuverlässigkeit der Halbleiterschicht 42 verringert, wird die Passivierungsschicht 55 durch die ersten Reaktionsgase strukturiert, während die Gateisolierschicht 45 durch die zweiten Reaktionsgase, die nicht mit der Halbleiterschicht 42 reagieren, strukturiert wird, um dadurch eine Schädigung der Halbleiterschicht 42 zu verhindern.
  • Jedoch erhöht der Schritt zum Ausbilden der Source- und Drainlöcher SH und DH durch die ersten und die zweiten Reaktionsgase die Herstellzeit und die Herstellkosten, und die Produktionsausbeute nimmt ab.
  • Außerdem reagieren die zweiten Reaktionsgase zum selektiven Freilegen der Halbleiterschicht 42 aktiv mit Polymermaterialien in der Kammer 72, und es werden Nebenprodukte BP erzeugt. Die Nebenprodukte BP können an der Innenwand 74 der Kammer 72 anhaften. Wenn die Gateisolierschicht 45 unter Verwendung der zweiten Reaktionsgase trockengeätzt wird, können die an der Innenwand 74 der Kammer 72 anhaftenden Nebenprodukte BP oder Teilchen aufgrund hochfrequenter Spannungen auf das Substrat 10 fallen und die Source- und Drainlöcher SH und DH verstopfen. D. h., dass es zu einem Kontaktproblem dahingehend kommen kann, dass die Halbleiterschicht 42 durch die Nebenprodukte oder Teilchen abgedeckt ist. Demgemäß ist es erforderlich, die Innenwand 74 der Kammer 72 periodisch zu reinigen und auszutauschen.
  • Diese Reinigungs- und Austauscharbeiten sind sehr teuer und verschlechtern die Betriebseffizienz. Daher nimmt die Herstellausbeute drastisch ab.
  • Die 4 ist ein Kurvenbild zum Veranschaulichen der Zunahme von Nebenprodukten oder Teilchen abhängig von der Anzahl bearbeiteter Substrate, die zum Ausbilden von Source- und Drainlöchern verwenden werden.
  • Ein erster Schritt ist ein Schritt einer anfänglichen Veraschung, ein zweiter Schritt ist ein Trockenätzschritt unter Verwendung erster Reaktionsgase, und ein dritter Schritt ist ein Trockenätzschritt unter Verwendung zweiter Reaktionsgase. Dabei tritt im ersten und zweiten Schritt kaum eine Änderung von Nebenprodukten oder Teilchen auf, wenn die Anzahl der Substrate zunimmt, jedoch steigen im dritten Schritt Nebenprodukte und/oder Teilchen stark an. Aus den Versuchsergebnissen ist erkennbar, dass die Innenwand der Kammer durch den Trockenätzvorgang unter Verwendung der zweiten Reaktionsgase verunreinigt wird, wenn die Source- und Drainlöcher ausgebildet werden.
  • Der Erfindung liegt die Aufgabe zugrunde, einen Dünnschichttransistor und ein Verfahren zum Herstellen desselben zu schaffen, bei denen die Herstellausbeute dadurch verbessert ist, dass Kontaktprobleme aufgrund von Nebenprodukten oder Teilchen an der Innenseite einer Kammer vermieden werden.
  • Diese Aufgabe ist durch den Dünnschichttransistor gemäß dem beigefügten Anspruch 1 und die Verfahren gemäß den beigefügten unabhängigen Ansprüchen 6 und 14 gelöst.
  • Die Erfindung wird nachfolgend anhand von durch Figuren veranschaulichten Ausführungsformen näher erläutert.
  • 1A bis 1D sind Schnittansichten zum schematischen Veranschaulichen eines Verfahrens zum Herstellen eines Dünnschichttransistors mit polykristallinem Silicium gemäß dem Stand der Technik;
  • 2 ist eine Schnittansicht, die schematisch eine Plasmatrockenätzvorrichtung gemäß dem Stand der Technik zeigt;
  • 3A und 3B sind Schnittansichten zum Veranschaulichen eines Schritts zum Ausbilden von Source- und Drainlöchern gemäß dem Stand der Technik;
  • 4 ist ein Kurvenbild, das die Zunahme von Nebenprodukten oder Teilchen abhängig von der Anzahl von Substraten gemäß dem Stand der Technik zeigt;
  • 5 ist eine Schnittansicht, die einen Dünnschichttransistor gemäß einer Ausführungsform der Erfindung zeigt;
  • 6A bis 6I sind Schnittansichten zum Veranschaulichen eines Verfahrens zum Herstellen eines Dünnschichttransistors gemäß einer Ausführungsform der Erfindung; und
  • 7 ist ein Foto, das eine vergrößerte Schnittansicht des Bereichs B in der 6I zeigt.
  • Ein Dünnschichttransistor mit polykristallinem Silicium gemäß einer Ausführungsform der Erfindung ist ein solcher mit oben liegendem Gate und Seitenkontaktstruktur, was für verbesserte Prozesseffizienz sorgt. Darüber hinaus ist das Auftreten von Nebenprodukten oder Teilchen, die an der Innenwand einer Kammer anhaften, minimiert, wodurch ein Kontaktproblem zwischen einer Halbleiterschicht und Source- und Drainelektroden verhindert ist.
  • Der in der 5 im Schnitt dargestellte Dünnschichttransistor gemäß der Ausführungsform der Erfindung verfügt über eine aktive Schicht aus polykristallinem Silicium. Dabei ist auf einem Substrat 110 mit einem Halbleiterbereich BA, einem Schaltbereich SA und einem Pixelbereich PA eine Pufferschicht 120 ausgebildet. Der Halbleiterbereich BA verfügt über einen Sourcebereich S, einen Drainbereich D und einen Kanalbereich C. Auf der Pufferschicht 120 ist im Halbleiterbereich BA eine Halbleiterschicht 142 ausgebildet, die einen Kanalabschnitt 142a ohne Fremdstoffe, der dem Kanalbereich C entspricht, sowie einen ersten und einen zweiten Dotierungsabschnitt 142b und 142c aufweist, die Fremdstoffe vom Negativ- oder Positivtyp enthalten und dem Source- bzw. Drainbereich S und D entsprechen. Der erste und der zweite Dotierungsabschnitt 142b und 142c sind an den beiden Seiten des Kanalabschnitts 142a angeordnet. Der erste und der zweite Dotierungsabschnitt 142b und 142c enthalten Öffnungen mit einer ersten Breite W1. Auf der Halbleiterschicht 142 ist diese bedeckend eine Gateisolierschicht 145 ausgebildet. Auf der Gateisolierschicht 145 ist über dem Kanalabschnitt 142a der Halbleiterschicht 142 eine Gateelektrode 125 ausgebildet. Auf der Gateelektrode 125 ist eine Passivierungsschicht 155 ausgebildet, die diese bedeckt. In der Passivierungsschicht 155 und der Gateisolierschicht 145 sind Source- und Drainlöcher SH und DH entsprechend dem Source- bzw. dem Drainbereich S und D ausgebildet. Diese Source- und Drainlöcher SH und DH legen den ersten bzw. zweiten Dotierungsabschnitt 142b und 142c frei, und sie verfügen über eine zweite Breite W2, die größer als die erste Breite W1 ist. Auf der Passivierungsschicht 155 sind Source- und Drainelektroden 132 und 134 ausgebildet, die voneinander beabstandet sind. Die Sourceelektrode 132 ist durch das Sourceloch SH mit dem ersten Dotierungsabschnitt 142b ver bunden, und die Drainelektrode 134 ist durch das Drainloch DH mit dem zweiten Dotierungsabschnitt 142c verbunden. Die Sourceelektrode 132 steht mit drei Flächen des ersten Dotierungsabschnitts 142b in Kontakt, nämlich der Ober- und Unterseite sowie den Seitenflächen desselben, und die Drainelektrode 134 steht mit drei Flächen des zweiten Dotierungsabschnitts 142c in Kontakt, nämlich der Ober- und der Unterseite sowie den Seitenflächen desselben. Auf den Source- und Drainelektroden 132 und 134 ist eine Zwischenschicht-Isolierschicht 165 ausgebildet, die ein die Drainelektrode 134 freilegendes Drainkontaktloch DCH enthält. Auf der Zwischenschicht-Isolierschicht 165 ist eine Pixelelektrode 170 ausgebildet, die durch das Drainkontaktloch DCH mit der Drainelektrode 134 verbunden ist.
  • Die Halbleiterschicht 142 kann dadurch hergestellt werden, dass eine Schicht (nicht dargestellt) aus amorphem Silicium (a-Si:H) abgeschieden wird, dieselbe kristallisiert wird, um eine polykristalline Siliciumschicht auszubilden, und diese dotiert wird. Die amorphe Siliciumschicht kann unter Verwendung eines der folgenden Verfahren kristallisiert werden: Festphasenkristallisations(SPC)verfahren, ein Verfahren mit sequenzieller Lateralerstarrung (SLS), ein Metall-induziertes Kristallisations(MIC)verfahren, ein Verfahren mit Metall-induzierter Lateralkristallisation (MILC) oder ein Verfahren mit Lateralkristallisation bei wechselnder Magnetisierung (AMLC).
  • Ferner verhindert die Pufferschicht 120 eine Verunreinigung der Halbleiterschicht 142 aufgrund von Fremdstoffen aus dem Substrat 110 während der Abscheide-Kristallisationsschritte für die amorphe Siliciumschicht. Die Halbleiterschicht 142, die Gateelektrode 125, die Sourceelektrode 132 und die Drainelektrode 134 bilden einen Dünnschichttransistor.
  • Bei der Erfindung werden die Source- und Drainlöcher SH und DH mit der zweiten Breite W2, die größer als die erste Breite W1 ist, in der Passivierungsschicht 155 und der Gateisolierschicht 145, den Source- und Drainbereichen S und D entsprechend, ausgebildet, und es werden der erste und zweite Dotierungsabschnitt 142b und 142c der Halbleiterschicht 142 freigelegt.
  • Genauer gesagt, verfügen der erste und der zweite Dotierungsabschnitt 142b und 142c über Auskragungen F, die über die Passivierungsschicht 155 und die Gateisolierschicht 145 hinausgehen und durch die Source- und Drainlöcher SH und DH freigelegt sind, die über die zweite Breite W2 verfügen. Die Auskragungen F erhöhen die Kontaktflächen zwischen dem ersten Dotierungsabschnitt 142b und der Sourceelektrode 132 sowie zwischen dem zweiten Dotierungsabschnitt 142c und der Drainelektrode 134. Demgemäß werden die Ansteuerungseigenschaften des Dünnschichttransistors nicht beeinflusst, obwohl die Source- und Drainelektroden 132 und 134 in seitlichem Kontakt mit dem ersten und dem zweiten Dotierungsabschnitt 142b und 142c der Halbleiterschicht 142 stehen. Die Ausbildung der Auskragungen F wird später detaillierter beschrieben.
  • Anhand der 6A bis 6I wird nun ein Verfahren zum Herstellen eines Dünnschichttransistors gemäß einer Ausführungsform der Erfindung beschrieben.
  • Gemäß der 6A wird eine Pufferschicht 120 auf einem Substrat 110 mit einem Halbleiterbereich BA, einem Schaltbereich SA und einem Pixelbereich PA dadurch hergestellt, dass ein anorganisches Isoliermaterial wie Siliciumoxid (SiO2) und/oder Siliciumnitrid (SiNx) abgeschieden wird. Der Pixelbereich PA, der eine Einheit zum Anzeigen von Bildern ist, verfügt über das Schaltgebiet SA für den Dünnschichttransistor, das wiederum einen Halbleiterbereich BA für eine aktive Schicht enthalten kann. Dieser Halbleiterbereich BA verfügt über einen Sourcebereich S, einen Drainbereich D und einen Kanalbereich C. Als Nächstes wird auf der Pufferschicht 120 eine amorphe Silicium schicht 140a dadurch hergestellt, dass durch plasmachemische Dampfabscheidung (PCVD) amorphe Silicium (a-Si:H) abgeschieden wird.
  • Gemäß der 6B wird die amorphe Siliciumschicht 140a der 6A kristallisiert und strukturiert, um eine aktive Schicht 140 auszubilden. Die amorphe Siliciumschicht 140a kann unter Verwendung eines der folgenden Verfahren kristallisiert werden: Festphasenkristallisations(SPC)verfahren, ein Verfahren mit sequenzieller Lateralerstarrung (SLS), ein Metall-induziertes Kristallisations(MIC)verfahren, ein Verfahren mit Metall-induzierter Lateralkristallisation (MILC) oder ein Verfahren mit Lateralkristallisation bei wechselnder Magnetisierung (AMLC) kristallisiert werden. Die Pufferschicht 120 verhindert eine Verunreinigung der amorphen Siliciumschicht 140 durch im Substrat 110 enthaltende Fremdstoffe, während das amorphe Silicium durch das PCVD-Verfahren abgeschieden wird und die amorphe Siliciumschicht 140a kristallisiert wird.
  • In der 6C wird auf der aktiven Schicht 140 der 6B eine Gateisolierschicht 145 hergestellt. Diese wird aus einem anorganischen Isoliermaterial, wie Siliciumoxid und/oder Siliciumnitrid hergestellt.
  • Als Nächstes wird auf der Gateisolierschicht 145 eine Metallschicht (nicht dargestellt) hergestellt und strukturiert, um dadurch eine Gateleitung (nicht dargestellt) und eine Gateelektrode 125 auszubilden. Die Gateleitung wird entlang einer Richtung mit Scansignalen versorgt. Die Gateelektrode 125 erstreckt sich ausgehend von der Gateleitung und ist im Kanalbereich C angeordnet. Die Gateleitung und die Gateelektrode 125 können aus einem leitenden, metallischen Material hergestellt werden, wie Kupfer (Cu), Molybdän (Mo), Aluminium (Al) und/oder einer Aluminiumlegierung wie Aluminiumneodym (AlNd).
  • Die aktive Schicht 140 der 6B, die den Source- und Drainbereichen S und D entspricht, wird unter Verwendung der Gateelektrode 125 als Dotiermaske mit Fremdstoffen von negativem oder positivem Typ dotiert, um dadurch eine Halbleiterschicht 142 auszubilden. Diese Halbleiterschicht 142 verfügt über einen Kanalabschnitt 142a ohne Fremdstoffe sowie einen ersten und einen zweiten Dotierungsabschnitt 142b und 142c mit Fremdstoffen. Der Kanalabschnitt 142a entspricht der Gateelektrode 125, und der erste und der zweiten Dotierungsabschnitt 142b und 142c sind an den beiden Seiten desselben angeordnet.
  • Als Nächstes wird auf im Wesentlichen der gesamten Fläche des Substrats 110 mit der Gateleitung und der Gateelektrode 125 eine Passivierungsschicht 155 aus einem organischen Isoliermaterial wie Siliciumoxid und/oder Siliciumnitrid oder einem organischen Isoliermaterial wie Photoacryl und/oder Benzocyclobuten (BCB) hergestellt. Die Passivierungsschicht 155 kann aus einer Doppelschicht von Siliciumnitrid und Siliciumoxid, die sequenziell abgeschieden wurden, bestehen.
  • Gemäß der 6D wird auf dem Substrat 110 mit der Passivierungsschicht 155 durch Auftragen eines Fotoresists eine Fotoresistschicht 160 hergestellt, über der eine Maske M mit einem Lichtausblendabschnitt t1 und einem Lichttransmissionsabschnitt t2 angeordnet wird. Der Lichtausblendabschnitt t1 blendet Licht vollständig aus, während der Lichttransmissionsabschnitt t2 Licht durchlässt, so dass die dem Licht ausgesetzte Fotoresistschicht 160 eine chemische Änderung erfährt. Hierbei entspricht der Lichttransmissionsabschnitt t2 dem Sourcebereich S und dem Drainbereich D, und der Lichtausblendabschnitt t1 entspricht anderen Bereichen außer diesen.
  • Gemäß der 6E wird die Fotoresistschicht 160 der 6D durch die Maske M der 6D belichtet und dann entwickelt, um sie entsprechend den Teilen des Source- und des Drainbereichs S und D zu entfernen. Dann sind Fotoresistmuster 162 ausgebildet, zwischen denen die Passivierungsschicht 155 freigelegt ist.
  • Gemäß der 6F werden die Passivierungsschicht 155, die Gateisolierschicht 145 und die Halbleiterschicht 142, entsprechend den Source- und Drainbereichen S und D, durch eine Plasmatrockenätzvorrichtung auf einmal unter Verwendung der Fotoresistmuster 162 als Ätzmaske entfernt, und es werden Source- und Drainlöcher SH und DH mit der ersten Breite W1 ausgebildet. Hierbei können als Reaktionsgase Schwefelhexafluorid (SF6) und Argon (Ar) verwendet werden, und die Prozesszeit kann im Bereich von 90 und 110 Sekunden liegen. Die genannten Reaktionsgase reagieren gut mit Siliciumnitrid, Siliciumoxid und Silicium.
  • Dabei werden auch der erste und der zweite Dotierungsabschnitt 142b und 142c, die dem Source- und dem Drainbereich S und D entsprechen, mit der ersten Bereite W1 entfernt, und es wird die Pufferschicht 120 unter dem ersten und dem zweiten Dotierungsabschnitt 142b und 142c teilweise entfernt.
  • Als Nächstes werden, gemäß der 6G die Source- und Drainlöcher SH und DH der 6F mit der ersten Breite W1 durch ein Pufferoxidätzmittel (BOE) behandelt, und sie erhalten dadurch eine zweite Breite W2, die größer als die Breite W1 ist. Die BOE-Behandlung ist ein Nassätzen unter Verwendung eines Ätzmittels, und sie kann für 20 bis 40 Sekunden, bevorzugter für 30 Sekunden, ausgeführt werden, da durch eine lange BOE-Behandlung die Halbleiterschicht 142 entfernt werden könnte. Das BOE reagiert kaum mit Silicium, während es stark mit der Passivierungsschicht 155, der Gateisolierschicht 145 und der Pufferschicht 120 reagiert. Daher weisen die Source- und Drainlöcher SH und DH die zweite Breite W2 auf, während der erste und der zweite Dotierungsabschnitt 142b und 142c immer noch die erste Breite W1 aufweisen.
  • Demgemäß werden die Oberseite, die Unterseite und eine Seitenfläche sowohl des ersten als auch des zweiten Dotierungsabschnitts 142b und 142c freigelegt, und diese Abschnitte sind mit Auskragungen F versehen.
  • Gemäß der 6H werden auf der Passivierungsschicht 155 mit den Source- und Drainlöchern SH und DH eine Datenleitung (nicht dargestellt), eine Sourceelektrode 132 und eine Drainelektrode 134 dadurch hergestellt, dass eine metallische Source- und Drainschicht (nicht dargestellt) hergestellt wird, die anschließend strukturiert wird. Die Datenleitung schneidet die Gateleitung rechtwinklig, um den Pixelbereich PA zu bilden. Die Sourceelektrode 135 erstreckt sich ausgehend von der Datenleitung und steht durch das Sourceloch SH mit dem ersten Dotierungsabschnitt 142b in Kontakt. Die Drainelektrode 134 ist von Sourceelektrode 133 beabstandet und steht durch das Drainloch DH mit dem zweiten Dotierungsabschnitt 142c in Kontakt. Die metallische Source- und Drainschicht können aus einem leitenden Material hergestellt werden, beispielsweise Molybdän (Mo), einer Aluminiumlegierung wie AlNd oder p-Al, Titan (Ti), Tantal (Ta), einer Titanlegierung mit TiN, Indiumzinnoxid (ITO) und/oder Zinkoxid (IZO).
  • Gemäß der 6I wird auf dem Substrat 110 mit den Source- und Drainelektroden 132 und 134 eine Zwischenschicht-Isolierschicht 165 hergestellt, die über ein die Drainelektrode 134 freilegendes Drainkontaktloch DCH verfügt. Diese Zwischenschicht-Isolierschicht 165 kann aus mindestens der für die Passivierungsschicht 155 genannten Materialien hergestellt werden.
  • Im Pixelbereich PA wird auf der Zwischenschicht-Isolierschicht 165 eine Pixelelektrode 170 ausgebildet und durch das Drainkontaktloch DCH mit der Drainelektrode 134 verbunden. Die Pixelelektrode 170 kann aus mindestens einem transparenten, leiten den Material bestehen, beispielsweise Indiumzinnoxid (ITO) und/oder Indiumzinkoxid (IZO).
  • Auf diese Weise kann ein Dünnschichttransistor gemäß einer Ausführungsform der Erfindung hergestellt werden.
  • Die 7 ist ein Foto, das einen vergrößerten Querschnittsbereich B in der Fig. I zeigt, nämlich den Sourcebereich S, in dem die Pufferschicht 120, der erste Dotierungsabschnitt 142b, die Gateisolierschicht 145, die Passivierungsschicht 155 und die Sourceelektrode 132 aufeinanderfolgend ausgebildet sind. IN dieser Figur ist es erkennbar, dass sich die Auskragungen F über die Pufferschicht 120, die Gateisolierschicht 145 und die Passivierungsschicht 155 hinaus erstrecken und den Innenseiten des ersten Dotierungsabschnitts 142b zugewandt sind.
  • Aufgrund der Auskragungen F ist die Kontaktfläche zwischen dem ersten Dotierungsabschnitt 142b und der Sourceelektrode 132 erhöht, und die Zuverlässigkeit des Dünnschichttransistors wird selbst dann nicht beeinträchtigt, wenn die Sourceelektrode 132 seitlichen Kontakt zum ersten Dotierungsabschnitt 142b hat.
  • Außerdem sind Nebenprodukte oder Teilchen minimiert, da die Source- und Drainlöcher durch ein Trockenätzverfahren alleine unter Verwendung von SF6 und Ar ausgebildet werden. Demgemäß sind Kontaktprobleme verringert und die Herstellausbeute ist verbessert.
  • Ein Dünnschichttransistor und ein Verfahren zum Herstellen eines solchen gemäß der Erfindung können bei einem Halbleiterbauteil mit einem Dünnschichttransistor, wie einem LCD und einem GELD, verwendet werden. Außerdem sind sie anwendbar, wenn als aktive Schicht nicht eine solche aus polykristallinem Silicium, sondern eine solche aus amorphem Silicium oder aus amorphem und polykristallinem Silicium vorhanden ist.

Claims (14)

  1. Dünnschichttransistor mit: einem Substrat (110); einer Pufferschicht (120) auf dem Substrat; einer Halbleiterschicht (142) auf der Pufferschicht, mit einem Kanalabschnitt (142a) und einem ersten und einem zweiten Dotierungsabschnitt (142b, 142c) an der einen bzw. der anderen Seite des Kanalabschnitts, wobei diese Dotierungsabschnitte Öffnungen mit einer ersten Breite (W1) aufweisen; einer Gateisolierschicht (145) auf der Halbleiterschicht; einer Gateelektrode (125) auf der Gateisolierschicht über dem Kanalabschnitt; einer Passivierungsschicht (155) auf der Gateelektrode, mit Source- und Drainlöchern gemeinsam mit der Gateisolierschicht, die den ersten bzw. zweiten Dotierungsabschnitt freilegen und eine zweite Breite (W2) aufweisen, die größer als die erste Breite ist; Source- und Drainelektroden auf der Passivierungsschicht, wobei die Sourceelektrode durch das Sourceloch mit dem ersten Dotierungsabschnitt 142 verbunden ist und die Drainelektrode durch die Drainlöcher mit dem zweiten Dotierungsabschnitt 142 verbunden ist.
  2. Dünnschichttransistor nach Anspruch 1, dadurch gekennzeichnet, dass die Pufferschicht (120) teilweise so entfernt ist, dass sie den Source- und Drainlöchern entspricht.
  3. Dünnschichttransistor nach Anspruch 2, dadurch gekennzeichnet, dass der erste und der zweite Dotierungsabschnitt (142b, 142c) Auskragungen (F) an einander zugewandten Innenseiten aufweisen, die durch die Source- und Drainlöcher freigelegt sind.
  4. Dünnschichttransistor nach Anspruch 3, dadurch gekennzeichnet, dass die Source- und Drainelektroden mit der Ober- und der Unterseite sowie den Seitenflächen der Auskragungen des ersten bzw. zweiten Dotierungsabschnitts (142b, 142c) in Kontakt stehen.
  5. Dünnschichttransistor nach Anspruch 1, dadurch gekennzeichnet, dass der erste und der zweite Dotierungsabschnitt Fremdstoffe vom n- oder vom p-Typ enthalten.
  6. Verfahren zum Herstellen eines Dünnschichttransistors, das die folgenden Schritte beinhaltet: Herstellen einer Pufferschicht auf einem Substrat; Herstellen einer amorphen Siliciumschicht auf der Pufferschicht; Kristallisieren der amorphen Siliciumschicht, um eine polykristalline Siliciumschicht auszubilden; Strukturieren der polykristallinen Siliciumschicht, um eine aktive Schicht auszubilden; Herstellen einer Gateisolierschicht auf der aktiven Schicht; Herstellen einer Gateelektrode auf der Gateisolierschicht über der aktiven Schicht; Dotieren der aktiven Schicht mit Fremdstoffen, um eine Halbleiterschicht mit einem der Gateelektrode entsprechenden Kanalabschnitt sowie einen ersten und einen zweiten Dotierungsabschnitt auszubilden, die an der einen bzw. der anderen Seite des Kanalabschnitts ausgebildet sind; Herstellen einer Passivierungsschicht auf der Halbleiterschicht; Herstellen von Source- und Drainlöchern sowie Öffnungen des ersten und zweiten Dotierungsabschnitts durch Strukturieren der Passivierungsschicht, der Gateisolierschicht sowie des ersten und des zweiten Dotierungsabschnitts, wobei die Öffnungen des ersten und des zweiten Dotierungsabschnitts eine erste Breite aufweisen und die Source- und Drainlöcher den ersten bzw. zweiten Dotierungsabschnitt freilegen und eine zweite Breite aufweisen, die größer als die erste Breite ist; und Herstellen von Source- und Drainelektroden auf der Passivierungsschicht, wobei die Sourceelektrode durch das Sourceloch mit dem ersten Dotierungsabschnitt verbunden wird und die Drainelektrode durch das Drainloch mit dem zweiten Dotierungsabschnitt verbunden wird.
  7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass zum Herstellen der Source- und Drainlöcher und der Öffnungen des ersten und des zweiten Dotierungsabschnitts ein teilweises Entfernen der Pufferschicht, den Source- und Drainlöchern entsprechend, gehört.
  8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass der erste und der zweite Dotierungsabschnitt an einander zugewandten Innenseiten Auskragungen aufweisen, die durch die Source- und Drainlöcher freigelegt sind.
  9. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass der erste und der zweite Dotierungsabschnitt so hergestellt werden, dass sie Fremdstoffe vom n- oder p-Typ enthalten.
  10. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass die amorphe Siliciumschicht unter Verwendung eines der folgenden Verfahren kristallisiert wird: ein Excimerlaser-Temper-(ELA)-Verfahren, ein Festphasenkristallisations(SPC)verfahren, ein Verfahren mit sequenzieller Lateralerstarrung (SLS), ein Metall-induziertes Kristallisations(MIC)verfahren, ein Verfahren mit Metall-induzierter Lateralkristallisation (MILC) oder ein Verfahren mit Lateralkristallisation bei wechselnder Magnetisierung (AMLC).
  11. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass zum Ausbilden von Source- und Drainlöchern und Öffnungen des ersten und des zweiten Gehäusebodens ein erster Strukturierungsschritt zum Ätzen der Passivierungsschicht, der Gateisolierschicht und des ersten und zweiten Dotierungsabschnitts mit der ersten Breite sowie ein zweiter Strukturierungsschritt zum Ätzen der Passivierungsschicht und der Gateisolierschicht in solcher Weise, dass die Source- und Drainlöcher die zweite Breite aufweisen, gehören.
  12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass der erste Strukturierungsschritt unter Verwendung von Schwefelhexafluorid (SF6) und Argon (Ar) für 90 bis 110 Sekunden ausgeführt wird.
  13. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass der zweite Strukturierungsschritt unter Verwendung eines Pufferoxidätzmittels (BOE) für 20 bis 40 Sekunden ausgeführt wird.
  14. Verfahren zum Herstellen eines Dünnschichttransistors, das die folgenden Schritte beinhaltet: Herstellen einer Pufferschicht auf einem Substrat; Herstellen einer amorphen Siliciumschicht auf der Pufferschicht; Kristallisieren der amorphen Siliciumschicht, um eine polykristalline Siliciumschicht auszubilden; Strukturieren der polykristallinen Siliciumschicht, um eine aktive Schicht auszubilden; Herstellen einer Gateisolierschicht auf der aktiven Schicht; Herstellen einer Gateleitung und einer Gateelektrode auf der Gateisolierschicht, wobei die Gateelektrode mit der Gateleitung verbunden ist und über der aktiven Schicht angeordnet ist; Dotieren der aktiven Schicht mit Fremdstoffen, um eine Halbleiterschicht mit einem der Gateelektrode entsprechenden Kanalabschnitt sowie einen ersten und einen zweiten Dotierungsabschnitt auszubilden, die an der einen bzw. der anderen Seite des Kanalabschnitts ausgebildet sind; Herstellen einer Passivierungsschicht auf der Halbleiterschicht; Herstellen von Source- und Drainlöchern sowie Öffnungen des ersten und zweiten Dotierungsabschnitts durch Strukturieren der Passivierungsschicht, der Gateisolierschicht sowie des ersten und des zweiten Dotierungsabschnitts, wobei die Öffnungen des ersten und des zweiten Dotierungsabschnitts eine erste Breite aufweisen und die Source- und Drainlöcher den ersten bzw. zweiten Dotierungsabschnitt freilegen und eine zweite Breite aufweisen, die größer als die erste Breite ist; Herstellen einer Datenleitung sowie von Source- und Drainelektroden auf der Passivierungsschicht, wobei die Datenleitung die Gateleitung schneidet, um einen Pixelbereich zu bilden, und sich die Sourceelektrode von der Datenleitung aus erstreckt und durch das Sourceloch mit dem ersten Dotierungsabschnitt verbunden ist, und die Drainelektrode von der Sourceelektrode beabstandet ist und durch das Drainloch mit dem zweiten Dotierungsabschnitt verbunden ist; Herstellen einer Zwischenschicht-Isolierschicht auf der Datenleitung, der Sourceelektrode und der Drainelektrode, wobei die Zwischenschicht-Isolierschicht ein Drainkontaktloch enthält, das die Drainelektrode freilegt; Herstellen einer Pixelelektrode auf der Zwischenschicht-Isolierschicht, wobei diese Pixelelektrode durch das Drainkontaktloch mit der Drainelektrode verbunden ist.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI402593B (zh) * 2010-12-30 2013-07-21 Ind Tech Res Inst 畫素陣列的製作方法
US8946066B2 (en) * 2011-05-11 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
CN102983175A (zh) * 2011-09-05 2013-03-20 广东中显科技有限公司 用原子层沉积的氧化铝作为栅介质的多晶硅薄膜晶体管
KR102006273B1 (ko) * 2012-11-19 2019-08-02 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
WO2015108842A1 (en) * 2014-01-14 2015-07-23 Sachem, Inc. Selective metal/metal oxide etch process
CN104157695B (zh) * 2014-07-14 2017-02-15 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
KR102316102B1 (ko) * 2014-12-02 2021-10-26 엘지디스플레이 주식회사 산화물 반도체 박막 트랜지스터 기판
CN104900709B (zh) * 2015-06-04 2017-11-17 福州大学 一种高性能底栅型tft器件结构及其制备方法
KR102567715B1 (ko) * 2016-04-29 2023-08-17 삼성디스플레이 주식회사 트랜지스터 패널 및 그 제조 방법
CN106169485B (zh) * 2016-08-31 2019-06-14 深圳市华星光电技术有限公司 Tft阵列基板及其制作方法、显示装置
CN107393828A (zh) * 2017-07-12 2017-11-24 武汉华星光电技术有限公司 薄膜晶体管的制作方法及薄膜晶体管
US10529749B2 (en) * 2017-09-30 2020-01-07 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Manufacturing method for thin film transistor array substrate
KR102553881B1 (ko) * 2018-06-01 2023-07-07 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 이를 포함하는 박막 트랜지스터 표시판 및 전자 장치
KR20210043774A (ko) * 2019-10-11 2021-04-22 삼성디스플레이 주식회사 표시 기판, 이의 제조 방법, 및 이를 포함하는 표시 장치
KR20210130899A (ko) * 2020-04-22 2021-11-02 삼성디스플레이 주식회사 디스플레이 장치
CN112670301A (zh) * 2020-12-24 2021-04-16 深圳市华星光电半导体显示技术有限公司 显示面板及其制作方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6979840B1 (en) * 1991-09-25 2005-12-27 Semiconductor Energy Laboratory Co., Ltd. Thin film transistors having anodized metal film between the gate wiring and drain wiring
JP3254007B2 (ja) * 1992-06-09 2002-02-04 株式会社半導体エネルギー研究所 薄膜状半導体装置およびその作製方法
JPH0992716A (ja) * 1995-09-21 1997-04-04 Toshiba Corp 非単結晶半導体装置及びその製造方法
TW334582B (en) * 1996-06-18 1998-06-21 Handotai Energy Kenkyusho Kk Semiconductor device and method of fabtricating same
KR100459482B1 (ko) * 1998-10-02 2005-06-10 엘지.필립스 엘시디 주식회사 박막트랜지스터및그제조방법
US7038239B2 (en) * 2002-04-09 2006-05-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and display device using the same
CN1536416A (zh) * 2003-04-11 2004-10-13 广辉电子股份有限公司 制作薄膜晶体管液晶显示器的方法
JP2007287732A (ja) 2006-04-12 2007-11-01 Mitsubishi Electric Corp 薄膜トランジスタ、その製造方法、及び表示装置
JP5111802B2 (ja) * 2006-07-20 2013-01-09 三菱電機株式会社 薄膜トランジスタ基板、及びその製造方法
CN100452304C (zh) * 2007-01-17 2009-01-14 友达光电股份有限公司 薄膜晶体管的制造方法及液晶显示器用的下基板
JP4798094B2 (ja) * 2007-07-31 2011-10-19 ソニー株式会社 電気光学装置

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