JPH0992716A - 非単結晶半導体装置及びその製造方法 - Google Patents
非単結晶半導体装置及びその製造方法Info
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- JPH0992716A JPH0992716A JP24224995A JP24224995A JPH0992716A JP H0992716 A JPH0992716 A JP H0992716A JP 24224995 A JP24224995 A JP 24224995A JP 24224995 A JP24224995 A JP 24224995A JP H0992716 A JPH0992716 A JP H0992716A
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- crystal semiconductor
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Abstract
(57)【要約】
【課題】本発明は、高い濃度の水素と不純物の注入され
たポリシリコンと導電性材料との間に良好な電気的接続
を得ることを目的とする。また、上記方法を多結晶薄膜
トランジスタに有効に適用できるトランジスタの構造を
提供することも目的とする。 【解決手段】絶縁基板上の多結晶シリコン薄膜に水素と
ｎ型不純物あるいは水素とｐ型不純物を同時に注入して
得られた不純物ドープ多結晶シリコンにおいて、表面を
エッチング後、他の材料と電気的に接続させることを特
徴とした多結晶シリコン膜の電気的接続方法。
たポリシリコンと導電性材料との間に良好な電気的接続
を得ることを目的とする。また、上記方法を多結晶薄膜
トランジスタに有効に適用できるトランジスタの構造を
提供することも目的とする。 【解決手段】絶縁基板上の多結晶シリコン薄膜に水素と
ｎ型不純物あるいは水素とｐ型不純物を同時に注入して
得られた不純物ドープ多結晶シリコンにおいて、表面を
エッチング後、他の材料と電気的に接続させることを特
徴とした多結晶シリコン膜の電気的接続方法。
Description
【０００１】
【発明の属する技術分野】本発明は、非単結晶半導体装
置及びその製造方法に関する。
置及びその製造方法に関する。
【０００２】
【従来の技術】結晶層を持ったシリコンいわゆる多結晶
シリコン（ｐｏｌｙ−Ｓｉ）薄膜は、絶縁物上に形成で
きる半導体膜として、ＬＳＩ，液晶表示装置に用いられ
ている。特に、液晶表示装置は、表示部の薄型化が可能
であり、事務機器やコンピュータ等の表示装置あるいは
特殊な表示装置への用途として要求が高まっている。ポ
リシリコンを用いた薄膜トランジスタ（ＴＦＴ）をスイ
ッチング素子としてマトリックス状に配した液晶表示装
置（ＴＦＴ−ＬＣＤ）は、表示品位が高く、高精細、低
消費電力であるため注目されてきている。ｐｏｌｙ−Ｓ
ｉＴＦＴは、画素スイッチング素子して用いるだけでな
く、周辺駆動回路にｐｏｌｙ−ＳｉＴＦＴを用いて、画
素ＴＦＴと駆動回路ＴＦＴを同一基板上に同時に形成す
る駆動回路一体型ＴＦＴ−ＬＣＤの研究開発も盛んに行
われている。その中で、ｐｏｌｙ−Ｓｉ薄膜は、ＴＦＴ
の活性層あるいは、不純物を含有させて電極あるいは、
ソース・ドレイン領域に用いられている。
シリコン（ｐｏｌｙ−Ｓｉ）薄膜は、絶縁物上に形成で
きる半導体膜として、ＬＳＩ，液晶表示装置に用いられ
ている。特に、液晶表示装置は、表示部の薄型化が可能
であり、事務機器やコンピュータ等の表示装置あるいは
特殊な表示装置への用途として要求が高まっている。ポ
リシリコンを用いた薄膜トランジスタ（ＴＦＴ）をスイ
ッチング素子としてマトリックス状に配した液晶表示装
置（ＴＦＴ−ＬＣＤ）は、表示品位が高く、高精細、低
消費電力であるため注目されてきている。ｐｏｌｙ−Ｓ
ｉＴＦＴは、画素スイッチング素子して用いるだけでな
く、周辺駆動回路にｐｏｌｙ−ＳｉＴＦＴを用いて、画
素ＴＦＴと駆動回路ＴＦＴを同一基板上に同時に形成す
る駆動回路一体型ＴＦＴ−ＬＣＤの研究開発も盛んに行
われている。その中で、ｐｏｌｙ−Ｓｉ薄膜は、ＴＦＴ
の活性層あるいは、不純物を含有させて電極あるいは、
ソース・ドレイン領域に用いられている。
【０００３】液晶表示装置のアレイはコストを低減させ
るために大型基板から複数の小型基板の多面取りをおこ
なっている。大型基板内に複数のアレイを同時に製造し
た後に分割することにより、１枚の大型基板から複数の
小型アレイ基板を得ることができる。そのためには、大
型基板対応の装置を用いたＴＦＴ形成工程が重要となっ
てくる。ＴＦＴを製造する上でソース・ドレイン形成に
は、大面積処理可能でかつ短いタクトタイムで不純物を
注入できるイオンドーピング法が注目されてきている。
この方法では、不純物の水素化合物を原料としプラズマ
で分解し、質量分離をおこなわず水素、および（ｐある
いはｎ型の）不純物を加速注入する。
るために大型基板から複数の小型基板の多面取りをおこ
なっている。大型基板内に複数のアレイを同時に製造し
た後に分割することにより、１枚の大型基板から複数の
小型アレイ基板を得ることができる。そのためには、大
型基板対応の装置を用いたＴＦＴ形成工程が重要となっ
てくる。ＴＦＴを製造する上でソース・ドレイン形成に
は、大面積処理可能でかつ短いタクトタイムで不純物を
注入できるイオンドーピング法が注目されてきている。
この方法では、不純物の水素化合物を原料としプラズマ
で分解し、質量分離をおこなわず水素、および（ｐある
いはｎ型の）不純物を加速注入する。
【０００４】ところで、上記イオンドーピング法でポリ
シリコン薄膜に高濃度の不純物を注入すると多結晶シリ
コンの表面が不純物と同時に注入される水素でエッチン
グされ、表面モホロジーが劣化するとう言う問題点があ
る。図１に100ppmフォスフィン／水素（ＰＨ3 ／Ｈ2 ）
ガスをもちいて、６．８×１０15、６．８×１０16ions
/cm-2 のドーズ量でＳｉ中にリン（Ｐ）を注入した際の
リンの深さ方向の注入濃度依存性を示す。あわせて、Ｐ
のピーク位置を示してあるが、高濃度（６．８×１０16
ions/cm-2 ）注入ではピークが約１５ｎｍ程度表面よ
りになっている。これは、リンと同時に注入された水素
によりＳｉ表面がエッチングされたことによる。この
時、該Ｓｉ表面モホロジーが悪いことは、言うまでもな
い。ポリシリコンにイオンドーピング法により高濃度ド
ーピングを行った後、例えばＡｌのような金属と接合さ
せるとコンタクト抵抗が大きく、あるいはＡｌが剥がれ
てしまい充分なオーミック接合がとれないという問題点
があった。
シリコン薄膜に高濃度の不純物を注入すると多結晶シリ
コンの表面が不純物と同時に注入される水素でエッチン
グされ、表面モホロジーが劣化するとう言う問題点があ
る。図１に100ppmフォスフィン／水素（ＰＨ3 ／Ｈ2 ）
ガスをもちいて、６．８×１０15、６．８×１０16ions
/cm-2 のドーズ量でＳｉ中にリン（Ｐ）を注入した際の
リンの深さ方向の注入濃度依存性を示す。あわせて、Ｐ
のピーク位置を示してあるが、高濃度（６．８×１０16
ions/cm-2 ）注入ではピークが約１５ｎｍ程度表面よ
りになっている。これは、リンと同時に注入された水素
によりＳｉ表面がエッチングされたことによる。この
時、該Ｓｉ表面モホロジーが悪いことは、言うまでもな
い。ポリシリコンにイオンドーピング法により高濃度ド
ーピングを行った後、例えばＡｌのような金属と接合さ
せるとコンタクト抵抗が大きく、あるいはＡｌが剥がれ
てしまい充分なオーミック接合がとれないという問題点
があった。
【０００５】また、ポリシリコン上にシリコン酸化膜を
被着した状態で多量のイオンドーピングを行った場合に
おいても、問題が生じる。図２にこの様子を示す。例え
ば、膜厚５０ｎｍのポリシリコン膜１上に膜厚１００ｎ
ｍシリコン酸化膜２を被着した状態（図２（ａ））で、
水素希釈の５％Ｂ2 Ｈ6 ガスを原料ガスとし、注入量を
３×１０16 ions/cm2 以上でイオンドーピングした場
合、ポリシリコン膜１とシリコン酸化膜２の界面に変質
層３が発生する（図２（ｂ））。この変質層３と導電性
材料との電気的な接合はコンタクト抵抗が高いという点
で悪いという問題があった。
被着した状態で多量のイオンドーピングを行った場合に
おいても、問題が生じる。図２にこの様子を示す。例え
ば、膜厚５０ｎｍのポリシリコン膜１上に膜厚１００ｎ
ｍシリコン酸化膜２を被着した状態（図２（ａ））で、
水素希釈の５％Ｂ2 Ｈ6 ガスを原料ガスとし、注入量を
３×１０16 ions/cm2 以上でイオンドーピングした場
合、ポリシリコン膜１とシリコン酸化膜２の界面に変質
層３が発生する（図２（ｂ））。この変質層３と導電性
材料との電気的な接合はコンタクト抵抗が高いという点
で悪いという問題があった。
【０００６】ポリシリコン膜中に不純物を質量分離した
後に加速注入する方法、即ち、水素が不純物と一緒に加
速注入されない場合には上記２つ問題は存在しておら
ず、水素と不純物を同時注入する工程において初めて問
題となってきた。
後に加速注入する方法、即ち、水素が不純物と一緒に加
速注入されない場合には上記２つ問題は存在しておら
ず、水素と不純物を同時注入する工程において初めて問
題となってきた。
【０００７】従来は、上記問題を避けるために、イオン
ドーピングによる注入量の制限を行って不純物が注入さ
れたポリシリコンの抵抗は少々高くても、該ポリシリコ
ンと導伝性材料を電気的に接続させた時に（例えばオー
ミックコンタクトがとれる等の）良好なコンタクトを得
ることが重視されてきた。しかし、最近ポリシリコンＴ
ＦＴは駆動回路等にも適用され始め高いドレイン電流が
必要とされてきておりソース・ドレイン領域の不純物注
入量を少なくした場合、ソース・ドレイン抵抗が高くＴ
ＦＴのオン抵抗よりもソース・ドレイン抵抗が高くなり
オン電流が十分に得られないという問題が新たに生じて
いる。この問題を解決するためには、やはり高濃度注入
でソース・ドレイン抵抗を下げかつ、ポリシリコンで形
成されているソース・ドレインと電導性材料であるソー
ス・ドレイン電極の間に良好な電気的接続を得ることが
必要である。
ドーピングによる注入量の制限を行って不純物が注入さ
れたポリシリコンの抵抗は少々高くても、該ポリシリコ
ンと導伝性材料を電気的に接続させた時に（例えばオー
ミックコンタクトがとれる等の）良好なコンタクトを得
ることが重視されてきた。しかし、最近ポリシリコンＴ
ＦＴは駆動回路等にも適用され始め高いドレイン電流が
必要とされてきておりソース・ドレイン領域の不純物注
入量を少なくした場合、ソース・ドレイン抵抗が高くＴ
ＦＴのオン抵抗よりもソース・ドレイン抵抗が高くなり
オン電流が十分に得られないという問題が新たに生じて
いる。この問題を解決するためには、やはり高濃度注入
でソース・ドレイン抵抗を下げかつ、ポリシリコンで形
成されているソース・ドレインと電導性材料であるソー
ス・ドレイン電極の間に良好な電気的接続を得ることが
必要である。
【０００８】
【発明が解決しようとする課題】高濃度の水素と不純物
をポリシリコンあるいはシリコン酸化膜などの薄膜を介
してポリシリコンに同時注入する場合、ポリシリコン表
面のモホロジーの劣化、あるいは酸化膜とポリシリコン
の界面に発生する変質層のために、直接導電材料とポリ
シリコンを接合させた場合コンタクト抵抗が高くオーミ
ックコンタクトが得られにくく、導電性材料とポリシリ
コンの密着性が悪く膜はがれ等も起こりやすい問題を生
じてしまう。図３にポリシリコンとＡｌの密着が悪い場
合（図３（ａ）と良い場合（図３（ｂ））を示すが、ポ
リシリコン表面モホロジーが膜剥がれに大きく関係して
いることがわかる。
をポリシリコンあるいはシリコン酸化膜などの薄膜を介
してポリシリコンに同時注入する場合、ポリシリコン表
面のモホロジーの劣化、あるいは酸化膜とポリシリコン
の界面に発生する変質層のために、直接導電材料とポリ
シリコンを接合させた場合コンタクト抵抗が高くオーミ
ックコンタクトが得られにくく、導電性材料とポリシリ
コンの密着性が悪く膜はがれ等も起こりやすい問題を生
じてしまう。図３にポリシリコンとＡｌの密着が悪い場
合（図３（ａ）と良い場合（図３（ｂ））を示すが、ポ
リシリコン表面モホロジーが膜剥がれに大きく関係して
いることがわかる。
【０００９】本発明はこのような課題に鑑みてなされた
もので、高い濃度の水素及び不純物の注入された非単結
晶半導体と導電性材料との間に良好な電気的接続を得る
半導体装置を提供することを目的とする。また、この様
な良好な電気的接続関係を有する非単結晶半導体の製造
方法を提供することを別の目的とする。
もので、高い濃度の水素及び不純物の注入された非単結
晶半導体と導電性材料との間に良好な電気的接続を得る
半導体装置を提供することを目的とする。また、この様
な良好な電気的接続関係を有する非単結晶半導体の製造
方法を提供することを別の目的とする。
【００１０】
【課題を解決するための手段】請求項１の非単結晶半導
体装置は、絶縁基板上に形成されるゲート電極と、ゲー
ト絶縁膜を介して前記ゲート電極と対抗配置され、水素
及びｎ型又はｐ型不純物を含む不純物注入非単結晶半導
体層に形成されるソース及びドレイン領域とを具備する
電解効果型の非単結晶半導体装置において、前記ソース
及びドレイン領域に形成され、前記ソース及びドレイン
領域の表面に形成される荒れた領域或いは変質層より深
い孔部と、この孔部に形成され前記ソース及びドレイン
領域にオーミック接続される電極配線とを具備すること
を特徴とする。
体装置は、絶縁基板上に形成されるゲート電極と、ゲー
ト絶縁膜を介して前記ゲート電極と対抗配置され、水素
及びｎ型又はｐ型不純物を含む不純物注入非単結晶半導
体層に形成されるソース及びドレイン領域とを具備する
電解効果型の非単結晶半導体装置において、前記ソース
及びドレイン領域に形成され、前記ソース及びドレイン
領域の表面に形成される荒れた領域或いは変質層より深
い孔部と、この孔部に形成され前記ソース及びドレイン
領域にオーミック接続される電極配線とを具備すること
を特徴とする。
【００１１】請求項２の非単結晶半導体装置の製造方法
は、絶縁基板上の非単結晶半導体薄膜に水素及びｎ型又
はｐ型不純物を注入して不純物ドープ非単結晶半導体層
を形成する半導体装置の製造方法において、前記非単結
晶半導体薄膜表面に形成された変質層をエッチング除去
する工程と、除去して得られた前記非単結晶半導体表面
と導電性材料をオーミック接続させる工程とを具備する
ことを特徴とする。
は、絶縁基板上の非単結晶半導体薄膜に水素及びｎ型又
はｐ型不純物を注入して不純物ドープ非単結晶半導体層
を形成する半導体装置の製造方法において、前記非単結
晶半導体薄膜表面に形成された変質層をエッチング除去
する工程と、除去して得られた前記非単結晶半導体表面
と導電性材料をオーミック接続させる工程とを具備する
ことを特徴とする。
【００１２】
【発明の実施の形態】ポリシリコン等の非単結晶半導体
に水素と不純物を同時に高濃度( 例えば３×１０16 ion
s/cm2 ) 注入する工程の後に、例えばＣＤＥ処理等によ
り非単結晶半導体表面をエッチングした後に、導電材料
と接合する。本発明はエッチング工程を行うことで、ポ
リシリコン表面モホロジーが改善され導電性材料との密
着性が容易に向上し、電気的にも良好な接続を容易に得
ることができる。非単結晶半導体と導電材料の間に良好
な電気的接続を得るものである。
に水素と不純物を同時に高濃度( 例えば３×１０16 ion
s/cm2 ) 注入する工程の後に、例えばＣＤＥ処理等によ
り非単結晶半導体表面をエッチングした後に、導電材料
と接合する。本発明はエッチング工程を行うことで、ポ
リシリコン表面モホロジーが改善され導電性材料との密
着性が容易に向上し、電気的にも良好な接続を容易に得
ることができる。非単結晶半導体と導電材料の間に良好
な電気的接続を得るものである。
【００１３】また、非単結晶半導体上にシリコン酸化膜
などの絶縁性の膜が被着した状態の場合は、水素と不純
物を同時に高濃度で注入した後、シリコン酸化膜をＲＩ
Ｅ処理等で剥離後、ポリシリコンとシリコン酸化膜との
間に形成される変質層をＣＤＥ処理等によりエッチング
して導電材料と接合する。本発明は該変質層のエッチン
グ工程を行うことにより、ポリシリコンと該導電材料の
間に良好な電気的接続を得るものである。
などの絶縁性の膜が被着した状態の場合は、水素と不純
物を同時に高濃度で注入した後、シリコン酸化膜をＲＩ
Ｅ処理等で剥離後、ポリシリコンとシリコン酸化膜との
間に形成される変質層をＣＤＥ処理等によりエッチング
して導電材料と接合する。本発明は該変質層のエッチン
グ工程を行うことにより、ポリシリコンと該導電材料の
間に良好な電気的接続を得るものである。
【００１４】以下、本発明の詳細を図示の実施例により
説明する。 （実施例１）本発明の水素と不純物が多量に同時注入さ
れたポリシリコン薄膜と電導性材料との電気的接続方法
を図４に沿って説明する。
説明する。 （実施例１）本発明の水素と不純物が多量に同時注入さ
れたポリシリコン薄膜と電導性材料との電気的接続方法
を図４に沿って説明する。
【００１５】ＰＨ3 ガスをプラズマにより分解し水素と
Ｐ（リン）を高濃度でポリシリコン１に加速注入する。
この際の注入条件は、３×１０16 atm/cm 2 である（図
４（ａ））。
Ｐ（リン）を高濃度でポリシリコン１に加速注入する。
この際の注入条件は、３×１０16 atm/cm 2 である（図
４（ａ））。
【００１６】この注入工程時にポリシリコン１表面が水
素等によりエッチングされるため、ポリシリコン２の表
面モホロジーが悪くなる（図４（ｂ））。この後、ポリ
シリコン２表面をエッチングすることによりポリシリコ
ン３の表面モホロジーを改善することができる。この
際、エッチングにはＣＤＥを使用し、またエッチング条
件は、４００ｗ、１分であった。このとき、エッチング
されるのは、平均の結晶粒径が５００μｍ〜８００μ
ｍ、特に３００μｍ〜２μｍの結晶粒径が大きい部分で
あることはいうまでもない（図４（ｃ））。
素等によりエッチングされるため、ポリシリコン２の表
面モホロジーが悪くなる（図４（ｂ））。この後、ポリ
シリコン２表面をエッチングすることによりポリシリコ
ン３の表面モホロジーを改善することができる。この
際、エッチングにはＣＤＥを使用し、またエッチング条
件は、４００ｗ、１分であった。このとき、エッチング
されるのは、平均の結晶粒径が５００μｍ〜８００μ
ｍ、特に３００μｍ〜２μｍの結晶粒径が大きい部分で
あることはいうまでもない（図４（ｃ））。
【００１７】このエッチング工程によりポリシリコン３
の表面モホロジーが向上し、ポリシリコン３上に導電材
料、例えばＡｌ４を被着する（図４（ｄ））。この時の
ポリシリコン３とＡｌ４の接合状態は図３（ｂ）に相当
する状態となっており、良好なオーミックコンタクトを
得ることができる。
の表面モホロジーが向上し、ポリシリコン３上に導電材
料、例えばＡｌ４を被着する（図４（ｄ））。この時の
ポリシリコン３とＡｌ４の接合状態は図３（ｂ）に相当
する状態となっており、良好なオーミックコンタクトを
得ることができる。
【００１８】この状態での抵抗値を測定したところ、３
ＭΩ／口であった。比較のために、エッチング工程を経
ないで形成したものは、３００ＭΩ／口であった。ま
た、ポリシリコン３と導電材料密間の着性を向上させる
ことができる。
ＭΩ／口であった。比較のために、エッチング工程を経
ないで形成したものは、３００ＭΩ／口であった。ま
た、ポリシリコン３と導電材料密間の着性を向上させる
ことができる。
【００１９】さらに、密着性の試験を行ったところ、本
実施例では、良好であり密着性が高かった。比較のため
に、エッチング工程を経ないで形成したものは、不良で
あった。
実施例では、良好であり密着性が高かった。比較のため
に、エッチング工程を経ないで形成したものは、不良で
あった。
【００２０】このような傾向は、水素を２×１０18cm-3
〜８×１０21cm-3の範囲で又、導電型を呈する不純物を
２×１０19cm-3〜５×１０21cm-3の範囲で共にドープし
た多結晶シリコンで同様の特性を得ることができる。
〜８×１０21cm-3の範囲で又、導電型を呈する不純物を
２×１０19cm-3〜５×１０21cm-3の範囲で共にドープし
た多結晶シリコンで同様の特性を得ることができる。
【００２１】（実施例２）本発明の薄膜トランジスタの
構造について図５を用いて説明する。図５はｐチャネル
のコプラナ型ＴＦＴの製造工程順の断面図である。
構造について図５を用いて説明する。図５はｐチャネル
のコプラナ型ＴＦＴの製造工程順の断面図である。
【００２２】最初にガラス基板・石英基板等からなる透
光性絶縁基板１１上にＰＥ（プラズマ）ＣＶＤ法等によ
りバッファ層となるＳｉＯｘ膜２を１００ｎｍ程度被着
する。さらにＣＶＤ法等によりａ−Ｓｉ：Ｈ膜を５０ｎ
ｍ程度被着し、４５０℃で１時間炉アニールを行った
後、例えばＸｅＣｌエキシマレーザアニールによりａ−
Ｓｉ：Ｈ膜を溶融再結晶化させｐｏｌｙ−Ｓｉ膜３を形
成する。その後、フォトリソグラフィ等によりｐｏｌｙ
−Ｓｉ膜１３をパターニング、エッチングを行う（図５
（ａ））。
光性絶縁基板１１上にＰＥ（プラズマ）ＣＶＤ法等によ
りバッファ層となるＳｉＯｘ膜２を１００ｎｍ程度被着
する。さらにＣＶＤ法等によりａ−Ｓｉ：Ｈ膜を５０ｎ
ｍ程度被着し、４５０℃で１時間炉アニールを行った
後、例えばＸｅＣｌエキシマレーザアニールによりａ−
Ｓｉ：Ｈ膜を溶融再結晶化させｐｏｌｙ−Ｓｉ膜３を形
成する。その後、フォトリソグラフィ等によりｐｏｌｙ
−Ｓｉ膜１３をパターニング、エッチングを行う（図５
（ａ））。
【００２３】次に、ＣＶＤ法によりゲート絶縁膜として
ＳｉＯｘ膜４を１００ｎｍ被着する（図５（ｂ））。続
いて、例えばＭｏＴａ膜を４００ｎｍ被着し、フォトリ
ソグラフィ、エッチングによりゲート電極５を形成し、
ゲート電極５をマスクとしてゲート絶縁膜４をエッチン
グする（図５（ｃ））。
ＳｉＯｘ膜４を１００ｎｍ被着する（図５（ｂ））。続
いて、例えばＭｏＴａ膜を４００ｎｍ被着し、フォトリ
ソグラフィ、エッチングによりゲート電極５を形成し、
ゲート電極５をマスクとしてゲート絶縁膜４をエッチン
グする（図５（ｃ））。
【００２４】次に、ゲート電極５をマスクとし自己整合
的にイオンドーピング法により水素とＢ（ボロン）を同
時注入することによりソース領域６ａとドレイン領域６
ｂを形成する（図５（ｄ））。この際、例えば加速電圧
は約４０ｋｅＶ、ドーズ量は約３×１０16ｃｍ-2とす
る。この時、イオンドーピングの原料ガスとしてＢ2 Ｈ
6 を希ガスで希釈したガスをもちいた。この他、導電方
を呈するための不純物としては、Ｐ、Ａｓを使用するこ
とができる。この場合には、ＰＨ3 、ＡｓＨ3 をガスと
して使用する。
的にイオンドーピング法により水素とＢ（ボロン）を同
時注入することによりソース領域６ａとドレイン領域６
ｂを形成する（図５（ｄ））。この際、例えば加速電圧
は約４０ｋｅＶ、ドーズ量は約３×１０16ｃｍ-2とす
る。この時、イオンドーピングの原料ガスとしてＢ2 Ｈ
6 を希ガスで希釈したガスをもちいた。この他、導電方
を呈するための不純物としては、Ｐ、Ａｓを使用するこ
とができる。この場合には、ＰＨ3 、ＡｓＨ3 をガスと
して使用する。
【００２５】この後レジスト等の剥離を行った後、ＡＰ
ＣＶＤ法により層間絶縁膜７を４００ｎｍ程度被着し、
６００℃、３時間の炉アニールによりソース・ドレイン
の活性化を行う（図５（ｅ））。
ＣＶＤ法により層間絶縁膜７を４００ｎｍ程度被着し、
６００℃、３時間の炉アニールによりソース・ドレイン
の活性化を行う（図５（ｅ））。
【００２６】さらに、フォトリソグラフィを行い、層間
絶縁膜７、ゲート絶縁膜４をＲＩＥによりエッチング
し、連続してＣＤＥ処理によりソース領域６ａ、ドレイ
ン領域６ｂの表面をエッチングすることによりコンタク
トホール（孔部）８を開孔する。エッチングには、ＣＤ
Ｅを使用し、その条件は、４００Ｗで１分である（図５
（ｆ））。
絶縁膜７、ゲート絶縁膜４をＲＩＥによりエッチング
し、連続してＣＤＥ処理によりソース領域６ａ、ドレイ
ン領域６ｂの表面をエッチングすることによりコンタク
トホール（孔部）８を開孔する。エッチングには、ＣＤ
Ｅを使用し、その条件は、４００Ｗで１分である（図５
（ｆ））。
【００２７】この時の孔部８の拡大部分を図６に示す
が、ポリシリコン膜膜厚ｔより、コンタクトホール直下
のソース・ドレイン膜厚ｄの間には、 ０＜ｄ＜ｔ … …（１） なる関係をもつことを特徴としている。すなわち、ｔ−
ｄがエッチングされたポリシリコンの膜厚である。ｔ−
ｄは、１５ｎｍ〜１ｎｍ望ましくは、５ｎｍ程度でよい
が、注入条件によりことなるが、（１）式が満たされて
いることが本発明の多結晶薄膜トランジスタの特徴であ
る。その理由は、発明者らの行った実験によると、上述
した変質層の厚みが１ｎｍ〜５ｎｍであるため、この影
響を受けないようにするためには、ｔ−ｄを５ｎｍより
大きくする必要がある。また、あまりｔ−ｄを大きくす
ると、ソース・ドレインの実効的膜厚減少のたに抵抗値
が増加するために好ましくないからである。
が、ポリシリコン膜膜厚ｔより、コンタクトホール直下
のソース・ドレイン膜厚ｄの間には、 ０＜ｄ＜ｔ … …（１） なる関係をもつことを特徴としている。すなわち、ｔ−
ｄがエッチングされたポリシリコンの膜厚である。ｔ−
ｄは、１５ｎｍ〜１ｎｍ望ましくは、５ｎｍ程度でよい
が、注入条件によりことなるが、（１）式が満たされて
いることが本発明の多結晶薄膜トランジスタの特徴であ
る。その理由は、発明者らの行った実験によると、上述
した変質層の厚みが１ｎｍ〜５ｎｍであるため、この影
響を受けないようにするためには、ｔ−ｄを５ｎｍより
大きくする必要がある。また、あまりｔ−ｄを大きくす
ると、ソース・ドレインの実効的膜厚減少のたに抵抗値
が増加するために好ましくないからである。
【００２８】この時、層間絶縁膜にＳｉＯｘ、以外に、
ＳｉＮｘ、ＢＰＳＧ、ＢＳＧ，ＰＳＧなどの材料を単体
或いは異なる材料を積層して用いても同様の効果を奏す
ることができる。即ち、表面モホロジーの悪いポリシリ
コン部分すなわち、コンタクトホール直下以外のソース
・ドレインと層間絶縁膜との密着性は問題がなくなる。
ＳｉＮｘ、ＢＰＳＧ、ＢＳＧ，ＰＳＧなどの材料を単体
或いは異なる材料を積層して用いても同様の効果を奏す
ることができる。即ち、表面モホロジーの悪いポリシリ
コン部分すなわち、コンタクトホール直下以外のソース
・ドレインと層間絶縁膜との密着性は問題がなくなる。
【００２９】この後に、ソース・ドレイン電極（場合に
因っては配線としても使用される）として例えばＡｌ膜
をスパッタリング法により成膜する。フォトリソグラフ
ィ等によりソース電極９ａ・ドレイン電極９ｂにパター
ニングして、ｐチャネルコプラナ型ＴＦＴが完成する。
（図５（ｇ）） 本発明のＴＦＴにおいては、ポリシリコンに高濃度の水
素とボロン（不純物濃度は、水素が２．５×１０16cm-2
で、ボロンが１．６×１０16cm-2）が注入されているの
で、ソース・ドレイン領域のシート抵抗が４００Ω／□
程度でありながらも、ソース・ドレイン領域とソース・
ドレイン電極とのコンタクト抵抗がＴＦＴのオン抵抗よ
り低くすることが容易にできるため、高移動度のＴＦＴ
を提供することができる。
因っては配線としても使用される）として例えばＡｌ膜
をスパッタリング法により成膜する。フォトリソグラフ
ィ等によりソース電極９ａ・ドレイン電極９ｂにパター
ニングして、ｐチャネルコプラナ型ＴＦＴが完成する。
（図５（ｇ）） 本発明のＴＦＴにおいては、ポリシリコンに高濃度の水
素とボロン（不純物濃度は、水素が２．５×１０16cm-2
で、ボロンが１．６×１０16cm-2）が注入されているの
で、ソース・ドレイン領域のシート抵抗が４００Ω／□
程度でありながらも、ソース・ドレイン領域とソース・
ドレイン電極とのコンタクト抵抗がＴＦＴのオン抵抗よ
り低くすることが容易にできるため、高移動度のＴＦＴ
を提供することができる。
【００３０】このコプラナ型ＴＦＴをガラス基板の周辺
に駆動回路を構成するように形成し、さらに、ガラス基
板の中央部にはマトリックス状に形成されたＩＴＯの画
素電極が形成され、それぞれの画素電極にドレイン電極
が接続され電位を印加するスイッチングトランジスタと
して画素電極近房に上述のＴＦＴを形成し、アレイ基板
を完成させる。この際、駆動回路からは、スイッチング
トランジスタのゲート電極に接続されたゲート線、及び
ソース電極に接続された信号線が複数延存し、ゲート線
と信号線はマトリックス状に複数配置されている。
に駆動回路を構成するように形成し、さらに、ガラス基
板の中央部にはマトリックス状に形成されたＩＴＯの画
素電極が形成され、それぞれの画素電極にドレイン電極
が接続され電位を印加するスイッチングトランジスタと
して画素電極近房に上述のＴＦＴを形成し、アレイ基板
を完成させる。この際、駆動回路からは、スイッチング
トランジスタのゲート電極に接続されたゲート線、及び
ソース電極に接続された信号線が複数延存し、ゲート線
と信号線はマトリックス状に複数配置されている。
【００３１】このアレイ基板を液晶層を介して共通電極
を液晶層側に形成した対抗基板を平行に配置させ、大型
液晶表示装置（例えば、１２インチのＯＡ用大型ディス
プレー）を完成させる。
を液晶層側に形成した対抗基板を平行に配置させ、大型
液晶表示装置（例えば、１２インチのＯＡ用大型ディス
プレー）を完成させる。
【００３２】このように形成された大型液晶表示装置
は、高駆動能力であるために階調を広く取ることがで
き、また、高い駆動電流であるためにコントラストを向
上することができる。
は、高駆動能力であるために階調を広く取ることがで
き、また、高い駆動電流であるためにコントラストを向
上することができる。
【００３３】なお、本実施例では、コプラナ型ＴＦＴに
ついて説明したが、本発明の主旨を逸脱しない範囲にお
いて、逆スタガ型ＴＦＴ等、他のＴＦＴに変形して実施
することができる。
ついて説明したが、本発明の主旨を逸脱しない範囲にお
いて、逆スタガ型ＴＦＴ等、他のＴＦＴに変形して実施
することができる。
【００３４】（実施例３）本実施例のｎチャネルのコプ
ラナ型薄膜トランジスタの製造工程順の断面図について
図７を用いて説明する。
ラナ型薄膜トランジスタの製造工程順の断面図について
図７を用いて説明する。
【００３５】最初にガラス基板・石英基板等からなる透
光性絶縁基板１１上にＣＶＤ法等によりバッファ層とな
るＳｉＯｘ膜２を１００ｎｍ程度被着する。さらにＣＶ
Ｄ法等によりａ−Ｓｉ：Ｈ膜を５０ｎｍ程度被着し、４
５０℃で１時間炉アニールを行った後、例えばＸｅＣｌ
エキシマレーザアニールによりａ−Ｓｉ：Ｈ膜を溶融再
結晶化させｐｏｌｙ−Ｓｉ膜３を形成する。その後、フ
ォトリソグラフィ等によりｐｏｌｙ−Ｓｉ膜１３をパタ
ーニング、エッチングを行う（図７（ａ））。
光性絶縁基板１１上にＣＶＤ法等によりバッファ層とな
るＳｉＯｘ膜２を１００ｎｍ程度被着する。さらにＣＶ
Ｄ法等によりａ−Ｓｉ：Ｈ膜を５０ｎｍ程度被着し、４
５０℃で１時間炉アニールを行った後、例えばＸｅＣｌ
エキシマレーザアニールによりａ−Ｓｉ：Ｈ膜を溶融再
結晶化させｐｏｌｙ−Ｓｉ膜３を形成する。その後、フ
ォトリソグラフィ等によりｐｏｌｙ−Ｓｉ膜１３をパタ
ーニング、エッチングを行う（図７（ａ））。
【００３６】次に、ＡＰ（常圧）ＣＶＤ法によりゲート
絶縁膜としてＳｉＯｘ膜４を１００ｎｍ被着し、６００
℃、５時間のアニールを行う（図７（ｂ））。続いて、
例えばＭｏＷ膜を３５０ｎｍ被着し、フォトリソグラフ
ィ、エッチングによりゲート電極５を形成する（図７
（ｃ））。
絶縁膜としてＳｉＯｘ膜４を１００ｎｍ被着し、６００
℃、５時間のアニールを行う（図７（ｂ））。続いて、
例えばＭｏＷ膜を３５０ｎｍ被着し、フォトリソグラフ
ィ、エッチングによりゲート電極５を形成する（図７
（ｃ））。
【００３７】次に、ゲート電極をマスクとし自己整合的
にイオンドーピング法により水素とＰ（リン）を同時注
入することによりソース領域６ａとドレイン領域６ｂを
形成するが、この際ソース６ａ・ドレイン６ｂとゲート
酸化膜界面に変質層３５が出現する。この変質層３５は
上述してきたように導電材料との密着性・電気的接続が
悪い（図７（ｄ））。例えば加速電圧は約８０ｋｅＶ、
ドーズ量は約３×１０16ｃｍ-2とする。イオンドーピン
グの原料ガスとしてＰＨ3 を希ガスで希釈したガスをも
ちいることは、言うまでもない。
にイオンドーピング法により水素とＰ（リン）を同時注
入することによりソース領域６ａとドレイン領域６ｂを
形成するが、この際ソース６ａ・ドレイン６ｂとゲート
酸化膜界面に変質層３５が出現する。この変質層３５は
上述してきたように導電材料との密着性・電気的接続が
悪い（図７（ｄ））。例えば加速電圧は約８０ｋｅＶ、
ドーズ量は約３×１０16ｃｍ-2とする。イオンドーピン
グの原料ガスとしてＰＨ3 を希ガスで希釈したガスをも
ちいることは、言うまでもない。
【００３８】この後レジスト等の剥離を行った後、ＡＰ
ＣＶＤ法により層間絶縁膜７を４００ｎｍ程度被着し、
ＸｅＣｌエキシマレーザアニールによりソース・ドレイ
ンの活性化を行う（図７（ｅ））。
ＣＶＤ法により層間絶縁膜７を４００ｎｍ程度被着し、
ＸｅＣｌエキシマレーザアニールによりソース・ドレイ
ンの活性化を行う（図７（ｅ））。
【００３９】さらに、フォトリソグラフィを行い、層間
絶縁膜７、ゲート絶縁膜４をＲＩＥによりエッチング
し、連続してＣＤＥ処理により変質層３５、ソース領域
６ａ、ドレイン領域６の表面をエッチングすることによ
りコンタクトホールを開孔する（図７（ｆ））。
絶縁膜７、ゲート絶縁膜４をＲＩＥによりエッチング
し、連続してＣＤＥ処理により変質層３５、ソース領域
６ａ、ドレイン領域６の表面をエッチングすることによ
りコンタクトホールを開孔する（図７（ｆ））。
【００４０】この時のコンタクトホール部分の拡大部分
を図８に示すが、ポリシリコン膜厚ｔより、コンタクト
ホール直下のソース・ドレイン膜厚ｄの間には、０＜ｄ
＜ｔなる関係は勿論、変質層３５を完全に除去すること
を特徴としている。図８には変質層とさらにソース６ａ
・ドレイン６ｂをもエッチングする構造で記載してある
が、変質層が存在する場合は必ずしもソース６ａ・ドレ
イン６ｂをエッチングする必要はなく変質層３５のみを
完全に除去できればよい。ここで形成される変質層と
は、Ｓｉx Ｏ yＰ z、Ｓｉx Ｏ yＢ zといったものであ
る。
を図８に示すが、ポリシリコン膜厚ｔより、コンタクト
ホール直下のソース・ドレイン膜厚ｄの間には、０＜ｄ
＜ｔなる関係は勿論、変質層３５を完全に除去すること
を特徴としている。図８には変質層とさらにソース６ａ
・ドレイン６ｂをもエッチングする構造で記載してある
が、変質層が存在する場合は必ずしもソース６ａ・ドレ
イン６ｂをエッチングする必要はなく変質層３５のみを
完全に除去できればよい。ここで形成される変質層と
は、Ｓｉx Ｏ yＰ z、Ｓｉx Ｏ yＢ zといったものであ
る。
【００４１】この後に、ソース・ドレイン電極として例
えばＡｌ膜をスパッタリング法により成膜する。フォト
リソグラフィ等によりソース電極９ａ・ドレイン電極９
ｂにパターニングして、ｐチャネルコプラナ型ＴＦＴが
完成する（図７（ｇ））。
えばＡｌ膜をスパッタリング法により成膜する。フォト
リソグラフィ等によりソース電極９ａ・ドレイン電極９
ｂにパターニングして、ｐチャネルコプラナ型ＴＦＴが
完成する（図７（ｇ））。
【００４２】本実施例のＴＦＴにおいても、実施例２と
同様の効果を奏することができる。本実施例のＴＦＴに
おいては、ポリシリコンに高濃度の水素とリンが注入さ
れているので、ソース・ドレイン領域シート抵抗が３５
０Ω／□程度でありながらも、ソース・ドレイン領域と
ソース・ドレイン電極との間に存在する変質層を除去し
たことによりコンタクト抵抗がＴＦＴのオン抵抗より低
くすることが容易にできるため、高移動度のＴＦＴを提
供することができる。
同様の効果を奏することができる。本実施例のＴＦＴに
おいては、ポリシリコンに高濃度の水素とリンが注入さ
れているので、ソース・ドレイン領域シート抵抗が３５
０Ω／□程度でありながらも、ソース・ドレイン領域と
ソース・ドレイン電極との間に存在する変質層を除去し
たことによりコンタクト抵抗がＴＦＴのオン抵抗より低
くすることが容易にできるため、高移動度のＴＦＴを提
供することができる。
【００４３】上記実施例においては、ポリシリコン膜に
接触させる金属は、Ａｌ以外に、ＭｏＴａ、ＭｏＮ、Ｍ
ｏＷ、Ｃｒ、Ｍｏ、Ｃｕ等でも良い。このような材料を
使用しても、上述の実施例と全く同様に只材料をを変え
るだけで同様に実施することができる。但し、ＭｏＴａ
を使用した場合には、Ａｌでは後プロセスの温度が４０
０℃となるが、ＭｏＴａでは６００℃で行うという別の
効果を奏することができる。また、ＭｏＮを使用した場
合には、後工程を５００℃迄挙げることができる別の効
果を奏することができる。
接触させる金属は、Ａｌ以外に、ＭｏＴａ、ＭｏＮ、Ｍ
ｏＷ、Ｃｒ、Ｍｏ、Ｃｕ等でも良い。このような材料を
使用しても、上述の実施例と全く同様に只材料をを変え
るだけで同様に実施することができる。但し、ＭｏＴａ
を使用した場合には、Ａｌでは後プロセスの温度が４０
０℃となるが、ＭｏＴａでは６００℃で行うという別の
効果を奏することができる。また、ＭｏＮを使用した場
合には、後工程を５００℃迄挙げることができる別の効
果を奏することができる。
【００４４】上述した実施例では、非単結晶半導体をポ
リシリコンの場合に付いて説明したが、ポリシリコン以
外の非単結晶例えばアモルファス状態のシリコンに多結
晶の粒が混入しているようなマイクロクリスタルシリコ
ン等でも実施例と同様の条件で同様の効果を期待するこ
とができる。さらに、半導体は、シリコンだけでなく、
Ｇｅ、Ｃ、ＳｉＧｅ、ＳｉＣ等でも実施例と同様の効果
を期待することができる。
リシリコンの場合に付いて説明したが、ポリシリコン以
外の非単結晶例えばアモルファス状態のシリコンに多結
晶の粒が混入しているようなマイクロクリスタルシリコ
ン等でも実施例と同様の条件で同様の効果を期待するこ
とができる。さらに、半導体は、シリコンだけでなく、
Ｇｅ、Ｃ、ＳｉＧｅ、ＳｉＣ等でも実施例と同様の効果
を期待することができる。
【００４５】なお、本説明では、コプラナ型ＴＦＴにつ
いて説明したが、本発明の主旨を逸脱しない範囲におい
て、さまざまなＴＦＴに変形して実施することができ
る。また、本発明の多結晶シリコン膜の電気的接続方法
は、注入不純物が水素とｎ型不純物または、水素とｐ型
不純物のどちらの場合においても適用することが出来る
のは言うまでもない。
いて説明したが、本発明の主旨を逸脱しない範囲におい
て、さまざまなＴＦＴに変形して実施することができ
る。また、本発明の多結晶シリコン膜の電気的接続方法
は、注入不純物が水素とｎ型不純物または、水素とｐ型
不純物のどちらの場合においても適用することが出来る
のは言うまでもない。
【００４６】
【発明の効果】上記構成により、非単結晶半導体層と導
電材料との良好な電気的接続が得られる。また、非単結
晶半導体層と導電性材料との密着性を向上させることが
できる。それにより歩留まりの向上が可能となる。ま
た、この様な良好な電気的接続関係を有する非単結晶半
導体の製造方法を提供することができる。
電材料との良好な電気的接続が得られる。また、非単結
晶半導体層と導電性材料との密着性を向上させることが
できる。それにより歩留まりの向上が可能となる。ま
た、この様な良好な電気的接続関係を有する非単結晶半
導体の製造方法を提供することができる。
【図１】本発明に用いられる不純物注入方法による不純
物プロファイル
物プロファイル
【図２】変質層の発生部分
【図３】ポリシリコン表面モホロジーと導電材料との密
着性
着性
【図４】本発明のポリシリコン薄膜と電導性材料との接
合の断面図
合の断面図
【図５】本発明のポリシリコン薄膜トランジスタの断面
図（製造工程）
図（製造工程）
【図６】本発明のポリシリコン薄膜トランジスタの拡大
図（コンタクトホール部）
図（コンタクトホール部）
【図７】本発明のポリシリコン薄膜トランジスタの断面
図（製造工程）
図（製造工程）
【図８】本発明のポリシリコン薄膜トランジスタの拡大
図（コンタクトホール部）
図（コンタクトホール部）
１ ポリシリコン ２ ＳｉＯｘ ３ 変質層 ４ ゲート絶縁膜 ５ ゲート電極 ６ ソース・ドレイン領域 ７ 絶縁膜 ８ 孔部 11 基板 13 ポリシリコン層
Claims (2)
- 【請求項１】絶縁基板上に形成されるゲート電極と、ゲ
ート絶縁膜を介して前記ゲート電極と対抗配置され、水
素及びｎ型又はｐ型不純物を含む不純物注入非単結晶半
導体層に形成されるソース及びドレイン領域とを具備す
る電解効果型の非単結晶半導体装置において、前記ソー
ス及びドレイン領域に形成され、前記ソース及びドレイ
ン領域の表面に形成される荒れた領域或いは変質層より
深い孔部と、この孔部に形成され前記ソース及びドレイ
ン領域にオーミック接続される電極配線とを具備するこ
とを特徴とする非単結晶半導体装置。 - 【請求項２】絶縁基板上の非単結晶半導体薄膜に水素及
びｎ型又はｐ型不純物を注入して不純物ドープ非単結晶
半導体層を形成する半導体装置の製造方法において、前
記非単結晶半導体薄膜表面に形成された変質層をエッチ
ング除去する工程と、除去して得られた前記非単結晶半
導体表面と導電性材料をオーミック接続させる工程とを
具備することを特徴とする非単結晶半導体装置の製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24224995A JPH0992716A (ja) | 1995-09-21 | 1995-09-21 | 非単結晶半導体装置及びその製造方法 |
| US08/710,110 US5763904A (en) | 1995-09-14 | 1996-09-12 | Non-single crystal semiconductor apparatus thin film transistor and liquid crystal display apparatus |
| KR1019960039957A KR100280171B1 (ko) | 1995-09-14 | 1996-09-14 | 비단결정반도체장치(박막트랜지스터)와 이것을 이용한 액정표시장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24224995A JPH0992716A (ja) | 1995-09-21 | 1995-09-21 | 非単結晶半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0992716A true JPH0992716A (ja) | 1997-04-04 |
Family
ID=17086470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24224995A Pending JPH0992716A (ja) | 1995-09-14 | 1995-09-21 | 非単結晶半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0992716A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100569729B1 (ko) * | 1997-04-07 | 2006-08-10 | 삼성전자주식회사 | 소스 및 드레인용 금속으로 몰리브덴 텅스텐 합금을 사용하는 박막 트랜지스터 액정 표시 소자 기판 및 그 제조 방법 |
| JP2007088432A (ja) * | 2005-08-23 | 2007-04-05 | Semiconductor Energy Lab Co Ltd | トランジスタ、並びにそれを用いた表示装置、電子機器、及び半導体装置 |
| GB2461761A (en) * | 2008-07-08 | 2010-01-20 | Lg Display Co Ltd | Thin film transistor and method of manufacture |
| US8435892B2 (en) | 2005-08-23 | 2013-05-07 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing semiconductor device comprising the step of doping semiconductor film through contact hole |
-
1995
- 1995-09-21 JP JP24224995A patent/JPH0992716A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100569729B1 (ko) * | 1997-04-07 | 2006-08-10 | 삼성전자주식회사 | 소스 및 드레인용 금속으로 몰리브덴 텅스텐 합금을 사용하는 박막 트랜지스터 액정 표시 소자 기판 및 그 제조 방법 |
| JP2007088432A (ja) * | 2005-08-23 | 2007-04-05 | Semiconductor Energy Lab Co Ltd | トランジスタ、並びにそれを用いた表示装置、電子機器、及び半導体装置 |
| US8435892B2 (en) | 2005-08-23 | 2013-05-07 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing semiconductor device comprising the step of doping semiconductor film through contact hole |
| GB2461761A (en) * | 2008-07-08 | 2010-01-20 | Lg Display Co Ltd | Thin film transistor and method of manufacture |
| GB2461761B (en) * | 2008-07-08 | 2010-09-01 | Lg Display Co Ltd | Thin film transistor and method of manufacturing the same |
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