KR100676330B1 - 반도체장치,반도체장치의제조방법및박막트랜지스터의제조방법 - Google Patents

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Abstract

반도체층의 댕글링 본드(dangling bond)를 수소로 종단할 때, 수소가 과잉되는 것을 방지하여, 전기 특성을 향상시킨다.
a-Si를 결정화하기 전에, 결정화를 방해하는 것을 방지하는 목적도 겸해서 수소 어닐을 행하고, p-Si(13) 중의 수소 농도를 5×1020atm/cc이하로 한다. 또한, p-Si(13)를 덮어 플라즈마 질화막으로 이루어진 층간 절연막(15)을 형성한 상태로, 질소 분위기 중에서 400℃, 2시간의 어닐을 행한다. p-Si(13)의 댕글링 본드에 수소가 효율적으로 종단되어, 수소가 과잉으로 되지 않고, 전기 특성이 향상된다.

Description

반도체 장치, 반도체 장치의 제조 방법 및 박막 트랜지스터의 제조 방법{SEMICONDUCTOR DEVICE, METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THIN FILM TRANSISTOR}
본 발명은 반도체 장치, 특히 액정 표시 장치(LCD: Liquid Crystal Display)에 있어서 다결정 반도체층을 이용한 박막 트랜지스터(TFT: Thin Film Transistor)를 표시부 및 주변부에 형성한 주변 구동 회로 일체형 LCD의 제조 방법에 관한 것이다.
최근, LCD는 소형, 박형, 저소비 전력 등의 이점으로부터, OA 기기, AV 기기 등의 분야에서 실용화가 진행되고 있고, 특히 각 화소에 화상 정보의 재기록 타이밍을 제어하는 스위칭 소자로서 TFT를 배치한 액티브 매트릭스형은 대화면, 고정세(高精細)의 동화(動畵) 표시가 가능하므로, 각종 텔레비젼, 퍼스널 컴퓨터 등의 디스플레이에 이용되고 있다.
TFT는 절연성 기판 상에 금속층과 함께 반도체층을 소정 형상으로 형성함으로써 얻어지는 전계 효과형 트랜지스터(FET: Field Effect Transistor)이다. 액티브 매트릭스형 LCD에서, TFT는 액정을 끼운 1쌍의 기판 사이에 형성된 액정을 구동하는 화소인 각 캐패시터의 한 쪽의 전극에 접속되어 있다.
특히, 반도체층으로서, 지금까지 많이 사용되어 왔던 비정질 실리콘(a-Si) 대신에, 다결정 실리콘(p-Si)을 이요한 LCD가 개발되어, p-Si의 결정 입자(grain)의 형성 또는 성장을 위해 레이저 빔 조사를 이용한 어닐이 행해지고 있다. 일반적으로, p-Si는 a-Si에 비해 이동도가 높고, TFT가 소형화되어, 높은 개구율 및 고정세화가 실현된다. 또한, 게이트 자기 정합 구조에 의한 미세화, 기생 용량의 축소에 의한 고속화가 달성되기 때문에, n-ch TFT와 p-ch TFT의 전기적 상보 결선 구조 즉 CMOS를 형성함으로써, 고속 구동 회로를 구성할 수 있다. 이 때문에, 구동 회로부를 동일 기판 상에 표시 화소부와 일체 형성함으로써, 제조 비용의 삭감, LCD 모듈의 소형화가 실행된다.
절연성 기판 상으로의 p-Si의 성막 방법으로서는 저온에서 형성된 a-Si를 고온에서 어닐하는 것에 의한 재결정화, 또는 고온상에서의 고상(固相) 성장법 등이 있지만, 어떤 경우라도 900℃ 이상의 처리로 이루어지기 때문에, 내열성의 점에서 절연성 기판으로서 고가인 석영 유리 기판이 필요하게 되고, 고가이었다. 이에 반해, 레이저 어닐을 이용하여 기판 온도 600℃ 이하의 비교적 저온에서의 실리콘 결정화 처리를 행함으로써, 절연성 기판으로서 저가인 무알칼리 유리 기판을 이용하는 방법이 개발되고 이다. TFT 기판 제조의 전 공정에서 처리 온도를 600℃ 이하로 한 프로세스는 저온 프로세스라 칭하고, 저비용의 LCD의 양산에는 필수 프로세스이다.
이와 같은 절연성 기판 상에 작성되는 실리콘막은 단결정막으로서 형성되는 것이 아니라, 통상 비정질 상태, 또는 다결정 상태를 나타내고 있다. 이를 비단결정 실리콘막은 막 내에 공유 결합을 형성하지 않고 실리콘의 현수 결합 즉 댕글링 본드(dangling bond)가 다시 존재하고 있다. 이와 같은 댕글링 본드는 금지대에 트랩 준위를 형성한다. 전자는 트랩 준위를 통해 가전자대와 전도대 사이를 이동하게 되므로, 이와 같은 막을 이용한 트랜지스터는 온 저항이 높고, 또한 오프 저항이 낮은, 온/오프비가 낮은 소자로 되어 있었다. 이와 같은 문제를 해결하기 위해, 종래 수소 원자에 의해 댕글링 본드를 터미네이트(終端)하는 것이 바람직하게 공지되어 있다. 즉, 비단결정 실리콘의 형성 중, 또는 형성 후에 수소 가스를 활성화하여 도입함으로써, 댕글링 본드에 수소가 결합되고, 이로써 트랩 준위를 소실시키고 있다.
도 21에 이와 같은 p-Si TFT의 단면 구조를 나타냈다. 도면의 좌측이 N-ch TFT이고, 좌측이 P-ch TFT이다. 기판(10) 상에 Cr 등의 금속으로 이루어진 게이트 전극(11)이 형성되고, 이들을 덮어 SiNx 또는/및 SiO2 등으로 이루어진 게이트 절연막(12)이 형성되어 있다. 게이트 절연막(12) 상에는 p-Si(13)가 형성되어 있다. p-Si(13)는 이 위에 게이트 전극(11)의 형상으로 패터닝된 SiO2 등의 주입 스토퍼(14)의 엣지를 이용하여, N-ch에서는 N형 불순물을 저농도로 함유한 (N-) 저농도 (LD: Lightly Doped) 영역(LD), 및 그 외측에 N형 불순물을 고농도로 함유한 (N+) 소스 및 드레인 영역(S, D)이 형성되어 있다. P-ch에서는 P형 불순물을 고농도로 함유한 (P+) 소스 및 드레인 영역(S, D)이 형성되어 있다. N-ch, P-ch 둘다 주입 스토퍼(14)의 바로 아래는 실질적으로 불순물이 함유되지 않은 진성 층이고, 채널 영역(CH)으로 되어 있다. p-Si(13)를 덮어 SiNx 등으로 이루어진 층간 절연막(15)이 형성되고, 층간 절연막(15) 상에는 금속으로 이루어진 소스 전극(16) 및 드레인 전극(17)이 형성되고, 각각 층간 절연막(15)에 개구된 컨택트홀을 통해 소스 영역(S) 및 드레인 영역(D)에 접속되어 있다. 여기서는 생략했지만, 화소부에서는 또한 소스 및 드레인 전극(16, 17)을 덮는 층간 절연막 상에 ITO(Indium Tin Oxide)등의 투명 도전막으로 이루어진 액정 구동용 표시 전극이 형성되고, 소스 전극(16)에 접속된다.
N-ch에서 소스 및 드레인 영역(S, D)과 채널 영역(CH) 사이에 LD 영역(LD)이 개재되어 형성된 구조는 LCD(Lightly Doped Drain)라 불린다. LCD에서는, 이와 같은 LDD 구조는 오프 전류의 억제를 목적으로 채용된다.
또한, 오프 전류를 억제하기 위해, 게이트 전극(11) 및 채널 영역(CH)을 시리즈로 형성한 더블 게이트 구조를 채용할 수도 있다.
또한, 채널 영역(CH)은 상술한 불순물을 주입하기 전에 미리 각각 반대의 도전형을 나타내는 불순물을 주입해 둠으로써, 채널 도프형으로 해도 된다.
이 TFT의 제조는 이하와 같이 행해진다. 우선, 무알칼리 유리 등 비교적 내열성이 낮은 기판(10) 상에 Cr의 스퍼터링과 에칭에 의해 게이트 전극(11)을 형성한 후, 게이트 절연막(12)으로 되는 SiNx 및 Si02와 a-Si를 플라즈마 CVD에 의해 한번도 진공을 깨뜨리지 않고 연속해서 성막한다. 탈수소 어닐에 의해 결정화의 방해가 되는 a-Si 중의 수소를 제거한 후, 엑시머 레이저 어닐(ELA)에 의해 기판(10)의 내열 온도 이하에서 a-Si를 다결정화함으로써 p-Si(13)를 형성한다. 또한, p-Si(13) 상에 SiO2를 성막한 후, 이 위에 포지티브형 레지스트를 형성하고, 이것을 기판(10)측으로부터 광을 조사하는, 소위 이면 노광에 의해 게이트 전극(11)의 패턴 형상을 반전시켜 감광시킨다. 이어서, 레지스트를 현상한 후, 이것을 마스크로 하여 절연막을 에칭함으로써, 주입 스토퍼(14)를 게이트 전극(11)과 동일한 형상으로 형성한다. 그리고, 주입 스토퍼(14)(레지스트)를 마스크로 하여 인(P) 등의 N형 도전성을 나타내는 불순물 이온을 저농도로 도핑하고, 주입 스토퍼(14) 바로 아래의 채널 영역(CH)과 그 양측에 LD 영역(LD)을 형성한다. 그 후, 레즈스트를 주입 스토퍼(14)보다도 큰 형상으로 형성하고, 이것을 마스크로 항 N형 불순물의 이온을 고농도 도핑함으로써, 소스 및 드레인 영역(S, D)을 형성한다. 이에 따라, N-ch에 관하여 채널 영역(CH)과 소스 및 드레인 영역(S, D) 사이에 LD 영역(LD)이 개재된 LDD 구조가 완성된다.
P-ch에 관해서도 마찬가지로, 게이트 전극(11)의 형상을 반영시켜 채널 영역(CH)의 외측에 P형 불순물이 고농도로 도핑된 소스 및 드레인 영역(S, D)이 형성되어 있다. 단, P-ch에서는 LDD 구조는 채용되지 않는다.
또한, ELA 또는 램프 어닐에 의해 불순물이 도핑된 p-Si(13)의 결정성을 회복함과 동시에, 불순물 원자의 격자 치환을 행하기 위한 활성화를 행한다.
이어서, p-Si(13)를 TFT에 필요한 영역에 패터닝한 후, N-ch 및 P-ch의 TFT를 덮어 SiO2 등의 층간 절연막(15)을 성막하고, 수소 플라즈마 처리를 행하여 수소 원자를 p-Si(13) 내에 도입한다. 그 후, 컨택트홀(CT)을 개구하고, Al/Mo 등의 금속의 성막 및 에칭에 의해 소스 및 드레인 전극(16, 17)을 형성하여, 각각 컨택트홀(CT)을 통해 소스 및 드레인 영역(S, D)에 접속한다. 그리고, SiNx로 이루어진 제2 층간 절연막(18)을 형성하고, 열어닐을 행하여 p-Si(13) 내의 수소를 댕글링 본드에 중단시킨다.
이와 같은 반도체막 내의 댕글링 본드를 수소에 의해 종단시키는 수소화 처리로서 종래로부터 수소 플라즈마 처리 등이 행해져 왔다. 이는, 수소 분위기 중에서 플라즈마 방전을 행하여 수소를 활성화하여 반도체막 내에 첨가하는 것이다. 그러나, 후술하는 바와 같이 수소 플라즈마 처리에 의한 전기적 특성에 제공되는 효과가 없는 데다가 특성이 악화되는 등의 문제를 초래하였다. 이는, 수소의 농도가 높아지는 것에 기인하는 것이라 생각된다. 즉, 댕글링 본드에 종단되는 이상으로 수소 이온이 반도체막 중에 존재하고 있으면, 플랫 밴드 (flat band) 전압을 변동시키고, 임계치가 변화한다는 문제를 초래하였다. 또한, 대전된 이온의 캐리어 효과에 의해 온 전류가 저하됨과 동시에, 오프 전류가 상승하거나, 또는 에너지 분포가 변화하며, 소자마다 전기 특성이 변동되는 등의 문제도 있었다.
또한, 이와 같은 수소 플라즈마 처리를 행하는 장치로서는 플라즈마 CVD 장치를 이용하는 것과, 전용 장치를 사용하는 것이 있다. 전자는 플라즈마를 생성하여 수소 가스를 도입함으로써 달성되고, 기술적으로 성숙도가 높으며, 균일성도 양호한 반면, 장치가 고가임, 매엽 처리에서의 택트(tact)가 악화되는 등의 문제도 있다. 이에 반해, 처리로와 나선형 코일로 이루어진 전용 장치는 일괄 처리가 가능하여 드로우풋이 양호하고, 장치 비용도 비교적 저가인 반면, 장치 자체가 미성숙하여 균일성이 나쁘다는 등의 문제가 있다.
본 발명은 상기한 점을 감안하여 이루어진 것으로, 반도체막 내에 함유되는 수소 원자수가 반도체막 내의 댕글링 본드의 수와 같거나 그보다 적게 구성된 반도체 장치이다.
이에 따라서, 댕글링 본드에 결합되지 않은 수소 원자가 전기적인 동작을 하여 반도체 소자의 전기 특성에 악영향을 미치는 것이 방지된다.
특히, 상기 반도체막은 다결정 실리콘막으로, 상기 수소 원자의 농도는 5×1020개/㎤ 이하로 구성되는 반도체층이다.
이에 따라, 다결정 실리콘막 중에 함유된 수소 원자는 충분히 높은 확율을 갖고 댕글링 본드에 결합되어, 댕글링 본드에 결합되지 않고서 소자의 전기적 특성에 악영향을 미치는 수소 원자가 없게 된다.
또한, 본 발명은, 기판상에 반도체막을 형성하는 공정과, 어닐에 의해 반도체막 내의 수소를 이탈시켜 수소 농도를 감소시키는 공정을 갖고, 상기 어닐의 공정 이후, 반도체막 내에 수소가 침입하지 않도록 한 것으로 구성되는 반도체 장치의 제조 방법이다.
이에 따라, 반도체막에 함유된 수소 원자가 과잉으로 되는 것이 방지되고, 댕글링 본드에 결합되지 않는 수소 원자가 소자의 전기적 특성에 악영향을 미치는 것이 방지된다.
또한, 본 발명은, 기판 상에 반도체막을 형성하는 공정과, 상기 반도체막이 형성된 기판 상에 플라즈마 CVD에 의해 실리콘 질화막을 형성하는 공정과, 상기 실리콘 질화막이 형성된 기판에 열어닐을 실시하는 공정을 갖는 것으로 구성되는 반도체 장치의 제조 방법이다.
이에 따라, 실리콘 질화막에 함유된 수소 원자가 적당량 반도체막으로 이동하여, 부대 결합 상대를 종단하므로, 소자의 전기적 특성이 향상된다.
또한, 본 발명은, 기판 상에 비정질 실리콘막을 형성하는 공정과, 어닐에 의해 상기 비정질 실리콘막에 함유된 수소를 적당량 제거하는 공정과, 상기 비정질 실리콘막을 어닐함으로써 다결정 실리콘막을 형성하는 공정과, 소정의 형상으로 가공된 상기 다결정 실리콘막을 적어도 피복하여 플라즈마 CVD에 의해 실리콘 질화막을 형성하는 공정과, 상기 다결정 실리콘막 및 상기 실리콘 질화막이 형성된 기판에 열어닐을 실시하는 공정을 갖는 것으로 구성되는 반도체 장치의 제조 방법이다.
이에 따라, 다결정 실리콘막 내에 함유된 수소가 과잉으로 되는 것이 방지됨과 동시에, 플라즈마 CVD에 의해 형성된 실리콘 질화막에 함유된 수소 원자가 적당량 다결정 실리콘막으로 이동하여, 댕글링 본드를 종단시키므로 소자의 전기적 특성이 향상된다.
또한, 본 발명은, 기판 상에 게이트 전극을 형성하는 공정과, 기판 상에 상기 게이트 전극을 덮는 게이트 절연막 및 비정질 실리콘막을 형성하는 공정과, 어닐에 의해 상기 비정질 실리콘막에 함유된 수소를 적당량 제거하는 공정과, 상기 비정질 실리콘막을 어닐함으로써 다결정 실리콘막을 형성하는 공정과, 상기 다결정 실리콘막을 소정의 형상으로 형성하는 공정과, 상기 다결정 실리콘막의 소정 영역에 소정 농도의 불순물을 함유한 영역을 형성하는 공정과, 소정의 형상으로 가공된 상기 다결정 실리콘막을 적어도 피복하여 플라즈마 CVD에 의해 실리콘 질화막을 형성하는 공정과, 상기 다결정 실리콘막 및 상기 실리콘 질화막이 형성된 기판에 열어닐을 실시하는 공정과, 상기 소정 농도의 불순물을 함유한 영역 상의 상기 실리콘 질화막을 제거하여, 상기 다결정 실리콘막을 노출시키는 공정과, 상기 실리콘 질화막 상에 소스 전극 및 드레인 전극을 형성하고, 각각 상기 다결정 실리콘막의 소정 농도의 불순물이 함유된 영역에 접속시키는 공정을 갖는 것으로 구성되는 박막 트랜지스터의 제조 방법이다.
이에 따라, 다결정 실리콘막에 함유된 수소가 과잉으로 되는 것이 방지됨과 동시에, 플라즈마 CVD에 의해 형성된 실리콘 질화막에 함유된 수소 원자가 적당량 다결정 실리콘막으로 이동하여, 댕글링 본드를 종단시키므로 소자의 전기적 특성이 향상된다.
특히, 본 발명은, 상기 열어닐은 350℃ ∼ 400℃에서 1 ∼ 3시간 행해지는 것으로 구성되는 박막 트랜지스터의 제조 방법이다.
이에 따라, 소자의 전기적 특성의 향상이 더욱 도모된다.
도 1은 각종 조건에 의해 성막된 p-Si막을 이용한 TFT의 오프 전류를 조정하여, 기판(10) 내의 소자에 대한 평균과 그 분산을 나타낸 것이다. 도면 중, 그룹 A는 p-Si 성막 후에 질소 분위기 중에서의 어닐을 행하지 않은 것, 그룹 B는 p-Si를 필요 영역에 패터닝한 후, 질소 어닐을 400℃, 1시간 행한 것, 그룹 C는 마찬가지로 질소 어닐을 350℃, 2시간 행한 것, 그룹 D는 마찬가지로 400℃, 2시간 행한 것, 그룹 E는 마찬가지로 400℃, 3시간 행한 것, 그리고 그룹 F는 종래와 같이 수소 플라즈마 처리를 행한 p-Si에 더 패터닝한 후에 350℃, 1시간동안 질소 어닐을 실시한 것이다. 채널 크기는 모든 소자에 대하여 채널 폭이 6㎛, 채널 길이가 더블 게이트로 10㎛이며, 또한 게이트 전압이 -6V, 드레인 전압이 10V일 때의 오프 전류를 측정했다.
도면으로부터, F 그룹, 즉 종래와 같이 수소 플라즈마 처리를 행한 소자는 수소 플라즈마 처리를 행하지 않은 다른 그룹보다도 오프 전류가 높게 되어 있는 것을 알 수 있다. 그 중에서도, 질소 어닐을 400℃, 2시간 행한 그룹 D는 전체적으로 오프 전류가 낮게 억제되고, 또한 변동도 작게 되어 있다.
도 2 내지 도 5에, 도 1과 마찬가지로 각종 조건에 의해 성막된 p-Si를 이용한 TFT 각각의 온 전류, 임계치, 스윙, 및 임계치를 조절하여 평균과 분산을 구한 결과를 나타낸다. 이들 모두 N-ch에 대하여 채널 폭이 20㎛, 채널 길이가 7㎛, LD 길이가 1㎛이다.
도 2는 게이트 전압이 15V, 드레인 전압이 15V일 때의 온 전류치(Ion)이다. 도면으로부터, 질소 어닐을 행하지 않은 경우(A 그룹)와 수소 플라즈마 처리를 행한 경우(F 그룹)에 다른 경우보다도 온 전류가 현저하게 작게 되어 있는 것을 알 수 있다. 또한, 질소 어닐을 행하는 경우에서도 400℃, 2시간의 조건인 것(그룹 D)이 가장 온 전류가 높게 되어 있는 것을 알 수 있다.
도 3은 드레인 전압 10V, 드레인 전류 0.29㎂일 때의 임계치(Vth1)이다. 도면으로부터, 질소 어닐을 행하지 않은 경우(A 그룹)와 수소 플라즈마 처리를 행한 경우(F 그룹)에, 다른 경우보다도 임계치가 현저하게 높게 되어 있다. 또한, 질소 어닐을 행하는 경우에서도 400℃, 2시간의 조건인 것(D 그룹)이 가장 낮은 임계치가 얻어지고, 또한 분산도 작게 되어 있다.
도 4는 서브드레숄드(subthreshold) 특성을 나타내는 스윙(S), 즉 여기서는 드레인 전압이 5V일 때, 드레인 전류를 10-9A 내지 10-8A로 변화시킬 때의 게이트 전압의 변화량이다. 도면으로부터, 질소 어닐을 행하지 않은 경우(A 그룹)와 수소 플라즈마 처리를 행한 경우(F 그룹)에, 다른 경우보다도 스윙 값이 높게 되어 있는 것을 알 수 있다. 또한, 400℃에서 질소 어닐을 행한 것(B, D, E 그룹)이 비교적 낮은 값이 얻어진다.
도 5는 드레인 전압 0.1V, 드레인 전류 2.9pA일 때의 임계치(Vth2)이다. 도면으로부터, 수소 플라즈마 처리를 행한 경우(F 그룹)에, 다른 경우보다도 임계치가 높게 되어 있다. 또한, 전체에 질소 어닐을 행하는 경우에 낮은 임계치가 얻어지고, 특히 400℃, 2시간의 조건인 것(D 그룹)이 가장 임계치가 낮게 되어 있다.
이상의 결과로부터, p-Si TFT의 각종 전기적 특성을 향상시키기 위해서는 질소 어닐이 수소 플라즈마 처리보다도 보다 높은 효과가 얻어지는 것을 알 수 있다. 특히, 어닐 온도를 400℃에서 2시간 행하는 것이 최적인 것을 알 수 있다.
도 6 내지 도 9는 P-ch TFT에 대한, 상기와 같은 온 전류, 임계치, 스윙, 및 임계치의 평균과 분산을 나타낸다. 이들 모두 채널 폭이 20㎛, 채널 길이가 7㎛이다.
도 6은 게이트 전압, 드레인 전압 모두 -15V일 때의 온 전류치(Ion)이다. 도면으로부터, 질소 어닐을 행한 경우(B, C, D, E 그룹)는 수소 플라즈마 처리를 행한 경우(F 그룹)보다도 약간 온 전류가 저하하는 경향을 나타내고 있지만, 거의 같은 정도의 값이 얻어지고, 질소 어닐을 행하지 않은 경우(A 그룹)에 비하면 온전류치가 크게 되어 있는 것을 알 수 있다.
도 7은 드레인 전압 -10V, 드레인 전류 -0.29㎂일 대의 임계치(Vth1)이다. 도면으로부터, 질소 어닐을 행한 경우(B, C, D, E 그룹)에는 수소 플라즈마 처리를 행한 경우(F 그룹)보다도 약간 임계치가 저하 (절대치가 상승) 하는 경향을 나타내고 있지만, 거의 같은 정도의 값이 얻어지고, 질소 어닐을 행하지 않은 경우(A 그룹)에 비하면 임계치가 현저하게 크게 (절대치가 작게) 되어 있는 것을 알 수 있다.
도 8은 서브드레숄드 특성을 나타내는 스윙, 즉 여기서는 드레인 전압이 -5V 일 때, 드레인 전류를 10-9A 내지 10-8A로 변화시킬 때의 게이트 전압의 변화량이다. 도면으로부터, 질소 어닐을 350℃ 내지 400℃에서 2시간 내지 3시간 행할 경우(C, D, E 그룹)에는 다른 조건(B 그룹), 질소 어닐을 행하지 않은 경우(A 그룹) 및 수소 플라즈마 처리를 행한 경우(F 그룹)에 비해 스윙 값이 전체적으로 크게 (절대치는 작게), 분산이 작게 되어 있는 것을 알 수 있다.
도 9는 드레인 전압 -0.1V, 드레인 전류 -2.9pA일 때의 임계치이다. 도면으로부터, 질소 어닐을 행한 경우(B, C, D, E 그룹)에는 질소 어닐을 행하지 않은 경우(A 그룹), 및 수소 플라즈마 처리를 행한 경우(F 그룹)보다도 전체적으로 임계치가 작게 (절대치가 크게) 되어 있다.
이상의 결과로부터, P-ch TFT의 전기 특성을 향상시키기 위해서는, 임계치를 없애면 질소 어닐과 수소 플라즈마 처리가 거의 같은 정도의 효과를 갖는 것을 알 수 있다. 도 9로부터, 인가 전압이 작을 때의 임계치 특성은 질소 어닐에 의해 오히려 악화되는 결과가 얻어지지만, 드라이버 내장형 p-Si TFT LCD에서는 P-ch TFT는 드라이버부에서 CMOS를 구성하는데 이용되기 때문에, 인가 전압이 작을 때의 입계치 특성은 그다지 중요하지 않다.
따라서, p-Si TFT의 전기 특성을 향상시키기 위해서는, N-ch, P-ch 모두 수소 플라즈마 처리를 행하지 않고 질소 어닐을 특히 400℃, 2시간 행하는 것이 최선일 것을 알 수 있다.
(실시예)
도 10 내지 도 16은 본 발명의 실시예에 따른 p-Si TFT의 제조 방법을 나타낸 공정 단면도이다.
우선, 도 10에서 기판(10) 상에 Cr을 성막하고 이것을 에칭함으로써, 게이트 전극(11)을 형성한다. 게이트 전극(11)은 주사 신호 공급선인 게이트 라인과 일체로 형성된다.
도 11에서, 게이트 전극(11)을 덮어 전면에 CVD에 의해 SiNx및 SiO2로 이루어진 게이트 절연막(12)과 비정질 실리콘(a-Si: 13a)으 연속해서 성막한다. 그후, a-Si(13a) 중에 다량으로 함유된 수소를 제거하기 위한 탈수소 어닐을 400℃에서 2시간 행한다. 수소는 a-Si를 다결정화할 때에 결정화를 방해하는 것이지만, 이 어닐에 의해 5×1020at/cc 정도까지 감소된다. 또한, 이 어닐은 과잉의 수소가 댕글링 본드에 종단되지 않고 전기 특성을 악화시키는 것을 방지한다라는 공통의 목적을 갖고 있다.
도 12에서, 액시머 레이저 어닐(ELA)을 행함으로써, a-Si(13a)를 다결정화하여 p-Si(13)를 형성한다. 이 때, p-Si 중의 수소가 또한 다소 이탈된다.
도 13에서, p-Si(13)가 형성된 기판 상에 SiO2를 성막하고, 이것을 이면 노광법, 즉 게이트 전극(11)의 형태를 반영시켜 p-Si(13) 상에 레지스트를 형성하고, 이것을 마스크로 에칭하여 SiO2를 게이트 전극(11)과 같은 형상으로 형성하고, 주입 스토퍼(14)로 한다. 이 주입 스토퍼(14)를 마스크로 하여, p-Si(13)에 대하여 N형 도전형을 나타내는 인(P)의 이온 주입을 1013 정도의 낮은 도즈량으로 행하고, 주입 스토퍼(14) 이외의 영역을 저농도로 도핑한다(N-). 이 때, 주입 스토퍼(14) 바로래, 즉 게이트 전극(11)의 바로 위 영역은 진성 층으로 유지되고, TFT의 채널 영역(CH)이 된다. 주입 스토퍼(14)를 에칭한 때의 레지스트는 이온 주입 시에는 남겨 두고, 이온 주입 후에 박리(剝離)해도 된다.
도 14에서, 게이트 전극(11)보다 적어도 채널 길이 방향으로 큰 레지스트(R)를 형성하고, 이것을 마스크로 하여 p-Si(13)에 대한 인(P)의 이온 주입을 1015 정도의 높은 도즈량으로 행하고, 레지스트(R) 이외의 영역을 고농도로 도핑한다(N+). 이 때, 레지스트(R)의 바로 아래 영역에는 저농도 영역(N-) 및 채널 영역(CH)이 유지되어 있다. 이에 따라, 채널 영역(CH)의 양측에 각각 저농도의 LD 영역(LD)을 끼워 고농도의 소스 및 드레인 영역(S, D)이 존재하는 LDD 구조가 형성된다.
레지스트(R)의 박리 후, 불순물 이온의 도핑을 행한 p-Si막의 결정성의 회복과, 불순물의 격자 치환을 목적으로 하여 ELA에 의한 활성화 어닐을 행한다.
도 15에서, p-Si(13)를 에칭함으로써 TFT의 필요 영역에만 남겨 섬(island) 형성화한 후, 플라즈마 CVD에 의해 SiNx를 성막하고, 층간 절연막(15)을 형성한다. 이 상태에서, 질소 분위기 중에서 400℃, 2시간의 열어닐을 행한다. 이에 따라, 층간 절연막(15)인 플라즈마 CVD막 중의 수소가 소자 내에 첨가되고, p-Si(13) 중의 댕글링 본드에 종단됨과 동시에, 소자 내의 수소가 외부로 탈출하는 것을 방지한다.
도 16에서, 층간 절연막(15)에 컨택트홀을 개구하고, 소스 및 드레인 영역(S, D)을 노출시킨 후, Al/Mo 등을 성막하고 이것을 에칭함으로써, 각각 컨택트홀을 통해 소스 영역(S)에 접속되는 소스 전극(16), 및 드레인 영역(D)에 접속되는 드레인 전극(17)을 형성한다.
이 때, SIMS법 또는 FT-IR법으로 조사한 결과, p-Si(13)막 중의 수소 농도는 5×1020 이하로 되어 있는 것이 판명되었다.
도 17 내지 도 20은 상술한 수소를 댕글링 본드에 종단시키기 위한 질소 어닐을 어떤 단계에서 행하는 것이 적절한 지를 알기 위해, 소스 및 드레인 전극(16, 17)의 형성 전후에 질소 어닐을 행한 경우의 각 전기 특성을 조사한 결과를 나타낸다. 도 17과 도 18은 각각 N-ch TFT의 온 전류와 임계치이고, 이들 모두 채널 폭이 20㎛, 채널 길이가 7㎛, LD 길이가 1㎛이다. 도 19와 도 20은 P-ch TFT의 상기와 같은 값이다. 단, LD는 없다. 이들 도면에 대해서도, 질소 어닐의 온도가 350℃인 것의 평균을 ■로 표시하고, 300℃인 것을 ●로 표시함과 동시에, 분산도 나타내고 있다. 횡축에 어닐 시간별 (NO, 1H, 2H, 3H)로 나타내고 있는 것은 질소 어닐을 소스 및 드레인 전극(16, 17)의 형성 후에 행한 경우로, PRE는 본 발명의 실시예의 도 15에 나타낸 바와 같이 p-Si(13) 상에 층간 절연막(15)인 플라즈마 질화막을 형성한 직후에 질소 어닐을 행한 경우, 즉 각각 도 2, 도 3, 도 6, 도 7의 D 그룹과 같은 값이다.
도 17은 도 2와 마찬가지로 게이트 전압, 드레인 전압 모두 15V일 때의 온전류치이다. 도면으로부터, 350℃에서 2시간 어닐을 행한 경우, 본 실시예의 PRE와 같은 정도의 값이 얻어진다.
도 18은 도 3과 마찬가지로, 드레인 전압이 10V, 드레인 전류가 0.29㎂일 때의 임계치이다. 도면으로부터, 300℃에서 어닐을 행한 경우 본 실시예에 근접한 값이 얻어지고 있지만, 350℃에서 행한 것은 임계치가 음의 값으로 되고, 디플리션형으로 되어 있는 것을 알 수 있다.
도 17로부터, 300℃의 어닐에서는 작은 온 전류밖에 얻어지지 않고, 도 18로부터 350℃의 어닐에서는 TFT의 임계치 특성이 디플리션형으로 되고, CMOS 구조에는 적합하지 않은 것을 알 수 있다. 이에 따라, 질소 어닐을 소스 및 드레인 전극(16, 17)의 형성 후에 행하는 프로세스에서는, 어닐 온도는 300℃ 내지 350℃의 범위 내에 있지만, 마진이 매우 작아 재현성 및 효율의 점에서 신뢰성이 저하하고, 또한 본 실시예의 PRE보다도 특성이 열화되어 있다.
도 19는 도 6과 마찬가지로, 게이트 전압, 드레인 전압 모두 -15V일 때의 온 전류치이다.
도 20은 도 7과 마찬가지로, 드레인 전압이 -10V, 드레인 전류가 -0.29㎂일 때의 임계치이다. 이들 도면으로부터, 어느 하나의 온도, 시간에 대해서도 본 실시예의 특성에는 멀게 미치지 못하는 것을 알 수 있다.
이상의 결과로부터, 질소 어닐을 행하는 것은 p-Si(13) 상에 플라즈마 질화막을 형성한 직후에, 또한 소스 및 드레인 전극(16, 17)을 형성하기 전의 단계가 바람직하다라는 것을 알 수 있다.
본 발명에서는 수소 플라즈마 처리를 이용한 프로세스에서는, 상술한 바와 같이 수소의 농도가 높아지는 경향이 있고, 최고의 전기 특성을 얻는 여지는 다른 데에 있다라는 추측에 기초하여, p-Si(13) 막 중에서의 수소 농도를 그만큼 크게 하지 않고 비교적 소량의 막 중의 수소를 효율적으로 댕글링 본드에 종단시키는 것에 중점을 두고 있다. 그리고, 도 11에서의 탈수소 어닐의 공정과, 도 15에서의 플라즈마 질화막을 피복한 구조에 있어서, 도 1 내지 도 9에 나타낸 바와 같이, 어닐의 온도와 시간을 최적으로 설정함으로써, 그 목적이 달성되었다. 즉, 이 조건으로부터 벗어나면, 댕글링 본드로 수소가 종단되지 않거나, 또는 일단 댕글링 본드로 종단된 수소가 재차 이탈함으로써, 댕글링 본드로의 수소의 종단 효과가 저하 된다라고 생각된다.
상술한 바와 같이 본 발명에 따르면, 반도체층의 댕글링 본드를 수소에 의해 효율적으로 종단할 수 있었다. 이 때문에, 댕글링 본드의 트랩때문에 트랜지스터의 온/오프비가 저하되는 것을 방지할 수 있는 동시에, 트랜지스터 내의 과잉 수소가 남아 전기 특성에 악영향을 미치는 것이 방지되고, 우수한 반도체 소자가 얻어진다.
또한, 프로세스 중 어닐 등을 병용하면서 수소화 처리를 행하므로, 균일성도 높고, 수소 플라즈마 처리를 이용하는 경우와 달리 장치 비용과 균일성의 양립이 달성되었다.
도 1은 각종 조건에서 어닐한 p-Si를 이용한 TFT의 전기 특성도.
도 2는 각종 조건에서 어닐한 p-Si를 이용한 TFT의 전기 특성도.
도 3은 각종 조건에서 어닐한 p-Si를 이용한 TFT의 전기 특성도.
도 4는 각종 조건에서 어닐한 p-Si를 이용한 TFT의 전기 특성도.
도 5는 각종 조건에서 어닐한 p-Si를 이용한 TFT의 전기 특성도.
도 6은 각종 조건에서 어닐한 p-Si를 이용한 TFT의 전기 특성도.
도 7은 각종 조건에서 어닐한 p-Si를 이용한 TFT의 전기 특성도.
도 8은 각종 조건에서 어닐한 p-Si를 이용한 TFT의 전기 특성도.
도 9는 각종 조건에서 어닐한 p-Si를 이용한 TFT의 전기 특성도.
도 10은 본 발명의 실시예에 따른 TFT의 제조 방법을 나타낸 공정 단면도.
도 11은 본 발명의 실시예에 따른 TFT의 제조 방법을 나타낸 공정 단면도.
도 12는 본 발명의 실시예에 따른 TFT의 제조 방법을 나타낸 공정 단면도.
도 13은 본 발명의 실시예에 따른 TFT의 제조 방법을 나타낸 공정 단면도.
도 14는 본 발명의 실시예에 따른 TFT의 제조 방법을 나타낸 공정 단면도.
도 15는 본 발명의 실시예에 따른 TFT의 제조 방법을 나타낸 공정 단면도.
도 16은 본 발명의 실시예에 따른 TFT의 제조 방법을 나타낸 공정 단면도.
도 17은 각종 조건에서 어닐한 p-Si를 이요한 TFT의 전기 특성도.
도 18은 각종 조건에서 어닐한 p-Si를 이요한 TFT의 전기 특성도.
도 19는 각종 조건에서 어닐한 p-Si를 이요한 TFT의 전기 특성도.
도 20은 각종 조건에서 어닐한 p-Si를 이요한 TFT의 전기 특성도.
도 21은 종래의 TFT의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 기판
11 : 게이트 전극
12 : 게이트 절연막
13 : p-Si
14 : 주입 스토퍼
15 : 층간 절연막
16 : 소스 전극
17 : 드레인 전극
18 : 제2 층간 절연막

Claims (6)

  1. 기판 상에 비정질의 반도체막을 형성하는 공정,
    가열처리에 의한 탈수소 어닐에 의해 반도체막 내의 수소를 이탈시켜 막 내의 수소 농도를 감소시키는 공정,
    상기 비정질의 반도체막을 레이저 어닐에 의해 다결정화하는 공정,
    상기 반도체막 상에 플라즈마 CVD에 의해 실리콘 질화막을 형성하는 공정, 및
    상기 실리콘 질화막을 성막한 직후의 공정으로, 상기 기판을 열 어닐하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 기판 상에 게이트 전극을 형성하는 공정,
    기판 상에, 상기 게이트 전극을 덮는 게이트 절연막 및 비정질 실리콘막을 형성하는 공정,
    어닐에 의해 상기 비정질 실리콘막에 함유된 수소를 적량 제거하여 막 내의 수소 농도를 감소시키는 공정,
    상기 비정질 실리콘막을 어닐함으로써 다결정 실리콘막을 형성하는 공정,
    상기 다결정 실리콘막을 소정의 형상으로 형성하는 공정,
    상기 다결정 실리콘막의 소정 영역에 소정 농도의 불순물을 함유한 영역을 형성하는 공정,
    소정의 형상으로 가공된 상기 다결정 실리콘막을 적어도 피복하여 플라즈마 CVD에 의해 실리콘 질화막을 형성하는 공정,
    상기 다결정 실리콘막 및 상기 실리콘 질화막이 형성된 기판에 열어닐을 실시하는 공정,
    상기 소정 농도의 불순물을 함유한 영역 상의 상기 실리콘 질화막을 제거하여 상기 다결정 실리콘막을 노출시키는 공정, 및
    상기 실리콘 질화막 상에 소스 전극 및 드레인 전극을 형성하고, 각각 상기 다결정 실리콘막의 소정 농도의 불순물이 함유된 영역에 접속시키는 공정
    을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  3. 제1항에 있어서,
    상기 열어닐은 350℃ ~ 400℃에서 1 ~ 3 시간 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 탈수소 어닐과 상기 열어닐은 400℃에서 2시간 가열하는 것으로 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제2항에 있어서,
    상기 열어닐은 350℃ ~ 400℃에서 1 ~ 3 시간 행해지는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  6. 제2항에 있어서,
    상기 탈수소 어닐과 상기 열어닐은 400℃에서 2시간 가열하는 것으로 행해지는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
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