JPH09321305A

JPH09321305A - 薄膜トランジスタ及びそれを用いた液晶表示装置

Info

Publication number: JPH09321305A
Application number: JP12985696A
Authority: JP
Inventors: Yasuaki Murata; 康明村田; Masahiro Fujiwara; 正弘藤原
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1996-05-24
Filing date: 1996-05-24
Publication date: 1997-12-12

Abstract

(57)【要約】【課題】薄膜トランジスタのオフ電流を抑制し、しか
も薄膜トランジスタのオン電流を低下させない様にし
て、オン／オフ比を向上させた薄膜トランジスタを得る
こと。【解決手段】半導体薄膜１０４を２層構造にして、ゲ
ート電極１０６から遠い一方の半導体薄膜１０４ａのバ
ンドギャップを他の一方の半導体薄膜１０４ｂより広く
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄膜トランジスタ
および薄膜トランジスタを用いた液晶表示装置にに関す
る。

【０００２】

【従来の技術】薄膜トランジスタ（以下ＴＦＴと称す）
は、ガラス等の透明基板上に半導体薄膜、ゲート電極、
ソース・ドレイン電極等を積層して作製され、アクティ
ブマトリクス型の液晶表示装置等の駆動素子として用い
られている。ＴＦＴを液晶表示装置の画素のスイッチと
して用いた場合には、より高いオン電流とより低いオフ
電流が求められる。すなわち、短時間で画素を十分充電
するためには、より高いオン電流が求められる。また、
画素に蓄えられた電荷を長時間蓄えておくためには、よ
り低いオフ電流が求められる。したがって、液晶表示装
置の表示品位は、オン電流とオフ電流により左右される
ことになる。

【０００３】一般に、液晶表示装置の画素は、ＴＦＴの
オフ電流の大きさに対応して蓄積容量等のバッファを用
いて、画素に蓄えられている電荷の経時変化を抑えてい
る。そのため、ＴＦＴのオフ電流が増加した場合、それ
に伴い画素の蓄積容量を大きくしなければならず、画素
の開口部の面積は減少する。したがって、ＴＦＴのオフ
電流を抑制する必要がある。

【０００４】ＴＦＴのオフ電流を抑制する方法として
は、以下のようなものが提案されている。

【０００５】まず、ＩＣの単結晶シリコンＭＯＳデバイ
スの技術と同様に、電界を緩和させるためにオフセット
領域を設けたり、不純物領域の不純物濃度を低くする低
濃度ドレイン（ＬＤＤ）構造を用いることによって、オ
フ電流を抑制することが試みられている。

【０００６】また、半導体薄膜のバンドギャップを広げ
ることにより、半導体薄膜を高抵抗化し、オフ電流を抑
制することが試みられている。

【０００７】例えば、ＴＦＴの半導体薄膜のシリコン半
導体薄膜中に酸素、窒素、炭素を添加してバンドギャッ
プを広げることにより、オフ電流の抑制が行われている
（例えば特開平７−８６６０８号公報）。

【０００８】また、シリコン半導体よりもワイドギャッ
プ材料のＳｉＣを用いることにより、オフ電流の抑制が
行われている（例えば特開平６−１０４２８３号公
報）。

【０００９】さらに、半導体薄膜を高抵抗化して、オフ
電流を抑制する方法として、半導体薄膜を薄くすること
が知られている。

【００１０】

【発明が解決しようとする課題】しかしながら、上述し
たＴＦＴのオフ電流を抑制する技術には、以下に示す問
題点があった。

【００１１】まず、オフセット構造若しくは低濃度ドレ
イン（ＬＤＤ）構造のＴＦＴを作製する場合には、プロ
セス工程が増加し、煩雑になる。

【００１２】また、ＴＦＴの半導体薄膜に酸素、窒素、
炭素等を添加してバンドギャップを広げる方法では、添
加物の注入工程が増え、しかも添加物の注入量の正確な
制御が困難である。

【００１３】また、半導体薄膜の膜厚を薄くすることに
より半導体薄膜を高抵抗化する場合には、半導体薄膜を
薄膜化していくと、半導体薄膜に不純物を導入して作製
するソース・ドレイン領域の抵抗値も増加する傾向にあ
り、その結果ソース・ドレイン領域での電圧降下を招
き、ＴＦＴのオン電流が低下する。

【００１４】よって、従来の技術では、ＴＦＴのオン電
流を低減すればＴＦＴのオン電流の十分な値の確保が得
られず、またＴＦＴのオン電流を十分に確保すればＴＦ
Ｔのオフ電流が増加するといった、ＴＦＴ特性のオン電
流とオフ電流との間のトレードオフの関係を解決するこ
とができなかった。

【００１５】また、ＴＦＴを液晶表示装置の画素スイッ
チとして用いた場合には、ＴＦＴのオフ電流の大きさに
対応して蓄積容量等のバッファを用いて、画素に蓄えら
れている電荷の経時変化を抑えているため、ＴＦＴのオ
フ電流が増加した場合には、画素容量を大きくしなけれ
ばならず、画素の開口率を減少させていた。

【００１６】本発明は、上記問題点を解決するためにな
されたものであり、ＴＦＴのオフ電流を抑制し、しかも
ＴＦＴのオン電流を低下させない様にして、ＴＦＴのオ
ン／オフ比を向上させた薄膜トランジスタ、及び表示品
位を向上させた液晶表示装置を提供するものである。

【００１７】

【課題を解決するための手段】本発明の薄膜トランジス
タは、半導体薄膜、ゲート絶縁膜、ゲート電極を有する
薄膜トランジスタにおいて、前記半導体薄膜は２層構造
であり、かつ、前記ゲート電極から遠い一方の半導体薄
膜は、他方の半導体薄膜よりバンドギャップが広いこと
を特徴としており、そのことにより上記目的が達成され
る。

【００１８】以下、上記構成による作用を説明する。

【００１９】２層構造をした半導体薄膜のチャネル部に
おいて、ゲート電極に近い側の半導体薄膜では、電界効
果移動度や信頼性の高い電気的特性に優れた材料を用い
ているので、ゲートに電圧が印加されると、この半導体
薄膜ではチャネルが形成されて通電状態となり、ＴＦＴ
の動作特性（電界効果移動度等のチャネル特性）が得ら
れる。

【００２０】一方、ゲート電極から遠い側の半導体薄膜
では、ゲート電極に近い側の半導体薄膜よりバントギャ
ップの広い材料を用いているので、この半導体薄膜は抵
抗が高くなり、よって半導体薄膜のチャネル部全体の抵
抗も高くなり、オフ電流を抑制することができる。

【００２１】さらに、ゲート電極から遠い側の半導体薄
膜は、ゲート電極に近い側の半導体薄膜より膜厚を大き
くする方が、半導体薄膜全体の抵抗は高くなり、ＴＦＴ
のオフ電流をより低減することができるので好ましい。

【００２２】２層構造をした半導体薄膜のソース・ドレ
イン部では、２層とも不純物を注入して活性化されてい
るので、シート抵抗が低く抑えられ、オン電流の低下は
起こらない。

【００２３】また、２層構造の半導体薄膜は、連続して
成膜するので、同一工程で、プラズマＣＶＤ等において
材料ガスの種類を変更するだけで、作製することができ
る。よって、注入工程等の新たな工程を伴わず、簡単な
製造方法でオフ電流を抑制することができる。

【００２４】また、本発明の液晶表示装置によれば、Ｔ
ＦＴのオン電流が高いことにより画素電極へ電荷を短時
間で充電でき、またＴＦＴのオフ電流が抑制されている
ことにより充電された電荷を１フレームの間十分に保持
することができる。

【００２５】さらに、ＴＦＴのオフ電流が抑制されてい
ることにより、画素電極に蓄えられた電荷を長時間保持
しておくための蓄積容量を小さくすることができ、また
は、蓄積容量を設けない構成にすることができるため、
その分、画素の開口部の面積を大きくすることができ
る。

【００２６】

【発明の実施の形態】本発明の実施の形態について図面
を用いて以下に説明する。

【００２７】図１は、本発明の実施の形態のＴＦＴの構
造を示す。

【００２８】このＴＦＴは、半導体薄膜１０４が２層構
造１０４ａ、１０４ｂにより構成されたＴＦＴである。
遮光膜１０２と絶縁膜１０３とを順次積層した透明基板
１０１の上に半導体薄膜１０４が形成されている。半導
体薄膜１０４は、バンドギャップが異なる２つの半導体
薄膜１０４ａ、１０４ｂとから構成される。バンドギャ
ップが広い半導体薄膜１０４ａはゲート電極から遠い側
に形成され、他の一方の半導体薄膜１０４ｂはバンドギ
ャップが広い半導体薄膜１０４ａの上に形成される。こ
の半導体薄膜１０４を覆うようにゲート絶縁膜１０５が
形成され、半導体薄膜１０４の上方部分に位置するよう
に、ゲート電極１０６およびゲート電極１０６の陽極酸
化膜１０７が形成され、その上を覆うように層間絶縁膜
１０９が形成されている。その上には、ソース・ドレイ
ン電極１１０が形成され、ゲート絶縁膜１０５および層
間絶縁膜１０９に形成されたコンタクトホール部におい
てソース・ドレイン部１０８と電気的に接続されてい
る。その上には、パッシベーション膜１１１が形成され
ている。

【００２９】図２は本発明のＴＦＴの作製プロセスを示
したものである。作製プロセスは、（ａ）〜（ｇ）に従
って順次進行する。

【００３０】まず、図２（ａ）に示すように、ガラス等
の透明基板１０１上にＴａの金属薄膜１００ｎｍをスパ
ッタで堆積しパターニングして遮光膜１０２を形成す
る。その上に、スパッタにより酸化シリコン膜の絶縁膜
（ベースコート膜）１０３を５００ｎｍ堆積する。この
ベースコート膜は他にプラズマＣＶＤ法で作製してもよ
いし、窒化シリコン膜などの絶縁膜でもよい。

【００３１】次に、図２（ｂ）に示すように、ベースコ
ート膜１０３上に、半導体薄膜１０４を形成する。ここ
では、半導体薄膜として現在量産などに一般的に用いら
れているシリコン半導体を、ゲート電極から近い側に用
いる。また、このシリコン半導体よりもバンドギャップ
の広い炭化シリコン半導体をゲート電極から遠い側に用
いる。

【００３２】まず、バンドギャップの広い炭化シリコン
膜１０４ａをモノシランＳｉＨ₄およびメタンＣＨ₄およ
び水素Ｈ₂を用いて、プラズマＣＶＤ法で２５ｎｍ堆積
する。続いて同一のプラズマＣＶＤ装置で、モノシラン
ＳｉＨ₄および水素Ｈ₂を用いて、シリコン膜１０４ｂを
２５ｎｍ堆積する。この半導体薄膜１０４をフォトリソ
とエッチングによりパターニングする。そして、ＸｅＣ
ｌ、ＫｒＦ等のエキシマレーザを用いてエネルギー密度
２５０〜３５０ｍＪ／ｃｍ²で半導体薄膜を結晶化す
る。

【００３３】次に、図２（ｃ）に示すように、ＴＥＯＳ
（ＴｅｔｒａＥｔｈｏｘｙＯｒｔｈｏＳｉｌｉｃ
ａｔｅ）と酸素を用いてプラズマＣＶＤにより酸化シリ
コン膜を１００ｎｍ堆積し、ゲート絶縁膜１０５を形成
する。

【００３４】次に、図２（ｄ）に示すように、スパッタ
によりアルミニウム等の金属薄膜を３５０ｎｍ堆積し、
パターニングしてゲート電極１０６を形成する。続い
て、酒石酸アンモニウム溶液中でゲート電極１０６表面
を陽極酸化して、絶縁膜１０７を形成する。

【００３５】続いて、イオンドーピング法によって、ゲ
ート電極１０６とその周囲の絶縁膜１０７をマスクとし
て不純物を注入する。ｎ型ＴＦＴを作製する場合には、
５％水素希釈ＰＨ₃ガスを用いてイオンドーピングを行
い、ソース・ドレイン部にリン原子を注入する。ここ
で、ｐ型ＴＦＴを作製する場合には、５％水素希釈Ｂ₂
Ｈ₅ガスを用いてイオンドーピングを行い、ソース・ド
レイン部にボロンを注入する。注入後、エキシマレーザ
によりアニールを行い、イオン注入した不純物を活性化
して、ソース・ドレイン部１０８を形成する。ここで
は、エキシマレーザによりアニールを行ったが、これに
限られず、ランプアニール、炉アニール等によって、活
性化してもかまわない。

【００３６】次に、図２（ｅ）に示すように、ＴＥＯＳ
と酸素を用いてプラズマＣＶＤ法により酸化シリコン膜
の層間絶縁膜１０９を形成する。

【００３７】次に、図２（ｆ）に示すように、層間絶縁
膜１０９にコンタクトホールをあけて、アルミニウム等
の金属薄膜をスパッタにより堆積してパターニングを行
い、ソース・ドレイン電極１１０を形成する。

【００３８】さらに、図２（ｇ）に示すように、プラズ
マＣＶＤ法により窒化シリコン膜のパッシベーション膜
１１１を形成して、その後、２００〜４００℃でアニー
ルして、ＴＦＴを完成させる。

【００３９】この様にして作製した半導体薄膜が２層構
造のＴＦＴの特性を実線２０１で図３に示す。ここで
は、ｎ型ＴＦＴの特性を示しているが、ｐ型ＴＦＴに関
しても同様の結果が得られている。また、比較のため
に、半導体薄膜がシリコン半導体のみで構成され膜厚が
５０ｎｍのｎ型ＴＦＴの特性を破線２０２で示し、半導
体薄膜が炭化シリコン半導体のみで構成され膜厚が５０
ｎｍのｎ型ＴＦＴの特性を一点鎖線２０３で図３に示
す。

【００４０】図３から明らかな様に、シリコンと炭化シ
リコンの２層構造の半導体薄膜２０１のオフ電流は、シ
リコン単層構造の半導体薄膜２０２より低く抑制され、
しかも炭化シリコン単層構造の半導体薄膜２０３と同等
レベルまで抑制される。

【００４１】一方、シリコンと炭化シリコンの２層構造
の半導体薄膜２０１のオン電流は、炭化シリコン単層構
造の半導体薄膜２０３より大きな値が得られ、しかもシ
リコン単層構造の半導体薄膜２０２と同等レベルの値が
得られる。

【００４２】したがって、シリコンと炭化シリコンの２
層構造の半導体薄膜とすることにより、従来の単層構造
の半導体薄膜で問題になっていた、オフ電流の低減とオ
ン電流の十分な値の確保に関するトレードオフの関係が
解決されていることが分かる。

【００４３】次に、ＴＦＴのソース・ドレイン部におけ
る膜厚と抵抗の関係について述べる。

【００４４】図４にシリコン薄膜にイオンドーピング法
によりリンイオンを２×１０¹⁵原子／ｃｍ²注入して、
エキシマレーザによりエネルギ強度２５０〜３００ｍＪ
／ｃｍ²で活性化した場合の、シート抵抗を示す。

【００４５】図４から明らかな様に、ソース・ドレイン
部の膜厚が大きい場合には、ソース・ドレイン部のシー
ト抵抗は小さいが、ソース・ドレイン部の膜厚が薄くな
ると、ソース・ドレイン部のシート抵抗は急激に増大す
る。よって、ソース・ドレイン部の膜厚が薄い領域で
は、ソース・ドレイン部のシート抵抗が大きいため、Ｔ
ＦＴのオン電流が低下する。したがって、ＴＦＴの半導
体薄膜の膜厚としては、ＴＦＴのオン電流の十分な値の
確保に影響を及ぼさない様に、３０ｎｍ以上にするのが
好ましい。

【００４６】一方、半導体薄膜の膜厚を大きくすると、
半導体薄膜の抵抗も小さくなり、ＴＦＴのオフ電流が大
きくなってくる。したがって、半導体薄膜の膜厚として
は、ＴＦＴのオフ電流の抑制に影響を及ぼさない様に、
１００ｎｍ以下にするのが好ましい。

【００４７】本実施例では、シリコン層の膜厚と炭化シ
リコン層の膜厚が同じ場合について説明したが、２層構
造の半導体薄膜の各層の膜厚が異なっていてもよい。

【００４８】２層構造の半導体薄膜において、ゲート電
極から遠い側の半導体薄膜（他の一方に比べてバンドギ
ャップが広い半導体薄膜）の膜厚はもう一方の半導体薄
膜の膜厚より大きくする方が好ましい。この場合、半導
体薄膜全体の抵抗は高くなり、ＴＦＴのオフ電流はより
低減することができる。

【００４９】一方、ゲート電極から近い側の半導体薄膜
の膜厚は、ＴＦＴのオン電流を十分に確保する必要があ
るので、ＴＦＴのチャネルの深さから考えて、１０ｎｍ
以上にするのが好ましい。

【００５０】さらに、本実施例において、半導体薄膜と
しては、シリコンと炭化シリコンの２層構造について説
明を行ったが、ゲート電極に近い方の半導体薄膜として
シリコンを用いる場合は、もう一方の半導体薄膜として
はシリコンよりバンドギャップが広く、不純物を注入し
て活性化すれば低抵抗なものが得られるならば何でもよ
く、例えばダイヤモンド（ＤＬＣ：ダイヤモンドライク
カーボン）等を用いてもよい。

【００５１】また、本発明の薄膜トランジスタは、液晶
表示装置に適用できる。

【００５２】絶縁性基板上に、本発明の薄膜トランジス
タとこの薄膜トランジスタに接続された画素電極とをマ
トリクス状に設け、薄膜トランジスタを走査するための
走査線と、薄膜トランジスタを介して画素電極に画像信
号を供給するための信号線とを互いに交差して設けたア
クティブマトリクス基板を構成する。これとは別の絶縁
性基板上に対向電極を設けた対向基板をアクティブマト
リクス基板と対向して配置して、その間隙に液晶を設け
て、液晶表示装置を構成することができる。

【００５３】本発明の薄膜トランジスタを用いた液晶表
示装置は、画素に蓄えられた電荷を長時間保持しておく
ための蓄積容量を、従来の液晶表示装置に比べて小さく
することができ、または、蓄積容量を設けない構成にす
ることもできる。

【００５４】このような液晶表示装置は、開口率があが
るため、従来よりも明るい表示特性のものが得られる。

【００５５】

【発明の効果】以上の説明から明らかな様に、本発明に
よれば、ＴＦＴのオフ電流は抑制され、しかもオン電流
も十分な値を確保することができる。よって、ＴＦＴ特
性のオン／オフ比が良好になる。このＴＦＴを液晶表示
装置にもちいた場合には、画素電極へ電荷を短時間で充
電でき、また充電された電荷を１フレームの間十分に保
持することができ、表示品位の優れたものが得られる。

【００５６】また、ＴＦＴのオフ電流を抑制することが
できるため、液晶表示装置の画素に設けている蓄積容量
を小さくできる。よって、画素の開口部の面積は、大き
くすることができる。

【００５７】また、本発明のＴＦＴを用いた液晶表示装
置は、明るく、コントラストの高いものが得られる。

【図面の簡単な説明】

【図１】本発明の薄膜トランジスタを示す構造図であ
る。

【図２】本発明の薄膜トランジスタの製造プロセスを示
す工程図である。

【図３】本発明の薄膜トランジスタのＶｇ−Ｉｄ特性を
示す説明図である。

【図４】半導体薄膜の膜厚とシート抵抗の関係を示す説
明図である。

【符号の説明】

１０１透明基板１０２遮光膜１０３ベースコート膜１０４半導体薄膜１０４ａ炭化シリコン膜１０４ｂシリコン膜１０５ゲート絶縁膜１０６ゲート電極１０７陽極酸化膜１０８ソース・ドレイン部１０９層間絶縁膜１１０ソース・ドレイン電極１１１パッシベーション膜２０１半導体薄膜にシリコンと炭化シリコンの２
層を用いたＴＦＴの特性２０２半導体薄膜にシリコンの単層を用いたＴＦ
Ｔの特性２０３半導体薄膜に炭化シリコンの単層を用いた
ＴＦＴの特性

Claims

【特許請求の範囲】

【請求項１】半導体薄膜、ゲート絶縁膜、ゲート電極
を有する薄膜トランジスタにおいて、前記半導体薄膜は２層構造であり、かつ、前記ゲート電
極から遠い一方の半導体薄膜は、他方の半導体薄膜より
バンドギャップが広いことを特徴とする薄膜トランジス
タ。
【請求項２】前記半導体薄膜は、２層構造であり、か
つ、ゲート電極から遠い一方の半導体薄膜は、他方の半
導体薄膜より膜厚が大きいことを特徴とする請求項１記
載の薄膜トランジスタ。
【請求項３】画素電極と該画素電極に接続された薄膜
トランジスタとがマトリクス状に設けられたアクティブ
マトリクス基板と、対向電極が設けられた対向基板とが
対向して配置され、前記アクティブマトリクス基板と前
記対向基板との間隙に液晶層が設けられた液晶表示装置
において、前記薄膜トランジスタの半導体薄膜が、２層構造であっ
て、かつ、ゲート電極から遠い一方の半導体薄膜が、他
方の半導体薄膜よりバンドギャップが広いものであるこ
とを特徴とする液晶表示装置。