JP2011109081A - 液晶表示装置及び当該液晶表示装置を具備する電子機器 - Google Patents

Abstract

【課題】酸化物半導体を用いた薄膜トランジスタを具備する画素において、開口率の向上を図ることのできる液晶表示装置を提供する。
【解決手段】ゲート電極と、ゲート電極と重なるように設けられたゲート絶縁層及び酸化物半導体層と、酸化物半導体層の一部と重なるソース電極及びドレイン電極と、を有する薄膜トランジスタが、画素部に配設される信号線と画素電極との間に設けられており、薄膜トランジスタのオフ電流は、１×１０^−１３Ａ以下であって、液晶素子に並列した容量素子を設けずに液晶容量のみで電位を保持することが可能となり、画素部には画素電極と接続される容量素子が形成されていない構成の液晶表示装置とする。
【選択図】図１

Description

本発明の一形態は、酸化物半導体を用いた電界効果型トランジスタにより構成される半導体装置に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、液晶表示装置などの電気光学装置、半導体回路及び電子機器は全て半導体装置である。

絶縁表面を有する基板上に形成された半導体薄膜を用いて薄膜トランジスタを構成する技術が注目されている。薄膜トランジスタは液晶テレビに代表されるような表示装置に用いられている。薄膜トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が公知であるが、その他の材料として酸化物半導体が注目されている。

酸化物半導体の材料としては、酸化亜鉛または酸化亜鉛を成分とするものが知られている。そして、電子キャリア濃度が１０^１８／ｃｍ^３未満である非晶質酸化物（酸化物半導体）なるもので形成された薄膜トランジスタが開示されている（特許文献１乃至３）。

特開２００６−１６５５２７号公報 特開２００６−１６５５２８号公報 特開２００６−１６５５２９号公報

しかしながら、酸化物半導体膜は、その形成工程において化学量論的組成からのずれが生じ、問題となることがある。例えば、膜中の酸素が過不足となった場合や、不純物として含まれる水素が電子供与体となる場合は、電気伝導度を変化させてしまう。

電子キャリア濃度が１０^１８／ｃｍ^３未満としても、酸化物半導体においては実質的にはｎ型であり、上記特許文献に開示される薄膜トランジスタのオンオフ比は１０^３しか得られていない。この様な薄膜トランジスタのオンオフ比が低い理由は、オフ電流が高いことによるものである。

本発明の一形態は、安定した電気的特性（例えば、オフ電流がきわめて低減されている）を有する薄膜トランジスタを含んで構成される表示装置を提供することを目的とする。

本発明の一形態は、酸化物半導体中で電子供与体（ドナー）となる不純物を除去することで、真性または実質的に真性な半導体であって、シリコン半導体よりもエネルギーギャップが大きい酸化物半導体でチャネル領域が形成される薄膜トランジスタを有する液晶表示装置を構成するものである。

すなわち、本発明の一形態は、酸化物半導体に含まれる水素を５×１０^１９／ｃｍ^３以下、好ましくは５×１０^１８／ｃｍ^３以下、より好ましくは５×１０^１７／ｃｍ^３以下となるように酸化物半導体に含まれる水素若しくはＯＨ基を極めて少ない状態とし、キャリア濃度を５×１０^１４／ｃｍ^３以下、好ましくは５×１０^１２／ｃｍ^３以下とした酸化物半導体膜でチャネル領域が形成される薄膜トランジスタを有する液晶表示装置が構成されるものである。

酸化物半導体のエネルギーギャップは２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上として、ドナーを形成する水素等の不純物を極力低減し、キャリア濃度を１×１０^１４／ｃｍ^３以下、好ましくは１×１０^１２／ｃｍ^３以下となる様にする。

この様に高純度化された酸化物半導体は、薄膜トランジスタのチャネル形成領域に用いることで、チャネル幅が１０ｍｍでドレイン電圧が１０Ｖであっても、ゲート電圧が−５Ｖから−２０Ｖの範囲において、そのドレイン電流は１×１０^−１３Ａ以下となる様に作用する。

本明細書で開示する本発明の一態様は、ゲート電極と、ゲート電極と重なる様に設けられたゲート絶縁層と、ゲート絶縁層を介してゲート電極と重なる様に設けられた酸化物半導体層と、酸化物半導体層の一部と重なるソース電極及びドレイン電極と、を有する薄膜トランジスタが、画素部に配設される信号線と画素電極との間に設けられており、前記画素電極と電気的に接続される補助容量が形成されていないことを特徴とする液晶表示装置である。

また、本明細書で開示する本発明の他の一態様は、ゲート電極と、ゲート電極と重なる様に設けられたゲート絶縁層と、ゲート絶縁層を介してゲート電極と重なる様に設けられた酸化物半導体層と、酸化物半導体層の一部と重なるソース電極及びドレイン電極と、を有する薄膜トランジスタが、１画素内に設けられた複数の副画素のそれぞれに配設される信号線と画素電極との間に一つずつ設けられており、前記画素電極と電気的に接続される補助容量が形成されていないことを特徴とする液晶表示装置である。

なお、補助容量とは、意図的に設けた容量素子を意味するものであり、意図的に設けられたものではない寄生容量は形成されていても良い。

本発明の一形態によれば、オフ電流が１×１０^−１３Ａ以下に低減されていることで、画素に印加した信号電圧を保持する容量を付加的に設ける必要がなくなる。すなわち、各画素に補助容量を設けなくて済むので、開口率を向上させることができる。また、本発明の一形態に係る薄膜トランジスタを用いた画素は、一定の状態（映像信号が書き込まれた状態）を保持することが可能となるので、静止画を表示する場合にも安定した動作をすることができる。

液晶表示装置について説明する上面図及び断面図。 液晶表示装置について説明する上面図及び断面図。 液晶表示装置の作製方法について説明する断面図。 酸化物半導体を用いた薄膜トランジスタのＶｇ−Ｉｄ特性。 酸化物半導体を用いた薄膜トランジスタの写真。 酸化物半導体を用いた薄膜トランジスタのＶｇ−Ｉｄ特性（温度特性）。 液晶表示装置について説明する図。 酸化物半導体を用いた逆スタガ型の薄膜トランジスタの縦断面図。 図８に示すＡ−Ａ’断面におけるエネルギーバンド図（模式図）。 図８に示すＢ−Ｂ’断面におけるエネルギーバンド図（模式図）であって、（Ａ）ゲート（Ｇ１）に正の電位（＋Ｖ_Ｇ）が印加された状態を示し、（Ｂ）ゲート（Ｇ１）に負の電位（−Ｖ_Ｇ）が印加された状態示す図。 真空準位と金属の仕事関数（φ_Ｍ）、酸化物半導体の電子親和力（χ）の関係を示す図。 液晶表示装置について説明する図。 液晶表示装置について説明する図。 液晶表示装置について説明する図。 液晶表示装置について説明する図。 液晶表示装置について説明する図。 電子機器について説明する図。 電子機器について説明する図。 シリコンＭＯＳトランジスタのソース−ドレイン間のバンド構造を示す図。

本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。

なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。

なお、本明細書にて用いる第１、第２、第３、等の用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。

（実施の形態１）
本発明の一態様における薄膜トランジスタを用いて液晶表示装置の画素を構成する例を以下に説明する。本実施の形態では、一例として、液晶表示装置における画素が有する薄膜トランジスタ及び当該薄膜トランジスタに接続された電極（画素電極ともいう）について示し、説明する。なお、画素とは、表示装置の各画素に設けられた各素子、例えば薄膜トランジスタ、画素電極として機能する電極、及び電気的な信号を素子に供給する配線等を含むものである。なお、画素は、カラーフィルター等を含むものであっても良い。例えば、ＲＧＢの色要素からなるカラー表示装置の場合には、画像の最小単位は、Ｒの画素とＧの画素とＢの画素との三画素から構成されるものとなる。

なお、ＡとＢとが接続されている、と記載する場合は、ＡとＢとが電気的に接続されている場合と、ＡとＢとが直接接続されている場合とを含むものとする。ここで、Ａ、Ｂは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

また、保持容量とは液晶素子の容量と、別に設けられた容量素子の容量を合わせたものであり、前者を液晶容量、後者を補助容量と区別する。

まず、従来の液晶表示装置における画素部の一例として、上面図を図２（Ａ）に示す。なお図２（Ａ）に示す薄膜トランジスタの構造は、ボトムゲート型構造であり、ゲート電極と重なる酸化物半導体層上にソース電極及びドレイン電極となる配線層を有する、いわゆる逆スタガ型の構成について示している。

図２（Ａ）に示す画素部は、走査線として機能する第１の配線２１０１、信号線として機能する第２の配線２１０２Ａ、酸化物半導体層２１０３、容量線２１０４、画素電極２１０５を有する。また、酸化物半導体層２１０３と画素電極２１０５とを電気的に接続するための第３の配線２１０２Ｂを有する。

第１の配線２１０１は、薄膜トランジスタ２１０６のゲート電極として機能する配線でもある。

第２の配線２１０２Ａは、ソース電極またはドレイン電極の一方及び容量素子の一方の電極として機能する配線でもある。

第３の配線２１０２Ｂは、ソース電極またはドレイン電極の他方として機能する配線でもある。

容量線２１０４は、容量素子の他方の電極として機能する配線である。なお、第１の配線２１０１と、容量線２１０４とが同層に設けられ、第２の配線２１０２Ａと、第３の配線２１０２Ｂとが同層に設けられる。また、第３の配線２１０２Ｂと容量線２１０４とは、一部重畳して設けられており、液晶素子の補助容量（容量素子）を形成している。なお、薄膜トランジスタ２１０６が有する酸化物半導体層２１０３は、第１の配線２１０１上にゲート絶縁膜２１１３（図示せず）を介して設けられている。

また、図２（Ｂ）には、図２（Ａ）における一点鎖線Ａ１−Ａ２間の断面構造について示している。

図２（Ｂ）に示す断面構造において、基板２１１１上には、下地膜２１１２を介して、ゲート電極である第１の配線２１０１、及び容量線２１０４が設けられている。また、第１の配線２１０１及び容量線２１０４を覆う様にゲート絶縁膜２１１３が設けられ、ゲート絶縁膜２１１３上には、酸化物半導体層２１０３が設けられている。更に酸化物半導体層２１０３上には、第２の配線２１０２Ａ、第３の配線２１０２Ｂが設けられ、それらの上には、パッシベーション膜として機能する酸化物絶縁層２１１４が設けられている。酸化物絶縁層２１１４には開口部が形成されており、開口部において画素電極２１０５と第３の配線２１０２Ｂとの接続がなされる。また、第３の配線２１０２Ｂと容量線２１０４とは、ゲート絶縁膜２１１３を誘電体として容量素子を形成している。

なお、図２（Ａ）、（Ｂ）に示す画素は、図７に示す様に、基板７００上に複数の画素７０１がマトリクス状に配置されるものである。図７では、基板７００上に画素部７０２、走査線駆動回路７０３、及び信号線駆動回路７０４を有する構成について示している。画素７０１は、走査線駆動回路７０３に接続された第１の配線１０１によって供給される走査信号により、各行ごとに選択状態か、非選択状態かが決定される。また走査信号によって選択されている画素７０１は、信号線駆動回路７０４に接続された配線２１０２Ａによって、ビデオ電圧（画像信号、ビデオ信号、またはビデオデータともいう）が供給される。

図７では、走査線駆動回路７０３、信号線駆動回路７０４が基板７００上に設けられる構成について示したが、走査線駆動回路７０３または信号線駆動回路７０４のいずれか一つが基板７００上に設けられる構成としてもよい。また画素部７０２のみを基板７００上に設ける構成としても良い。

図７の画素部７０２には、複数の画素７０１がマトリクス状に配置（ストライプ配置）する例について示している。なお、画素７０１は、必ずしもマトリクス状に配置されている必要はなく、例えば、画素７０１をデルタ配置、またはベイヤー配置してもよい。また画素部７０２における表示方式はプログレッシブ方式、インターレース方式のいずれかを用いることができる。なお、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青）の三色に限定されず、例えば、ＲＧＢＷ（Ｗは白）、またはＲＧＢに、イエロー、シアン、マゼンタなどを一色以上追加したものなどがある。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。

図７において、第１の配線２１０１及び第２の配線２１０２Ａは、画素の行方向及び列方向の数に応じて形成される。なお、第１の配線２１０１及び第２の配線２１０２Ａは、画素を構成するサブ画素（副画素、サブピクセルともいう）の数、または画素内のトランジスタの数に応じて、本数を増やす構成としてもよい。また画素間で第１の配線２１０１及び第２の配線２１０２Ａを共有して画素７０１を駆動する構成としても良い。

なお、図２（Ａ）では第２の配線２１０２Ａを矩形状であるものとして示しているが、第３の配線２１０２Ｂを囲む形状（具体的には、Ｕ字型またはＣ字型）とし、キャリアが移動する領域の面積を増加させ、流れる電流量を増やす構成としてもよい。

なお、薄膜トランジスタは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有しており、ドレイン領域とチャネル領域とソース領域とを介して電流を流すことが出来る。ここで、ソースとドレインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、ソース及びドレインとして機能する領域を、ソースもしくはドレインと呼ばない場合がある。その場合、一例としては、それぞれを第１端子、第２端子と表記する場合がある。あるいは、それぞれを第１電極、第２電極と表記する場合がある。あるいは、第１領域、第２領域と表記する場合がある。

次に、図１に本発明の一態様における画素部の構成例を示す。図１（Ａ）は、図２（Ａ）に示した従来例の画素部の構造から容量素子（補助容量）を省いたものである。それに伴って容量線が不要となり、第３の配線１０２Ｂは容量素子の電極を兼ねていたが、ソース電極またはドレイン電極として画素電極１０５のみと接続される配線となり、面積も縮小されている。従って、開口率を大幅に向上させることができる。

なお、本発明の一態様として容量素子を省いた画素部の構成例においても、容量素子以外は前述した従来例と同じ構成を用いることができる。また、逆スタガ型のトランジスタを一例として説明したが、ボトムコンタクト型やトップゲート型など、他のトランジスタの構造を用いても良い。

なお、上述した様に画素部から容量素子を省くには、充電された液晶素子のみによって画素の電位を一定期間保持する必要がある。このためには、薄膜トランジスタのオフ電流を十分に低くしなければならない。この特性を実現するための薄膜トランジスタの作製方法の一例を図３を用いて説明する。

まず、透光性を有する基板１１１にはガラス基板を用いることができる。なお、基板１１１上に基板１１１からの不純物の拡散の防止、または基板１１１上に設ける各素子との密着性を向上するための下地膜１１２を設ける構成としている。なお、下地膜１１２は、必ずしも設ける必要はない。

次いで、下地膜１１２上に導電層を形成した後、第１のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して第１の配線１０１を形成する。このとき、第１の配線１０１の端部がテーパー形状となる様にエッチングすることが好ましい。この段階での断面図を図３（Ａ）に示す。

第１の配線１０１は、アルミニウムや銅などの低抵抗導電性材料で形成することが望ましいが、アルミニウム単体では耐熱性が劣り、また腐蝕しやすい等の問題点があるので耐熱性導電性材料と組み合わせて形成すると良い。耐熱性導電性材料としては、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金、または上述した元素を成分とする窒化物で形成することができる。

なお、インクジェット法や印刷法を用いて薄膜トランジスタを構成する配線等を形成することができる。これらはフォトマスクを用いなくても製造することができるため、トランジスタのレイアウトを容易に変更することが出来る。更に、レジストを用いる必要がないので、材料費が安くなり、工程数を削減できる。また、インクジェット法や印刷法を用いてレジストマスク等を形成することもできる。インクジェット法や印刷法は、レジストマスクを必要な部分にのみに形成することができるため、低コスト化が図れる。

また、多階調マスクにより複数（代表的には二種類）の厚さの領域を有するレジストマスクを形成し、配線等の形成を行っても良い。

次いで、第１の配線１０１上に絶縁膜（以下、ゲート絶縁膜１１３という）を成膜する。

本実施の形態において、ゲート絶縁膜１１３の形成は、マイクロ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ装置により行う。ここで、高密度プラズマＣＶＤ装置とは、１×１０^１１／ｃｍ^３以上のプラズマ密度を達成できる装置を指している。例えば、３ｋＷ以上６ｋＷ以下のマイクロ波電力を印加してプラズマを発生させて、絶縁膜の成膜を行う。

チャンバーに材料ガスとしてモノシランガス（ＳｉＨ_４）と亜酸化窒素（Ｎ_２Ｏ）と希ガスを導入し、１０Ｐａ以上３０Ｐａ以下の圧力で高密度プラズマを発生させて基板上に絶縁膜を形成する。その後、モノシランガスの供給を停止し、大気に曝すことなく亜酸化窒素（Ｎ_２Ｏ）と希ガスとを導入して絶縁膜表面にプラズマ処理を行ってもよい。少なくとも亜酸化窒素（Ｎ_２Ｏ）と希ガスとを導入して絶縁膜表面に行われるプラズマ処理は、絶縁膜の成膜より後に行う。上記プロセス順序を経た絶縁膜は、膜厚が薄く、例えば１００ｎｍ未満であっても信頼性を確保することができる。

ゲート絶縁膜１１３の形成の際、チャンバーに導入するモノシランガス（ＳｉＨ_４）と亜酸化窒素（Ｎ_２Ｏ）との流量比は、１：１０から１：２００の範囲とする。また、チャンバーに導入する希ガスとしては、ヘリウム、アルゴン、クリプトン、キセノンなどを用いることができるが、中でも安価であるアルゴンを用いることが好ましい。

また、高密度プラズマＣＶＤ装置により得られる絶縁膜は、段差被覆性に優れており、膜厚も正確に制御することができる。

上記プロセス順序を経た絶縁膜は、従来の平行平板型のＰＣＶＤ装置で得られる絶縁膜とは大きく異なっており、同じエッチャントを用いてエッチング速度を比較した場合において、平行平板型のＰＣＶＤ装置で得られる絶縁膜の１０％以上または２０％以上遅く、高密度プラズマＣＶＤ装置で得られる絶縁膜は緻密な膜と言える。

本実施の形態では、ゲート絶縁膜１１３として高密度プラズマＣＶＤ装置による膜厚１００ｎｍの酸化窒化珪素膜（ＳｉＯ_ｘＮ_ｙとも呼ぶ、ただし、ｘ＞ｙ＞０）を用いる。

ゲート絶縁膜１１３を形成する他の手法として、スパッタ法を用いても良い。勿論、ゲート絶縁膜１１３は、この様な酸化シリコン膜に限定されるものでなく、酸化窒化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化タンタル膜などの他の絶縁膜を用い、これらの材料から成る単層または積層構造として形成しても良い。

なお、酸化物半導体を成膜する前に、スパッタガスにアルゴンを用いて逆スパッタを行い、ゲート絶縁膜１１３の表面に付着しているゴミを除去することが好ましい。なお、スパッタガスをアルゴンに代えて窒素、ヘリウムなどを用いても良い。また、アルゴンに酸素、水素、Ｎ_２Ｏ、Ｃｌ_２、またはＣＦ_４などを加えたスパッタガスを用いても良い。

次に、ゲート絶縁膜１１３上に酸化物半導体膜を成膜する。酸化物半導体を半導体層に用いたトランジスタは、アモルファスシリコンを用いるものよりも電界効果移動度を高めることが出来る。なお、酸化物半導体としては、例えば、酸化亜鉛（ＺｎＯ）、酸化スズ（ＳｎＯ_２）なども用いることができる。また、ＺｎＯにＩｎやＧａなどを添加することもできる。

酸化物半導体膜には、化学式ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一つまたは複数の金属元素を示す。具体的にＭは、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏ等とする。

該酸化物半導体膜には、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体や、Ｉｎ−Ｇａ−Ｏ系酸化物半導体、Ｉｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。また、上記酸化物半導体にＳｉＯ_２を含んでもよい。ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物という意味であり、その化学量論組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。また、酸化物半導体のエネルギーギャップは２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上であることが好ましい。

ここでは、酸化物半導体としてＩｎ−Ｇａ−Ｚｎ−Ｏ系膜を用いる。ここでは、モル数比でＩｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：１または、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：２としたターゲットを用いてスパッタ法にて成膜する。基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下で成膜する。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減でき、膜厚分布も均一となるために好ましい。

この場合において、処理室内の残留水分を除去しつつ酸化物半導体膜を成膜することが好ましい。酸化物半導体膜に水素、水酸基または水分が含まれない様にするためである。

処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ_２Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。

次いで、第２のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して酸化物半導体層１０３を形成する。なお、次に行う酸化物半導体層への第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体膜に行うこともできる。この段階での断面図を図３（Ｂ）に示す。

次いで、酸化物半導体層の脱水化または脱水素化を行う。脱水化または脱水素化を行う第１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４２５℃以上７５０℃以下とする。なお、４２５℃以上であれば加熱処理時間は１時間以下でよいが、４２５℃未満であれば加熱処理時間は、１時間以上行うこととする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下において加熱処理を行った後、大気に曝すことなく、同じ炉に高純度の酸素ガス、高純度のＮ_２Ｏガス、または超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下）を導入して冷却を行う。このとき、導入するガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入するガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ちガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。

なお、本明細書では、窒素、または希ガス等の不活性気体雰囲気下での加熱処理を脱水化または脱水素化のための加熱処理と呼ぶ。本明細書では、この加熱処理によってＨ_２として脱離させていることのみを脱水素化と呼んでいるわけではなく、Ｈ、ＯＨなどを脱離することを含めて脱水化または脱水素化と便宜上呼ぶこととする。

また、加熱処理装置は電気炉に限られず、例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、または高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＬＲＴＡ装置は、ランプだけでなく、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。ＧＲＴＡとは高温のガスを用いて加熱処理を行う方法である。ガスには、アルゴンなどの希ガスや窒素などの加熱処理によって被処理物と反応しない不活性気体が用いられる。この様なＲＴＡ法を用いて、６００℃以上７５０℃以下の温度で数分間加熱処理を行ってもよい。

また、脱水化または脱水素化を行う第１の加熱処理後に２００℃以上４００℃以下、好ましくは２００℃以上３００℃以下の温度で酸素ガスまたはＮ_２Ｏガス雰囲気下での加熱処理を行ってもよい。

酸化物半導体層を４００℃以上７５０℃以下の温度で熱処理することで、酸化物半導体層の脱水化、脱水素化が図られ、その後の水（Ｈ_２Ｏ）の再含浸を防ぐことができる。脱水化または脱水素化と同時にｉ型の酸化物半導体層は、酸素欠乏型となって低抵抗化、即ちｎ型化（ｎ⁻、ｎ^＋など）する。ｎ型化した酸化物半導体層に接する酸化物絶縁膜を形成すると、酸化物半導体層は酸素過剰な状態となり、再びｉ型となって高抵抗化する。この様な酸化物半導体層を用いたトランジスタは、そのしきい値電圧値が正であり、所謂ノーマリーオフ特性を示す。表示装置等の半導体装置に用いるトランジスタは、ゲート電圧が０Ｖにできるだけ近い正のしきい値電圧であることが好ましい。アクティブマトリクス型の表示装置においては、回路を構成するトランジスタの電気特性が重要であり、この電気特性が表示装置の性能を左右する。特に、トランジスタのしきい値電圧は重要である。トランジスタのしきい値電圧値が負であると、ゲート電圧が０Ｖでもソース電極とドレイン電極の間に電流が流れる、所謂ノーマリーオン特性となり、該トランジスタで構成した回路を制御することが困難となる。また、しきい値電圧値が正であっても、その絶対値が高いトランジスタの場合には、駆動電圧が足りずにスイッチング動作そのものができないことがある。ｎチャネル型のトランジスタの場合は、ゲート電圧に正の電圧を印加してはじめてチャネルが形成されて、ドレイン電流が流れ出すトランジスタであることが望ましい。駆動電圧を高くしないとチャネルが形成されないトランジスタや、負の電圧状態でもチャネルが形成されてドレイン電流が流れるトランジスタは、回路に用いるトランジスタとしては不向きである。

また、第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。ここで、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上とすることが好ましい。

ここで、水素等の不純物を除去することによりｉ型化または実質的にｉ型化された酸化物半導体（高純度化された酸化物半導体）は界面準位、界面電荷に対して極めて敏感であるため、ゲート絶縁膜との界面は重要である。そのため高純度化された酸化物半導体に接するゲート絶縁膜（ＧＩ）は、高品質化が要求される。

例えば、先に説明したマイクロ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法は、緻密で絶縁耐圧の高い高品質な絶縁膜を形成することができる。高純度化された酸化物半導体と高品質ゲート絶縁膜が密接することにより、界面準位は低減して界面特性が良好となる。もちろん、ゲート絶縁膜として良質な絶縁膜を形成できるものであれば、スパッタリング法やプラズマＣＶＤ法など他の成膜方法を適用することができる。また、成膜後の熱処理によってゲート絶縁膜の膜質、酸化物半導体との界面特性が改質される絶縁膜であっても良い。いずれにしても、ゲート絶縁膜としての膜質が良好であることは勿論のこと、酸化物半導体との界面準位密度を低減し、良好な界面を形成できるものであれば良い。

更に、８５℃、２×１０^６Ｖ／ｃｍ、１２時間のゲートバイアス・熱ストレス試験（ＢＴ試験）においては、不純物が酸化物半導体に多く含まれていると、不純物と酸化物半導体の主成分との結合が、強電界（Ｂ：バイアス）と高温（Ｔ：温度）により切断され、生成された未結合手がしきい値電圧（Ｖｔｈ）のドリフトを誘発することとなる。これに対して、本発明は、酸化物半導体の不純物、特に水素や水等を極力除去し、上記の様にゲート絶縁膜との界面特性を良好にすることにより、ＢＴ試験に対しても安定な薄膜トランジスタを得ることを可能としている。

次に、酸化物半導体膜上に金属材料からなる導電膜をスパッタ法や真空蒸着法で形成する。導電膜の材料としては、アルミニウム、クロム、タンタル、チタン、モリブデン、タングステンから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金等が挙げられる。また、２００℃以上６００℃以下の熱処理を行う場合には、この温度範囲の耐熱性を導電膜に持たせることが好ましい。Ａｌ単体では耐熱性が劣り、また腐蝕しやすい等の問題点があるので耐熱性導電性材料と組み合わせて形成する。この様な耐熱性導電性材料としては、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金、または上述した元素を成分とする窒化物などがある。

ここでは、導電膜としてチタン膜の単層構造を用いる。導電膜は２層構造としてもよく、アルミニウム膜上にチタン膜を積層してもよい。また、導電膜としてチタン膜上にネオジムを含むアルミニウム（Ａｌ−Ｎｄ）膜を積層し、更にその上にチタン膜を成膜する３層構造としてもよい。その他、導電膜にシリコンを含むアルミニウム膜の単層構造を用いても良い。

次に、第３のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して導電膜でなる第２の配線１０２Ａ及び第３の配線１０２Ｂを形成する。この際のエッチング方法としてウェットエッチングまたはドライエッチングを用いる。例えば、アンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２）を用いたウェットエッチングにより、チタン膜の導電膜をエッチングして第２の配線１０２Ａ及び第３の配線１０２Ｂを選択的にエッチングして酸化物半導体層１０３を残存させることができる。この段階での断面図を図３（Ｃ）に示す。

また、エッチング条件にもよるが第３のフォトリソグラフィ工程において酸化物半導体層の露出領域がエッチングされる場合がある。その場合、第２の配線１０２Ａ及び第３の配線１０２Ｂに挟まれる領域の酸化物半導体層１０３は、第１の配線１０１上で第２の配線１０２Ａ及び第３の配線１０２Ｂが重なる領域の酸化物半導体層に比べ、膜厚が薄くなる。

次いで、ゲート絶縁膜１１３、酸化物半導体層１０３、第２の配線１０２Ａ、第３の配線１０２Ｂ上に酸化物絶縁層１１４を形成する。この段階で、酸化物半導体層１０３の一部は、酸化物絶縁層１１４と接する。

酸化物絶縁層１１４は、少なくとも１ｎｍ以上の膜厚とし、酸化物絶縁層に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。本実施の形態では、酸化物絶縁層として酸化珪素膜をスパッタ法で成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化珪素膜のスパッタ法による成膜は、希ガス（代表的にはアルゴン）及び酸素の一方の雰囲気下、または両方が混合された雰囲気下において行うことができる。また、成膜用ターゲットとしては、酸化珪素ターゲットまたは珪素ターゲットを用いることができる。例えば、珪素ターゲットを用いて、酸素及び希ガス雰囲気下でスパッタリング法により酸化珪素膜を形成することができる。酸素欠乏状態となり低抵抗化している酸化物半導体層に接して形成する酸化物絶縁層としては、水分、水素イオン、ＯＨ⁻などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、代表的には酸化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などを用いる。なお、リン（Ｐ）や硼素（Ｂ）をドープした成膜用ターゲットを用い、リン（Ｐ）や硼素（Ｂ）が添加された酸化物絶縁層を形成することもできる。

本実施の形態では、純度が６Ｎであり、柱状多結晶Ｂドープの珪素ターゲット（抵抗値０．０１Ωｃｍ）を用い、基板とターゲットの間との距離（Ｔ−Ｓ間距離）を８９ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源６ｋＷ、酸素（酸素流量比率１００％）雰囲気下でパルスＤＣスパッタ法により酸化物絶縁層１１４を成膜する。膜厚は３００ｎｍとする。

なお、酸化物絶縁層１１４は酸化物半導体層のチャネル形成領域となる領域上に接して設けられ、チャネル保護層としての機能も有する。

この場合において、処理室内の残留水分を除去しつつ酸化物絶縁層１１４を成膜することが好ましい。酸化物半導体層１０３及び酸化物絶縁層１１４に水素、水酸基または水分が含まれない様にするためである。

処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ_２Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜した酸化物絶縁層１１４に含まれる不純物の濃度を低減できる。

次いで、第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を不活性ガス雰囲気下で行う。例えば、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半導体層１０３の一部が酸化物絶縁層１１４と接した状態で加熱される。

第１の加熱処理で水素の離脱と同時に酸素欠乏状態となり低抵抗化された酸化物半導体層１０３が酸化物絶縁層１１４と接した状態で第２の加熱処理が施されると、酸化物絶縁層１１４が接した領域が酸素過剰な状態となる。その結果、酸化物半導体層１０３の酸化物絶縁層１１４が接する領域から、酸化物半導体層１０３の深さ方向に向けて、高抵抗化（ｉ型化）が進む。

また、大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。例えば、１５０℃で１０時間加熱処理を行う。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回繰り返して行ってもよい。また、この加熱処理を、酸化物絶縁膜の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができる。この加熱処理よって、酸化物半導体層から酸化物絶縁層中に水素がとりこまれ、ノーマリーオフとなる薄膜トランジスタを得ることができる。よって半導体装置の信頼性を向上できる。

次いで、第４のフォトリソグラフィ工程及びエッチング工程により、酸化物絶縁層１１４に開口部１２１を形成し、透光性を有する導電膜を成膜する。透光性を有する導電膜の材料としては、酸化インジウム（Ｉｎ_２Ｏ_３）やインジウム錫酸化物（Ｉｎ_２Ｏ_３―ＳｎＯ_２、以下ＩＴＯと略記する）などをスパッタ法や真空蒸着法などを用いて形成する。透光性を有する導電膜の他の材料として、窒素を含ませたＡｌ−Ｚｎ−Ｏ系膜、即ちＡｌ−Ｚｎ−Ｏ−Ｎ系膜や、窒素を含ませたＺｎ−Ｏ系膜や、窒素を含ませたＳｎ−Ｚｎ−Ｏ系膜を用いてもよい。なお、Ａｌ−Ｚｎ−Ｏ−Ｎ系膜の亜鉛の組成比（原子％）は、４７原子％以下とし、膜中のアルミニウムの組成比（原子％）より大きく、膜中のアルミニウムの組成比（原子％）は、膜中の窒素の組成比（原子％）より大きい。このような材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは残渣が発生しやすいので、エッチング加工性を改善するためにインジウム亜鉛酸化物（Ｉｎ_２Ｏ_３―ＺｎＯ）を用いても良い。

なお、透光性を有する導電膜の組成比の単位は原子％とし、電子線マイクロアナライザー（ＥＰＭＡ：Ｅｌｅｃｔｒｏｎ Ｐｒｏｂｅ Ｘ−ｒａｙ ＭｉｃｒｏＡｎａｌｙｚｅｒ）を用いた分析により評価するものとする。

次に、第５のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して画素電極１０５を形成する。この段階での断面図を図３（Ｄ）に示す。

こうして、オフ電流の低い薄膜トランジスタ１０６を有する画素を作製することができる。そして、該画素をマトリクス状に配置して画素部を構成することによりアクティブマトリクス型の液晶表示装置を作製するための一方の基板とすることができる。本明細書では便宜上この様な基板をアクティブマトリクス基板と呼ぶ。

なお、アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターンとして観察者に認識される。液晶素子等の表示素子は画素電極１０５上に設けられる。

以上説明した様に、容量素子を省くという、本実施の形態で示す構成とすることにより、酸化物半導体を用いた薄膜トランジスタを具備する画素を作製する際に、開口率の向上を図ることができる。従って、高精細な表示部を有する液晶表示装置とすることができる。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態２）
本発明の一形態は、酸化物半導体中でキャリアの供与体（ドナーまたはアクセプタ）となり得る不純物を極めて少ないレベルにまで除去することで、真性または実質的に真性な半導体であって、当該酸化物半導体を薄膜トランジスタに適用するものである。本実施の形態では、評価用素子（ＴＥＧとも呼ぶ）でのオフ電流の測定値について以下に説明する。

図４にＬ／Ｗ＝３μｍ／５０μｍの薄膜トランジスタを２００個並列に接続し、Ｌ／Ｗ＝３μｍ／１００００μｍとした薄膜トランジスタの初期特性を示す。また、上面図を図５（Ａ）に示し、その一部を拡大した上面図を図５（Ｂ）に示す。図５（Ｂ）の点線で囲んだ領域がＬ／Ｗ＝３μｍ／５０μｍ、Ｌｏｖ＝１．５μｍの１段分の薄膜トランジスタである。薄膜トランジスタの初期特性を測定するため、基板温度を室温とし、ソース−ドレイン間電圧（以下、ドレイン電圧またはＶｄという）が１０Ｖで、ソース−ゲート間電圧（以下、ゲート電圧またはＶｇという）を−２０Ｖ〜＋２０Ｖまで変化させたときのソース−ドレイン電流（以下、ドレイン電流またはＩｄという）の変化特性、すなわちＶｇ−Ｉｄ特性を測定した。なお、図４では、Ｖｇを−２０Ｖ〜＋５Ｖまでの範囲で示している。

図４に示す様にチャネル幅Ｗが１００００μｍの薄膜トランジスタは、Ｖｄが１Ｖ及び１０Ｖにおいてオフ電流は１×１０^−１３［Ａ］以下となっており、測定機（半導体パラメータ・アナライザ、Ａｇｉｌｅｎｔ ４１５６Ｃ；Ａｇｉｌｅｎｔ社製）の分解能（１００ｆＡ）以下となっている。

測定した薄膜トランジスタの作製方法について説明する。

まず、ガラス基板上に下地層として、ＣＶＤ法により窒化珪素膜を形成し、窒化珪素膜上に酸化窒化珪素膜を形成した。そして、酸化窒化珪素膜上にゲート電極層としてスパッタ法によりタングステン層を形成した。ここで、タングステン層を選択的にエッチングしてゲート電極層を形成した。

次に、ゲート電極層上にゲート絶縁層としてＣＶＤ法により厚さ１００ｎｍの酸化窒化珪素膜を形成した。

次に、ゲート絶縁層上に、スパッタ法によりＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲット（モル数比で、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：２）を用いて、厚さ５０ｎｍの酸化物半導体膜を形成した。そして、酸化物半導体膜を選択的にエッチングし、島状の酸化物半導体層を形成した。

次に、酸化物半導体層をクリーンオーブンにて窒素雰囲気下、４５０℃、１時間の第１の熱処理を行った。

次に、酸化物半導体層上にソース電極層及びドレイン電極層となるチタン層（厚さ１５０ｎｍ）をスパッタ法により形成した。そして、チタン層を選択的にエッチングしてソース電極層及びドレイン電極層を形成し、チャネル長Ｌが３μｍ、チャネル幅Ｗが５０μｍの薄膜トランジスタを２００個を並列接続とすることで、Ｌ／Ｗ＝３μｍ／１００００μｍとなる様にした。

次に、酸化物半導体層に接する様に保護絶縁層としてリアクティブスパッタ法により酸化珪素膜を膜厚３００ｎｍで形成した。そして、酸化珪素膜を選択的にエッチングし、ゲート電極層、ソース電極層及びドレイン電極層上に開口部を形成した。その後、窒素雰囲気下、２５０℃で１時間、第２の熱処理を行った。

そして、Ｖｇ−Ｉｄ特性を測定する前に１５０℃、１０時間の加熱を行った。

以上の工程により、ボトムゲート型の薄膜トランジスタを作製した。

図４に示す様に薄膜トランジスタのオフ電流が、１×１０^−１３［Ａ］程度であるのは、上記作製工程において酸化物半導体層中における水素濃度を十分に低減できたためである。酸化物半導体層中の水素濃度は、５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、更に好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。なお、酸化物半導体層中の水素濃度測定は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｏｒｙ）で行う。

また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いる例を示したが、特に限定されず、他の酸化物半導体材料、例えば、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ膜や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ膜、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜、Ｉｎ−Ａｌ−Ｚｎ−Ｏ膜、Ｓｎ−Ｇａ−Ｚｎ−Ｏ膜、Ａｌ−Ｇａ−Ｚｎ−Ｏ膜、Ｓｎ−Ａｌ−Ｚｎ−Ｏ膜や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ膜、Ｓｎ−Ｚｎ−Ｏ膜、Ａｌ−Ｚｎ−Ｏ膜、Ｚｎ−Ｍｇ−Ｏ膜、Ｓｎ−Ｍｇ−Ｏ膜、Ｉｎ−Ｍｇ−Ｏ膜や、Ｉｎ−Ｏ膜、Ｓｎ−Ｏ膜、Ｚｎ−Ｏ膜などの酸化物半導体膜を用いることができる。また、酸化物半導体材料として、ＡｌＯｘを２．５〜１０ｗｔ％混入したＩｎ−Ａｌ−Ｚｎ−Ｏ系や、ＳｉＯｘを２．５〜１０ｗｔ％混入したＩｎ−Ｚｎ−Ｏ系を用いることもできる。

また、キャリア測定機で測定される酸化物半導体層のキャリア濃度は、シリコンの真性キャリア濃度１．４５×１０^１０／ｃｍ^３と同等、もしくはそれ以下であることが好ましい。具体的には、５×１０^１４／ｃｍ^３以下、好ましくは５×１０^１２／ｃｍ^３以下である。即ち、酸化物半導体層のキャリア濃度は、限りなくゼロに近くすることができる。

また、薄膜トランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路の動作速度を高速化でき、オフ電流値が極めて小さいため、更に低消費電力化も図ることができる。

また、薄膜トランジスタのオフ状態において、酸化物半導体層は絶縁体とみなして回路設計を行うことができる。

続いて、本実施の形態で作製した薄膜トランジスタに対してオフ電流の温度特性を評価した。温度特性は、薄膜トランジスタが使われる最終製品の耐環境性や、性能の維持などを考慮する上で重要である。当然ながら、変化量が小さいほど好ましく、製品設計の自由度が増す。

温度特性は、恒温槽を用い、−３０℃、０℃、２５℃、４０℃、６０℃、８０℃、１００℃、及び１２０℃のそれぞれの温度で薄膜トランジスタを形成した基板を一定温度とし、ドレイン電圧を６Ｖ、ゲート電圧を−２０Ｖ〜＋２０Ｖまで変化させてＶｇ−Ｉｄ特性を取得した。

図６（Ａ）に示すのは、上記それぞれの温度で測定したＶｇ−Ｉｄ特性を重ね書きしたものであり、点線で囲むオフ電流の領域を拡大したものを図６（Ｂ）に示す。図中の矢印で示す右端の曲線が−３０℃、左端が１２０℃で取得した曲線で、その他の温度で取得した曲線は、その間に位置する。オン電流の温度依存性はほとんど見られない。一方、オフ電流は拡大図の図６（Ｂ）においても明かである様に、ゲート電圧が２０Ｖ近傍を除いて、全ての温度で測定機の分解能近傍の１×１０^−１２［Ａ］以下となっており、温度依存性も見えていない。すなわち、１２０℃の高温においても、オフ電流が１×１０^−１２［Ａ］以下を維持しており、チャネル幅Ｗが１００００μｍであることを考慮すると、オフ電流が非常に小さいことがわかる。

高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）を用いた薄膜トランジスタは、オフ電流の温度依存性がほとんど現れない。これは、図９（Ａ）のエネルギーバンド図で示す様に、酸化物半導体が高純度化されることによって、導電型が限りなく真性型に近づき、フェルミ準位が禁制帯の中央に位置するため、温度依存性を示さなくなると言える。また、これは、酸化物半導体のエネルギーギャップが３ｅＶ以上であり、熱励起キャリアが極めて少ないことにも起因する。また、ソース領域及びドレイン領域は縮退した状態にあるのでやはり温度依存性が現れない要因となっている。薄膜トランジスタの動作は、縮退したソース領域から酸化物半導体に注入されたキャリアによるものがほとんどであり、キャリア密度の温度依存性がないことから上記特性（オフ電流の温度依存性無し）を説明することができる。また、この極めて低いオフ電流について、以下にエネルギーバンド図を用いて説明する。

図８は、酸化物半導体を用いた逆スタガ型の薄膜トランジスタの縦断面図である。ゲート電極（ＧＥ１）上にゲート絶縁膜（ＧＩ）を介して酸化物半導体層（ＯＳ）が設けられ、その上にソース電極（Ｓ）及びドレイン電極（Ｄ）が設けられている。

図９は、図８に示すＡ−Ａ’断面におけるエネルギーバンド図（模式図）である。図９（Ａ）はソースとドレインの間の電圧を等電位（Ｖ_Ｄ＝０Ｖ）とした場合を示し、図９（Ｂ）はソースに対しドレインに正の電位（Ｖ_Ｄ＞０Ｖ）を加えた場合を示す。

図１０は、図８におけるＢ−Ｂ’の断面におけるエネルギーバンド図（模式図）である。図１０（Ａ）はゲート（Ｇ１）に正の電位（＋Ｖ_Ｇ）が印加された状態であり、ソースとドレイン間にキャリア（電子）が流れるオン状態を示している。また、図１０（Ｂ）は、ゲート（Ｇ１）に負の電位（−Ｖ_Ｇ）が印加された状態であり、オフ状態（少数キャリアは流れない）である場合を示す。

図１１は、真空準位と金属の仕事関数（φ_Ｍ）、酸化物半導体の電子親和力（χ）の関係を示す。

常温において金属中の電子は縮退しており、フェルミ準位は伝導帯内に位置する。一方、従来の酸化物半導体は一般にｎ型であり、その場合のフェルミ準位（Ｅ_Ｆ）は、バンドギャップ中央に位置する真性フェルミ準位（Ｅ_ｉ）から離れて、伝導帯寄りに位置している。なお、酸化物半導体において含有される水素の一部はドナーとなり、ｎ型化する一つの要因であることが知られている。

これに対して本発明に係る酸化物半導体は、ｎ型不純物である水素を酸化物半導体から除去し、酸化物半導体の主成分以外の不純物が極力含まれない様に高純度化することにより真性（ｉ型）とし、または真性型とせんとしたものである。すなわち、不純物を添加してｉ型化するのでなく、水素や水等の不純物を極力除去したことにより、高純度化されたｉ型（真性半導体）またはそれに近づけることを特徴としている。そうすることにより、フェルミ準位（Ｅ_Ｆ）は真性フェルミ準位（Ｅ_ｉ）と同じレベルにまですることができる。

酸化物半導体のバンドギャップ（Ｅｇ）が３．１５ｅＶである場合、電子親和力（χ）は４．３ｅＶと言われている。ソース電極及びドレイン電極を構成するチタンの仕事関数は、酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属−酸化物半導体界面においては、電子に対してショットキー型の障壁は形成されない。

すなわち、金属の仕事関数（φ_Ｍ）と酸化物半導体の電子親和力（χ）がほぼ等しい場合、両者が接触すると図９（Ａ）で示すようなエネルギーバンド図（模式図）が示される。

図９（Ｂ）において黒丸（●）は電子を示し、ドレインに正の電位が印加されると、電子はバリア（ｈ）をこえて酸化物半導体に注入され、ドレインに向かって流れる。この場合、バリア（ｈ）の高さは、ゲート電圧とドレイン電圧に依存して変化するが、正のドレイン電圧が印加された場合には、電圧印加のない図９（Ａ）のバリアの高さすなわちバンドギャップ（Ｅｇ）の１／２よりもバリア（ｈ）の高さは小さい値となる。

このとき電子は、図９（Ａ）で示す様にゲート絶縁膜と高純度化された酸化物半導体との界面における、酸化物半導体側のエネルギー的に安定な最低部を移動する。

また、図９（Ｂ）において、ゲート（Ｇ１）に負の電位（逆バイアス）が印加されると、少数キャリアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い値となる。

例えば、薄膜トランジスタのチャネル幅Ｗが１×１０^４μｍでチャネル長が３μｍの素子であっても、オフ電流が１０^−１３Ａ以下であり、サブスレッショルドスイング値（Ｓ値）が０．１Ｖ／ｄｅｃ．（ゲート絶縁膜厚１００ｎｍ）が得られる。

なお、図１９にシリコン半導体を用いた場合のトランジスタのバンド構造を示す。シリコン半導体の真性キャリア密度は１．４５×１０^１０／ｃｍ^３（３００Ｋ）であり、室温においてもキャリアが存在している。これは、室温においても、熱励起キャリアが存在していることを意味している。実用的にはリンまたはホウ素などの不純物が添加されたシリコンウエハーが使用されるので、実際には１ｃｍ^３あたり１×１０^１４（個）以上のキャリアがシリコン半導体に存在し、これがソース−ドレイン間の伝導に寄与する。更に、シリコン半導体のバンドギャップは１．１２ｅＶであるので、シリコン半導体を用いたトランジスタは温度に依存してオフ電流が大きく変動することとなる。

従って、単にバンドギャップの広い酸化物半導体をトランジスタに適用するのではなく、酸化物半導体の主成分以外の不純物が極力含まれない様に高純度化することにより、キャリア濃度を１×１０^１４／ｃｍ^３以下、好ましくは１×１０^１２／ｃｍ^３以下となる様にすることで、実用的な動作温度で熱的に励起されるキャリアを排除して、ソース側から注入されるキャリアのみによってトランジスタを動作させることができる。それにより、オフ電流を１×１０^−１３Ａ以下にまで下げると共に、温度変化によってオフ電流がほとんど変化しない極めて安定に動作するトランジスタを得ることができる。

この様にオフ電流値が極めて小さい薄膜トランジスタを用いて、記憶回路（記憶素子）などを作製した場合、オフ電流値が小さくほとんどリークがないため、記憶データを保持する時間を長くすることができる。同様に液晶表示装置などでは、保持容量から薄膜トランジスタを通したリークが抑えられるため、補助容量を設けずに液晶容量のみで画素の電位を保持することが可能となる。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態３）
本実施の形態においては、液晶表示装置に適用できる画素の構成及び画素の動作について説明する。

図１２（Ａ）は、液晶表示装置に適用できる画素構成の一例を示す図である。画素３８８０は、トランジスタ３８８１、液晶素子３８８２及び容量素子３８８３を有している。トランジスタ３８８１のゲートは、配線３８８５と電気的に接続される。トランジスタ３８８１の第１端子は、配線３８８４と電気的に接続される。トランジスタ３８８１の第２端子は、液晶素子３８８２の第１端子と電気的に接続される。液晶素子３８８２の第２端子は、配線３８８７と電気的に接続される。容量素子３８８３の第１端子は、液晶素子３８８２の第１端子と電気的に接続される。容量素子３８８３の第２端子は、配線３８８６と電気的に接続される。

配線３８８４は、信号線として機能させることができる。信号線は、画素の外部から入力された信号電圧を画素３８８０に伝達するための配線である。配線３８８５は、走査線として機能させることができる。走査線は、トランジスタ３８８１のオンオフを制御するための配線である。配線３８８６は、容量線として機能させることができる。容量線は、容量素子３８８３の第２端子に所定の電圧を加えるための配線である。トランジスタ３８８１は、スイッチとして機能させることができる。容量素子３８８３は、補助容量として機能させることができる。容量素子は、スイッチがオフの状態においても、信号電圧が液晶素子３８８２に加わり続ける様にするための補助容量である。配線３８８７は、対向電極として機能させることができる。対向電極は、液晶素子３８８２の第２端子に所定の電圧を加えるための配線である。なお、それぞれの配線が持つことのできる機能はこれに限定されず、様々な機能を有することが出来る。例えば、容量線に加える電圧を変化させることで、液晶素子に加えられる電圧を調整することもできる。

図１２（Ｂ）は、液晶表示装置に適用できる画素構成の他の一例を示す図である。図１２（Ｂ）に示す画素構成例は、図１２（Ａ）に示す画素構成例と比較して、配線３８８７が省略され、かつ、液晶素子３８８２の第２端子と容量素子３８８３の第２端子とが電気的に接続されている点が異なっている以外は、図１２（Ａ）に示す画素構成例と同様な構成である。図１２（Ｂ）に示す画素構成例は、液晶素子が横電界モード（ＩＰＳモード、ＦＦＳモードを含む）である場合に適用できる。なぜならば、液晶素子が横電界モードである場合、液晶素子３８８２の第２端子及び容量素子３８８３の第２端子を同一基板上に形成させることができるため、液晶素子３８８２の第２端子と容量素子３８８３の第２端子とを電気的に接続させることが容易であるからである。図１２（Ｂ）に示すような画素構成とすることで、配線３８８７を省略できるので、製造工程を簡略化することができ、製造コストを低減できる。

ここで、図１３に実施の形態１で説明した薄膜トランジスタを用いた画素部の構成を示す。図１３（Ａ）は図１２（Ａ）の構成から容量素子３８８３を省いた構成である。また、図１３（Ｂ）は、図１２（Ｂ）から容量素子３８８３を省いた構成であり、液晶素子の第２端子は、共通配線８８９に接続される。実施の形態２で説明した様に、オフ電流が十分に低い薄膜トランジスタを用いることで、液晶素子に並列した容量素子（補助容量）を設けずに液晶容量のみで電位を保持することが可能となる。もちろん、前述した比較例と同様に容量素子を設けても良く、そのサイズを小さくすることもできる。また、液晶容量よりも小さな補助容量を設けることもできる。以降、本実施の形態では容量素子を省いた画素構成で説明を行う。

図１４（Ａ）は、図１３（Ａ）に示す画素構成がマトリクス状に複数配置されている場合の回路構成を示す図である。図１４（Ａ）に示す回路構成は、表示部が有する複数の画素のうち、４つの画素を抜き出して示す図である。そして、ｉ列ｊ行（ｉ，ｊは自然数）に位置する画素を、画素８８０＿ｉ，ｊと表記し、画素８８０＿ｉ，ｊには、配線８８４＿ｉ、配線８８５＿ｊが、それぞれ電気的に接続される。同様に、画素８８０＿ｉ＋１，ｊについては、配線８８４＿ｉ＋１、配線８８５＿ｊと電気的に接続される。同様に、画素８８０＿ｉ，ｊ＋１については、配線８８４＿ｉ、配線８８５＿ｊ＋１と電気的に接続される。同様に、画素８８０＿ｉ＋１，ｊ＋１については、配線８８４＿ｉ＋１、配線８８５＿ｊ＋１と電気的に接続される。なお、各配線は、同じ列または行に属する複数の画素によって共有されることができる。なお、図１４（Ａ）に示す画素構成において配線８８７は対向電極であり、対向電極は全ての画素において共通であることから、配線８８７については自然数ｉまたはｊによる表記は行なわないこととする。なお、図１３（Ｂ）に示す画素構成を用いることも可能であるため、配線８８７が記載されている構成であっても配線８８７は必須ではなく、他の配線と共有されること等によって省略されることができる。

図１４（Ａ）に示す画素構成は、様々な方法によって駆動されることができる。特に、交流駆動と呼ばれる方法によって駆動されることによって、液晶素子の劣化（焼き付き）を抑制することができる。図１４（Ｂ）は、交流駆動の１つである、ドット反転駆動が行なわれる場合の、図１４（Ａ）に示す画素構成における各配線に加えられる電圧のタイミングチャートを表す図である。ドット反転駆動が行なわれることによって、交流駆動が行なわれる場合に視認されるフリッカ（ちらつき）を抑制することができる。なお、図１４（Ｂ）には、配線８８５＿ｊに入力される信号９８５＿ｊ、配線８８５＿ｊ＋１に入力される信号９８５＿ｊ＋１、配線８８４＿ｉに入力される信号９８４＿ｉ、配線８８４＿ｉ＋１に入力される信号９８４＿ｉ＋１を示す。

図１４（Ａ）に示す画素構成において、配線８８５＿ｊと電気的に接続されている画素におけるスイッチは、１フレーム期間中の第ｊゲート選択期間において選択状態（オン状態）となり、それ以外の期間では非選択状態（オフ状態）となる。そして、第ｊゲート選択期間の後に、第ｊ＋１ゲート選択期間が設けられる。この様に順次走査が行なわれることで、１フレーム期間内に全ての画素が順番に選択状態となる。図１４（Ｂ）に示すタイミングチャートでは、電圧が高い状態（ハイレベル）となることで、当該画素におけるスイッチが選択状態となり、電圧が低い状態（ローレベル）となることで非選択状態となる。

図１４（Ｂ）に示すタイミングチャートでは、第ｋフレーム（ｋは自然数）における第ｊゲート選択期間において、信号線として用いる配線８８４＿ｉに正の信号電圧が加えられ、配線８８４＿ｉ＋１に負の信号電圧が加えられる。そして、第ｋフレームにおける第ｊ＋１ゲート選択期間において、配線８８４＿ｉに負の信号電圧が加えられ、配線８８４＿ｉ＋１に正の信号電圧が加えられる。その後も、それぞれの信号線は、ゲート選択期間ごとに極性が反転した信号が交互に加えられる。その結果、第ｋフレームにおいては、画素８８０＿ｉ，ｊには正の信号電圧、画素８８０＿ｉ＋１，ｊには負の信号電圧、画素８８０＿ｉ，ｊ＋１には負の信号電圧、画素８８０＿ｉ＋１，ｊ＋１には正の信号電圧が、それぞれ加えられることとなる。そして、第ｋ＋１フレームにおいては、それぞれの画素において、第ｋフレームにおいて書き込まれた信号電圧とは逆の極性の信号電圧が書き込まれる。その結果、第ｋ＋１フレームにおいては、画素８８０＿ｉ，ｊには負の信号電圧、画素８８０＿ｉ＋１，ｊには正の信号電圧、画素８８０＿ｉ，ｊ＋１には正の信号電圧、画素８８０＿ｉ＋１，ｊ＋１には負の信号電圧が、それぞれ加えられることとなる。この様に、同じフレームにおいては隣接する画素同士で異なる極性の信号電圧が加えられ、更に、それぞれの画素においては１フレームごとに信号電圧の極性が反転される駆動方法が、ドット反転駆動である。ドット反転駆動によって、液晶素子の劣化を抑制しつつ、表示される画像全体または一部が均一である場合に視認されるフリッカを低減することができる。なお、配線８８４のタイミングチャートにおける信号電圧の表記は極性のみとなっているが、実際は、表示された極性において様々な信号電圧の値をとり得る。なお、ここでは１ドット（１画素）毎に極性を反転させる場合について述べたが、これに限定されず、複数の画素毎に極性を反転させることもできる。例えば、２ゲート選択期間毎に書き込む信号電圧の極性を反転させることで、信号電圧の書き込みにかかる消費電力を低減させることができる。他にも、１列毎に極性を反転させること（ソースライン反転）もできるし、１行ごとに極性を反転させること（ゲートライン反転）もできる。

また、このとき画素部にオーバードライブ電圧を加え、液晶素子の応答速度を高めて残像を抑える、所謂オーバードライブ駆動を用いてもよい。これにより動画を映したときにその動きを鮮明にすることができる。

特に、本発明の一態様の様に液晶素子に並列した容量素子を設けない場合には、データの画素への書き込みが終わった後に液晶の状態変化と共に誘電率が変化し、液晶自身の容量が変化して画素で保持している電位を変えてしまう場合もあるため、オーバードライブ駆動は有効な駆動方法となる。

次に、液晶素子が、ＭＶＡモードまたはＰＶＡモード等に代表される、垂直配向（ＶＡ）モードである場合に特に好ましい画素構成及びその駆動方法について述べる。ＶＡモードは、製造時にラビング工程が不要、黒表示時の光漏れが少ない、駆動電圧が低い等の優れた特徴を有するが、画面を斜めから見たときに画質が劣化してしまう（視野角が狭い）という問題点も有する。ＶＡモードの視野角を広くするには、図１５（Ａ）及び図１５（Ｂ）に示す様に、１画素に複数の副画素（サブピクセル）を有する画素構成とすることが有効である。図１５（Ａ）及び図１５（Ｂ）に示す画素構成は、画素が２つの副画素（第１の副画素１０８０−１，第２の副画素１０８０−２）を含む場合の一例を表すものである。なお、１つの画素における副画素の数は２つに限定されず、様々な数の副画素を用いることができる。副画素の数が大きいほど、より視野角を広くすることができる。複数の副画素は互いに同一の回路構成とすることができ、ここでは、全ての副画素が図１３（Ａ）に示す回路構成と同様であるとして説明する。なお、第１の副画素１０８０−１は、トランジスタ１０８１−１、液晶素子１０８２−１を有するものとし、それぞれの接続関係は図１３（Ａ）に示す回路構成に準じることとする。同様に、第２の副画素１０８０−２は、トランジスタ１０８１−２、液晶素子１０８２−２を有するものとし、それぞれの接続関係は図１３（Ａ）に示す回路構成に準じることとする。

図１５（Ａ）に示す画素構成は、１画素を構成する２つの副画素に対し、走査線として用いる配線１０８５を２本（配線１０８５−１，配線１０８５−２）有し、信号線として用いる配線１０８４を１本有する構成を表すものである。この様に、信号線を２つの副画素で共用することにより、開口率を向上させることができ、更に、信号線駆動回路を簡単なものとすることができるので製造コストが低減でき、かつ、液晶パネルと駆動回路ＩＣの接続点数を低減できるので、歩留まりを向上できる。図１５（Ｂ）に示す画素構成は、１画素を構成する２つの副画素に対し、走査線として用いる配線１０８５を１本有し、信号線として用いる配線１０８４を２本（配線１０８４−１，配線１０８４−２）有する構成を表すものである。この様に、走査線を２つの副画素で共用することにより、開口率を向上させることができ、更に全体の走査線本数を低減できるので、高精細な液晶パネルにおいても１つあたりのゲート線選択期間を十分に長くすることができ、それぞれの画素に適切な信号電圧を書き込むことができる。

図１６（Ａ）及び図１６（Ｂ）は、図１５（Ｂ）に示す画素構成において、液晶素子を画素電極の形状に置き換えた上で、各素子の電気的接続状態を模式的に表す例である。図１６（Ａ）において、第１画素電極１０８８−１は、図１５（Ｂ）における液晶素子１０８２−１の第１端子に相当し、第２画素電極１０８８−２は、図１５（Ｂ）における液晶素子１０８２−２の第１端子に相当する。すなわち、第１画素電極１０８８−１は、トランジスタ１０８１−１のソースまたはドレインの一方と電気的に接続され、第２画素電極１０８８−２は、トランジスタ１０８１−２のソースまたはドレインの一方と電気的に接続される。一方、図１６（Ｂ）においては、画素電極とトランジスタの接続関係を逆にする。すなわち、第１画素電極１０８８−１は、トランジスタ１０８１−２のソースまたはドレインの一方と電気的に接続され、第２画素電極１０８８−２は、トランジスタ１０８１−１のソースまたはドレインの一方と電気的に接続されるものとする。なお、図示はしていないが、それぞれの画素電極は、液晶を介して対向電極と接続され、液晶素子を形成する。

次に、本発明の一態様における酸化物半導体層を用いた薄膜トランジスタにより、どの程度液晶表示装置の各画素での開口率が向上するかについて概算を見積もる。

画素の開口率を見積もるためのパラメータとしては、酸化物半導体層を用いた薄膜トランジスタのリーク電流を１×１０^−１３（Ａ）、パネルサイズを３．４インチ、表示する階調を２５６階調、入力する電圧を１０Ｖ、１フレームを１／６０秒で表示を行うものとする。また、ゲート絶縁膜の誘電率を３．７（Ｆ／ｍ）、膜厚を１×１０^−７（ｍ）として説明するものである。

まず画素数５４０×ＲＧＢ×９６０のパネル（第１のパネルという）に上記パラメータを適用した際の容量素子の面積、及び開口率について概算を見積もる。当該パネルにおいては、画素サイズが２６（μｍ）×７８（μｍ）、即ち２．０３×１０^−９（ｍ^２）となる。このうち、配線及び薄膜トランジスタが占める領域を除いた面積は、１．４３×１０^−９（ｍ^２）となり、配線及び薄膜トランジスタが占める領域の面積は、６．００×１０^−１０（ｍ^２）となる。

第１のパネルで必要最低限の容量値を有する補助容量は、酸化物半導体層を有する薄膜トランジスタを備えた画素で、４．２５×１０^−１４（Ｆ）となる。この場合、必要な容量面積が１．３０×１０^−１０（ｍ^２）となり、画素に占める容量素子の面積の割合が６．４（％）、開口率が６４．０（％）となる。

また、画素数４８０×ＲＧＢ×６４０のパネル（第２のパネルという）に上記パラメータを適用した際の容量素子の面積、及び開口率について概算を見積もる。当該パネルにおいては、画素サイズが３６（μｍ）×１０８（μｍ）、即ち３．８９×１０^−９（ｍ^２）となる。このうち、配線及び薄膜トランジスタが占める領域を除いた面積は、３．２９×１０^−９（ｍ^２）となり、配線及び薄膜トランジスタが占める領域の面積は、６．００×１０^−１０（ｍ^２）となる。

第２のパネルで必要最低限の容量値を有する補助容量は、酸化物半導体層を有する薄膜トランジスタを備えた画素で、４．２５×１０^−１４（Ｆ）となる。この場合、必要な容量面積が１．３０×１０^−１０（ｍ^２）となり、画素に占める容量素子の面積の割合が３．３（％）、開口率が８１．２（％）となる。

これら第１のパネル及び第２のパネルに対して、本発明の一態様における酸化物半導体層を有する薄膜トランジスタを用いることで、容量線が削減でき、画素電極１０５が占める領域を広げることができる。算出された開口率は、第１のパネルで７０．４％、第２のパネルで８４．５％であり、容量素子を省くことで大幅に開口率が向上することがわかる。

本実施の形態の画素においても、上記実施の形態の構成と組み合わせることによって、酸化物半導体を用いた薄膜トランジスタを具備する画素を作製する際に、開口率の向上を図ることができる。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態４）
本実施の形態においては、上記実施の形態で説明した液晶表示装置を具備する電子機器の例について説明する。

図１７（Ａ）は携帯型遊技機であり、筐体９６３０、表示部９６３１、スピーカ９６３３、操作キー９６３５、接続端子９６３６、記録媒体読込部９６７２、等を有することができる。図１７（Ａ）に示す携帯型遊技機は、記録媒体に記録されているプログラムまたはデータを読み出して表示部に表示する機能、他の携帯型遊技機と無線通信を行って情報を共有する機能、等を有することができる。なお、図１７（Ａ）に示す携帯型遊技機が有する機能はこれに限定されず、様々な機能を有することができる。

図１７（Ｂ）はデジタルカメラであり、筐体９６３０、表示部９６３１、スピーカ９６３３、操作キー９６３５、接続端子９６３６、シャッターボタン９６７６、受像部９６７７、等を有することができる。図１７（Ｂ）に示すテレビ受像機能付きデジタルカメラは、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補正する機能、アンテナを介して様々な情報を取得する機能、撮影した画像、またはアンテナを介して取得した情報を保存する機能、撮影した画像、またはアンテナを介して取得した情報を表示部に表示する機能、等を有することができる。なお、図１７（Ｂ）に示すテレビ受像機能付きデジタルカメラが有する機能はこれに限定されず、様々な機能を有することができる。

図１７（Ｃ）はテレビ受像機であり、筐体９６３０、表示部９６３１、スピーカ９６３３、操作キー９６３５、接続端子９６３６、等を有することができる。図１７（Ｃ）に示すテレビ受像機は、テレビ用電波を処理して画像信号に変換する機能、画像信号を処理して表示に適した信号に変換する機能、画像信号のフレーム周波数を変換する機能、等を有することができる。なお、図１７（Ｃ）に示すテレビ受像機が有する機能はこれに限定されず、様々な機能を有することができる。

図１８（Ａ）はコンピュータであり、筐体９６３０、表示部９６３１、スピーカ９６３３、操作キー９６３５、接続端子９６３６、ポインティングデバイス９６８１、外部接続ポート９６８０等を有することができる。図１８（Ａ）に示すコンピュータは、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信または有線通信などの通信機能、通信機能を用いて様々なコンピュータネットワークに接続する機能、通信機能を用いて様々なデータの送信または受信を行う機能、等を有することができる。なお、図１８（Ａ）に示すコンピュータが有する機能はこれに限定されず、様々な機能を有することができる。

図１８（Ｂ）は携帯電話であり、筐体９６３０、表示部９６３１、スピーカ９６３３、操作キー９６３５、マイクロフォン９６３８等を有することができる。図１８（Ｂ）に示した携帯電話は、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、カレンダー、日付または時刻などを表示部に表示する機能、表示部に表示した情報を操作または編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。なお、図１８（Ｂ）に示した携帯電話が有する機能はこれに限定されず、様々な機能を有することができる。

図１８（Ｃ）は電子ペーパー端末（Ｅ−ｂｏｏｋともいう）であり、筐体９６３０、表示部９６３１、操作キー９６３５等を有することができる。図１８（Ｃ）に示した電子ペーパーは、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、カレンダー、日付または時刻などを表示部に表示する機能、表示部に表示した情報を操作または編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。なお、図１８（Ｃ）に示した電子ペーパーが有する機能はこれに限定されず、様々な機能を有することができる。

本実施の形態において述べた電子機器は、表示部を構成する複数の画素において、開口率の向上が図られた液晶表示装置を用いることができる。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

１０１ 配線
１０２Ａ 配線
１０２Ｂ 配線
１０３ 酸化物半導体層
１０５ 画素電極
１０６ 薄膜トランジスタ
１１１ 基板
１１２ 下地膜
１１３ ゲート絶縁膜
１１４ 酸化物絶縁層
１２１ 開口部
７００ 基板
７０１ 画素
７０２ 画素部
７０３ 走査線駆動回路
７０４ 信号線駆動回路
８８０ 画素
８８４ 配線
８８５ 配線
８８７ 配線
８８９ 共通配線
９８４ 信号
９８５ 信号
１０８０ 副画素
１０８１ トランジスタ
１０８２ 液晶素子
１０８４ 配線
１０８５ 配線
１０８８ 画素電極
２１０１ 配線
２１０２Ａ 配線
２１０２Ｂ 配線
２１０３ 酸化物半導体層
２１０４ 容量線
２１０５ 画素電極
２１０６ 薄膜トランジスタ
２１１１ 基板
２１１２ 下地膜
２１１３ ゲート絶縁膜
２１１４ 酸化物絶縁層
３８８０ 画素
３８８１ トランジスタ
３８８２ 液晶素子
３８８３ 容量素子
３８８４ 配線
３８８５ 配線
３８８６ 配線
３８８７ 配線
９６３０ 筐体
９６３１ 表示部
９６３３ スピーカ
９６３５ 操作キー
９６３６ 接続端子
９６３８ マイクロフォン
９６７２ 記録媒体読込部
９６７６ シャッターボタン
９６７７ 受像部
９６８０ 外部接続ポート
９６８１ ポインティングデバイス

Claims (5)

1. ゲート電極と、
   前記ゲート電極と重なる様に設けられたゲート絶縁層と、
   前記ゲート絶縁層を介して前記ゲート電極と重なる様に設けられた酸化物半導体層と、
   前記酸化物半導体層の一部と重なるソース電極及びドレイン電極と、
   を有する薄膜トランジスタが、画素部に配設される信号線と画素電極との間に設けられており、前記画素電極と電気的に接続される補助容量が形成されていないことを特徴とする液晶表示装置。
2. ゲート電極と、
   前記ゲート電極と重なる様に設けられたゲート絶縁層と、
   前記ゲート絶縁層を介して前記ゲート電極と重なる様に設けられた酸化物半導体層と、
   前記酸化物半導体層の一部と重なるソース電極及びドレイン電極と、
   を有する薄膜トランジスタが、１画素内に設けられた複数の副画素のそれぞれに配設される信号線と画素電極との間に一つずつ設けられており、前記画素電極と電気的に接続される補助容量が形成されていないことを特徴とする液晶表示装置。
3. 請求項１または２において、前記薄膜トランジスタのオフ電流は、１×１０^−１３Ａ以下であることを特徴とする液晶表示装置。
4. 請求項１乃至３のいずれか一項において、前記酸化物半導体層は、水素濃度が５×１０^１９／ｃｍ^３以下であり、キャリア濃度が５×１０^１４／ｃｍ^３以下であることを特徴とする液晶表示装置。
5. 請求項１乃至４のいずれか一項に記載の液晶表示装置を具備することを特徴とする電子機器。