JPH06347831A - 薄膜トランジスタアレイ基板 - Google Patents
薄膜トランジスタアレイ基板Info
- Publication number
- JPH06347831A JPH06347831A JP16336093A JP16336093A JPH06347831A JP H06347831 A JPH06347831 A JP H06347831A JP 16336093 A JP16336093 A JP 16336093A JP 16336093 A JP16336093 A JP 16336093A JP H06347831 A JPH06347831 A JP H06347831A
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- JP
- Japan
- Prior art keywords
- electrodes
- drain
- gate
- film transistor
- display
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- Pending
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Abstract
(57)【要約】
【目的】 薄膜トランジスタアレイに付加される蓄積容
量の容量値のバラツキを低減し、均一なアレイ特性を与
える。 【構成】 ゲートメタルによって下部電極、ドレイン・
ソースメタルによって上部電極、ゲート絶縁膜を誘電体
として、蓄積容量を形成している薄膜トランジスタアレ
イ基板。
量の容量値のバラツキを低減し、均一なアレイ特性を与
える。 【構成】 ゲートメタルによって下部電極、ドレイン・
ソースメタルによって上部電極、ゲート絶縁膜を誘電体
として、蓄積容量を形成している薄膜トランジスタアレ
イ基板。
Description
【０００１】
【産業上の利用分野】本発明はアクティブマトリックス
液晶ディスプレイ等に用いられる薄膜トランジスタアレ
イ基板に関し、特に、蓄積容量を有する薄膜トランジス
タアレイ基板に関する。
液晶ディスプレイ等に用いられる薄膜トランジスタアレ
イ基板に関し、特に、蓄積容量を有する薄膜トランジス
タアレイ基板に関する。
【０００２】
【従来の技術】従来の薄膜トランジスタは、図３に示す
様にガラス基板１上に、金属によるゲートバスライン
２、ゲート電極４を形成し、ゲート絶縁膜１１アモルフ
ァスシリコン７、ドレイン５・ソース６等のパターンを
形成し、表示電極８を形成する際、表示電極８をゲート
バスライン２の上にオーバーラップさせ表示電極８を上
部電極、ゲートバスライン２を下部電極、ゲート絶縁膜
１１を誘電体として、蓄積容量を形成していた。この蓄
積容量は、液晶容量の電圧依存性を緩和させ、良好な画
質を得るのに重要な構成部品である。
様にガラス基板１上に、金属によるゲートバスライン
２、ゲート電極４を形成し、ゲート絶縁膜１１アモルフ
ァスシリコン７、ドレイン５・ソース６等のパターンを
形成し、表示電極８を形成する際、表示電極８をゲート
バスライン２の上にオーバーラップさせ表示電極８を上
部電極、ゲートバスライン２を下部電極、ゲート絶縁膜
１１を誘電体として、蓄積容量を形成していた。この蓄
積容量は、液晶容量の電圧依存性を緩和させ、良好な画
質を得るのに重要な構成部品である。
【０００３】
【発明が解決しようとする課題】上述した従来の薄膜ト
ランジスタでは、蓄積容量を形成する電極は、ゲートパ
ターンと表示電極である。表示電極には、透明で導電性
のある材料が適当であり、ＩＴＯ（Indium Tin Oxide）
等の透明導電膜が用いられる。この透明導電膜は酸化物
であるため結晶性の違い、組成の違いによって膜質が大
きく変化する。又、エッチングは一般にウェットエッチ
ング法で行なわれる。この膜質のバラツキ、パターン加
工精度の悪いエッチング法を用いることにより、透明導
電膜のパターニングによる寸法変化は他の金属材料より
も大きくなる。このため、蓄積容量を形成する面積のバ
ラツキが大きくなり、蓄積容量値のバラツキが大きくな
る。又、ドレインソースパターンは、ゲート層を基準と
してパターン合わせするのに対し、表示電極は、他の特
性の関係でドレイン・ソース層を基準として、パターン
合わせして形成する。このためゲートパターンとの重ね
ずれは、直接ゲート層を基準としてパターン合わせする
場合よりも大きくなり、これも蓄積容量値のバラツキを
大きくする要因である。
ランジスタでは、蓄積容量を形成する電極は、ゲートパ
ターンと表示電極である。表示電極には、透明で導電性
のある材料が適当であり、ＩＴＯ（Indium Tin Oxide）
等の透明導電膜が用いられる。この透明導電膜は酸化物
であるため結晶性の違い、組成の違いによって膜質が大
きく変化する。又、エッチングは一般にウェットエッチ
ング法で行なわれる。この膜質のバラツキ、パターン加
工精度の悪いエッチング法を用いることにより、透明導
電膜のパターニングによる寸法変化は他の金属材料より
も大きくなる。このため、蓄積容量を形成する面積のバ
ラツキが大きくなり、蓄積容量値のバラツキが大きくな
る。又、ドレインソースパターンは、ゲート層を基準と
してパターン合わせするのに対し、表示電極は、他の特
性の関係でドレイン・ソース層を基準として、パターン
合わせして形成する。このためゲートパターンとの重ね
ずれは、直接ゲート層を基準としてパターン合わせする
場合よりも大きくなり、これも蓄積容量値のバラツキを
大きくする要因である。
【０００４】
【課題を解決するための手段】本発明は、トランジスタ
のゲート電極層とドレイン・ソース電極層の金属を電極
とし、ゲート絶縁膜を容量の誘電体とする蓄積容量を有
している薄膜トランジスタアレイ基板である。本発明に
おいて、薄膜トランジスタアレイ基板とは、ゲートメタ
ルを下部電極、ドレイン・ソースメタルを上部電極、ゲ
ート絶縁膜を誘電体とした薄膜トランジスが複数個形成
された基板である。
のゲート電極層とドレイン・ソース電極層の金属を電極
とし、ゲート絶縁膜を容量の誘電体とする蓄積容量を有
している薄膜トランジスタアレイ基板である。本発明に
おいて、薄膜トランジスタアレイ基板とは、ゲートメタ
ルを下部電極、ドレイン・ソースメタルを上部電極、ゲ
ート絶縁膜を誘電体とした薄膜トランジスが複数個形成
された基板である。
【０００５】
【実施例】次に本発明の実施例について、図面を参照し
て説明する。図１は、本発明の一実施例の薄膜トランジ
スタの平面図、図２は、図１のＡ−Ａ断面を示したもの
である。この薄膜トランジスタは、ガラス基板１上にス
パッタ法により膜厚１４０nmのクロム（Ｃｒ）を成膜
し、パターンニングしてゲートバスライン２、ゲート電
極４を形成する。次にゲート絶縁膜１１、動作層となる
アモルファスシリコン７をそれぞれ４００nm、３５０nm
プラズマＣＶＤ法によって形成し、パターン加工を行な
う。続いてドレイン・ソース層となるクロム（Ｃｒ）を
１４０nmスパッタ法によって成膜し、パターン化してド
レインバスライン３、ドレイン電極５、ソース電極６を
形成する。この時、上記ゲートバスライン２上に孤立し
たＣｒパターンを残し蓄積容量上部電極９とすることに
よりゲートバスライン２との間に蓄積容量を形成する。
続いて透明導電膜であるＩＴＯ（Indium Tin Oxide）を
スパッタ法により、６０nm成膜しパターンニングして表
示電極８を形成する。即ち、蓄積容量の下部電極はゲー
トメタルであるクロム（Ｃｒ）、上部電極はドレイン・
ソースメタルであるクロム（Ｃｒ）、誘電体はゲート絶
縁膜である。なお、本実施例において、ドレイン・ソー
スメタルがクロム（Ｃｒ）である場合について示した
が、クロム（Ｃｒ）に限定されるものではなく、ドレイ
ン・ソースメタルとして透明導電膜を除く金属材料を使
用することができるものである。
て説明する。図１は、本発明の一実施例の薄膜トランジ
スタの平面図、図２は、図１のＡ−Ａ断面を示したもの
である。この薄膜トランジスタは、ガラス基板１上にス
パッタ法により膜厚１４０nmのクロム（Ｃｒ）を成膜
し、パターンニングしてゲートバスライン２、ゲート電
極４を形成する。次にゲート絶縁膜１１、動作層となる
アモルファスシリコン７をそれぞれ４００nm、３５０nm
プラズマＣＶＤ法によって形成し、パターン加工を行な
う。続いてドレイン・ソース層となるクロム（Ｃｒ）を
１４０nmスパッタ法によって成膜し、パターン化してド
レインバスライン３、ドレイン電極５、ソース電極６を
形成する。この時、上記ゲートバスライン２上に孤立し
たＣｒパターンを残し蓄積容量上部電極９とすることに
よりゲートバスライン２との間に蓄積容量を形成する。
続いて透明導電膜であるＩＴＯ（Indium Tin Oxide）を
スパッタ法により、６０nm成膜しパターンニングして表
示電極８を形成する。即ち、蓄積容量の下部電極はゲー
トメタルであるクロム（Ｃｒ）、上部電極はドレイン・
ソースメタルであるクロム（Ｃｒ）、誘電体はゲート絶
縁膜である。なお、本実施例において、ドレイン・ソー
スメタルがクロム（Ｃｒ）である場合について示した
が、クロム（Ｃｒ）に限定されるものではなく、ドレイ
ン・ソースメタルとして透明導電膜を除く金属材料を使
用することができるものである。
【０００６】この時、上記のＣｒによる上部電極パター
ン９とＩＴＯによる表示電極８とを結合することによ
り、表示電極／ゲートバスライン間に蓄積容量を形成す
る。さらに、容量形成部は、Ｃｒ上部電極９で決定され
る。Ｃｒ上部電極パターンの内側にＩＴＯパターンがあ
るオーバーラップ関係とする。これにより、蓄積容量は
ゲートパターン（ゲートバスライン）とドレイン・ソー
スパターン（Ｃｒ上部電極）で形成される。典型的に
は、表示電極８のパターン寸法バラツキは、設計値に対
し、±２μｍ程度であり、ドレイン・ソースメタルのパ
ターン寸法バラツキは、±０．３μｍ程度である。従っ
て、１０μｍ角の蓄積容量を形成する場合、表示電極を
上部電極とした場合は、容量値が±２０％（±２μｍ／
１０μｍ）程度ばらつくがドレイン・ソースメタルを上
部電極とした場合は、±３％程度となる。
ン９とＩＴＯによる表示電極８とを結合することによ
り、表示電極／ゲートバスライン間に蓄積容量を形成す
る。さらに、容量形成部は、Ｃｒ上部電極９で決定され
る。Ｃｒ上部電極パターンの内側にＩＴＯパターンがあ
るオーバーラップ関係とする。これにより、蓄積容量は
ゲートパターン（ゲートバスライン）とドレイン・ソー
スパターン（Ｃｒ上部電極）で形成される。典型的に
は、表示電極８のパターン寸法バラツキは、設計値に対
し、±２μｍ程度であり、ドレイン・ソースメタルのパ
ターン寸法バラツキは、±０．３μｍ程度である。従っ
て、１０μｍ角の蓄積容量を形成する場合、表示電極を
上部電極とした場合は、容量値が±２０％（±２μｍ／
１０μｍ）程度ばらつくがドレイン・ソースメタルを上
部電極とした場合は、±３％程度となる。
【０００７】
【発明の効果】以上説明したように本発明は、蓄積容量
の下部電極をゲートメタル上部電極をドレイン・ソース
メタルとすることにより、パターン変換、アライメント
ずれによる容量値の変化を低減でき、アレイ基板全体で
の特性バラツキを低減する。これにより、本発明の薄膜
トランジスタアレイ基板を用いたアクティブマトリック
ス液晶ディスプレイにおいては、表示特性のバラツキを
低減し、均一な表示を得ることができる。
の下部電極をゲートメタル上部電極をドレイン・ソース
メタルとすることにより、パターン変換、アライメント
ずれによる容量値の変化を低減でき、アレイ基板全体で
の特性バラツキを低減する。これにより、本発明の薄膜
トランジスタアレイ基板を用いたアクティブマトリック
ス液晶ディスプレイにおいては、表示特性のバラツキを
低減し、均一な表示を得ることができる。
【図１】本発明の一実施例の断面図。
【図２】図１のＡ−Ａ断面図。
【図３】従来の薄膜トランジスタの断面図。
１ ガラス基板 ２ ゲートバスライン ３ ドレインバスライン ４ ゲート電極 ５ ドレイン電極 ６ ソース電極 ７ アモルファスシリコン ８ 表示電極 ９ 蓄積容量上部電極（ドレイン・ソースメタル） １０ パシベーション膜 １１ ゲート絶縁膜
Claims (3)
- 【請求項１】 蓄積容量を有する薄膜トランジスタアレ
イ基板において、ゲートメタルを下部電極、ドレイン・
ソースメタルを上部電極とし、ゲート絶縁膜を誘電体と
して、形成された蓄積容量を有することを特徴とする薄
膜トランジスタアレイ基板。 - 【請求項２】 蓄積容量を形成するドレイン・ソースメ
タルパターンが薄膜トランジスタ負荷容量電位に電気的
に接続されていることを特徴とする請求項１記載の薄膜
トランジスタアレイ基板。 - 【請求項３】ドレイン・ソースメタルとして透明導電膜
を除く金属材料を用いたことを特徴とする請求項１又は
２記載の薄膜トランジスタアレイ基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16336093A JPH06347831A (ja) | 1993-06-08 | 1993-06-08 | 薄膜トランジスタアレイ基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16336093A JPH06347831A (ja) | 1993-06-08 | 1993-06-08 | 薄膜トランジスタアレイ基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06347831A true JPH06347831A (ja) | 1994-12-22 |
Family
ID=15772406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16336093A Pending JPH06347831A (ja) | 1993-06-08 | 1993-06-08 | 薄膜トランジスタアレイ基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06347831A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100361467B1 (ko) * | 2000-02-24 | 2002-11-21 | 엘지.필립스 엘시디 주식회사 | 액정표시장치의 박막트랜지스터 기판 |
| JP2013138212A (ja) * | 2010-01-24 | 2013-07-11 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9559208B2 (en) | 2009-10-21 | 2017-01-31 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and electronic device including the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01219824A (ja) * | 1988-02-29 | 1989-09-01 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタアレイ基板 |
| JPH01274116A (ja) * | 1988-04-27 | 1989-11-01 | Hitachi Ltd | 液晶ディスプレイパネルの製造方法 |
| JPH0259729A (ja) * | 1988-08-25 | 1990-02-28 | Toshiba Corp | アクティブマトリクス型表示素子 |
-
1993
- 1993-06-08 JP JP16336093A patent/JPH06347831A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01219824A (ja) * | 1988-02-29 | 1989-09-01 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタアレイ基板 |
| JPH01274116A (ja) * | 1988-04-27 | 1989-11-01 | Hitachi Ltd | 液晶ディスプレイパネルの製造方法 |
| JPH0259729A (ja) * | 1988-08-25 | 1990-02-28 | Toshiba Corp | アクティブマトリクス型表示素子 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100361467B1 (ko) * | 2000-02-24 | 2002-11-21 | 엘지.필립스 엘시디 주식회사 | 액정표시장치의 박막트랜지스터 기판 |
| US9559208B2 (en) | 2009-10-21 | 2017-01-31 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and electronic device including the same |
| US10714622B2 (en) | 2009-10-21 | 2020-07-14 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and electronic device including the same |
| JP2013138212A (ja) * | 2010-01-24 | 2013-07-11 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8866984B2 (en) | 2010-01-24 | 2014-10-21 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| US9117732B2 (en) | 2010-01-24 | 2015-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| US11362112B2 (en) | 2010-01-24 | 2022-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| US11935896B2 (en) | 2010-01-24 | 2024-03-19 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
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